DE102013106153A1 - Zwischenverbindungsstruktur für eine gestapelte Vorrichtung und Verfahren - Google Patents

Zwischenverbindungsstruktur für eine gestapelte Vorrichtung und Verfahren Download PDF

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Abstract

Eine gestapelte Vorrichtung mit integrierter Schaltung (IC) und ein Verfahren werden offenbart. Die gestapelte IC-Vorrichtung umfasst ein erstes Halbleiterelement und ein zweites Halbleiterelement, das auf das erste Halbleiterelement gebondet ist. Das erste Halbleiterelement umfasst ein erstes Substrat, ein gemeinsames leitfähiges Merkmal in dem ersten Substrat, eine erste Zwischenebenendielektrikums-(ILD)-Schicht, ein erstes Zwischenverbindungsmerkmal und einen leitfähigen Plug, der das erste Zwischenverbindungsmerkmal mit dem gemeinsamen leitfähigen Merkmal verbindet. Das zweite Halbleiterelement umfasst ein zweites Substrat, eine zweite ILD-Schicht über dem zweiten Substrat und ein zweites Zwischenverbindungsmerkmal in der zweiten ILD-Schicht. Die Vorrichtung umfasst ebenfalls einen leitfähigen Deep-Plug, der mit dem gemeinsamen leitfähigen Merkmal in dem ersten Halbleiterelement und dem zweiten Zwischenverbindungselement verbunden ist. Der leitfähige Deep-Plug ist von dem leitfähigen Plug durch die erste ILD-Schicht getrennt.

Description

  • HINTERGRUND
  • Diese Patentanmeldung beansprucht die Priorität der US-Patentanmeldung Nr. 61/794,847, die am 15. März 2013 eingereicht wurde, und deren Inhalt hiermit durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • Die Halbleiterbranche in dem Bereich integrierter Schaltung (IC) hat ein rapides Wachstum erlebt. Im Verlauf der IC-Evolution hat die funktionale Dichte (d. h. die Anzahl von miteinander verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die bei Verwendung eines Fabrikationsprozesses erzeugt werden kann) abgenommen hat. Dieser Prozess des Herabskalierens bietet im Allgemeinen Vorteile, indem die Produktionseffizienz erhöht und die damit verbundenen Kosten verringert werden.
  • Während die Halbleitertechnologien weiter voranschreiten, ist eine gestapelte IC-Vorrichtung als eine effektive Alternative für ein weiteres Reduzieren der physikalischen Größe einer Halbleitervorrichtung hervorgetreten. Bei einer gestapelten IC-Vorrichtung werden aktive Schaltungen, wie beispielsweise Logik, Speicher, Prozessorschaltungen und dergleichen auf verschiedenen Halbleiterwafern hergestellt. Zwei oder mehr Halbleiterwafer können aufeinander montiert werden, um den Formfaktor der IC-Vorrichtung weiter zu reduzieren. Beispielsweise können zwei Halbleiterwafer mittels geeigneter Bondingtechniken zusammengebondet werden. Ein vorteilhaftes Merkmal einer gestapelten IC-Vorrichtung ist, dass eine höhere Dichte erreicht werden kann. Obwohl existierende gestapelte Halbleitervorrichtungen und Verfahren zum Herstellen gestapelter IC-Vorrichtungen im Allgemeinen für ihre beabsichtigten Zwecke geeignet sind, sind sie nicht in jeder Hinsicht völlig zufriedenstellend. Verbesserungen auf diesem Gebiet sind wünschenswert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass verschiedene Merkmale der üblichen Praxis in der Branche folgend nicht maßstabsgerecht gezeichnet wurden und lediglich zum Zwecke der Illustration verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zum Zwecke der Deutlichkeit der Beschreibung willkürlich vergrößert oder verkleinert sein.
  • 1 ist eine Querschnittsansicht einer gestapelten IC-(Integrated Circuit)-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 2 ist ein Flussdiagramm eines beispielhaften Verfahrens zum Herstellen einer gestapelten IC-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 3–9 sind Querschnittsansichten einer beispielhaften gestapelten IC-Vorrichtung in verschiedenen Herstellungsphasen, die gemäß dem Verfahren der 2 erstellt wird.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Offenbarung zur Verfügung. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und es ist nicht beabsichtigt, dass sie einschränkend sind. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in einem direkten Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht in einem direkten Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zwecke der Einfachheit und Deutlichkeit und gibt selbst keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder beschriebenen Konfigurationen vor.
  • Darüber hinaus können hier räumliche Relativausdrücke, wie beispielsweise „unterhalb”, „unter”, „untere(r)”, „über”, „obere(r)” und dergleichen zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren dargestellt ist. Es ist beabsichtigt, dass die räumlichen Relativausdrücke verschiedene Orientierungen der Vorrichtung während der Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung umfassen. Wenn beispielsweise die Vorrichtung in den Figuren umgedreht wird, wären Elemente, die als „unter” oder „unterhalb” anderer Elemente oder Merkmale beschrieben sind, „über” den anderen Elementen oder Merkmalen. Daher kann der beispielhafte Ausdruck „unter” sowohl eine Orientierung darüber als auch darunter umfassen. Die Vorrichtung kann auf andere Weise (um 90° gedreht oder mit anderen Orientierungen) orientiert sein und die relativen räumlichen Deskriptoren, die hier verwendet werden, können auf ähnliche Weise entsprechend interpretiert werden.
  • 1 ist eine Querschnittsansicht einer gestapelten IC-Vorrichtung 400 vor einem Bond-Prozess, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 1 wurde zum Zwecke der Deutlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu veranschaulichen. Die gestapelte IC-Vorrichtung 400 weist einen ersten Halbleiterwafer 100 auf, der auf einen zweiten Halbleiterwafer 200 gestapelt ist. Beispielsweise weist der erste Halbleiterwafer 100 einen Bildsensor, wie beispielsweise einen rückseitenbeleuchteten Bildsensor, in Fachkreisen auch Backside-Illuminated-(BSI)-Bildsensor genannt, einen komplementären Metall-Oxid-Halbleiter-(CMOS)-Bildsensor (CIS), eine ladungsträgergekoppelte Vorrichtung, in Fachkreisen Charge-Coupled Device (CCD) genannt, einen Aktivpixelsensor (APS) oder einen Passivpixelsensor auf. Ein Bildsensor kann durch Techniken eines komplementären Metall-Oxid-Halbleiter-(CMOS)-Prozesses hergestellt sein, wie er aus dem Stand der Technik bekannt ist. Beispielsweise werden ein fotoaktives Gebiet vom P-Typ und ein fotoaktives Gebiet vom N-Typ über einem Substrat des Bildsensorwafers gebildet, um einen PN-Übergang zu bilden, der als eine Fotodiode fungiert. Der Bildsensorwafer 100 kann einen Transistor enthalten, um ein Signal zu erzeugen, das mit der Intensität oder Helligkeit von Licht in Beziehung steht, welches auf das fotoaktive Gebiet trifft. Der zweite Halbleiterwafer 200 ist ein Wafer mit applikationsspezifischer IC, in Fachkreisen Application-Specific Integrated Circuit(ASIC)-Wafer genannt.
  • Wie in 1 gezeigt ist, enthält der erste Halbleiterwafer 100 (auf den Kopf gestellt dargestellt) ein Substrat 102 mit einer ersten Oberfläche 103 und einer zweiten Oberfläche 104. In einigen Ausführungsformen enthält das Substrat 102 einen Elementarhalbleiter wie beispielsweise Silizium oder Germanium und/oder einen Verbundhalbleiter, wie beispielsweise Siliziumgermanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Galliumnitrid und/oder Indiumphosphid. Andere beispielhafte Substratmaterialien umfassen Legierungshalbleiter, wie beispielsweise Siliziumgermaniumkarbid, Galliumarsenidphosphid und Galliumindiumphosphid. Das Substrat 102 kann auch nicht-halbleitende Materialien umfassen, einschließlich Kalknatriumglas, Quarzglas, Kieselglas, Kalziumfluorid (CaF2) und/oder andere geeignete Materialien. In einigen Ausführungsformen weist das Substrat 102 eine oder mehrere darin definierte Schichten auf, wie beispielsweise eine epitaktische Schicht. Beispielsweise weist das Substrat 102 in einer derartigen Ausführungsform eine epitaktische Schicht auf, die über einem Volumenhalbleiter, einem sog. Bulk-Halbleiter, liegt. Andere mehrschichtige Substrate umfassen Halbleiter-auf-Isolator-Substrate, sog. Semiconductor-on-Insulator-(SOI)-Substrate. Bei einem derartigen SOI-Substrat weist das Substrat 102 eine vergrabene Oxid-Schicht, eine sog. Buried-Oxide-(BOX)-Schicht auf, die durch einen Prozess, wie beispielsweise eine Trennung durch implantierten Sauerstoff (SIMOX) gebildet ist. In verschiedenen Ausführungsformen kann das Substrat 102 die Form eines planaren Substrats, einer Finne, eines Nanodrahtes und/oder eine andere dem Fachmann bekannte Form annehmen.
  • Das Substrat 102 kann ein oder mehrere dotierte Gebiete aufweisen. In der dargestellten Ausführungsform ist das Substrat 102 mit einem Dotierstoff vom P-Typ dotiert. Geeignete Dotierstoffe vom P-Typ umfassen Bor, Gallium, Indium, andere geeignete Dotierstoffe vom P-Typ und/oder Kombinationen davon. Das Substrat 102 kann auch ein oder mehrere Gebiete aufweisen, die mit einem Dotierstoff vom N-Typ dotiert sind, wie beispielsweise Phosphor, Arsen, anderen geeigneten Dotierstoffen vom N-Typ und/oder Kombinationen davon. Ein Dotieren kann durchgeführt werden, wobei ein Prozess wie beispielsweise eine Ionenimplantation oder eine Diffusion in verschiedenen Phasen und mit verschiedenen Techniken verwendet wird.
  • Bei verschiedenen Ausführungsformen kann das Substrat 102 eine Form eines planaren Substrats, einer Finne, eines Nanodrahtes und/oder eine andere dem Fachmann bekannte Form annehmen.
  • Der erste Halbleiterwafer 100 kann verschiedene passive und aktive mikroelektronische Komponenten aufweisen. Diese Komponenten können eine primäre Komponente 105, wie beispielsweise ein Bildsensorelement, und ein peripheres Schaltungselement 106, wie beispielsweise einen oder mehrere Feldeffekttransistoren, aufweisen. Andere Beispiele für mögliche Komponenten umfassen P-Kanal-Feldeffekttransistoren (PFETs), N-Kanal-FETs (NFETs), Metalloxidhalbleiterfeldeffekttransistoren (MOSFETs), CMOS-Transistoren, Fin-FETs, Hochvolttransistoren, Hochfrequenztransistoren, Bipolartransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen, andere geeignete Vorrichtungen und/oder Kombinationen davon. Bei einigen Ausführungsformen ist das periphere Schaltungselement 106 wirksam, um an das Bildsensorelement 105 anzukoppeln oder dieses zu steuern. Allerdings weist das periphere Schaltungselement 106 in weiteren Ausführungsformen keine funktionale Beziehung zu dem primären Element 105 auf, bis darauf, dass es gemeinsam damit auf dem gleichen Substrat 102 angeordnet ist.
  • Der erste Halbleiterwafer 100 weist eine erste dielektrische Zwischenebenenschicht 107, eine sog. Inter-Level-Dielectric-(ILD)-Schicht, auf, die über der ersten Oberfläche 103 des Substrats 102 zum Zwecke der Isolation gebildet ist. Die erste ILD-Schicht 107 kann Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-Oxid, Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silicaglas (FSG), kohlenstoffdotiertes Siliziumoxid, amorphen fluorierten Kohlenstoff, Parylen, Polyimid, ein anderes geeignetes Material und/oder Kombinationen davon aufweisen. Übliche Verfahren zum Bilden einer ILD-Schicht umfassen eine thermische Oxidation, eine chemische Dampfabscheidung (CVD), eine CVD mit hochdichtem Plasma (HDP-CVD), eine physikalische Dampfabscheidung (PVD), eine Atomlagenabscheidung (ALD), eine Aufschleuderabscheidung, ein sog. Spin-On, und/oder andere geeignete Abscheideprozesse. Die erste ILD-Schicht 107 kann mehrere Lagen aufweisen, die aus unterschiedlichen dielektrischen Materialien hergestellt sind.
  • Der erste Halbleiterwafer 100 weist ein oder mehrere erste Zwischenverbindungsmerkmale 108 auf, die auf dem Substrat 102 gebildet sind und dazu eingerichtet sind, verschiedene dotierte Gebiete in dem Substrat 102 auf geeignete Weise zu verbinden, wodurch sich eine funktionale, gestaltete Schaltung ergibt. Beispielsweise weisen die ersten Zwischenverbindungsmerkmale 108 eine Mehrlagenzwischenverbindung, in Fachkreisen Multi-Layer-Interconnect-(MLI) genannt, auf, die horizontale Metallleitungen, die auf mehreren Metallschichten gebildet sind, und Kontakt-/Durchgangskontaktierungsmerkmale, um Metallleitungen verschiedener Metallschichten oder Metallleitungen mit dem Substrat 102 vertikal zu verbinden, aufweist. Die ersten Zwischenverbindungsmerkmale 108 werden durch einen integrierten Prozess einschließlich Abscheidung, Lithografie und Ätzen gebildet.
  • In der vorliegenden Ausführungsform wird ein leitfähiger Plug 110 über dem Substrat 102 gebildet, so dass ein Ende davon mit dem ersten Zwischenverbindungsmerkmal 108 in Verbindung steht und ein anderes Ende davon mit dem Substrat 102 in Verbindung steht. Der leitfähige Plug 110 kann aus einem oder mehreren leitfähigen Materialien, wie beispielsweise Materialien wie Kupfer, Aluminium, einer Aluminium/Silizium/Kupfer-Legierung, Titan, Titannitrid, Wolfram, Polysilizium, Metallsilizid und/oder einer Kombination davon, hergestellt sein. Der leitfähige Plug 110 kann durch eine Prozedur einschließlich Lithografie, Ätzen und Abscheidung gebildet sein. In einem Beispiel wird vor dem Bilden des ersten Zwischenverbindungsmerkmals 108 ein Graben in der ersten ILD-Schicht 107 durch Lithografie- und Ätzprozesse gebildet. Der Graben wird dann mit einem leitfähigen Material gefüllt, um den leitfähigen Plug 110 zu bilden. Und dann wird das erste Zwischenverbindungsmerkmal 108 oben auf dem leitfähigen Plug 110 gebildet.
  • Zusätzliche Merkmale können in den ersten Halbleiterwafer 100 einbezogen sein und einige der oben beschriebenen Merkmale können bei anderen Ausführungsformen des ersten Halbleiterwafers 100 ersetzt oder weggelassen sein.
  • Der zweite Halbleiterwafer 200 kann im Vergleich zu dem ersten Halbleiterwafer 100 ähnliche oder andere Elemente aufweisen. Beispielsweise weist der zweite Halbleiterwafer 200 ein Substrat 202 mit Oberflächen 203 und 204, ein primäres Element 205, ein peripheres Element 206, eine oder mehrere ILD-Schichten 207 und Zwischenverbindungsmerkmale 208 auf.
  • 2 ist ein Flussdiagramm eines Verfahrens 300 zum Bilden einer gestapelten IC-Vorrichtung gemäß Aspekten der vorliegenden Offenbarung. 3–9 sind Querschnittsansichten einer beispielhaften gestapelten IC-Vorrichtung 400, die Prozesse gemäß dem Verfahren der 2 durchläuft. Es wird angemerkt, dass zusätzliche Schritte vor, während und nach dem Verfahren bereitgestellt werden können, und einige der beschriebenen Schritte können in anderen Ausführungsformen des Verfahrens ersetzt oder weggelassen sein.
  • Bezug nehmend auf die 2 und 3 beginnt das Verfahren 300 bei Schritt 302 mit einem Zusammenbonden des ersten und des zweiten Halbleiterwafers 100 und 200 durch eine geeignete Bondingtechnik, wie beispielsweise ein direktes Bonden. In einigen Ausführungsformen werden mehrere Bond-Pads in dem ersten Halbleiterwafer 100 bzw. dem zweiten Halbleiterwafer 200 gebildet. Darüber hinaus werden die Bond-Pads, die sich in dem zweiten Halbleiterwafer 200 befinden, gegenüber ihren entsprechenden Bond-Pads, die sich in dem ersten Halbleiterwafer 100 befinden, ausgerichtet. Gemäß einigen Ausführungsformen kann bei einem direkten Bondprozess die Verbindung zwischen dem ersten und dem zweiten Halbleiterwafer 100 und 200 durch ein Metall-zu-Metall-Bonden (z. B. Kupfer-zu-Kupfer-Bonden), ein Dielektrikum-zu-Dielektrikum-Bonden (z. B. Oxid-zu-Oxid-Bonden), ein Metall-zu-Dielektrikum-Bonden (z. B. Kupfer-zu-Oxid-Bonden) oder eine beliebige Kombination davon implementiert werden. In einigen Ausführungsformen sind der erste und der zweite Halbleiterwafer 100 und 200 miteinander durch geeignete dreidimensionale Strukturen verbunden. Eine Haftschicht kann ebenfalls verwendet werden.
  • Bezug nehmend auf die 2 und 4 schreitet das Verfahren 300 zu Schritt 304 fort, bei dem ein Substratgraben 120 in dem Substrat 102 gebildet wird. Der Substratgraben 120 wird derart gebildet, dass die erste ILD-Schicht 107 und zumindest ein Teil des leitfähigen Plugs 110 freiliegen. Der Substratgraben 120 kann durch Lithografie- und Ätzprozesse gebildet werden. In einem Beispiel wird eine strukturierte Fotolackschicht über dem Substrat 102 durch Prozesse des Aufschleuderns, Belichtens und Entwickelns gebildet. Anschließend wird das Substrat 102 durch den strukturierten Fotolack geätzt. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon umfassen. Der Ätzprozess kann auch ein selektives Nassätzen oder ein selektives Trockenätzen aufweisen. Beispiele von Nassätzlösungen umfassen ein Tetramethylammoniumhydroxid (TMAH), eine HF/HNO3/CH3OOH-Lösung oder eine andere geeignete Lösung. Ein beispielhafter Trockenätzprozess kann einen vorbelasteten Plasmaätzprozess, in Fachkreisen Biased-Plasma-Ätzprozess genannt, umfassen, der eine chlorbasierte Chemie verwendet. Andere Beispiele von Trockenätzgasen umfassen CF4, NF3, SF6 und He. In einigen Ausführungsformen wird ein selektives Ätzen mit geeigneter Ätzselektivität bezüglich der ersten ILD-Schicht 107 und des leitfähigen Plugs 110 durchgeführt. In diesem Fall dient die erste ILD-Schicht 107 als eine Ätzstoppschicht, um das Ätzprozessfenster zu verbessern.
  • Bezug nehmend auf die 2 und 5 schreitet das Verfahren 300 zu dem Schritt 306 voran, in dem eine Isolationsschicht 130 über der zweiten Oberfläche 104 des Substrats 102 einschließlich Seitenwänden des Substratgrabens 120 gebildet wird. Die Isolationsschicht 130 bietet eine elektrische Isolationsdichtung gegenüber dem Substrat 102. Die Isolationsschicht 130 kann ein oder mehrere dielektrische Materialien, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Polyimid oder ein oder mehrere andere geeignete Materialien enthalten. Die Isolationsschicht 130 kann durch CVD, PVD, ALD und/oder andere geeignete Abscheideprozesse gebildet werden. In einer Ausführungsform werden ein anderer Lithografieprozess und ein anderer Ätzprozess durchgeführt, um die Isolationsschicht 130 an dem Boden des Substratgrabens 120 zu entfernen. Mit der Isolationsschicht 130 auf den Seitenwänden weist der Substratgraben 120 eine erste Breite w1 auf.
  • Bezug nehmend auf die 2 und 6 schreitet das Verfahren 300 zu dem Schritt 308 voran, in dem eine strukturierte Maske 140 mit Tiefverbindungsgraben, sog. Deep-Interconnect-Trench-(DIT)-Öffnungen 145, mit einer zweiten Breite w2 gebildet wird und zu dem Substratgraben 120 ausgerichtet wird. Die strukturierte Maske 140 kann eine Fotolackschicht sein. Die strukturierte Maske 140 wird auf der zweiten Oberfläche 104 gebildet, wobei geeignete Abscheide- und Fotolithografietechniken verwendet werden. In der vorliegenden Ausführungsform sind die DIT-Öffnungen 145 mit dem entsprechenden zweiten Zwischenverbindungsmerkmal 208, welches sich in dem zweiten Halbleiterwafer 200 befindet, ausgerichtet und weisen einen Abstand d von dem leitfähigen Plug 109 in der ersten ILD-Schicht 107 auf.
  • Bezug nehmend auf die 2 und 7 schreitet das Verfahren 300 zu dem Schritt 310 voran, in dem erste DITs 150 von dem ersten Halbleiterwafer 100 zu dem zweiten Zwischenverbindungsmerkmal 208 in dem zweiten Halbleiterwafer 200 gebildet werden. Die ersten DITs 150 können gebildet werden, indem die erste ILD-Schicht 107 in dem ersten Halbleiterwafer 100 und die zweite ILD-Schicht 207 in dem zweiten Halbleiterwafer 200 durch die DIT-Öffnungen 145 geätzt werden. Die DITs 150 werden mit einer Breite gebildet, die im Wesentlichen ähnlich zu der zweiten Breite w2 der DIT-Öffnungen 145 ist. Ein geeigneter Ätzprozess umfasst ein Trockenätzen, ein anisotropes Nassätzen oder einen beliebigen anderen geeigneten anisotropen Ätzprozess.
  • Bezug nehmend auf die 2 und 8 schreitet das Verfahren 300 zu dem Schritt 312 voran, in dem die strukturierte Maske 140 entfernt wird, um zweite DITs 155 zu bilden. In einem Beispiel wird die strukturierte Fotolackmaske 140 durch einen Prozess, wie beispielsweise Nass-Strippen, in Fachkreisen Wet-Stripping genannt, oder O2-Plasmaveraschen entfernt. In einer Ausführungsform werden die zweiten DITs 155 gebildet, um den Substratgraben 120 als einen oberen Bereich mit der ersten Breite w1 und das erste DIT 150 als einen unteren Bereich mit der zweiten Breite w2 aufzuweisen. Auch der leitfähige Plug 110 ist in dem oberen Bereich der zweiten DITs 155 freigelegt.
  • Bezug nehmend auf die 2 und 9 schreitet das Verfahren 300 zu dem Schritt 314 voran, in dem die zweiten DITs 155 mit einem oder mehreren leitfähigen Materialien gefüllt werden, um tiefe Zwischenverbindungs-Plugs, in Fachkreisen Deep-Interconnect-Plugs (DIPs) 160 genannt, zu bilden. Die DIPs 160 enthalten ein hochleitfähiges, niederohmiges Metall, ein Elementarmetall, ein Übergangsmetall oder ähnliches. Beispielsweise enthalten die DIPs 160 Kupfer, eine Kupferlegierung, wie beispielsweise Kupfermagnesium (CuMg), Kupferaluminium (CuAl) oder Kupfersilizium (CuSi), obwohl andere Materialien, wie beispielsweise Wolfram oder Aluminium alternativ verwendet werden könnten. Die DIPs 160 können durch ein beliebiges geeignetes bekanntes Verfahren gebildet werden, wie beispielsweise PVD, Aufspritzen, sog. Sputtern, CVD, galvanisches Überziehen und/oder ähnliches. In einer Ausführungsform sind die DIPs 160 darüber hinaus von einer Barriereschicht umgeben, um eine Diffusion zu verhindern und/oder eine Materialhaftung zu ermöglichen. Die Barriereschicht kann Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN), Titantalsiliziumnitrid (TiSiN) oder Tantalsiliziumnitrid (TaSiN) enthalten. Die DIPs 160 werden mit einem oberen Bereich, welcher die erste Breite w1 aufweist, und einem unteren Bereich, der die zweite Breite w2 aufweist, gebildet. Darüber hinaus kann ein chemisch-mechanisches Polieren (CMP) ausgeführt werden, um das leitfähige Material für einen Einebnungseffekt zu entfernen, wenn eine gewünschte Topographie erforderlich ist.
  • In der vorliegenden Ausführungsform ist der obere Bereich des DIP 160 mit dem Substrat-Plug 110 (dem ersten Halbleiterwafer 100) und der untere Bereich des DIP 160 (dem zweiten Halbleiterwafer 200) separat verbunden, wobei der obere Bereich des DIP 160 als ein gemeinsames leitfähiges Merkmal 170 für den ersten und den zweiten Halbleiterwafer bezeichnet wird. Das gemeinsame leitfähige Merkmal 170 weist die erste Breite w1 auf. Der untere Bereich des DIP 160 wird als ein leitfähiger Tiefplug 180, in Fachkreisen Deep-Plug genannt, bezeichnet und weist die zweite Breite w2 auf. Die erste Breite w1 ist größer, und insbesondere wesentlich größer als die zweite Breite w2. Der leitfähige Deep-Plug 180 ist von dem Substrat-Plug 110 durch den Abstand d in der ersten ILD-Schicht 107 getrennt.
  • Obwohl 9 zwei Halbleiterwafer zeigt, die zusammengestapelt sind, sollte angemerkt werden, dass der Fachmann erkennen wird, dass die in 9 gezeigte gestapelte IC-Vorrichtung lediglich ein Beispiel ist. Es kann viele Alternativen, Variationen und Modifikationen geben. Beispielsweise kann die gestapelte IC-Vorrichtung mehr als zwei Wafer umfassen.
  • Basierend auf dem oben Beschriebenen stellt die vorliegende Offenbarung eine gestapelte IC-Vorrichtung, die eine Zwischenverbindungsstruktur verwendet, um eine elektrische Verbindung zwischen zwei Halbleiterwafern bereitzustellen, sowie ein Herstellverfahren bereit. Die Zwischenverbindungsstruktur ist dazu eingerichtet, dass sowohl der erste als auch der zweite Halbleiterwafer einzeln mit einem gemeinsamen leitfähigen Merkmal in dem ersten Wafer verbunden ist. Der erste Halbleiterwafer ist mit dem gemeinsamen leitfähigen Merkmal durch einen leitfähigen Plug, der in dem ersten Halbleiterwafer gebildet ist, verbunden, während der zweite Halbleiterwafer mit dem gemeinsamen leitfähigen Merkmal durch einen anderen leitfähigen Plug, der sowohl durch den ersten als auch einen Bereich des zweiten Halbleiterwafers verläuft, verbunden ist. Die Zwischenverbindungsstruktur kann elektrische Zwischenverbindungen zwischen zwei Halbleiterwafern mit einer kürzeren Verbindungslänge, einem dichteren Layout von Zwischenverbindungsmerkmalen und einem verringerten Seitenverhältnis des leitfähigen Plugs bereitstellen.
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen einer gestapelten IC-Vorrichtung zur Verfügung. Die gestapelte IC-Vorrichtung weist einen ersten Wafer und einen zweiten Wafer, der auf den ersten Wafer gebondet ist, auf. Der erste Wafer weist ein erstes Substrat, ein gemeinsames leitfähiges Merkmal in dem ersten Substrat, eine Mehrzahl von ersten Zwischenverbindungskomponenten, die in einer oder mehreren ersten Zwischenschichtdielektrikums-(ILD)-Schichten über dem ersten Substrat gebildet sind, ein erstes Zwischenverbindungsmerkmal in den ersten ILD-Schichten und einen leitfähigen Plug, der das erste Zwischenverbindungsmerkmal mit dem gemeinsamen leitfähigen Merkmal verbindet, auf. Der zweite Wafer weist ein zweites Substrat, eine Mehrzahl von zweiten Zwischenverbindungskomponenten, die in einer oder mehreren zweiten ILD-Schichten über dem zweiten Substrat gebildet sind, und ein zweites Zwischenverbindungsmerkmal in den zweiten ILD-Schichten auf. Die Vorrichtung umfasst ebenfalls einen leitfähigen Deep-Plug, der mit dem gemeinsamen leitfähigen Merkmal in dem ersten Wafer und dem zweiten Zwischenverbindungsmerkmal in dem zweiten Wafer verbunden ist. Der leitfähige Deep-Plug ist von dem leitfähigen Plug durch die erste ILD-Schicht getrennt.
  • In einer anderen Ausführungsform umfasst eine gestapelte IC-Vorrichtung einen ersten Halbleiterwafer. Der erste Halbleiterwafer umfasst ein erstes Zwischenverbindungsmerkmal und einen leitfähigen Plug, der mit dem ersten Zwischenverbindungsmerkmal verbunden ist. Die gestapelte IC-Vorrichtung umfasst ebenfalls einen zweiten Halbleiterwafer, der auf den ersten Halbleiterwafer gebondet ist. Der zweite Halbleiterwafer umfasst ein zweites Zwischenverbindungsmerkmal. Die gestapelte IC-Vorrichtung umfasst ebenfalls einen leitfähigen Deep-Plug, der zwischen das erste und das zweite Zwischenverbindungsmerkmal gekoppelt ist. Der leitfähige Deep-Plug umfasst einen oberen Bereich, der mit dem leitfähigen Plug in dem ersten Halbleiterwafer verbunden ist, und einen unteren Bereich, der zu dem zweiten Zwischenverbindungsmerkmal im zweiten Halbleiterwafer verbindend bzw. damit verbunden ist.
  • In einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen einer gestapelten IC-Vorrichtung das Bereitstellen eines ersten Halbleiterwafers. Der erste Halbleiterwafer umfasst ein erstes Substrat, eine erste Zwischenebenendielektrikums-(ILD)-Schicht über dem ersten Substrat, ein erstes Zwischenverbindungsmerkmal in der ersten ILD-Schicht und einen leitfähigen Plug in der ersten ILD-Schicht. Der leitfähige Plug ist mit dem ersten Substrat und dem ersten Zwischenverbindungsmerkmal verbunden. Das Verfahren umfasst auch ein Bonden des ersten Halbleiterwafers auf einen zweiten Halbleiterwafer. Der zweite Halbleiterwafer umfasst ein zweites Substrat, eine zweite Zwischenebenendielektrikums-(ILD)-Schicht über dem zweiten Substrat und ein zweites Zwischenverbindungsmerkmal in der zweiten ILD-Schicht. Das Verfahren umfasst auch ein Bilden eines Substratgrabens in dem ersten Substrat, um den leitfähigen Plug und die erste ILD-Schicht freizulegen, ein Abscheiden einer dielektrischen Isolationsschicht über dem ersten Substrat und Seitenwänden des Substratgrabens, sowie ein anschließendes Entfernen der dielektrischen Isolationsschicht von einem Boden des Substratgrabens zum Freilegen der ersten ILD-Schicht, ein Bilden einer Deep-Interconnection-Trench-(DIT)-Strukturmaske in dem Substratgraben, ein Ätzen der ersten ILD-Schicht und eines Bereichs der zweiten ILD-Schicht durch die DIT-Strukturmaske zum Bilden eines ersten DIT, der mit dem zweiten Zwischenverbindungsmerkmal verbunden ist, ein Entfernen der strukturierten Maske zum Bilden eines zweiten DIT und ein Füllen des zweiten DIT mit einem oder mehreren leitfähigen Materialien zum Bilden eines leitfähigen Deep-Plugs zum Koppeln des ersten und des zweiten Halbleiterwafers.
  • Das Vorhergehende beschreibt Merkmale mehrerer Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Die Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung auf einfache Weise als eine Basis zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen nutzen können, um die gleichen Zwecke zu verfolgen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Die Fachleute sollten erkennen, dass derartige äquivalente Konstruktionen nicht von dem Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Substitutionen und Veränderungen hieran durchführen können, ohne von dem Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Vorrichtung, die Folgendes umfasst: ein erstes Halbleiterelement, welches Folgendes umfasst: ein erstes Substrat, ein gemeinsames leitfähiges Merkmal in dem ersten Substrat, ein erstes Zwischenverbindungsmerkmal, das in einer ersten dielektrischen Schicht über dem ersten Substrat gebildet ist, und einen leitfähigen Plug, der das erste Zwischenverbindungsmerkmal mit dem gemeinsamen leitfähigen Merkmal verbindet, ein zweites Halbleiterelement, das an das erste Halbleiterelement gebondet ist, wobei das zweite Halbleiterelement Folgendes umfasst: ein zweites Substrat und ein zweites Zwischenverbindungsmerkmal, das in einer zweiten dielektrischen Zwischenebenenschicht über dem zweiten Substrat gebildet ist, und einen leitfähigen Deep-Plug, der mit dem gemeinsamen leitfähigen Merkmal in dem ersten Halbleiterelement und dem zweiten Zwischenverbindungsmerkmal in dem zweiten Halbleiterelement verbunden ist und von dem leitfähigen Plug durch die erste dielektrische Schicht getrennt ist.
  2. Vorrichtung nach Anspruch 1, wobei der leitfähige Deep-Plug durch die erste dielektrische Schicht und teilweise durch die zweite dielektrische Schicht hindurch gebildet ist.
  3. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der leitfähige Deep-Plug zwischen das erste und das zweite Zwischenverbindungsmerkmal gekoppelt ist.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Breite des gemeinsamen leitfähigen Merkmals wesentlich größer als eine Breite des leitfähigen Deep-Plugs ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der leitfähige Plug und der leitfähige Deep-Plug mit dem gemeinsamen leitfähigen Merkmal einzeln und direkt verbunden sind.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste Halbleiterelement einen Bildsensor aufweist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das zweite Halbleiterelement eine applikationsspezifische integrierte Schaltung (ASIC) aufweist.
  8. Gestapelte Vorrichtung mit integrierter Schaltung, wobei die Vorrichtung Folgendes umfasst: ein erstes Halbleiterelement mit einem ersten Zwischenverbindungsmerkmal und einem leitfähigen Plug, der mit dem ersten Zwischenverbindungsmerkmal verbunden ist; ein zweites Halbleiterelement, das auf das erste Halbleiterelement gebondet ist, wobei das zweite Halbleiterelement ein zweites Zwischenverbindungsmerkmal umfasst, und einen leitfähigen Deep-Plug, der zwischen das erste und das zweite Zwischenverbindungsmerkmal gekoppelt ist, wobei der leitfähige Deep-Plug Folgendes umfasst: einen oberen Bereich, der mit dem leitfähigen Plug in dem ersten Halbleiterelement verbunden ist, und einen unteren Bereich, der zu dem zweiten Zwischenverbindungsmerkmal in dem zweiten Halbleiterelement verbindend ist.
  9. Vorrichtung nach Anspruch 8, wobei eine Breite des oberen Bereichs des leitfähigen Deep-Plugs wesentlich größer als eine Breite des unteren Bereichs ist.
  10. Vorrichtung nach Anspruch 8 oder 9, welche weiter Folgendes umfasst: erste Zwischenebenendielektrikums-(ILD)-Schichten in dem ersten Halbleiterelement, und zweite ILD-Schichten in dem zweiten Halbleiterelement.
  11. Vorrichtung nach Anspruch 10, wobei der leitfähige Deep-Plug durch die ersten ILD-Schichten und einen Bereich der zweiten ILD-Schichten hindurch gebildet ist.
  12. Vorrichtung nach Anspruch 10 oder 11, wobei der leitfähige Deep-Plug von dem leitfähigen Plug durch die ersten ILD-Schichten getrennt ist.
  13. Vorrichtung nach einem der Ansprüche 8 bis 12, welche weiter ein erstes Substrat in dem ersten Halbleiterelement umfasst.
  14. Vorrichtung nach Anspruch 13, wobei der obere Bereich des leitfähigen Deep-Plugs in dem ersten Substrat angeordnet ist.
  15. Vorrichtung nach einem der Ansprüche 8 bis 14, wobei das erste Halbleiterelement einen Bildsensor aufweist.
  16. Vorrichtung nach einem der Ansprüche 8 bis 15, wobei das zweite Halbleiterelement eine applikationsspezifische integrierte Schaltung (ASIC) aufweist.
  17. Verfahren, welches Folgendes umfasst: Bereitstellen eines ersten Halbleiterelements, wobei das erste Halbleiterelement Folgendes aufweist: ein erstes Substrat, eine erste Zwischenebenendielektrikums-(ILD)-Schicht über dem ersten Substrat, ein erstes Zwischenverbindungsmerkmal in der ersten ILD-Schicht und einen leitfähigen Plug in der ersten ILD-Schicht, wobei der leitfähige Plug mit dem ersten Substrat und dem ersten Zwischenverbindungsmerkmal verbunden ist, Bonden des ersten Halbleiterelements auf ein zweites Halbleiterelement, wobei das zweite Halbleiterelement Folgendes umfasst: ein zweites Substrat, eine zweite Zwischenebenendielektrikums-(ILD)-Schicht über dem zweiten Substrat und ein zweites Zwischenverbindungsmerkmal in der zweiten ILD-Schicht, Bilden eines Substratgrabens in dem ersten Substrat zum Freilegen des leitfähigen flugs und der ersten ILD-Schicht, Abscheiden einer dielektrischen Isolationsschicht über dem ersten Substrat und Seitenwänden des Substratgrabens, Entfernen der dielektrischen Isolationsschicht von einem Boden des Substratgrabens zum Freilegen der ersten ILD-Schicht, Bilden einer Deep-Interconnection-Trench-(DIT)-Strukturmaske in dem Substratgraben, Ätzen der ersten ILD-Schicht und eines Teils der zweiten ILD-Schicht durch die DIT-Strukturmaske zum Bilden eines ersten DIT, der mit dem zweiten Zwischenverbindungsmerkmal verbunden ist, Entfernen der Strukturmaske zum Bilden eines zweiten DIT mit dem Substratgraben als einem oberen Bereich und dem ersten DIT als einem unteren Bereich, und Füllen des zweiten DIT mit leitfähigem Material zum Bilden eines leitfähigen Deep-Plugs zum Koppeln des ersten und des zweiten Halbleiterelements.
  18. Verfahren nach Anspruch 17, wobei der Substratgraben durch Lithografie und selektives Ätzen mit geeigneter Ätzselektivität gegenüber der ersten ILD-Schicht gebildet wird.
  19. Verfahren nach Anspruch 18, wobei die erste ILD-Schicht als eine Ätzstoppschicht dient.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei eine Breite des oberen Bereichs des leitfähigen Deep-Plugs wesentlich größer als eine Breite des unteren Bereichs ist.
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