DE102013103812A1 - Halbleiterbauteil mit Verbindungen über mehrere Ebenen sowie Verfahren zur Ausbildung desselben - Google Patents

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Abstract

Es werden ein Halbleiterbauteil sowie ein Verfahren für die Herstellung eines Halbleiterbauteils offenbart. Ein beispielhaftes Halbleiterbauteil umfasst ein Substrat, das eine Gate-Struktur einschließt, die ein Source- von einem Drain-Element (S/D) trennt. Das Halbleiterbauteil umfasst weiterhin eine erste dielektrische Schicht, die über dem Substrat ausgebildet ist, wobei die erste dielektrische Schicht eine erste Verbindungsstruktur aufweist, die in elektrischem Kontakt mit den S/D-Elementen steht. Das Halbleiterbauteil umfasst weiterhin eine Zwischenschicht, die über der ersten dielektrischen Schicht ausgebildet ist, wobei die Zwischenschicht eine Oberseite aufweist, welche im Wesentlichen koplanar mit einer Oberfläche der ersten Verbindungsstruktur ist. Das Halbleiterbauteil umfasst weiterhin eine zweite dielektrische Schicht, die über der Zwischenschicht angeordnet ist, wobei die zweite dielektrische Schicht eine zweite Verbindungsstruktur aufweist, die in elektrischem Kontakt mit der ersten Verbindungsstruktur steht, und wobei eine dritte Verbindungsstruktur in elektrischem Kontakt mit der Gate-Struktur steht.

Description

  • HINTERGRUND
  • Die Industrie für integrierte Halbleiterschaltkreise (IC) hat ein rasches Wachstum erfahren. Im Verlauf der IC-Entwicklung hat sich die funktionale Dichte (d.h. die Anzahl miteinander verbundener Bauteile pro Chipbereich) nach und nach erhöht, während die Geometrieabmessunen (d.h. die kleinste Komponente (oder Leitung), welche unter Verwendung eines Herstellungsprozesses hergestellt werden kann) gesunken sind. Der Verkleinerungsprozess bietet grundsätzlich Vorteile durch die Erhöhung der Produktionseffizienz sowie die Senkung der damit verbundenen Kosten. Diese Verkleinerung hat jedoch auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, so dass für die Realisierung dieser Vorteile ähnliche Entwicklungen bei der IC-Herstellung benötigt werden.
  • Beispielsweise haben sich mit der Fortentwicklung der Halbleiterindustrie in den Bereich der Nanometertechnologie Prozessknoten in dem Bestreben nach einer höheren Bauteildichte, höheren Leistungsfähigkeit sowie niedrigeren Kosten sowohl Schwierigkeiten bei der Herstellung als auch bei der Gestaltung ergeben, was zu der Herstellung unterschiedlicher Arten integrierter Schaltkreisbauteile auf einem einzigen Substrat geführt hat. Mit der weiteren Verkleinerung haben sich jedoch bei der Ausbildung von Verbindungen für die unterschiedlichen Arten integrierter Schaltkreisbauteile auf einem einzigen Substrat Schwierigkeiten ergeben. Obwohl dementsprechend bestehende integrierte Bauteile und Verfahren für die Herstellung integrierter Schaltkreisbauteile sich grundsätzlich als für ihre beabsichtigten Zwecke geeignet herausgestellt haben, sind diese nicht in allen Belangen völlig zufriedenstellend.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die vorliegende Offenbarung wird am besten anhand der nachstehenden genauen Beschreibung verstanden, wenn diese mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß der üblichen Praxis in der Industrie verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und lediglich zur Veranschaulichung verwendet werden. Tatsächlich können zur Klarstellung der Diskussion die Abmessungen verschiedener Bauteile willkürlich vergrößert oder verkleinert sein.
  • Die 1 ist ein Flussdiagramm, welches ein Verfahren für die Herstellung eines Halbleiterbauteils gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht.
  • Die 2–18 veranschaulichen schematische Querschnittsseitenansichten einer Ausführungsform eines Halbleiterbauteils bei verschiedenen Herstellungsstadien des Verfahrens gemäß 1.
  • GENAUE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt mehrere unterschiedliche Ausführungsformen oder Beispiele für die Umsetzung verschiedener Elemente der Erfindung bereit. Spezifische Beispiele für Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind selbstverständlich lediglich Beispiele und nicht dazu vorgesehen, einzuschränken. Beispielsweise kann die Ausbildung eines ersten Elementes über oder auf einem zweiten Element in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Element in unmittelbarem Kontakt miteinander ausgebildet sind, und sie kann ebenso Ausführungsformen umfassen, bei welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet sein können, derart, dass das erste und das zweite Element nicht unmittelbar miteinander in Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszeichen und/oder -buchstaben bei den verschiedenen Beispielen wiederholen. Diese Wiederholungen dienen der Vereinfachung und Klarheit und geben selbst keine Beziehung zwischen den diskutierten verschiedenen Ausführungsformen und/oder Konfigurationen vor. Weiterhin können die hier offenbarten Komponenten auch von den beispielhaften Ausführungsformen, welche hier gezeigt sind, abweichend angeordnet, miteinander kombiniert oder konfiguriert sein, ohne dass dadurch aus dem Umfang der vorliegenden Offenbarung herausgetreten wird. Es sollte verstanden werden, dass der Fachmann ebenso in der Lage ist, verschiedene Äquivalente zu berücksichtigen, welche, obwohl sie hier nicht explizit beschrieben sind, die Prinzipien der vorliegenden Erfindung verwirklichen.
  • Moderne Halbleiterbauteile können Verbindungen verwenden, um eine elektrische Leitung zwischen den verschiedenen Komponenten und Elementen auf einem Halbleiter-Wafer auszubilden, und um elektrische Verbindungen mit externen Bauteilen herzustellen. Die Verbindungsstruktur kann eine Mehrzahl Durchkontaktierungen/Kontakte aufweisen, welche elektrische Verbindungen zwischen Metallleitungen unterschiedlicher Verbindungsschichten bereitstellen. Mit der Fortentwicklung der Halbleiterbauteilherstellungstechnologien werden die Abmessungen der verschiedenen Elemente auf einem Halbleiterbauteil nach und nach kleiner, einschließlich der Abmessungen der Durchkontaktierungen und Metallleitungen, welche Verbindungen ausbilden. Dies führt zu Schwierigkeiten bei der Herstellung. Beispielsweise kann die Ausbildung der Verbindungen einen oder mehrere Lithografie-, Ätz- und Abscheideprozesse umfassen. Mit diesen Prozessen verbundene Schwankungen (z.B. Schwankungen in der Topografie, Gleichmäßigkeitsschwankungen bei kritischen Abmessungen oder Lithografieüberlagerungsfehler) beeinflussen nachteilig die Leistungsfähigkeit des Halbleiterbauteils. Anders ausgedrückt kann die Verkleinerung der Bauteile höhere Anforderungen an den für die Herstellung der Verbindungen verwendeten Herstellungsprozess stellen. Es wird daher ein Verfahren für die Herstellung sowie ein entsprechendes Bauteil benötigt, welche nicht unter den zuvor genannten Problemen leiden.
  • Gemäß den unterschiedlichen Aspekten der vorliegenden Offenbarung wird ein Halbleiterbauteil offenbart, welches eine Verbindungsstruktur aufweist. Die Verbindungsstruktur enthält mehrere Metallschichten. Das Verfahren für die Ausbildung der mehreren Metallschichten kann, neben anderen Dingen, eine Verringerung der Herstellungsschwankungen durch Verbesserung der Topografie und kritischen Abmessungen des Halbleiterbauteils ermöglichen. Die verschiedenen Aspekte des Halbleiterbauteils, welches eine derartige Verbindungsstruktur aufweist, werden nachstehend im Detail beschrieben.
  • Mit Bezug auf die 1 und 2–8 werden ein Verfahren 100 sowie ein Halbleiterbauteil 200 gemeinschaftlich beschrieben. Die 1 ist ein Flussdiagramm eines Verfahrens 100 für die Herstellung eines integrierten Schaltkreisbauteils gemäß verschiedener Aspekte der vorliegenden Offenbarung. Das Verfahren 100 beginnt im Block 102, bei dem ein Substrat, das eine Gate-Struktur aufweist, bereitgestellt wird. Das Substrat kann Source- und Drain (S/D)-Elemente auf beiden Seiten der Gate-Struktur aufweisen. In dem Block 104 wird eine erste dielektrische Schicht über dem Substrat, eine Hartmaske über der ersten dielektrischen Schicht und eine dielektrische Opferschicht über der Hartmaske sowie ein erster strukturierter Fotolack über der dielektrischen Opferschicht ausgebildet. Das Verfahren setzt mit dem Block 106 fort, bei dem die dielektrische Opferschicht, die Hartmaske und die erste dielektrische Schicht unter Verwendung des ersten strukturierten Fotolacks geätzt werden, wodurch ein erster Graben ausgebildet und eine Oberseite des Substrates freigelegt wird. Das Verfahren setzt mit dem Schritt 108 fort, bei dem eine erste Verbindungsstruktur über der freigelegten Oberseite des Substrates innerhalb des ersten Grabens ausgebildet wird, und ein erster chemisch-mechanischer Polierprozess (CMP) wird auf dem Substrat ausgeführt, wodurch eine Oberseite der Hartmaske freigelegt wird, und wodurch eine Oberseite des Substrates planarisiert wird. Bei dem Block 110 wird eine zweite dielektrische Schicht über der Hartmaske sowie eine zweite strukturierte Fotolackschicht über der zweiten dielektrischen Schicht ausgebildet. Das Verfahren setzt mit dem Block 112 fort, bei dem die zweite dielektrische Schicht unter Verwendung des zweiten strukturierten Fotolacks geätzt wird, wodurch ein zweiter Graben ausgebildet und eine Oberseite der ersten Verbindung freigelegt wird, und wodurch ein dritter Graben ausgebildet und eine Oberseite der Gate-Struktur freigelegt wird. Bei dem Block 114 wird eine zweite Verbindung über der freigelegten Oberseite der ersten Verbindung innerhalb des zweiten Grabens ausgebildet, und eine dritte Verbindungsstruktur wird über der freigelegten Oberseite der Gate-Struktur innerhalb des dritten Grabens ausgebildet, und ein zweiter CMP-Prozess wird ausgeführt, um eine Oberseite des Substrates zu planarisieren. Das Verfahren 100 setzt mit dem Block 116 fort, bei welchem die Herstellung des integrierten Schaltkreisbauteils abgeschlossen wird. Zusätzliche Schritte können vor, während oder nach dem Verfahren 100 vorgesehen sein und manche der beschriebenen Schritte können bei anderen Ausführungsformen des Verfahrens ersetzt oder ausgelassen werden. Die nachstehende Diskussion veranschaulicht verschiedene Ausführungsformen eines Halbleiterbauteils 200, welches gemäß dem Verfahren 100 der 1 hergestellt werden kann.
  • Die 2–18 veranschaulichen schematische Drauf- und Querschnittsseitenansichten einer Ausführungsform eines Halbleiterbauteils 200 bei verschiedenen Herstellungsstadien gemäß dem Verfahren von 1. Es sollte verstanden werden, dass das Halbleiterbauteil 200 verschiedene andere Bauteile und Elemente aufweisen kann, etwa Transistoren, wie bipolare Schichttransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen usw. Dementsprechend wurden die 2–18 der Klarheit halber vereinfacht, um besser das erfindungsgemäße Konzept der vorliegenden Offenbarung verstehen zu können. Zusätzliche Elemente können dem Halbleiterbauteil 200 hinzugefügt werden und manche der beschriebenen Elemente können bei anderen Ausführungsformen des Halbleiterbauteils 200 ersetzt oder weggelassen werden.
  • Mit Bezug auf 2 wird eine schematische Querschnittsseitenansicht eines Halbleiterbauteils veranschaulicht. Das Halbleiterbauteil 200 umfasst ein Substrat 210. Das Substrat 210 kann beispielsweise ein massives Substrat oder ein Silizium-auf-Nichtleiter (SOI)-Substrat sein. Das Substrat kann einen elementaren Halbleiter aufweisen, etwa Silizium oder Germanium in einer kristallinen Struktur; einen Verbindungshalbleiter, etwa Silizium-Germanium, Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen dieser. Das SOI-Substrat kann unter Verwendung von separation by implementation of oxygen (SIMOX) hergestellt sein, mit Hilfe von Wafer-Bonding, und/oder anderen geeigneten Verfahren. Das Substrat 210 kann verschiedene dotierte Bereiche und andere geeignete Elemente aufweisen. Es sollte verstanden werden, dass obwohl die vorliegende Offenbarung ein beispielhaftes Substrat bereitstellt, der Umfang der vorliegenden Offenbarung und der Ansprüche nicht auf dieses spezifische Beispiel beschränkt werden sollten, solange dies nicht ausdrücklich beansprucht ist.
  • Weiter mit Bezug auf 2 umfasst das Substrat 210 eine Gate-Struktur 212, die einen Kanalbereich durchquert, der ein Source- und ein Drain-Element (S/D) 214 aufweist, die auf beiden Seiten ausgebildet sind. Die S/D-Elemente können leicht dotierte S/D-Elemente und stark dotierte S/D-Elemente aufweisen. Die S/D-Elemente können durch Implantierung von p-Typ- oder n-Typ-Dotanten oder von Unreinheiten in das Substrat 210 ausgebildet werden. Die S/D-Elemente 214 können mit Hilfe von Verfahren einschließlich der thermischen Oxidation, der Polysiliziumabscheidung, der Fotolithografie, der Ionenimplantation, des Ätzens und mit Hilfe verschiedener anderer Verfahren ausgebildet sein. Die S/D-Elemente 214 können erhabene S/D-Elemente sein, die mit Hilfe eines Epitaxieprozesses ausgebildet sind.
  • Weiter mit Bezug auf 2 kann die Gate-Struktur 212 eine dielektrische Gate-Schicht 216 aufweisen, welche eine Grenzschicht/eine dielektrische Schicht mit hohem k-Wert aufweist, die über dem Substrat 210 ausgebildet ist. Die Grenzschicht kann eine Siliziumoxidschicht (SiO2) oder eine Siliziumoxinitridschicht (SiON) aufweisen, die auf dem Substrat 210 ausgebildet ist. Die dielektrische Schicht mit hohem k-Wert kann auf der Grenzschicht mit Hilfe atomarer Schichtabscheidung (ALD) oder mit Hilfe anderer geeigneter Techniken ausgebildet sein. Die dielektrische Schicht mit hohem k-Wert kann Hafniumoxid (HfO2) aufweisen. Alternativ kann die dielektrische Schicht mit hohem k-Wert optional andere Dielektrika mit hohem k-Wert aufweisen, etwa TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen dieser oder andere geeignete Materialien. Darüber hinaus kann die dielektrische Gate-Schicht mit hohem k-Wert eine Anordnung mehrerer Schichten aufweisen, etwa HfO2/SiO2 oder HfO2/SiON.
  • Die Gate-Struktur 212 kann weiterhin eine Gate-Elektrode 218 aufweisen, die über der dielektrischen Gate-Schicht 216 ausgebildet ist. Das Ausbilden der Gate-Elektrode 218 kann das Ausbilden einer Mehrzahl Schichten umfassen; beispielsweise einer Grenzschicht, einer dielektrischen Schicht, einer Schicht mit hohem k-Wert; einer Abdeckschicht, einem Austrittsarbeitsmetall und eine Gate-Elektrode. Die Verarbeitung kann einen Gate-zuerst-Prozess oder einen Gate-zuletzt-Prozess verwenden. Der Gate-zuerst-Prozess umfasst das Ausbilden einer finalen Gate-Struktur. Der Gate-zuletzt-Prozess umfasst das Ausbilden einer Dummy-Gate-Struktur und, in darauffolgenden Prozessschritten, das Durchführen eines Gate-Ersetzungsprozesses, welcher das Entfernen der Dummy-Gate-Struktur und das Ausbilden der finalen Gate-Struktur gemäß dem zuvor beschriebenen Ansatz umfasst.
  • Die Gate-Struktur 212 umfasst Gate-Abstandshalter 220, welche auf den Seitenwänden der Gate-Elektrode 218 und auf dem Substrat 210 ausgebildet sind. Die Gate-Abstandshalter 220 sind mit Hilfe irgendeines geeigneten Prozesses mit irgendeiner geeigneten Dicke ausgebildet. Die Gate-Abstandshalter 220 umfassen ein dielektrisches Material, etwa Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, andere geeignete Materialien und/oder Kombinationen dieser.
  • Weiter mit Bezug auf 2 wird über dem Substrat 210 eine erste dielektrische Schicht 222 ausgebildet, welche die Gate-Struktur 212 überdeckt. Die erste dielektrische Schicht 222 kann Siliziumoxid, Plasma-verstärktes Oxid (PEOX), Siliziumoxinitrid, ein Material mit niedrigem k-Wert oder andere geeignete Materialien umfassen. Die erste dielektrische Schicht 222 kann mit Hilfe chemischer Dampfabscheidung (CVD), CVD bei hoch dichtem Plasma (HDP-CVD), Spin-on, physikalischer Dampfabscheidung (PVD oder Sputter-Deposition), Plasma-verstärkter CVD oder mit Hilfe anderer geeigneter Verfahren ausgebildet werden. Der CVD-Prozess kann beispielsweise Chemikalien verwenden, einschließlich Hexachlorodisilan (HCD oder Si2Cl6), Dichlorosilan (DCS oder SiH2Cl2), Bis(Tertiärbutylamino)-Silan (BTBAS oder C8H22N2Si) und Disilan (DS oder Si2H6). Bei der vorliegenden Ausführungsform wird die Oberseite der dielektrischen Schicht 222 mit Hilfe eines chemisch-mechanischen Polierprozesses (CMP) planarisiert. Der CMP-Prozess endet auf der Oberseite der Gate-Struktur 212. Bei alternativen Ausführungsformen wird kein CMP-Prozess durchgeführt.
  • Mit Bezug auf 3 wird eine Zwischenschicht 224 über der ersten dielektrischen Schicht 222 und über der Gate-Struktur 218 ausgebildet. Bei der vorliegenden Ausführungsform ist die Zwischenschicht 224 eine Hartmaskenschicht. Bei alternativen Ausführungsformen ist die Zwischenschicht 224 irgendeine geeignete Schicht. Obwohl die vorliegende Ausführungsform mit einem Beispiel fortsetzen wird, bei dem die Zwischenschicht 224 eine Hartmaske ist, sollte verstanden werden, dass die Offenbarung nicht auf diese Ausführungsform beschränkt ist, solange dies nicht ausdrücklich beansprucht wird. Die Hartmaske 224 kann mit Hilfe irgendeines geeigneten Prozesses bei irgendeiner geeigneten Dicke/Höhe (h) ausgebildet werden. Beispielsweise kann die Höhe (h) der Nichtleiterschicht 214 zwischen ungefähr 30 Å und ungefähr 300 Å liegen. Über der Hartmaske 224 ist eine dielektrische Opferschicht 226 ausgebildet. Die dielektrische Opferschicht 226 kann dazu dienen, die darunterliegende Hartmaske 224 zu schützen und sie kann der Weiterverarbeitung dienen. Die dielektrische Opferschicht 226 kann Siliziumoxid, Plasma-verstärktes Oxid (PEOX), Siliziumoxinitrid, ein Material mit niedrigem k-Wert oder andere geeignete Materialien umfassen. Die dielektrische Opferschicht 226 kann mit Hilfe chemischer Dampfabscheidung (CVD), CVD bei hoch dichtem Plasma (HDP-CVD), Spin-on, physikalischer Dampfabscheidung (PVD oder Sputter-Deposition), Plasma-verstärkter CVD oder mit Hilfe anderer geeigneter Verfahren hergestellt sein. Der CVD-Prozess kann beispielsweise Chemikalien verwenden, einschließlich Hexachlorodisilan (HCD oder Si2Cl6), Dichlorosilan (DCS oder SiH2Cl2), Bis(Tertiärbutylamino)-Silan (BTBAS oder C8H22N2Si) sowie Disilan (DS oder Si2H6).
  • Weiter mit Bezug auf 3 wird über der dielektrischen Opferschicht 226 eine strukturierte Fotolackschicht 228 ausgebildet. Die Fotolackschicht 228 kann mit Hilfe irgendeines geeigneten Prozesses strukturiert werden. Die Strukturierung der Fotolackschicht 228 kann die folgenden Prozessschritte umfassen: Weichhärten, Maskenausrichtung, Musterbelichtung (Pattern nach der Belichtung), Entwickeln des Fotolacks und Harthärten. Die Strukturierung kann ebenso mit Hilfe anderer geeigneter Verfahren umgesetzt oder durch diese ersetzt werden, etwa durch maskenlose Fotolithografie, Elektronenstrahlschreiben, Ionenstrahlschreiben sowie molekulares Aufdrucken. Bei weiteren Ausführungsformen weist die strukturierte Fotolackschicht 228 eine darunterliegende Hartmaske auf.
  • Mit Bezug auf 4 wird ein erster Satz Gräben 228 durch Ätzen von Abschnitten der dielektrischen Opferschicht 226, der Hartmaske 224 sowie der ersten dielektrischen Schicht 222 ausgebildet, wodurch eine Oberseite des Substrates 210 freigelegt wird. Der Ätzprozess verwendet die strukturierte Fotolackschicht 228, um den zu ätzenden Bereich festzulegen. Der Ätzprozess kann ein einziger oder ein mehrschrittiger Ätzprozess sein. Darüber hinaus kann der Ätzprozess das Ätzen, Trockenätzen oder eine Kombination dieser aufweisen. Der Trockenätzprozess kann einen anisotropischen Ätzprozess aufweisen. Der Ätzprozess kann reaktives Ionenätzen (RIE) und/oder einen anderen geeigneten Prozess verwenden. Gemäß einem Beispiel wird ein Trockenätzprozess verwendet, welcher eine Chemie einschließlich Fluor-enthaltendem Gas umfasst. Die Chemie der Trockenätze umfasst CF4, SF6 oder NF3. Bei der vorliegenden Ausführungsform ist der Ätzprozess ein dreischrittiger Ätzprozess, bei dem ein erster Prozess dazu verwendet wird, die dielektrische Opferschicht 226 zu ätzen, bei dem ein zweiter Prozess dazu verwendet wird, die Hartmaske 224 zu ätzen und bei dem ein dritter Prozess dazu verwendet wird, die erste dielektrische Schicht 222 zu ätzen.
  • Weiter mit Bezug auf 4 kann nach dem Ätzprozess die strukturierte Fotolackschicht 228 mit Hilfe irgendeines geeigneten Prozesses entfernt werden. Beispielsweise kann die strukturierte Fotolackschicht 228 mit Hilfe eines flüssigen „Fotolackabziehers“ entfernt werden, welcher den Fotolack derart chemisch verändert, dass dieser nicht länger an der darunterliegenden Hartmaske haftet. Alternativ kann die strukturierte Fotolackschicht 228 mit Hilfe eines Plasma-enthaltenden Sauerstoffs, welcher diese oxidiert, entfernt werden.
  • Weiterhin mit Bezug auf 4 wird über den S/D-Elementen 214 eine Silizidschicht 230 ausgebildet. Die Silizidschicht 230 kann dazu verwendet werden, den Kontaktwiderstand nachfolgend ausgebildeter Kontakte/Verbindungen zu verringern. Das Ausbilden der Silizidschicht 230 kann das Abscheiden einer Metallschicht auf den S/D-Elementen 214 umfassen. Die Metallschicht für das Silizid kann Titan, Nickel, Kobalt, Platin, Palladium, Wolfram, Tantal, Erbium oder irgendein anderes geeignetes Material aufweisen. Die Metallschicht kontaktiert das Silizium innerhalb der S/D-Elemente 214 des Substrates 210. Ein Ausheilprozess bei einer geeigneten Temperatur wird auf das Halbleiterbauteil 200 angewendet, derart, dass die Metallschicht und das Silizium der S/D-Elemente 214 miteinander unter Ausbildung von Silizid reagieren. Die ausgebildete Silizidschicht 230 kann bei irgendeiner geeigneten Zusammensetzung oder Phase vorliegen, welche durch die verschiedenen Parameter einschließlich der Ausheiltemperatur und der Dicke der Metallschicht vorgegeben sind. Bei manchen Ausführungsformen kann eine Metallbarriere über der Silizidschicht ausgebildet sein, wodurch die Zuverlässigkeit verbessert wird. Da die dielektrische Opferschicht 226 die Hartmaske 224 überdeckt, beeinflusst die Silizidschicht 230 nicht die Hartmaske 224 (z.B. wird kein Metall auf der Hartmaske 224 abgeschieden).
  • Mit Bezug auf 5 wird eine Sperrschicht 232 über dem Halbleiterbauteil 200 ausgebildet, welche die Silizidschicht 230 innerhalb der Gräben 228 überdeckt. Die Sperrschicht 232 kann eine vielschichtige Sperrschicht sein, welche abwechselnde Schichten von Titan (Ti) und Titannitrid (TiN) oder irgendein geeignetes Material aufweist. Ein leitfähiges Material ist über der Sperrschicht 232 und innerhalb der Gräben 228 abgeschieden, welches dazu verwendet wird, eine erste Verbindungsstruktur 234 auszubilden. Das leitfähige Material der ersten Verbindungsstrukturen 234 kann ein Metall wie Aluminium (Al), Wolfram (W) und Kupfer (Cu) umfassen. Die ersten Verbindungsstrukturen 234 können mit Hilfe chemischer Dampfabscheidung (CVD), physikalischer Dampfabscheidung (PVD), atomarer Schichtabscheidung (ALD), CVD bei hoch dichtem Plasma (HDPCVD), Plattieren oder mit Hilfe geeigneter Verfahren und/oder Kombinationen dieser ausgebildet sein. Wie gezeigt ist, werden die ersten Verbindungsstrukturen 234 über der Sperrschicht 232 und über der Silizidschicht 230 sowie in elektrischem Kontakt mit den S/D-Elementen 214 angeordnet. Da die dielektrische Opferschicht 226 die Hartmaske 224 bedeckt, beeinflusst die Ausbildung der ersten Verbindungsstruktur 234 nicht die Hartmaske 224 (z.B. wird kein leitfähiges Material auf der Hartmaske 224 abgeschieden).
  • Mit Bezug auf 6 wird ein CMP-Prozess ausgeführt, um überschüssiges Material auf der Oberseite des Halbleiterbauteils 200 zu entfernen und um eine Oberseite des Halbleiterbauteils 200 zu planarisieren. Der CMP-Prozess endet an der Hartmaske 224.
  • Mit Bezug auf 7 werden eine zweite dielektrische Schicht 136 sowie eine zweite strukturierte Fotolackschicht 238 ausgebildet. Die zweite dielektrische Schicht 236 ähnelt im Wesentlichen der ersten dielektrischen Schicht 222 hinsichtlich der Materialzusammensetzung und Ausbildung. Bei alternativen Ausführungsformen unterscheiden sich diese. Die zweite strukturierte Fotolackschicht 238 ähnelt im Wesentlichen der ersten Fotolackschicht 228 (siehe 2) hinsichtlich der Materialzusammensetzung und Ausbildung. Bei alternativen Ausführungsformen unterscheiden sich diese.
  • Mit Bezug auf 8 wird ein zweiter Satz Gräben 240 durch Ätzen der zweiten dielektrischen Schicht 236 ausgebildet, wodurch eine Oberseite der ersten Verbindungsstruktur 234 freigelegt wird, wobei ein dritter Graben 242 durch Ätzen der zweiten dielektrischen Schicht 236 und der Hartmaske 224 ausgebildet wird, wodurch eine Oberseite der Gate-Elektrode 218 freigelegt wird. Der Ätzprozess verwendet die strukturierte Fotolackschicht 228, um den zu ätzenden Bereich festzulegen. Die Ätzprozesse können ein einziger oder ein mehrschrittiger Ätzprozess sein. Darüber hinaus kann der Ätzprozess Nassätzen, Trockenätzen oder eine Kombination dieser umfassen. Der Trockenätzprozess kann ein anisotropischer Ätzprozess sein. Der Ätzprozess kann reaktives Ionenätzen (RIE) und/oder einen anderen geeigneten Prozess verwenden. Gemäß einem Beispiel wird ein Trockenätzprozess verwendet, welcher eine Chemie umfasst, einschließlich Fluor-enthaltendem Gas. In Erweiterung des Beispiels umfasst die Chemie der Trockenätze CF4, SF6 oder NF3. Bei der vorliegenden Ausführungsform ist der Ätzprozess für die Ausbildung des zweiten Satzes Gräben 240 ein einschrittiger Ätzprozess, und der Ätzprozess für die Ausbildung des dritten Grabens 242 ist ein zweischrittiger Ätzprozess. Bei dem zweischrittigen Ätzprozess für die Ausbildung des dritten Grabens 242 wird eine erste Ätze dazu verwendet, die zweite dielektrische Schicht 236 zu ätzen, wobei eine zweite Ätze dazu verwendet wird, die Hartmaske 224 über der Gate-Elektrode 218 zu ätzen.
  • Weiter mit Bezug auf 8 kann nach dem Ätzprozess die zweite strukturierte Fotolackschicht 238 unter Verwendung irgendeines geeigneten Prozesses entfernt werden. Beispielsweise kann die zweite strukturierte Fotolackschicht 238 unter Verwendung eines flüssigen „Fotolackabziehers“ entfernt werden, welcher den Fotolack derart chemisch verändert, dass dieser nicht mehr an der darunterliegenden Hartmaske haftet. Alternativ kann die zweite strukturierte Fotolackschicht 238 mit Hilfe eines Plasma-enthaltenden Sauerstoffs, welcher diese oxidiert, entfernt werden.
  • Mit Bezug auf die 9–12 werden bei alternativen Ausführungsformen anstelle der Verwendung eines einzigen Fotolacks/eines einzigen Ätzprozesses, wie zuvor mit Bezug auf die 7–8 beschrieben, getrennte Fotolacke bzw. Ätzprozesse dazu verwendet, um den zweiten Satz Gräben 240 auszubilden, wobei ein getrennter Fotolack/Ätzprozess dazu verwendet wird, den dritten Graben 242 auszubilden. Beispielsweise wird, wie in 9 veranschaulicht ist, ein strukturierter Fotolack 244 bereitgestellt, welcher über dem S/D-Bereich 214 festgelegte Öffnungen aufweist. Daraufhin wird, wie in 10 veranschaulicht ist, ein Ätzprozess dazu verwendet, um die zweite dielektrische Schicht 236 zu ätzen, wodurch eine Oberseite der ersten Verbindungsstruktur 234 freigelegt und der zweite Satz Gräben 240 ausgebildet wird. In Erweiterung des Beispiels wird, wie in 11 veranschaulicht ist, ein weiterer strukturierter Fotolack 246 bereitgestellt, der eine Öffnung aufweist, die über der Gate-Elektrode 218 festgelegt ist. Der strukturierte Fotolack 246 kann den zweiten Satz Gräben 240 im Wesentlichen auffüllen. Nach dem Bereitstellen des strukturierten Fotolacks 246 wird, wie in 12 veranschaulicht ist, ein Ätzprozess dazu verwendet, die zweite dielektrische Schicht 236 und die Hartmaske 224 zu ätzen, wodurch eine Oberseite der Gate-Elektrode 218 freigelegt wird. Die beiden getrennten Strukturierungs-/Ätzprozesse für die Ausbildung des zweiten Satzes Gräben 240 und des dritten Grabens 242 kann, wie in den 9–12 dargelegt, dort verwendet werden, wo die Auflösung der Fotolithografie begrenzt ist, derart, dass die Muster dichte Annäherungen aufweisen, welche nicht mehr exakt wiedergegeben werden können (z.B. wenn die kritischen Abmessungen nicht durch einen einzigen Ätzprozess eingehalten werden). Es sollte verstanden werden, dass die mit Bezug auf die 9–12 beschriebenen Fotolacke 244 und 246 dem Fotolack 238 hinsichtlich der Materialzusammensetzung und Ausbildung ähneln können. Es sollte ebenso verstanden werden, dass die mit Bezug auf die 9–12 beschriebenen Ätzprozesse den mit Bezug auf die 7–8 beschriebenen Ätzprozessen ähneln können.
  • Mit Bezug auf die 13–16 wird bei alternativen Ausführungsformen anstelle zunächst der Ausbildung des zweiten Grabens 240 und daraufhin des dritten Grabens 242, wie es in den 9–12 gezeigt ist, der dritte Graben 242 als erstes und daraufhin der zweite Graben 240 anschließend ausgebildet. Beispielsweise wird, wie in 13 veranschaulicht ist, ein strukturierter Fotolack 246 bereitgestellt, der Öffnungen aufweist, die über der Gate-Elektrode 218 festgelegt sind. Daraufhin wird, wie in 14 veranschaulicht ist, ein Ätzprozess dazu verwendet, die zweite dielektrische Schicht 236 und die Hartmaske 224 zu ätzen, wodurch eine Oberseite der Gate-Elektrode 218 freigelegt und ein dritter Graben 242 ausgebildet werden. In Erweiterung des Beispiels wird, wie in 15 veranschaulicht ist, eine weitere strukturierte Fotolackschicht 244 bereitgestellt, welche Öffnungen aufweist, die über den S/D-Bereichen 214 festgelegt sind. Der strukturierte Fotolack 244 kann im Wesentlichen den dritten Graben 242 auffüllen. Nach dem Bereitstellen des strukturierten Fotolacks 244 wird, wie in 16 veranschaulicht ist, ein Ätzprozess dazu verwendet, die zweite dielektrische Schicht 236 zu ätzen, wodurch eine Oberseite der ersten Verbindungsstruktur 234 freigelegt und ein zweiter Satz Gräben 240 ausgebildet wird. Die beiden getrennten Strukturierungs-/Ätzprozesse für die Ausbildung des zweiten Satzes Gräben 240 und des dritten Grabens 242 kann, wie in den 13–16 dargelegt ist, immer dann verwendet werden, wenn die Auflösung des Lithografieprozesses derart begrenzt ist, dass die Strukturen dichte Annäherungen aufweisen, welche nicht akkurat wiedergegeben werden können (z.B. wenn die kritischen Abmessungen nicht von einem einzigen Ätzprozess eingehalten werden). Es sollte verstanden werden, dass die mit Bezug auf die 13–16 beschriebenen Fotolacke 244 und 246 dem Fotolack 238 hinsichtlich seiner Materialzusammensetzung und Ausbildung ähneln können. Ebenso sollte verstanden werden, dass die mit Bezug auf die 13–16 beschriebenen Ätzprozesse dem mit Bezug auf die 7–8 beschriebenen Ätzprozess ähneln können.
  • Mit Bezug auf 17 wird eine Sperrschicht 248 über dem Halbleiterbauteil 200 innerhalb des zweiten Grabens 240 und dritten Grabens 242 der Gräben gemäß 8, 12 und 16 ausgebildet. Die Sperrschicht 248 kann eine mehrschichtige Sperrschicht sein, welche abwechselnde Schichten von Titan (Ti) und Titannitrid (TiN) oder irgendein geeignetes Material umfasst. Ein leitfähiges Material ist über der Sperrschicht 248 und innerhalb der Gräben 240 abgeschieden und es wird dazu verwendet, eine zweite Verbindungsstruktur 250 sowie eine Gate-Elektroden-Verbindungsstruktur 252 in dem dritten Graben 242 der 8, 12 und 16 auszubilden. Das leitfähige Material der zweiten Verbindungsstruktur 250 sowie die Gate-Elektroden-Verbindungsstruktur 252 können ein Metall wie Aluminium (Al), Wolfram (W) und Kupfer (Cu) umfassen. Das Material der zweiten Verbindungsstruktur 250 sowie der Gate-Elektroden-Verbindungsstruktur 252 kann mit Hilfe chemischer Dampfabscheidung (CVD), physikalischer Dampfabscheidung (PVD), atomarer Schichtabscheidung (ALD), CVD bei hoch dichtem Plasma (HDPCVD), Plattieren oder mit Hilfe anderer geeigneter Verfahren und/oder Kombinationen dieser ausgebildet werden.
  • Mit Bezug auf 18 wird ein CMP-Prozess ausgeführt, um überschüssiges Verbindungsstrukturmaterial auf der Oberseite des Halbleiterbauteils 200 zu entfernen und um eine Oberseite des Halbleiterbauteils 200 zu planarisieren.
  • Wie in 18 veranschaulicht ist, umfasst das Halbleiterbauteil 200 ein Substrat 210, das eine Gate-Struktur 212 aufweist. Das Substrat 210 umfasst weiterhin eine erste dielektrische Schicht 222, welche eine erste Verbindungsstruktur 234 in elektrischem Kontakt mit den S/D-Elementen 214 aufweist. Die erste Verbindungsstruktur 234 umfasst eine Oberseite in einer Ebene, welche sich von einer Oberseite der Gate-Struktur 212 unterscheidet (d.h. sie liegt höher). Der Höhenunterschied ist im Wesentlichen derselbe wie die Höhe (h) der Hartmaske 224. Eine zweite dielektrische Schicht 236 ist über der ersten dielektrischen Schicht 222 ausgebildet, welche eine zweite Verbindungsstruktur 250 in elektrischem Kontakt mit der ersten Verbindungsstruktur 234 aufweist. Die zweite Verbindungsstruktur 250 ist über der Sperrschicht 242 und über der Verbindungsstruktur 234 sowie in elektrischem Kontakt mit den S/D-Elementen 214 ausgebildet. Eine Unterseite der Sperrschicht 242, welche unter der zweiten Verbindungsstruktur 250 liegt, ist im Wesentlichen koplanar mit einer Oberseite der Hartmaske 224. Die zweite dielektrische Schicht 236 umfasst ebenso die Verbindungsstruktur 252, die über der Gate-Elektrode 218 und in elektrischem Kontakt mit der Gate-Struktur 212 ausgebildet ist. Eine Unterseite der Sperrschicht 242, welche unter der Verbindungsstruktur 252 liegt, ist im Wesentlichen koplanar mit einer Oberseite der Gate-Struktur 212.
  • Das offenbarte Halbleiterbauteil 200 kann zusätzliche Elemente aufweisen, welche mit Hilfe nachfolgender Prozessschritte ausgebildet sein können. Die Weiterverarbeitung kann beispielsweise verschiedene Kontakte/Durchkontaktierungen/Leitungen und mehrschichtige Verbindungsstrukturen (z.B. Metallschichten und Zwischenschicht-Dielektrika) auf dem Substrat ausbilden, die darauf ausgelegt sind, die verschiedenen Bauteile (z.B. Transistoren, Widerstände, Kondensatoren usw. …), Elemente sowie Strukturen des Halbleiterbauteils 200 zu verbinden. Die zusätzlichen Elemente können elektrische Verbindungen mit dem Halbleiterbauteil 200 bereitstellen. Beispielsweise umfasst eine mehrschichtige Verbindung vertikale Verbindungen, etwa herkömmliche Durchkontaktierungen oder Kontakte, sowie horizontale Verbindungen, etwa Metallleitungen. Die verschiedenen Verbindungselemente können verschiedene leitfähige Materialien verwenden, einschließlich Kupfer, Wolfram und/oder Silizid.
  • Das offenbarte Halbleiterbauteil 200 kann bei verschiedenen Anwendungen, etwa in digitalen Schaltkreisen, Bildverarbeitungsbauteilen, bei einem Hetero-Halbleiterbauteil, in einer dynamischen Schreib-Lese-Speicherzelle (DRAM), in einem Einzelelektronentransistor (SET) und/oder anderen mikroelektronischen Bauteilen (welche gemeinschaftlich als mikroelektronische Bauteile bezeichnet werden) verwendet werden. Selbstverständlich sind Aspekte der vorliegenden Offenbarung ebenso auf andere Arten von Transistoren anwendbar und/oder ohne weiteres anpassbar, einschließlich Single-Gate-Transistoren, Double-Gate-Transistoren und andere Mehrfach-Gate-Transistoren, und sie können bei verschiedenen Anwendungen Verwendung finden, einschließlich Sensorzellen, Speicherzellen, logischen Zellen und anderen.
  • Das zuvor beschriebene Verfahren 100 stellt einen verbesserten Prozess sowie ein verbessertes Halbleiterbauteil 200 zur Verfügung. Das obige Verfahren 100 erlaubt eine verbesserte Topografie während des Herstellungsprozesses, wodurch vernünftige Fotolithografie-/Ätzprozesse ermöglicht werden, welche zu einer Verbesserung der kritischen Abmessungen des Bauteils und der Bauteilleistungsfähigkeit führen. Das Verfahren 100 kann auf einfache Art und Weise in bestehende Herstellungsprozesse und Technologien eingebunden werden, wodurch Kosten gesenkt und die Komplexität verringert werden. Verschiedene Ausführungsformen können unterschiedliche Vorteile aufweisen, wobei kein bestimmter Vorteil notwendigerweise für irgendeine Ausführungsform benötigt wird.
  • Es wird somit ein Halbleiterbauteil bereitgestellt. Das beispielhafte Halbleiterbauteil umfasst ein Substrat, das eine Gate-Struktur aufweist, welche Source- und Drain-(S/D)-Elemente voneinander trennt. Das Halbleiterbauteil weist weiterhin eine erste dielektrische Schicht auf, die über dem Substrat ausgebildet ist, wobei die erste dielektrische Schicht eine erste Verbindungsstruktur aufweist, die in elektrischem Kontakt mit den S/D-Elementen steht. Das Halbleiterbauteil weist weiterhin eine Zwischenschicht auf, die über der ersten dielektrischen Schicht ausgebildet ist, wobei die Zwischenschicht eine Oberseite aufweist, welche im Wesentlichen koplanar mit einer Oberfläche der ersten Verbindungsstruktur ist. Das Halbleiterbauteil weist weiterhin eine zweite dielektrische Schicht auf, die über der Zwischenschicht ausgebildet ist, wobei die zweite dielektrische Schicht eine zweite Verbindungsstruktur aufweist, die in elektrischem Kontakt mit der ersten Verbindungsstruktur steht, wobei eine dritte Verbindungsstruktur in elektrischem Kontakt mit der Gate-Struktur steht.
  • Bei manchen Ausführungsformen weist das Halbleiterbauteil weiterhin eine Silizidschicht auf, die auf den S/D-Elementen angeordnet ist, wobei die Silizidschicht zwischen den S/D-Elementen und der ersten Verbindungsstruktur angeordnet ist. Bei verschiedenen Ausführungsformen umfasst das Halbleiterbauteil weiterhin eine Sperrschicht auf, die auf der Silizidschicht angeordnet ist, wobei die Sperrschicht zwischen der Silizidschicht und der ersten Verbindungsstruktur angeordnet ist.
  • Bei manchen Ausführungsformen weist die Zwischenschicht eine Hartmaske auf. Bei verschiedenen Ausführungsformen weisen die erste, die zweite und die dritte Verbindungsstruktur ein Material auf, das aus der Gruppe bestehend aus Aluminium (Al), Wolfram (W) und Kupfer (Cu) ausgewählt ist. Bei bestimmten Ausführungsformen beträgt die Höhe der Zwischenschicht zwischen ungefähr 30 Å und ungefähr 300 Å. Bei weiteren Ausführungsformen umfasst die Gate-Struktur ein Gate-Dielektrikum sowie eine Gate-Elektrode, wobei die Gate-Elektrode in elektrischem Kontakt mit der dritten Verbindungsstruktur steht.
  • Es wird ebenso eine alternative Ausführungsform eines Halbleiterbauteils bereitgestellt. Dieses Halbleiterbauteil weist ein Substrat auf, welches eine Gate-Struktur aufweist, welche einen Kanalbereich durchquert und Source- und Drain-(S/D)-Elemente voneinander trennt, wobei die Gate-Struktur eine Gate-Elektrode aufweist, wobei die Gate-Struktur eine Oberseite in einer ersten Ebene aufweist. Der Halbleiter umfasst weiterhin eine erste dielektrische Schicht, die über den S/D-Elementen ausgebildet ist. Der Halbleiter umfasst weiterhin eine erste Verbindungsstruktur, welche sich durch die erste dielektrische Schicht hindurch und durch eine Zwischenschicht erstreckt, welche über der ersten dielektrischen Schicht ausgebildet ist, wobei die erste Verbindung in elektrischem Kontakt mit den S/D-Elementen steht, wobei die erste Verbindungsstruktur in einer zweiten Ebene eine Oberseite aufweist, die sich von der ersten Ebene der Oberseite der Gate-Struktur unterscheidet. Der Halbleiter umfasst weiterhin eine zweite dielektrische Schicht, die über der Zwischenschicht ausgebildet ist. Der Halbleiter umfasst weiterhin eine zweite Verbindungsstruktur, die sich durch die zweite dielektrische Schicht hindurch erstreckt, wobei die zweite Verbindung in elektrischem Kontakt mit der ersten Verbindungsstruktur steht. Der Halbleiter weist weiterhin eine dritte Verbindungsstruktur auf, die sich durch die zweite dielektrische Schicht und durch die Zwischenschicht hindurch erstreckt, wobei die dritte Verbindungsstruktur in elektrischem Kontakt mit der Gate-Struktur steht.
  • Bei manchen Ausführungsformen umfasst das Halbleiterbauteil weiterhin eine Silizidschicht, die auf den S/D-Elementen angeordnet ist, wobei die Silizidschicht zwischen den S/D-Elementen und der ersten Verbindungsstruktur angeordnet ist. Bei verschiedenen Ausführungsformen weist das Halbleiterbauteil weiterhin eine Sperrschicht auf, die auf der Silizidschicht angeordnet ist, wobei die Sperrschicht zwischen der Silizidschicht und der ersten Verbindungsstruktur angeordnet ist.
  • Bei manchen Ausführungsformen umfasst die Zwischenschicht eine Hartmaske und die Zwischenschicht umfasst eine Hartmaske. Bei verschiedenen Ausführungsformen umfassen die erste, die zweite und die dritte Verbindungsstruktur ein Material, das aus der Gruppe bestehend aus Aluminium (Al), Wolfram (W) und Kupfer (Cu) ausgewählt ist.
  • Es wird ebenso ein Verfahren für die Ausbildung eines Halbleiterbauteils bereitgestellt. Das beispielhafte Verfahren umfasst das Bereitstellen eines Substrates, das eine Gate-Struktur aufweist, die ein Source- von einem Drain-Element (S/D) trennt. Das Verfahren umfasst weiterhin das Ausbilden einer ersten dielektrischen Schicht über dem Substrat, wobei die erste dielektrische Schicht eine erste Verbindungsstruktur aufweist, die in elektrischem Kontakt mit den S/D-Elementen steht. Das Verfahren umfasst weiterhin das Ausbilden einer Zwischenschicht, die über der ersten dielektrischen Schicht ausgebildet ist, wobei die Zwischenschicht eine Oberseite aufweist, die im Wesentlichen koplanar mit einer Oberseite der ersten Verbindungsstruktur ist. Das Verfahren umfasst weiterhin das Ausbilden einer zweiten dielektrischen Schicht, die über der Zwischenschicht ausgebildet ist, wobei die zweite dielektrische Schicht eine zweite Verbindungsstruktur aufweist, die in elektrischem Kontakt mit der ersten Verbindungsstruktur steht und wobei eine dritte Verbindungsstruktur in elektrischem Kontakt mit der Gate-Struktur steht.
  • Bei manchen Ausführungsformen umfasst das Verfahren weiterhin das Ausbilden einer Silizidschicht über den S/D-Elementen, wobei die Silizidschicht zwischen den S/D-Elementen und der ersten Verbindungsstruktur angeordnet ist. Bei verschiedenen Ausführungsformen umfasst das Verfahren weiterhin das Ausbilden einer Sperrschicht über der Silizidschicht, wobei die Sperrschicht zwischen der Silizidschicht und der ersten Verbindungsstruktur angeordnet ist.
  • Bei manchen Ausführungsformen umfasst das Ausbilden der Zwischenschicht das Ausbilden einer Hartmaske. Bei verschiedenen Ausführungsformen umfassen die erste, die zweite und die dritte Verbindungsstruktur ein Material, das aus der Gruppe bestehend aus Aluminium (Al), Wolfram (W) und Kupfer (Cu) ausgewählt ist. Bei bestimmten Ausführungsformen weist die Zwischenschicht eine Dicke auf, die zwischen ungefähr 30 Å und ungefähr 300 Å liegt. Bei manchen Ausführungsformen umfasst die Gate-Struktur eine Gate-Dielektrikum sowie eine Gate-Elektrode. Bei manchen Ausführungsformen ist das Substrat entweder massives Silizium oder ein Silizium-auf-Nichtleiter (SOI).
  • Das Vorangegangene beschreibt Elemente verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung als Grundlage für die Entwicklung oder Modifikation anderer Prozesse und Strukturen für die Ausübung desselben Zweckes und/oder zur Erzielung derselben Vorteile wie die hierin beschriebenen Ausführungsformen ohne weiteres anwenden kann. Der Fachmann wird ebenso erkennen, dass derartige äquivalente Konstruktionen nicht aus dem Umfang der vorliegenden Offenbarung heraustreten und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hiervon durchführen kann, ohne dass er dadurch aus dem Umfang der vorliegenden Offenbarung heraustritt.

Claims (20)

  1. Halbleiterbauteil, das aufweist: ein Substrat, das eine Gate-Struktur umfasst, die ein Source- von einem Drain-Element (S/D) trennt; eine erste dielektrische Schicht, die über dem Substrat ausgebildet ist, wobei die erste dielektrische Schicht eine erste Verbindungsstruktur in elektrischem Kontakt mit den S/D-Elementen umfasst; eine Zwischenschicht, die über der ersten dielektrischen Schicht ausgebildet ist, wobei die Zwischenschicht eine Oberseite aufweist, die im Wesentlichen koplanar mit einer Oberseite der ersten Verbindungsstruktur ist; und eine zweite dielektrische Schicht, die über der Zwischenschicht ausgebildet ist, wobei die zweite dielektrische Schicht eine zweite Verbindungsstruktur in elektrischem Kontakt mit der ersten Verbindungsstruktur aufweist sowie eine dritte Verbindungsstruktur, die in elektrischem Kontakt mit der Gate-Struktur steht.
  2. Halbleiterbauteil nach Anspruch 1, das weiterhin eine Silizidschicht aufweist, die auf den S/D-Elementen angeordnet ist, wobei die Silizidschicht zwischen den S/D-Elementen und der ersten Verbindungsstruktur angeordnet ist.
  3. Halbleiterbauteil nach Anspruch 2, das weiterhin eine Sperrschicht aufweist, die auf der Silizidschicht angeordnet ist, wobei die Sperrschicht zwischen der Silizidschicht und der ersten Verbindungsstruktur angeordnet ist.
  4. Halbleiterbauteil nach einem der vorangehenden Ansprüche, bei dem die Zwischenschicht eine Hartmaske aufweist.
  5. Halbleiterbauteil nach einem der vorangehenden Ansprüche, bei dem die erste, die zweite und die dritte Verbindungsstruktur ein Material umfassen, welches aus der Gruppe bestehend aus Aluminium (Al), Wolfram (W) und Kupfer (Cu) ausgewählt ist.
  6. Halbleiterbauteil nach einem der vorangehenden Ansprüche, bei dem die Zwischenschicht eine Höhe aufweist, die zwischen ungefähr 30 Å und ungefähr 300 Å liegt.
  7. Halbleiterbauteil nach einem der vorangehenden Ansprüche, bei dem die Gate-Struktur ein Gate-Dielektrikum sowie eine Gate-Elektrode aufweist, wobei die Gate-Elektrode in elektrischem Kontakt mit der dritten Verbindungsstruktur steht.
  8. Halbleiterbauteil, das aufweist: ein Substrat, das eine Gate-Struktur aufweist, die einen Kanalbereich durchquert und einen Source- von einem Drain-Element (S/D) trennt, wobei die Gate-Struktur eine Gate-Elektrode umfasst, und wobei die Gate-Struktur eine Oberseite in einer ersten Ebene aufweist; eine erste dielektrische Schicht, die über den S/D-Elementen ausgebildet ist; eine erste Verbindungsstruktur, die sich durch die erste dielektrische Schicht und durch eine Zwischenschicht, die über der ersten dielektrischen Schicht ausgebildet ist, hindurch erstreckt, wobei die erste Verbindungsstruktur in elektrischem Kontakt mit den S/D-Elementen steht, und wobei die erste Verbindungsstruktur eine Oberseite aufweist, die in einer zweiten Ebene liegt, die sich von der ersten Ebene der Oberseite der Gate-Struktur unterscheidet; eine zweite dielektrische Schicht, die über der Zwischenschicht ausgebildet ist; eine zweite Verbindungsstruktur, die sich durch die zweite dielektrische Schicht hindurch erstreckt, wobei die zweite Verbindungsstruktur in elektrischem Kontakt mit der ersten Verbindungsstruktur steht; und eine dritte Verbindungsstruktur, die sich durch die zweite dielektrische Schicht und durch die Zwischenschicht hindurch erstreckt, wobei die dritte Verbindungsstruktur in elektrischem Kontakt mit der Gate-Struktur steht.
  9. Halbleiterbauteil nach Anspruch 8, das weiterhin eine Silizidschicht aufweist, die auf dem S/D-Element angeordnet ist, wobei die Silizidschicht zwischen den S/D-Elementen und der ersten Verbindungsstruktur angeordnet ist.
  10. Halbleiterbauteil nach Anspruch 9, das weiterhin eine Sperrschicht aufweist, die auf der Silizidschicht angeordnet ist, wobei die Sperrschicht zwischen der Silizidschicht und der ersten Verbindungsstruktur angeordnet ist.
  11. Halbleiterbauteil nach einem der Ansprüche 8 bis 10, bei dem die Zwischenschicht eine Hartmaske aufweist.
  12. Halbleiterbauteil nach einem der Ansprüche 8 bis 11, bei dem die erste, die zweite und die dritte Verbindungsstruktur ein Material aufweisen, das aus der Gruppe bestehend aus Aluminium (Al), Wolfram (W) und Kupfer (Cu) ausgewählt ist.
  13. Herstellungsverfahren, das aufweist: Bereitstellen eines Substrates, das eine Gate-Struktur aufweist, die ein Source- von einem Drain-Element (S/D) trennt; Ausbilden einer ersten dielektrischen Schicht über dem Substrat, wobei die erste dielektrische Schicht eine erste Verbindungsstruktur in elektrischem Kontakt mit den S/D-Elementen umfasst; Ausbilden einer Zwischenschicht, die über der ersten dielektrischen Schicht ausgebildet ist, wobei die Zwischenschicht eine Oberseite aufweist, die im Wesentlichen koplanar mit einer Oberseite der ersten Verbindungsstruktur ist; und Ausbilden einer zweiten dielektrischen Schicht über der Zwischenschicht, wobei die zweite dielektrische Schicht eine zweite Verbindungsstruktur aufweist, die in elektrischem Kontakt mit der ersten Verbindungsstruktur steht, sowie eine dritte Verbindungsstruktur, die in elektrischem Kontakt mit der Gate-Struktur steht.
  14. Verfahren nach Anspruch 13, das weiterhin das Ausbilden einer Silizidschicht über den S/D-Elementen aufweist, wobei die Silizidschicht zwischen den S/D-Elementen und der ersten Verbindungsstruktur angeordnet ist.
  15. Verfahren nach Anspruch 14, das weiterhin das Ausbilden einer Sperrschicht über der Silizidschicht aufweist, wobei die Sperrschicht zwischen der Silizidschicht und der ersten Verbindungsstruktur angeordnet ist.
  16. Verfahren nach einem der Ansprüche 13 bis 15, bei dem das Ausbilden der Zwischenschicht das Ausbilden einer Hartmaske umfasst.
  17. Verfahren nach einem der Ansprüche 13 bis 16, bei dem die erste, die zweite und die dritte Verbindungsstruktur ein Material umfasst, welches aus der Gruppe bestehend aus Aluminium (Al), Wolfram (W) und Kupfer (Cu) ausgewählt ist.
  18. Verfahren nach einem der Ansprüche 13 bis 17, bei dem die Zwischenschicht eine Dicke aufweist, die zwischen ungefähr 30 Å und ungefähr 300 Å liegt.
  19. Verfahren nach einem der Ansprüche 13 bis 18, bei dem die Gate-Struktur ein Gate-Dielektrikum und eine Gate-Elektrode aufweist.
  20. Verfahren nach einem der Ansprüche 13 bis 19, bei dem das Substrat massives Silizium oder ein Silizium-auf-Nichtleiter (SOI) ist.
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