DE102019109980A1 - Verfahren und vorrichtung zum herstellen von metall-gate-elektroden für transistoren - Google Patents

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Zhi-Chang Lin
Ting-Hung Hsu
Jia-Ni YU
Wei-Hao Wu
Yu-Ming Lin
Chih-Hao Wang
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Abstract

Eine Halbleitervorrichtung weist einen ersten Transistor und einen zweiten Transistor auf. Der erste Transistor weist Folgendes auf: eine erste Source und einen ersten Drain, die durch einen ersten Abstand getrennt sind; eine erste Halbleiterstruktur, die zwischen der ersten Source und dem ersten Drain angeordnet ist; eine erste Gate-Elektrode, die über der ersten Halbleiterstruktur angeordnet ist; und eine erste dielektrische Struktur, die über der ersten Gate-Elektrode angeordnet ist. Die erste dielektrische Struktur hat einen unteren Teil und einen oberen Teil, der über dem unteren Teil angeordnet ist und breiter als dieser ist. Der zweite Transistor weist Folgendes auf: eine zweite Source und einen zweiten Drain, die durch einen zweiten Abstand getrennt sind, der größer als der erste Abstand ist; eine zweite Halbleiterstruktur, die zwischen der zweiten Source und dem zweiten Drain angeordnet ist; eine zweite Gate-Elektrode, die über der zweiten Halbleiterstruktur angeordnet ist; und eine zweite dielektrische Struktur, die über der zweiten Gate-Elektrode angeordnet ist. Die zweite dielektrische Struktur und die erste dielektrische Struktur haben unterschiedliche Materialzusammensetzungen.

Description

  • Prioritätsangaben
  • Die vorliegende Anmeldung beansprucht die Priorität der am 25. September 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/736,087 und dem Titel „METHOD AND DEVICE FOR FORMING METAL GATE ELECTRODES FOR TRANSISTORS“ („Verfahren und Vorrichtung zum Herstellen von Metall-Gate-Elektroden für Transistoren“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Die IC-Industrie (IC: integrierter Halbleiter-Schaltkreis) hat ein rasches Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Diese Fortschritte haben jedoch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und - Herstellung erforderlich. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat.
  • Die verringerten Strukturgrößen führen jedoch zu Problemen bei der Halbleiterherstellung. Wenn die Strukturgrößen weiter abnehmen, kann das Aufladen (z. B. weil Komponenten unterschiedliche Größen haben) zu einem Problem werden. Aufladungsprobleme könnten zum Beispiel zu einem zu hohen Verlust der Gatehöhe eines Transistors führen. Wenn das geschieht, ist das Ergebnis eine geminderte Bauelementleistung oder sogar Bauelement-Ausfälle.
  • Obwohl bestehende Halbleiter-Bauelemente und deren Herstellung für ihre angestrebten Zwecke im Großen und Ganzen bisher zufriedenstellend gewesen sind, sind sie nicht in jeder Hinsicht zufriedenstellend.
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist eine perspektivische Darstellung eines beispielhaften FinFET-Bauelements.
    • Die 2A bis 33A, 2B bis 33B, 2C bis 33C und 2D bis 33D sind Schnittansichten von Halbleiter-Bauelementen auf verschiedenen Herstellungsstufen gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung.
    • 34 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen eines HalbleiterBauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der vorliegenden Erfindung bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor. Außerdem können verschiedene Elemente der Einfachheit und Übersichtlichkeit halber beliebig in unterschiedlichen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Wenn zum Beispiel das Bauelement in den Figuren umgedreht wird, würden sich Elemente, die als „unter“ anderen Elementen oder Strukturen befindlich beschrieben wurden, dann „über“ den anderen Elementen oder Strukturen befinden. Somit kann der beispielhafte Begriff „unter“ sowohl eine Lage darüber als auch darunter umfassen. Die Vorrichtung kann anders orientiert werden (um 90 Grad gedreht oder in anderen Orientierungen), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die in einem angemessenen Bereich liegen, der die angegebene Anzahl enthält, wie etwa innerhalb von ±10 % der angegebenen Anzahl oder anderer Werte, wie einem Fachmann bekannt sein dürfte. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Erfindung ist auf ein Verfahren zum Durchführen der Halbleiterherstellung gerichtet (jedoch nicht darauf beschränkt), zum Beispiel auf einen Aspekt der Halbleiterherstellung, der mit der Herstellung von Metall-Gate-Elektroden verbunden ist. Zum Erläutern der verschiedenen Aspekte der vorliegenden Erfindung wird nachstehend ein FinFET-Herstellungsprozess als ein nicht-beschränkendes Beispiel erörtert. Hierbei ist ein FinFET-Bauelement ein Finnen-Feldeffekttransistor-Bauelement, das in der Halbleiter-Industrie großen Zuspruch gefunden hat. Das FinFET-Bauelement kann ein CMOS-Bauelement (CMOS: komplementärer Metall-Oxid-Halbleiter) sein, das ein p-Metall-Oxid-Halbleiter-FinFET-Bauelement (PMOS-FinFET-Bauelement) und ein n-Metall-Oxid-Halbleiter-FinFET-Bauelement (NMOS-FinFET-Bauelement) umfasst. Die nachstehende Beschreibung geht mit einem oder mehreren FinFET-Beispielen weiter, um verschiedene Ausführungsformen der vorliegenden Erfindung zu erläutern, aber es ist klar, dass die Anmeldung nicht auf das FinFET-Bauelement beschränkt ist, wenn nicht anders angegeben. Mit anderen Worten, die verschiedenen Aspekte der vorliegenden Erfindung können auch für die Herstellung von zweidimensionalen planaren Transistoren gelten.
  • In 1 ist eine perspektivische Darstellung eines beispielhaften FinFET-Bauelements 10 gezeigt. Die FinFET-Bauelementstruktur 10 weist eine n-FinFET-Bauelementstruktur (NMOS) 15 und eine p-FinFET-Bauelementstruktur (PMOS) 25 auf. Die FinFET-Bauelementstruktur 10 weist ein Substrat 52 auf. Das Substrat 52 kann aus Silizium oder anderen Halbleitermaterialien bestehen. Alternativ oder zusätzlich kann das Substrat 52 andere elementare Halbleitermaterialien, wie etwa Germanium, aufweisen. Bei einigen Ausführungsformen besteht das Substrat 52 aus einem Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid. Bei einigen Ausführungsformen besteht das Substrat 52 aus einem Legierungshalbleiter, wie etwa Siliziumgermanium, Siliziumgermaniumcarbid, Galliumarsenphosphid oder Galliumindiumphosphid. Bei einigen Ausführungsformen weist das Substrat 52 eine Epitaxialschicht auf. Zum Beispiel kann das Substrat 52 eine Epitaxialschicht über einem massiven Halbleiter aufweisen.
  • Die FinFET-Bauelementstruktur 10 weist außerdem eine oder mehrere Finnenstrukturen 54 (z. B. Si-Finnen) auf, die von dem Substrat 52 in der z-Richtung verlaufen und von Abstandshaltern 55 in der y-Richtung umschlossen sind. Die Finnenstrukturen 54 sind in der x-Richtung länglich und können optional Germanium (Ge) aufweisen. Die Finnenstruktur 54 kann mit geeigneten Verfahren hergestellt werden, wie etwa fotolithografischen und Ätzprozessen. Bei einigen Ausführungsformen wird die Finnenstruktur 54 unter Verwendung von Trockenätz- oder Plasmaprozessen aus dem Substrat 52 geätzt. Bei einigen anderen Ausführungsformen kann die Finnenstruktur 54 mit einem DPL-Prozess (DPL: Doppelstrukturierungslithografie) hergestellt werden. DPL ist ein Verfahren zum Erzeugen einer Struktur auf einem Substrat durch Teilen der Struktur in zwei verzahnte Strukturen. Die DPL ermöglicht eine höhere Dichte von Strukturelementen (z. B. Finnen). Die Finnenstruktur 54 weist außerdem ein epitaxial aufgewachsenes Material 12 auf, das (zusammen mit Teilen der Finnenstruktur 54) als der Source-/Drain-Bereich der FinFET-Bauelementstruktur 10 dienen kann.
  • Eine Isolationsstruktur 58, wie etwa eine STI-Struktur (STI: flache Grabenisolation) wird so hergestellt, dass sie die Finnenstruktur 54 umschließt. Bei einigen Ausführungsformen wird ein unter Teil der Finnenstruktur 54 von der Isolationsstruktur 58 umschlossen, und ein oberer Teil der Finnenstruktur 54 ragt aus der Isolationsstruktur 58 heraus, wie in 1 gezeigt ist. Mit anderen Worten, ein Teil der Finnenstruktur 54 ist in die Isolationsstruktur 58 eingebettet. Die Isolationsstruktur 58 verhindert eine elektrische Interferenz oder Kreuzkopplung.
  • Die FinFET-Bauelementstruktur 10 weist weiterhin eine Gatestapelstruktur mit einer Gate-Elektrode 60 und einer dielektrischen Gateschicht (nicht dargestellt) unter der Gate-Elektrode 60 auf. Die Gate-Elektrode 60 kann Polysilizium oder ein Metall aufweisen. Als das Metall können Tantalnitrid (TaN), Nickelsilizid (NiSi), Cobaltsilizid (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Cobalt (Co), Zirconium (Zr), Platin (Pt) oder andere geeignete Materialien verwendet werden. Die Gate-Elektrode 60 kann in einem Gate-zuletzt-Prozess (oder Gate-Ersetzungsprozess) hergestellt werden. Zum Definieren der Gate-Elektrode 60 können Hartmaskenschichten 62 und 64 verwendet werden. Außerdem kann eine dielektrische Schicht 65 auf den Seitenwänden der Gate-Elektrode 60 und über den Hartmaskenschichten 62 und 64 hergestellt werden.
  • Die dielektrische Gate-Elektrodenschicht (nicht dargestellt) kann dielektrische Materialien aufweisen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, dielektrische Materialien mit einer hohen Dielektrizitätskonstante (High-k) oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind Hafniumoxid, Zirconiumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafnium-Siliziumoxid, Hafnium-Siliziumoxidnitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirconiumoxid oder dergleichen oder Kombinationen davon.
  • Bei einigen Ausführungsformen weist die Gatestapelstruktur weitere Schichten auf, wie etwa Grenzflächenschichten, Verkappungsschichten, Diffusions-/Sperrschichten oder andere geeignete Schichten. Bei einigen Ausführungsformen wird die Gatestapelstruktur über einem mittleren Teil der Finnenstruktur 54 hergestellt. Bei anderen Ausführungsformen werden mehrere Gatestapelstrukturen über der Finnenstruktur 54 hergestellt. Bei weiteren Ausführungsformen weist die Gatestapelstruktur einen Dummy-Gate-Stapel auf, und sie wird nach dem Durchführen von Prozessen mit einem hohen Wärmebudget durch ein Metall-Gate (MG) ersetzt.
  • Die Gatestapelstruktur wird mit einem Abscheidungsprozess, einem fotolithografischen Prozess und einem Ätzprozess hergestellt. Der Abscheidungsprozess umfasst chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), metallorganische CVD (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaunterstützte CVD (PECVD), Plattierung, andere geeignete Verfahren und/oder Kombinationen davon. Die fotolithografischen Prozesse umfassen Fotoresist-Beschichtung (z. B. Schleuderbeschichtung), Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung des Fotoresists, Spülen, Trocknen (z. B. Nachhärtung). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess. Alternativ wird der fotolithografische Prozess implementiert, oder er wird durch andere geeignete Verfahren ersetzt, wie etwa maskenlose Fotolithografie, Elektronenstrahl-Schreiben und Ionenstrahl-Schreiben.
  • FinFET-Bauelemente bieten mehrere Vorzüge gegenüber herkömmlichen MOSFET-Bauelementen (die auch als planare Transistorbauelemente bezeichnet werden). Diese Vorzüge können bessere Chipflächenausnutzung, verbesserte Trägerbeweglichkeit und eine Herstellungsbearbeitung sein, die mit der Herstellungsbearbeitung von planaren Bauelementen kompatibel ist. Es ist daher wünschenswert, einen IC-Chip (IC: integrierter Schaltkreis) unter Verwendung von FinFET-Bauelementen für den gesamten IC-Chip oder einen Teil davon zu entwerfen.
  • Die Herstellung von FinFETs kann jedoch immer noch Probleme haben. Zum Beispiel kann in Prozessen wie Ätzen, in denen Bauelemente mit erheblich unterschiedlichen Größen ein unterschiedliches Ätzverhalten haben können, das Aufladen zum Problem werden. Bei der Herstellung von Metall-Gate-Elektroden kann bei herkömmlichen Verfahren ein massives Wolfram-Material mit einer großen Querabmessung (z. B. bei Langkanal-Bauelementen) als ein Teil der Metall-Gate-Elektrode abgeschieden werden. Dies könnte Aufladungsprobleme verursachen und kann zu einem übermäßigen Verlust der Gatehöhe führen, insbesondere wenn weitere kleinere Bauelemente (z. B. Kurzkanal-Bauelemente) vorhanden sind. Außerdem mussten bei herkömmlichen Verfahren ein Austrittsarbeitsmetall und das massive Wolfram getrennt geätzt werden, was die Komplexität des Herstellungsprozesses und die Kosten vergrößert.
  • Um den übermäßigen Gatehöhenverlust zu senken und die Aufladung zu verbessern, werden in der vorliegenden Erfindung spezifische Herstellungsprozessabläufe verwendet, bei denen die Materialien der Metall-Gate-Elektroden so geätzt werden können, dass sie im Wesentlichen keine voneinander verschiedenen Abmessungen haben. Außerdem können bei der vorliegenden Erfindung das Austrittsarbeitsmetall und das metallische Material (z. B. Wolfram), das über dem Austrittsarbeitsmetall abgeschieden wird, gemeinsam geätzt werden, was die Prozesskomplexität und -kosten senkt. In der vorliegenden Erfindung werden außerdem T-förmige Helme mit einem dielektrischen High-k-Material über Gate-Abstandshaltern hergestellt. Es wird vorausgesetzt, dass während der Herstellung von Source-/Drain-Kontakten bei einem Kontaktloch-Ätzprozess ein ILD-Material (ILD Zwischenschicht-Dielektrikum) benachbart zu den Gate-Abstandshaltern so geätzt wird, dass die Kontaktlöcher entstehen. Auf Grund der Ähnlichkeit bei den Materialzusammensetzungen zwischen dem ILD und den Gate-Abstandshaltern könnten jedoch die Gate-Abstandshalter ungewollt geätzt werden, insbesondere bei Kurzkanal-Bauelementen, bei denen eine Überdeckungsverschiebung dieses Problem noch verschlimmern kann. Hier ist die dielektrische High-k-Material-Zusammensetzung des T-förmigen Helms beständiger gegen Ätzung, und sie schützt daher die darunter befindlichen Gate-Abstandshalter vor einer ungewollten Ätzung während der Kontaktloch-Erzeugung.
  • Nachstehend werden die verschiedenen Aspekte der vorliegenden Erfindung unter Bezugnahme auf die 2A bis 33A, 2B bis 33B, 2C bis 33C, 2D bis 33D und 34 näher beschrieben. Hierbei zeigen die 2A bis 33A Teil-Seitenschnittansichten eines Teils eines FinFET-Bauelements 100A auf verschiedenen Herstellungsstufen, die 2B bis 33B zeigen Teil-Seitenschnittansichten eines Teils eines FinFET-Bauelements 100B auf verschiedenen Herstellungsstufen, die 2C bis 33C zeigen Teil-Seitenschnittansichten eines Teils eines FinFET-Bauelements 100C auf verschiedenen Herstellungsstufen, und die 2D bis 33D zeigen Teil-Seitenschnittansichten eines Teils eines FinFET-Bauelements 100D auf verschiedenen Herstellungsstufen. Es ist klar, dass die Schnittansichten der 2A bis 33A, 2B bis 33B, 2C bis 33C und 2D bis 33D den Schnittansichten entsprechen, die in der in 1 gezeigten x-Richtung erstellt sind, und sie können daher als X-Schnitte bezeichnet werden.
  • Die FinFET-Bauelemente 100A, 100B, 100C und 100D können Bauelemente auf dem gleichen Wafer sein, aber sie können unterschiedliche Größen, zum Beispiel unterschiedliche Gatelängen (Lg), haben. Bei der dargestellten Ausführungsform hat das FinFET-Bauelement 100A die kleineste Gatelänge (z. B. eine physische Lg von etwa 8 n bis etwa 20 nm). Das FinFET-Bauelement 100B hat eine Gatelänge (z. B. eine Lg von etwa 20 nm bis etwa 44 nm), die größer als die Gatelänge des FinFET-Bauelements 100A ist. Das FinFET-Bauelement 100C hat eine Gatelänge (z. B. eine physische Lg von etwa 44 nm bis etwa 72 nm), die größer als die Gatelänge des FinFET-Bauelements 100B ist, und das FinFET-Bauelement 100D hat die größte Gatelänge (z. B. eine physische Lg von etwa 72 nm bis etwa 240 nm). Das FinFET-Bauelement 100A kann als ein Kurzkanal-Bauelement (SC-Bauelement) bezeichnet werden. Die FinFET-Bauelemente 100B und 100C können als Mittelkanal-Bauelemente (MC-Bauelemente) bezeichnet werden. Das FinFET-Bauelement 100D kann als ein Langkanal-Bauelement (LC-Bauelement) bezeichnet werden.
  • Auf Grund ihrer Größenunterschiede können die FinFET-Bauelemente 100A, 100B, 100C und 100D unterschiedliche Anwendungsgebiete haben oder können auf einem IC unterschiedlich verwendet werden. Als ein nicht-beschränkendes Beispiel kann das Kurzkanal-FinFET-Bauelement 100A für „Kern“-Bauelemente geeignet sein, die Logikbauelemente (die nicht direkt die Eingangs-/Ausgangsspannungen/-ströme verarbeiten müssen) umfassen können, wie etwa verschiedene Logikgates, z. B. NAND, NOR, INVERTER oder dergleichen. Bei einigen Ausführungsformen können die Kern-Bauelemente Transistoren eines SRAM-Bauelements (SRAM: statischer Direktzugriffsspeicher) umfassen. Im Gegensatz dazu kann das Langkanal-FinFET-Bauelement 100D als nicht-beschränkende Beispiele Eingabe-/Ausgabe-Bauelemente (E/A-Bauelemente) umfassen, die so konfiguriert sind, dass sie die Eingangs- und/oder Ausgangsspannungen/-ströme verarbeiten, und daher in der Lage sein müssen, einen größeren Spannungs- oder Stromhub als Nicht-E/A-Bauelemente auszuhalten. Die Mittelkanal-FinFET-Bauelemente 100B und 100C können für andere geeignete IC-Anwendungen genutzt werden.
  • Kommen wir nun zu den 2A bis 2D, in denen die FinFET-Bauelemente 100A, 100B, 100C und 100D Finnenstrukturen 110A, 110B, 110C bzw. 110D aufweisen. Die Finnenstrukturen 110A, 110B, 110C und 110D können jeweils der Finnenstruktur 104 ähnlich sein, die vorstehend unter Bezugnahme auf 1 erörtert worden ist. Die Finnenstrukturen 110A, 110B, 110C und 110D können ein Halbleitermaterial wie Silizium oder Siliziumgermanium aufweisen. Bei einigen Ausführungsformen können die Finnenstrukturen 110A, 110B, 110C und 110D als Kanalbereiche von Transistoren dienen.
  • Die FinFET-Bauelemente 100A, 100B, 100C und 100D weisen außerdem Source-/Drain-Bereiche 120A, 120B, 120C bzw. 120D auf. Die Source-/Drain-Bereiche 120A, 120B, 120C und 120D können jeweils einen Dotanden, zum Beispiel Bor, Arsen, Phosphor oder dergleichen, in Abhängigkeit davon aufweisen, ob das jeweilige FinFET-Bauelement ein p-Transistor oder ein n-Transistor ist. Bei einigen Ausführungsformen entspricht die Gatelänge Lg des jeweiligen FinFET-Bauelements 100A, 100B, 100C und 100D ungefähr Abständen 125A, 125B, 125C und 125D zwischen zwei benachbarten Source-/Drain-Bereichen für die FinFET-Bauelemente 100A, 100B, 100C bzw. 100D. Somit hat das FinFET-Bauelement 100A die am dichtesten angeordneten Source-/Drain-Bereiche 120A (z. B. ist 125A der kleinste Abstand); das FinFET-Bauelement 100B hat Source-/Drain-Bereiche 120B, die weiter voneinander beabstandet sind (z. B. 125B > 125A); das FinFET-Bauelement 100C hat Source-/Drain-Bereiche 120C, die noch weiter voneinander beabstandet sind (z. B. 125C > 125B > 125A), und das FinFET-Bauelement 100D hat Source-/Drain-Bereiche 120D, die am weitesten voneinander beabstandet sind (z. B. 125D > 125C > 125B > 125A).
  • Die FinFET-Bauelemente 100A, 100B, 100C und 100D weisen Zwischenschichtdielektrikum-Schichten (ILD-Schichten) 130A, 130B, 130C bzw. 130D auf. Die ILD-Schichten 130A, 130B, 130C und 130D können jeweils eine unterste ILD-Schicht sein und können als ILDo-Schichten bezeichnet werden. Die ILD-Schichten 130A, 130B, 130C und 130D weisen jeweils ein dielektrisches Material auf, bei einigen Ausführungsformen zum Beispiel ein dielektrisches Low-k-Material (d. h., ein dielektrisches Material, das eine kleinere Dielektrizitätskonstante als Siliziumoxid hat) oder bei anderen Ausführungsformen Siliziumoxid. Die ILD-Schichten 130A, 130B, 130C und 130D sind über den Source-/Drain-Bereichen 120A, 120B, 120C bzw. 120D angeordnet und zu diesen vertikal ausgerichtet.
  • Die FinFET-Bauelemente 100A, 100B, 100C und 100D weisen Austrittsarbeits-Metallschichten 140A, 140B, 140C bzw. 140D auf. Die Austrittsarbeits-Metallschichten 140A, 140B, 140C und 140D sind jeweils so konfiguriert, dass sie eine Austrittsarbeit ihres entsprechenden FinFET-Bauelements so einstellen, dass eine gewünschte Schwellenspannung Vt erreicht wird. Bei verschiedenen Ausführungsformen können die Austrittsarbeits-Metallschichten 140A, 140B, 140C und 140D TiN, TaN, TiAl, TiAlN oder TaCN oder Kombinationen davon aufweisen. Die Austrittsarbeits-Metallschichten 140A, 140B, 140C und 140D sind über den Finnenstrukturen 110A, 110B, 110C bzw. 110D angeordnet und zu diesen vertikal ausgerichtet.
  • Die FinFET-Bauelemente 100A, 100B, 100C und 100D weisen Abstandshalter 150A, 150B, 150C bzw. 150D auf. Die Abstandshalter 150A sind zwischen der ILD-Schicht 130A und der Austrittsarbeits-Metallschicht 140A angeordnet. Die Abstandshalter 150B sind zwischen der ILD-Schicht 130B und der Austrittsarbeits-Metallschicht 140B angeordnet. Die Abstandshalter 150C sind zwischen der ILD-Schicht 130C und der Austrittsarbeits-Metallschicht 140C angeordnet. Die Abstandshalter 150D sind zwischen der ILD-Schicht 130D und der Austrittsarbeits-Metallschicht 140D angeordnet. Die Abstandshalter 150A, 150B, 150C und 150D weisen jeweils ein dielektrisches Material auf, zum Beispiel bei einigen Ausführungsformen ein dielektrisches Low-k-Material oder bei anderen Ausführungsformen Siliziumnitrid (SiNx), Silizium-Kohlenstoff-Nitrid (SiCN), Siliziumoxidnitrid (SiON), Siliziumoxidcarbonitrid (SIOCN) oder Kombinationen davon. Die Abstandshalter 150A, 150B, 150C und 150D können jeweils mit einem Abscheidungsprozess und einem oder mehreren anschließenden Ätz- und Polierungsprozessen hergestellt werden. Wenn der Abstandshalter 150A nicht ausreichend geschützt ist, kann er bei später durchgeführten Source-/Drain-Kontaktloch-Ätzprozessen versehentlich beschädigt werden. Gemäß den verschiedenen Aspekten der vorliegenden Erfindung kann ein T-förmiger Helm hergestellt werden, um die Abstandshalter 150A vor Ätzschäden zu schützen, wie später näher dargelegt wird.
  • Die FinFET-Bauelemente 100A, 100B, 100C und 100D weisen Metallschichten 160A, 160B, 160C bzw. 160D auf. Die Metallschichten 160A, 160B, 160C und 160D werden über den Austrittsarbeits-Metallschichten 140A, 140B, 140C bzw. 140D hergestellt. Die Austrittsarbeits-Metallschichten 140A, 140B, 140C und 140D und die Metallschichten 160A, 160B, 160C und 160D bilden gemeinsam die Gate-Elektroden der FinFET-Bauelemente 100A, 100B, 100C bzw. 100D. Bei einigen Ausführungsformen weisen die Metallschichten 160A, 160B, 160C und 160D Wolfram (W) auf. Bei einigen Ausführungsformen werden die Metallschichten 160A, 160B, 160C und 160D durch Atomlagenabscheidung (ALD) hergestellt. Bei einigen Ausführungsformen können die Metallschichten 160A, 160B, 160C und 160D eine Dicke haben, die etwa 30 Ä bis etwa 150 Ä beträgt. Im Gegensatz zu herkömmlichen Verfahren, bei denen massives Wolfram (mit einer viel größeren Dicke) abgeschieden wird, ist die Dicke der Metallschichten 160A, 160B, 160C und 160D erheblich kleiner, was das Ätzen in späteren Prozessen erleichtert und Aufladungsprobleme beim Ätzen reduziert.
  • Die FinFET-Bauelemente 100A, 100B, 100C und 100D haben Gatehöhen 170A, 170B, 170C bzw. 170D. Die Gatehöhen 170A, 170B, 170C und 170D können ungefähr den vertikalen Abmessungen der Abstandshalter 150A, 150B, 150C bzw. 150D entsprechen. Bei einigen Ausführungsformen können die Gatehöhen 170A, 170B, 170C und 170D etwa 60 nm bis etwa 120 nm betragen.
  • Wie in den 2A bis 2D gezeigt ist, führen die Größenunterschiede (z. B. unterschiedliche Gatelängen Lg) zwischen den FinFET-Bauelementen 100A, 100B, 100C und 100D zu unterschiedlichen Formen oder Querschnittsprofilen zwischen den Austrittsarbeits-Metallschichten 140A, 140B, 140C und 140D sowie zu unterschiedlichen Formen oder Querschnittsprofilen zwischen den Metallschichten 160A, 160B, 160C und 160D. Da zum Beispiel das FinFET-Bauelement 100A die kürzeste Gatelänge hat, verschmelzen die Teile der Austrittsarbeits-Metallschicht 140A, die auf Seitenwänden der Abstandshalter 150A angeordnet sind, miteinander, während ein oberer Teil der Austrittsarbeits-Metallschicht 140A über der ILD-Schicht 130A und den Abstandshaltern 150A angeordnet ist.
  • Im Gegensatz dazu hat das FinFET-Bauelement 100B eine größere Gatelänge als das FinFET-Bauelement 100A, sodass die Teile der Austrittsarbeits-Metallschicht 140B, die auf Seitenwänden der Abstandshalter 150B angeordnet sind, nicht miteinander verschmelzen, sondern eine Öffnung definieren. Diese Öffnung wird dann mit einem Teil der Metallschicht 160B gefüllt.
  • Das FinFET-Bauelement 100C hat eine noch größere Gatelänge als das FinFET-Bauelement 100B. Ähnlich wie bei dem FinFET-Bauelement 100B verschmelzen die Teile der Austrittsarbeits-Metallschicht 140C, die auf Seitenwänden der Abstandshalter 150C angeordnet sind, nicht miteinander, sondern sie definieren eine Öffnung, die teilweise mit der Metallschicht 160C gefüllt wird. Auf Grund der größeren Gatelänge des FinFET-Bauelements 100C ist jedoch die von der Austrittsarbeits-Metallschicht 140C definierte Öffnung so breit, dass die Metallschicht 160C sie nicht vollständig füllt. Stattdessen definieren die Teile der Metallschicht 160C, die auf den Seitenwänden der Austrittsarbeits-Metallschicht 140C angeordnet sind, eine Öffnung 180C.
  • Das FinFET-Bauelement 100D hat die größte Gatelänge, und ähnlich wie das FinFET-Bauelement 100C hat das FinFET-Bauelement 100D eine Öffnung 180D, die von den Teilen der Metallschicht 160D definiert wird, die auf den Seitenwänden der Austrittsarbeits-Metallschicht 140D angeordnet sind. Anders ausgedrückt, die Metallschichten 140D und 160D füllen die Öffnung, die von den Seitenwänden der Abstandshalter 150D und der Oberseite der Finnenstruktur 110D definiert wird, teilweise, aber nicht vollständig, und dadurch definiert die Metallschicht 160D die Öffnung 180D.
  • In den 3A bis 3D werden dielektrische Schichten 210A, 210B, 210C und 210D über den Metallschichten 160A, 160B, 160C bzw. 160D hergestellt. Die dielektrischen Schichten 210A bis 210D können mit einem geeigneten Abscheidungsverfahren, zum Beispiel ALD, hergestellt werden. Bei einigen Ausführungsformen weisen die dielektrischen Schichten 210A bis 210D Siliziumnitrid auf. Bei anderen Ausführungsformen können die dielektrischen Schichten 210A bis 210D Siliziumoxid aufweisen. Es ist zu beachten, dass bei den FinFET-Bauelementen 100C und 100D die dielektrische Schichten 120C und 120D die Öffnungen 180C bzw. 180D füllen. Anschließend werden dielektrische Schichten 220A, 220B, 220C und 220D über den dielektrischen Schichten 210A, 210B, 210C bzw. 210D hergestellt. Die dielektrischen Schichten 220A bis 220D können ebenfalls mit einem oder mehreren geeigneten Abscheidungsverfahren hergestellt werden. Zum Beispiel können die dielektrischen Schichten 220A bis 220D durch ALD oder plasmaunterstützte chemische Aufdampfung (PECVD) oder eine Kombination aus ALD und PECVD hergestellt werden (wobei z. B. ein unterer Teil durch ALD hergestellt wird und ein oberer Teil durch PECVD hergestellt wird).
  • Die dielektrischen Schichten 220A bis 220D können andere Materialien als die dielektrischen Schichten 210A bis 210D aufweisen. Zum Beispiel können bei Ausführungsformen, bei denen die dielektrischen Schichten 210A bis 210D Siliziumnitrid aufweisen, die dielektrischen Schichten 220A bis 220D Siliziumoxid aufweisen, oder umgekehrt. Bei alternativen Ausführungsformen können die dielektrischen Schichten 210A bis 210D und die dielektrischen Schichten 220A bis 220D die gleichen Materialarten aufweisen. Es ist zu beachten, dass bei dem FinFET-Bauelement 100D die dielektrische Schicht 210D und die dielektrische Schicht 220D gemeinsam die Öffnung 180D füllen.
  • Kommen wir nun zu den 4A bis 4D, in denen ein Planarisierungsprozess, wie etwa ein CMP-Prozess (CMP: chemisch-mechanische Polierung), an den FinFET-Bauelementen 100A bis 100D durchgeführt wird. Bei dem Planarisierungsprozess werden Teile der dielektrischen Schichten 210A bis 210D und 220A bis 220D sowie Teile der Metallschichten 160A bis 160D entfernt, bis die Austrittsarbeits-Metallschichten 140A bis 140D erreicht sind. Mit anderen Worten, die Austrittsarbeits-Metallschichten 140A bis 140D dienen als Polierungsstoppschichten für den Planarisierungsprozess.
  • Kommen wir nun zu den 5A bis 5D, in denen eine dielektrische Schicht 230A über der Austrittsarbeits-Metallschicht 140A für das FinFET-Bauelement 100A hergestellt wird. Anschließend können ein oder mehrere Ätzprozesse 235 an den FinFET-Bauelementen 100B bis 100D durchgeführt werden. Die dielektrische Schicht 230A dient während des einen oder der mehreren Ätzprozesse 235 als eine Ätzmaske und schützt das FinFET-Bauelement 100A davor, geätzt zu werden. Bei dem einen oder den mehreren Ätzprozessen 235 werden Teile der Metallschichten 160B bis 160D und Teile der Austrittsarbeits-Metallschichten 140B bis 140D weggeätzt. Bei einigen Ausführungsformen können bei dem einen oder den mehreren Ätzprozessen 235 ein oder mehrere der folgenden Materialien oder Kombinationen davon als Ätzmittel verwendet werden: BCl3, Cl2, CF4, NF3, HBr/NF3, Cl2/O2/N2/NF3 und CHF3/H2/Ar.
  • Durch den einen oder die mehreren Ätzprozesse 235 entstehen Öffnungen 240B, 240C und 240D in den FinFET-Bauelementen 100B, 100C bzw. 100D. Bei dem FinFET-Bauelement 100B legt die Öffnung 240B einen verbliebenen Teil der Austrittsarbeits-Metallschicht 140B und einen verbliebenen Teil der Metallschicht 160B frei. Bei dem FinFET-Bauelement 100C legt die Öffnung 240C einen verbliebenen Teil der Austrittsarbeits-Metallschicht 140C und einen verbliebenen Teil der Metallschicht 160C frei. Bei dem FinFET-Bauelement 100D legt die Öffnung 240D einen verbliebenen Teil der Austrittsarbeits-Metallschicht 140D und einen verbliebenen Teil der Metallschicht 160D frei. Die dielektrische Schicht 210C verbleibt in dem FinFET-Bauelement 100C, und die dielektrischen Schichten 210D und 220D verbleiben in dem FinFET-Bauelement 100D. Die Öffnungen 240B, 240C und 240D haben jeweils ein U-förmiges Querschnittsprofil, das von den Oberseiten der Austrittsarbeits-Metallschichten 140B und 160B, 140C und 160C, 140D und 160D und den Seitenflächen der dielektrischen Schichten 210C/210D und der Abstandshalter 150B, 150C bzw. 150D definiert wird. Das U-förmige Querschnittsprofil ist ein weiteres spezifisches Merkmal der vorliegenden Erfindung.
  • Die Öffnungen 240B, 240C und 240D haben Querabmessungen 245B, 245C bzw. 245D, die voneinander nicht sehr verschieden sind. Zum Beispiel beträgt die Querabmessung 245B etwa 20 nm bis etwa 42 nm, die Querabmessung 245C beträgt etwa 10 nm bis etwa 25 nm, und die Querabmessung 245D beträgt etwa 10 nm bis etwa 25 nm. Bei einigen Ausführungsformen beträgt ein Verhältnis der größten der Querabmessungen 245B/245C/245D zu der kleinsten der Querabmessungen 245B/245C/245D etwa 2 : 1 bis etwa 1 : 1.
  • Auf Grund der Ähnlichkeit zwischen den Querabmessungen 245B bis 245D sind auch die Querabmessungen für die Metallschichten 160B bis 160D und 140B bis 140D, die mit den Ätzprozessen 235 geätzt, voneinander nicht sehr verschieden. Dadurch werden Ätz-Aufladungsprobleme verringert. Wenn zum Beispiel massive Metallschichten für die FinFET-Bauelemente 100B, 10C und 100D hergestellt werden, hätten die massiven Metallschichten erheblich unterschiedliche Querabmessungen (z. B. hätte das FinFET-Bauelement 100D die größte massive Metallschicht, und das FinFET-Bauelement 100B hätte die kleinste Metallschicht). Dadurch würde die Ätzung der unterschiedlich dimensionierten Metallschichten eine erheblich unterschiedliche Aufladung bewirken, was zu Ungleichmäßigkeit führen würde.
  • Hier können durch die Herstellung der dünnen Metallschichten 160B bis 160D dielektrische Schichten 210C, 210D und 220D hergestellt werden, und die Querabmessungen, der zu ätzenden Metallschichten 160B bis 160D werden von den Größen 245B bis 245D der Öffnungen 240B, 240C bzw. 240D definiert. Da es keinen großen Unterschied zwischen den Querabmessungen 245B bis 245D gibt, werden beim Ätzen der Metallschichten 160B bis 160D die Ätz-Aufladungsprobleme stark verringert. Darüber hinaus können in der vorliegenden Erfindung die Austrittsarbeits-Metallschichten 140B bis 140D und die Metallschichten 160B bis 160D während der Ätzprozesse 235 gleichzeitig statt getrennt geätzt werden. Dadurch werden Komplexität und Kosten des Herstellungsprozesses reduziert.
  • Kommen wir nun zu den 6A bis 6D, in denen dielektrische Schichten 250A, 250B, 250C und 250D für die FinFET-Bauelemente 100A, 100B, 100C bzw. 100D hergestellt werden. Die dielektrische Schicht 250A wird über der dielektrischen Schicht 230A hergestellt. Die dielektrische Schicht 250B wird über dem ILD 130B, den Abstandshaltern 150B, der Austrittsarbeits-Metallschicht 140B und der Metallschicht 160B hergestellt und füllt die Öffnung 240B. Die dielektrische Schicht 250C wird über dem ILD 130C, den Abstandshaltern 150C, der Austrittsarbeits-Metallschicht 140C und der Metallschicht 160C hergestellt und füllt die Öffnung 240C. Die dielektrische Schicht 250D wird über dem ILD 130D, den Abstandshaltern 150D, der Austrittsarbeits-Metallschicht 140D, der Metallschicht 160D und den dielektrischen Schichten 210D und 220D hergestellt und füllt die Öffnung 240D. Die dielektrischen Schichten 250A bis 250D werden mit einem geeigneten Abscheidungsverfahren, wie etwa einem ALD-Prozess, hergestellt. Bei einigen Ausführungsformen weisen die dielektrischen Schichten 250A bis 250D Siliziumnitrid auf.
  • Kommen wir nun zu den 7A bis 7D, in denen ein Planarisierungsprozess, wie etwa ein CMP-Prozess, an den FinFET-Bauelementen 100A bis 100D durchgeführt wird. Durch den Planarisierungsprozess werden Teile der dielektrischen Schichten 250A bis 250D und die oberen Teile der Abstandshalter 150A bis 150D sowie die dielektrische Schicht 230A und Teile der Austrittsarbeits-Metallschicht 140A des FinFET-Bauelements 100A entfernt, bis die ILD-Schichten 130A bis 130D erreicht sind. Mit anderen Worten, die ILD-Schichten 130A bis 130D dienen als Polierungsstoppschichten für den Planarisierungsprozess. Durch den Planarisierungsprozess haben die FinFET-Bauelemente 100A bis 100D nun reduzierte Gatehöhen 270A, 270B, 270C bzw. 270D. Die Gatehöhen 270A, 270B, 270C und 270D können ungefähr den vertikalen Abmessungen der ILD-Schichten 130A, 130B, 130C bzw. 130D entsprechen. Bei einigen Ausführungsformen können die Gatehöhen 270A, 270B, 270C und 270D etwa 45 nm bis etwa 89 nm betragen.
  • Kommen wir nun zu den 8A bis 8D, in denen ein oder mehrere Ätzprozesse 300 an den FinFET-Bauelementen 100A bis 100D durchgeführt werden. Durch den einen oder die mehreren Ätzprozesse 300 werden Teile der ILD-Schichten 130A bis 130D entfernt, um Aussparungen 310A, 310B, 310C und 310D in den FinFET-Bauelementen 100A bis 100D zu erzeugen. Die Aussparungen 310A, 310B, 310C und 310D werden so geätzt, dass sie vertikale Abmessungen 320A, 320B, 320C bzw. 320D haben, die jeweils einem Abstand von der Oberseite der ILD-Schichten 130A, 130B, 130C bzw. 130D bis zu einer Oberseite der Austrittsarbeits-Metallschichten 140A, 140B, 140C bzw. 140D entsprechen. Bei einigen Ausführungsformen betragen die vertikalen Abmessungen 320A, 320B, 320C und 320D etwa 15 nm bis etwa 30 nm.
  • Kommen wir nun zu den 9A bis 9D, in denen dielektrische Schichten 330A, 330B, 330C und 330D so hergestellt werden, dass sie die Aussparungen 310A, 310B, 310C, bzw. 310D füllen. Die dielektrischen Schichten 330A, 330B, 330C und 330D werden über den ILD-Schichten 130A, 130B, 130C bzw. 130D hergestellt. Die dielektrischen Schichten 330A, 330B, 330C und 330D können mit einem geeigneten Abscheidungsverfahren, wie etwa ALD, CVD oder dergleichen, hergestellt werden. Bei einigen Ausführungsformen können die dielektrischen Schichten 330A, 330B, 330C und 330D Yttrium-Siliziumoxid (YSiOx) aufweisen. Bei anderen Ausführungsformen können die dielektrischen Schichten 330A, 330B, 330C und 330D Siliziumnitrid (SiN), Siliziumoxidcarbid (SiOC), Silicium-Kohlenstoff-Nitrid (SiCN) oder Siliziumoxidcarbonitrid (SiOCN) aufweisen. Nach der Abscheidung der dielektrischen Schichten 330A, 330B, 330C und 330D kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt werden, um die Oberfläche der dielektrischen Schichten 330A, 330B, 330C und 330D zu polieren, bis die Oberseite der dielektrischen Schicht 330A koplanar mit der Oberseite der Austrittsarbeits-Metallschicht 140A ist und die Oberseiten der dielektrischen Schichten 330B bis 330D koplanar mit den Oberseiten der dielektrischen Schichten 250B, 250C bzw. 250D sind. Die dielektrischen Schichten 330A, 330B, 330C und 330D haben vertikale Abmessungen 340A, 340B, 340C bzw. 340D. Auf Grund des Planarisierungsprozesses, in dem Teile der Austrittsarbeits-Metallschicht 140A und der dielektrischen Schichten 250B bis 250D entfernt werden, sind die vertikalen Abmessungen 340A bis 340D kleiner als die vertikalen Abmessungen 320A bis 320D. Bei einigen Ausführungsformen betragen die vertikalen Abmessungen 340A bis 340D etwa 15 nm bis etwa 21 nm. Es ist klar, dass die Prozesse, die vorstehend unter Bezugnahme auf die 8A bis 8D und 9A bis 9D erörtert worden sind, optionale Prozesse sein können. Mit anderen Worten, sie können bei einigen Ausführungsformen durchgeführt werden, während sie bei anderen Ausführungsformen weggelassen werden können, und in letzterem Fall können die Prozesse, die mit den (nachstehend erörterten) 10A bis 10D verbunden sind, nach der Durchführung der Prozesse in den 7A bis 7D durchgeführt werden.
  • Kommen wir nun zu den 10A bis 10D, in denen ein oder mehrere Ätzprozesse 350 an den FinFET-Bauelementen 100A bis 100D durchgeführt werden. In dem einen oder den mehreren Ätzprozessen 350 entstehen durch Entfernen von Teilen der Austrittsarbeits-Metallschicht 140A und der Abstandshalter 150A T-förmige Aussparungen 360A in dem FinFET-Bauelement 100A. Zum Beispiel kann bei einigen Ausführungsformen in dem einen oder den mehreren Ätzprozessen 350 zunächst ein erster Rückätzprozess an dem Gate-Metall durchgeführt werden, wobei die Austrittsarbeits-Metallschicht 140A weggeätzt wird, ohne die Abstandshalter 150A erheblich zu ätzen. Dann wird ein Abstandshalter-Rückziehprozess durchgeführt, um Teile der Abstandshalter 150A über der Austrittsarbeits-Metallschicht 140A zu entfernen. Somit wird durch den ersten Rückätzprozess und den Abstandshalter-Rückziehprozess effektiv eine Höhe der Abstandshalter 150A definiert. Anschließend wird ein zweiter Rückätzprozess durchgeführt, um die Austrittsarbeits-Metallschicht 140A selektiv zu entfernen, ohne die Abstandshalter 150A erheblich zu ätzen. Durch den zweiten Rückätzprozess wird die Höhe der (nun kürzeren) Austrittsarbeits-Metallschicht 140A effektiv definiert. Bei anderen Ausführungsformen können der eine oder die mehreren Ätzprozesse 350 einen Ätzprozess umfassen, in dem zwischen den Abstandshaltern 150A und der Austrittsarbeits-Metallschicht 140A eine Ätzselektivität besteht, sodass die Austrittsarbeits-Metallschicht 140A mit einer höheren Geschwindigkeit weggeätzt wird, während die Abstandshalter 150A mit einer niedrigeren Geschwindigkeit weggeätzt werden. Wie dem auch sei, das Endergebnis ist, dass nach der Durchführung des einen oder der mehreren Ätzprozesse 350 die Abstandshalter 150A größer als die Austrittsarbeits-Metallschichten 140A sind. Dadurch haben die Aussparungen 360A in der Schnittansicht von 10A nun ein T-förmiges Profil. Mit dem einen oder den mehreren Ätzprozessen können auch Teile der dielektrischen Schichten 330A, 330B, 330C und 330D weggeätzt werden. Dadurch haben die FinFET-Bauelemente 100A bis 100D reduzierte Höhen 370A, 370B, 370C bzw. 370D. Bei einigen Ausführungsformen betragen die Höhen 370A bis 370D etwa 37 nm bis etwa 74 nm.
  • Kommen wir nun zu den 11A bis 11D, in denen Metallschichten 380A über den Austrittsarbeits-Metallschichten 140A für das FinFET-Bauelement 100A hergestellt werden. Bei einigen Ausführungsformen können die Metallschichten 380A das gleiche Material wie die Metallschichten 160B bis 160D aufweisen, zum Beispiel können sie alle Wolfram aufweisen. Die Metallschichten 380A und die Austrittsarbeits-Metallschichten 140A bilden gemeinsam die Gate-Elektroden für das FinFET-Bauelement 100A. Die Metallschichten 160B bis 160D und die Austrittsarbeits-Metallschichten 140B bis 140D bilden gemeinsam die Gate-Elektroden für die FinFET-Bauelemente 100B, 100C bzw. 100D.
  • Kommen wir nun zu den 12A bis 12D, in denen dielektrische Schichten 400A, 400B, 400C und 400D für die FinFET-Bauelemente 100A, 100B, 100C bzw. 100D hergestellt werden. Die dielektrischen Schichten 400A werden über den dielektrischen Schichten 330A, den Abstandshaltern 150A und den Metallschichten 380A hergestellt und füllen die T-förmigen Aussparungen 360A. Die dielektrischen Schichten 400B bis 400D werden über den dielektrischen Schichten 330B bis 330D, den Abstandshaltern 150B bis 150D und den dielektrischen Schichten 250B bis 250D hergestellt. Die dielektrischen Schichten 400A, 400B, 400C und 400D können ein dielektrisches High-k-Material (z. B. ein dielektrisches Material, das eine Dielektrizitätskonstante hat, die größer als die von Siliziumdioxid ist) aufweisen. Bei einigen Ausführungsformen können die dielektrischen Schichten 400A bis 400D Zirconiumoxid (ZrOx) aufweisen. Bei anderen Ausführungsformen können die dielektrischen Schichten 400A bis 400D Yttrium-Siliziumoxid (YSiOx), Siliziumoxidcarbid (SiOC) oder ein anderes geeignetes dielektrisches High-k-Material aufweisen.
  • Es ist klar, dass weitere Prozesse nach der Herstellungsstufe, die in den 12A bis 12D gezeigt ist, durchgeführt werden können. Zum Beispiel kann ein geschnittenes Metall-Gate (cut-metal-gate; CMG) hergestellt werden, dessen Einzelheiten in der am 28. Juni 2018 eingereichten US-Patentanmeldung Nr. 16/021.344 mit dem Titel „Method And Device For Forming Cut-Metal-Gate Feature“ („Verfahren und Vorrichtung zum Herstellen eines geschnittenen Metall-Gate-Strukturelements“) erörtert werden, die durch Bezugnahme aufgenommen ist. Der Einfachheit halber werden diese weiteren Prozesse hier nicht näher erörtert.
  • Kommen wir nun zu den 13A bis 13D, in denen ein Planarisierungsprozess, wie etwa ein CMP-Prozess, an den FinFET-Bauelementen 100A bis 100D durchgeführt wird. Durch den Planarisierungsprozess werden Teile der dielektrischen Schichten 400A bis 400D und Teile der dielektrischen Schichten 330B bis 330D entfernt. Der Planarisierungsprozess wird so lange durchgeführt, bis die ILD-Schichten 130A bis 130D erreicht sind. Mit anderen Worten, die ILD-Schichten 130A bis 130D dienen als Polierungsstoppschichten für den Planarisierungsprozess. Am Ende des Planarisierungsprozesses sind die Oberseiten der dielektrischen Schichten 400A im Wesentlichen koplanar mit den Oberseiten der ILD-Schichten 130A. Außerdem haben die FinFET-Bauelemente 100A bis 100D nun reduzierte Höhen 410A, 410B, 410C bzw. 410D. Bei einigen Ausführungsformen betragen die reduzierten Höhen 410A bis 410D etwa 54 nm bis etwa 64 nm.
  • Wie in 13A gezeigt ist, haben die dielektrischen Schichten 400A jeweils ein T-förmiges Querschnittsprofil, da sie die Querschnittsprofile der T-förmigen Aussparungen 360A übernehmen. Die dielektrischen Schichten 400A dienen auch als „Helme“ für die Abstandshalter 150A und die Gate-Elektrode (z. B. die Metallschichten 380A und 140A), die sich darunter befinden, während späterer Ätzprozesse. Daher können die dielektrischen Schichten 400A auch als T-förmige Helme 400A bezeichnet werden. Jeder T-förmige Helm 400A hat einen oberen Teil 400A-U und einen unteren Teil 400A-L, der sich unter dem oberen Teil befindet und schmaler als dieser ist. Die Oberseite des oberen Teils 400A-U ist koplanar mit den Oberseiten der ILD-Schichten 130A. Die Seitenflächen des oberen Teils sind in Kontakt mit den Seitenflächen der ILD-Schichten 130A. Die Unterseiten des oberen Teils 400A-U sind in Kontakt mit den Oberseiten der Abstandshalter 150A. Die Seitenflächen des unteren Teils 400A-L sind in Kontakt mit den Seitenflächen der Abstandshalter 150A. Die Unterseiten des unteren Teils 400A-L sind in Kontakt mit den Metallschichten 380A. Die T-förmigen Helme 400A sind eines der spezifischen physischen Merkmale der vorliegenden Anmeldung.
  • Einer der Vorzüge des vorstehend erörterten Prozessablaufs ist, dass er den Gatehöhenverlust reduziert. Angefangen bei einer in den 2A bis 2D gezeigten Gatehöhe 170A bis 170D (z. B. in dem Bereich von etwa 60 nm bis etwa 120 nm) enden die FinFET-Bauelemente 100A bis 100D bei einer in den 13A bis 13D gezeigten Gatehöhe 410A bis 410D (z. B. in dem Bereich von etwa 54 nm bis etwa 64 nm). Der Gatehöhenverlust ist kleiner als bei herkömmlichen Prozessen. Ein weiterer Vorzug ist, dass die vorliegende Erfindung die Aufladung, zum Beispiel die Aufladung in Ätzprozessen, reduziert. Zum Beispiel muss bei herkömmlichen Prozessen massives Wolfram abgeschieden werden und dann als Teil der Gate-Elektroden-Herstellung geätzt werden, was zu Aufladungsproblemen führt, insbesondere bei Bauelementen, die einen großen Größenunterschied haben, wie etwa den vorstehend erörterten Kurzkanal-, Mittelkanal- und Langkanal-Bauelementen. Im Gegensatz dazu wird bei der vorliegenden Erfindung kein massives Wolfram abgeschieden, sondern eine dünne Schicht aus einem Metall, wie etwa die Metallschicht 160D (z. B. Wolfram), wie vorstehend unter Bezugnahme auf die 2A bis 2D dargelegt worden ist. Außerdem führt der Prozessablauf bei der vorliegenden Erfindung zu ähnlichen Querabmessungen der Metallschichten 140B/160B bis 140D/160D, sodass die Metallschichten 140B/160B bis 140D/160D problemlos ohne Aufladung geätzt werden können, wie vorstehend unter Bezugnahme auf die 5A bis 5D dargelegt worden ist. Das resultierende U-förmige Querschnittsprofil der Öffnungen 240B, 240C und 240D ist ein weiteres spezifisches Merkmal der vorliegenden Erfindung.
  • Es können weitere Herstellungsprozesse durchgeführt werden, um die Herstellung der FinFET-Bauelemente 100A bis 100D abzuschließen. Zum Beispiel können in den 14A bis 14D Source-/Drain-Kontakte 440A, 440B, 440C und 440D für die FinFET-Bauelemente 100A, 100B, 100C bzw. 100D hergestellt werden. Die Source-/Drain-Kontakte 440A bis 440D werden über den Source-/Drain-Bereichen 120A, 120B, 120C und 120D hergestellt und stellen eine elektrische Verbindung mit diesen her. Die Source-/Drain-Kontakte 440A bis 440D können ein elektrisch leitfähiges Material, wie etwa ein Metall oder eine Metallverbindung, aufweisen. Die T-förmigen Helme 400A dienen als Hartmasken, um die Abstandshalter 150A und/oder die Gate-Elektrode, die sich darunter befinden, zu schützen, wenn bei der Herstellung der Source-/Drain-Kontakte 440A bis 440D Kontaktlöcher geätzt werden. Auf Grund der High-k-Material-Zusammensetzung der T-förmigen Helme 400A können sie beständiger gegen Ätzung sein und daher gut als Ätz-Hartmasken funktionieren. Dies ist vorteilhaft für das FinFET-Bauelement 100A, da seine geringe Größe bedeutet, dass es anfällig für Überdeckungsprobleme ist. Wenn eine Überdeckungsverschiebung auftritt, können bei den Kontaktloch-Ätzprozessen die Abstandshalter 150A und eventuell die Gate-Elektrode (z. B. die Metallschichten 140A und 380A) geätzt werden, wenn kein T-förmiger Helm 400A hergestellt worden ist. Hier schützt der T-förmige Helm 400A die Abstandshalter 150A und die Gate-Elektrode davor, geätzt zu werden, was ein weiterer Vorzug der vorliegenden Erfindung ist.
  • Über den Source-/Drain-Kontakten 440A bis 440D werden dielektrische Schichten 450A, 450B, 450C bzw. 450D angeordnet. Die dielektrischen Schichten 450A bis 450D können die gleiche Materialzusammensetzung wie die dielektrischen Schichten 250B bis 250D haben und zum Beispiel Siliziumnitrid aufweisen. Über den dielektrischen Schichten 450A bis 450D werden ILD-Schichten 460A, 460B, 460C bzw. 460D hergestellt. Es ist klar, dass die High-k-Materialzusammensetzung der T-förmigen Helme 400A lediglich ein Beispiel ist und nicht beschränkend sein soll. Bei anderen Ausführungsformen können andere Arten von dielektrischen Materialien zum Implementieren der T-förmigen Helme verwendet werden, solange eine ausreichend hohe Ätzselektivität zwischen den T-förmigen Helmen und der ILDo-Schicht während des Kontaktloch-Ätzprozesses besteht. Es ist klar, dass bei einigen Ausführungsformen nach dem Kontaktloch-Ätzprozess die High-k-Materialien der T-förmigen Helme 400A durch ein dielektrisches Low-k-Material (das z. B. eine Dielektrizitätskonstante von kleiner als etwa 4 hat) ersetzt werden können. Somit haben die T-förmigen Helme 400A bei diesen Ausführungsformen eine dielektrische Low-k-Materialzusammensetzung statt einer dielektrischen High-k-Materialzusammensetzung.
  • Die 2A - 2D bis 14A - 14D betreffen eine erste Ausführungsform der vorliegenden Erfindung. Nachstehend wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 15A - 15D bis 22A - 22D erörtert. Der Einfachheit und Einheitlichkeit halber werden ähnliche Komponenten bei der ersten und der zweiten Ausführungsform gleich bezeichnet.
  • In den 15A bis 15D befinden sich die FinFET-Bauelemente 100A bis 100D auf der gleichen Herstellungsstufe wie der Stufe, die in den 2A bis 2D gezeigt ist. Zum Beispiel werden Austrittsarbeits-Metallschichten 140A bis 140D über den Finnenstrukturen 110A bis 110D hergestellt. Über den Austrittsarbeits-Metallschichten 140A bis 140D werden Metallschichten 160A bis 160D hergestellt. Wie vorstehend dargelegt worden ist, füllen bei dem Mittelkanal-FinFET-Bauelement 100C und dem Langkanal-FinFET-Bauelement 100D die Austrittsarbeits-Metallschichten 140C/140D und die Metallschichten 160C/160D die Öffnungen 180C und 180D nicht vollständig. Im Gegensatz zu der ersten Ausführungsform werden jedoch die dielektrischen Schichten 330A, 330B, 330C und 330D über den ILD-Schichten 130A, 130B, 130C bzw. 130D hergestellt. Wie vorstehend dargelegt worden ist, können die dielektrischen Schichten 330A, 330B, 330C und 330D andere Materialzusammensetzungen als die ILD-Schichten 130A bis 130D haben. Bei einigen Ausführungsformen können die dielektrischen Schichten 330A, 330B, 330C und 330D YSiOx, SiN, SiOC, SiCN oder SiOCN aufweisen.
  • Kommen wir nun zu den 16A bis 16D, in denen die dielektrische Schicht 210C so hergestellt wird, dass sie die Öffnung 180C für das FinFET-Bauelement 100C füllt, und die dielektrischen Schichten 210D und 220D so hergestellt werden, dass sie die Öffnung 180D für das FinFET-Bauelement 100D füllen. Wie vorstehend unter Bezugnahme auf die 3A bis 3D und 4A bis 4D dargelegt worden ist, werden die dielektrischen Schichten 210C/210D und 220D mit Abscheidungsprozessen und einem nachfolgenden Planarisierungsprozess hergestellt.
  • Kommen wir nun zu den 17A bis 17D, in denen die dielektrische Schicht 230A über dem FinFET-Bauelement 100A (als eine Maskenschicht) hergestellt wird. Dann werden Ätzprozesse 235 durchgeführt (bei denen die dielektrische Schicht 230A das darunter befindliche FinFET-Bauelement 100A schützt), um die Metallschichten 160B bis 160D und die Austrittsarbeits-Metallschichten 140B bis 140D der FinFET-Bauelemente 100B/100C/100D teilweise wegzuätzen. Durch die Ätzprozesse 235 entstehen die Öffnungen 240B, 240C und 240D, die als Öffnungen mit U-förmigen Querschnittsprofilen bezeichnet werden können. Die Querabmessungen 245B, 245C und 245D der Öffnungen 240B, 240C und 240D weichen nicht zu sehr voneinander ab, sodass die Ätz-Aufladungsprobleme erheblich verringert werden.
  • Kommen wir nun zu den 18A bis 18D, in denen die dielektrischen Schichten 250B bis 250D so hergestellt werden, dass sie die Öffnungen 240B, 240C bzw. 240D füllen. Dann wird ein Planarisierungsprozess durchgeführt, um die Oberseiten der dielektrischen Schichten 250B bis 250D zu planarisieren. Durch den Planarisierungsprozess werden die dielektrische Schicht 230A sowie Teile der Austrittsarbeits-Metallschicht 140A entfernt, die sich über den dielektrischen Schichten 330A befinden. Nach dem Planarisierungsprozess sind die Oberseiten der dielektrischen Schichten 250B bis 250D im Wesentlichen koplanar mit den Oberseiten der dielektrischen Schichten 330B bis 330D.
  • Kommen wir nun zu den 19A bis 19D, in denen die T-förmige Aussparung 360A in dem FinFET-Bauelement 100A geätzt wird. Die Seitenwände der T-förmigen Aussparung 360A werden gemeinsam von den Seitenflächen der ILD-Schichten 130A und den Seitenflächen der dielektrischen Schichten 330A definiert. Dann wird die Metallschicht 380A über der Austrittsarbeits-Metallschicht 140A in der T-förmigen Aussparung 360A hergestellt.
  • Kommen wir nun zu den 20A bis 20D, in denen die dielektrischen Schichten 400A bis 400D für die FinFET-Bauelemente 100A bis 100D hergestellt werden. Die dielektrischen Schichten 400A bis 400D können ein High-k-Material, wie etwa Zirconiumoxid (und/oder andere Materialien), aufweisen. Die dielektrische Schicht 400A füllt die T-förmige Aussparung 360A.
  • Kommen wir nun zu den 21A bis 21D, in denen dielektrische Schichten 420A, 420B, 420C und 420D über den dielektrischen Schichten 400A, 400B, 400C bzw. 400D hergestellt werden. Bei einigen Ausführungsformen können die dielektrischen Schichten 420A bis 420D und 250B bis 250D die gleichen Materialzusammensetzungen (z. B. Siliziumnitrid) haben. Die dielektrischen Schichten 420A bis 420D können als eine Hartmaskenschicht für spätere Ätzprozesse dienen, wie etwa den CMG-Prozess, der in der am 28. Juni 2018 eingereichten US-Patentanmeldung Nr. 16/021.344 mit dem Titel „Method And Device For Forming Cut-Metal-Gate Feature“ („Verfahren und Vorrichtung zum Herstellen eines geschnittenen Metall-Gate-Strukturelements“) erörtert wird, die durch Bezugnahme aufgenommen ist. Der Einfachheit halber werden diese weiteren Ätzprozesse hier nicht näher erörtert.
  • Kommen wir nun zu den 22A bis 22D, in denen ein Planarisierungsprozess durchgeführt wird, um die dielektrischen Schichten 420A bis 420D und Teile der dielektrischen Schichten 400A bis 400D zu entfernen. Nach dem Planarisierungsprozess haben die FinFET-Bauelemente 100A bis 100D ebene Oberseiten. Der verbliebene Teil der dielektrischen Schicht 400A in dem FinFET-Bauelement 100A bildet den T-förmigen Helm.
  • Ähnlich wie bei der ersten Ausführungsform, die vorstehend unter Bezugnahme auf die 2A - 2D bis 14A - 14D erörtert worden ist, hat die zweite Ausführungsform der 15A - 15D bis 22A - 22D weitgehend ähnliche Bauelementstrukturen, obwohl die Herstellungsprozesse, die zum Erzielen der Endstrukturen durchgeführt werden, etwas anders sind. Die zweite Ausführungsform bietet immer noch die gleichen Vorzüge wie die vorstehend erörterte erste Ausführungsform.
  • Nachstehend wird eine dritte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 23A - 23D bis 28A - 28D erörtert. Auch hier werden der Einfachheit und Einheitlichkeit halber ähnliche Komponenten in der ersten, der zweiten und der dritten Ausführungsform gleich bezeichnet.
  • Kommen wir nun zu den 23A bis 23D, in denen die FinFET-Bauelemente 100A bis 100D auf einer ähnlichen Herstellungsstufe wie der Stufe, die in den 2A bis 2D gezeigt ist, oder der Stufe sind, die in den 15A bis 15D gezeigt ist. Zum Beispiel werden Austrittsarbeits-Metallschichten 140A bis 140D über den Finnenstrukturen 110A bis 110D hergestellt. Über den dielektrischen Schichten 330A, 330B, 330C und 330D werden obere Teile der Austrittsarbeits-Metallschichten 140A bzw. 140D angeordnet. Über den Austrittsarbeits-Metallschichten 140A bis 140D werden Metallschichten 160A bis 160D hergestellt. Wie vorstehend dargelegt worden ist, füllen bei dem Mittelkanal-FinFET-Bauelement 100C und dem Langkanal-FinFET-Bauelement 100D die Austrittsarbeits-Metallschichten 140C/140D und die Metallschichten 160C/160D die Öffnungen 180C und 180D nicht vollständig.
  • Kommen wir nun zu den 24A bis 24D, in denen die dielektrische Schicht 210C so hergestellt wird, dass sie die Öffnung 180C für das FinFET-Bauelement 100C füllt, und die dielektrischen Schichten 210D und 220D so hergestellt werden, dass sie die Öffnung 180D für das FinFET-Bauelement 100D füllen. Wie vorstehend unter Bezugnahme auf die 3A bis 3D und 4A bis 4D dargelegt worden ist, werden die dielektrischen Schichten 210C/210D und 220D mit Abscheidungsprozessen und einem nachfolgenden Planarisierungsprozess hergestellt, der so lange durchgeführt wird, bis die dielektrischen Schichten 330A, 330B, 330C und 330D freiliegen.
  • Kommen wir nun zu den 25A bis 25D, in denen Ätzprozesse 235 durchgeführt werden, um die Metallschichten 160A bis 160D, die Austrittsarbeits-Metallschichten 140A bis 140D sowie die Abstandshalter 150A bis 150D für alle FinFET-Bauelemente 100A bis 100D teilweise wegzuätzen. Im Gegensatz zu der ersten und der zweiten Ausführungsform wird keine dielektrische Maskenschicht über dem FinFET-Bauelement 100A hergestellt, um es davor zu schützen, während der Ätzprozesse 235 geätzt zu werden. Mit anderen Worten, bei der in den 24A bis 24D gezeigten dritten Ausführungsform werden alle FinFET-Bauelemente 100A bis 100D geätzt.
  • Durch die Ätzprozesse 235 entstehen Öffnungen 240A, 240B, 240C und 240D in den FinFET-Bauelementen 100A, 100B, 100C bzw. 100D. Die Querabmessungen 245A bis 245D der Öffnungen 240A, 240B, 240C bzw. 240D weichen nicht zu sehr voneinander ab, sodass die Ätz-Aufladungsprobleme erheblich verringert werden. Es ist zu beachten, dass zu diesem Zeitpunkt beide FinFET-Bauelemente 100A und 100B Öffnungen 240A und 240B aufweisen, die T-förmige Profile haben.
  • Kommen wir nun zu den 26A bis 26D, in denen die dielektrischen Schichten 400A, 400B, 400C und 400D für die FinFET-Bauelemente 100A, 100B, 100C bzw. 100D hergestellt werden. Die dielektrischen Schichten 400A bis 400D können ein High-k-Material, wie etwa Zirconiumoxid, aufweisen. Die dielektrischen Schichten 400A bis 400D füllen die Öffnungen 240A, 240B, 240C bzw. 240D.
  • Kommen wir nun zu den 27A bis 27D, in denen ein Rückätzprozess durchgeführt wird, um die dielektrischen Schichten 400A bis 400D teilweise zu entfernen. Anschließend werden die dielektrischen Schichten 420A bis 420D über den dielektrischen Schichten 400A bis 400D für die FinFET-Bauelemente 100A, 100B, 100C bzw. 100D hergestellt. Bei einigen Ausführungsformen können die dielektrischen Schichten 420A bis 420D Siliziumnitrid aufweisen. Die dielektrischen Schichten 420A bis 420D können als eine Hartmaskenschicht für spätere Ätzprozesse dienen, wie etwa den CMG-Prozess, der in der am 28. Juni 2018 eingereichten US-Patentanmeldung Nr. 16/021.344 mit dem Titel „Method And Device For Forming Cut-Metal-Gate Feature“ („Verfahren und Vorrichtung zum Herstellen eines geschnittenen Metall-Gate-Strukturelements“) erörtert wird, die durch Bezugnahme aufgenommen ist. Der Einfachheit halber werden diese weiteren Ätzprozesse hier nicht näher erörtert.
  • Kommen wir nun zu den 28A bis 28D, in denen ein Planarisierungsprozess durchgeführt wird, um die dielektrischen Schichten 400A bis 400D sowie die dielektrischen Schichten 330A bis 330D zu entfernen. Nach der Durchführung des Planarisierungsprozesses sind die Oberseiten der ILD-Schichten 130A bis 130D im Wesentlichen koplanar mit denen der dielektrischen Schichten 400A, 400B, 400C bzw. 400D. Auf dieser Herstellungsstufe haben die dielektrischen Schichten 400A und 400B jeweils ein T-förmiges Querschnittsprofil. Hingegen haben die dielektrischen Schichten 400C und 400D Querschnittsprofile, die einem gedrehten „L“ oder einem gekippten „L“ ähnlich sind. Zum Beispiel haben die dielektrischen Schichten 400C und 400D jeweils einen oberen Teil, der breiter als ein unterer Teil ist. Eine Seitenwandfläche des oberen Teils ist in Kontakt mit der ILD-Schicht 130C/130D, während eine gegenüberliegende Seitenwandfläche des oberen Teils in Kontakt mit der dielektrischen Schicht 210C/210D ist. Eine Seitenwandfläche des unteren Teils ist in Kontakt mit dem Abstandshalter 150C/150D, während eine gegenüberliegende Seitenwandfläche des unteren Teils in Kontakt mit der dielektrischen Schicht 210C/210D ist. Auch hier sind die T-förmigen Profile der dielektrischen Schichten 400A/400B und die Profile der dielektrischen Schichten 400C/400D, die die Form eines gedrehten oder gekippten „L“ haben, spezifische physische Merkmale der vorliegenden Erfindung, die als Beleg dafür dienen können, dass die vorstehend erörterten Herstellungsprozesse durchgeführt worden sind.
  • Wie vorstehend bei der ersten und der zweiten Ausführungsform dargelegt worden ist, können weitere Herstellungsprozesse durchgeführt werden, um die Herstellung der FinFET-Bauelemente 100A bis 100D für die dritte Ausführungsform abzuschließen. Zum Beispiel können in den 29A bis 29D Source-/Drain-Kontakte 440A, 440B, 440C und 440D über den Source-/Drain-Bereichen 120A, 120B, 120C bzw. 120D der FinFET-Bauelemente 100A, 100B, 100C bzw. 100D hergestellt werden und eine elektrische Verbindung mit diesen herstellen. Auf Grund ihrer High-k-Materialzusammensetzung dienen die dielektrischen Schichten 400A bis 400D als Hartmasken, um die Abstandshalter und die Gate-Elektrode, die sich darunter befinden, zu schützen, wenn bei der Herstellung der Source-/Drain-Kontakte 440A bis 440D Kontaktlöcher geätzt werden. Über den Source-/Drain-Kontakten 440A bis 440D werden dielektrische Schichten 450A, 450B, 450C bzw. 450D angeordnet. Die dielektrischen Schichten 450A bis 450D können die gleiche Materialzusammensetzung wie die dielektrischen Schichten 250B bis 250D, zum Beispiel Siliziumnitrid, haben. Über den dielektrischen Schichten 450A bis 450D werden ILD-Schichten 460A, 460B, 460C bzw. 460D hergestellt.
  • Es ist zu erkennen, dass die Herstellungsprozesse, die gemäß der ersten, der zweiten und der dritten Ausführungsform durchgeführt werden, zu einer Bauelementstruktur für das FinFET-Bauelement 100A führen, die bei allen drei Ausführungsformen im Wesentlichen gleich ist, das heißt, der T-förmige Helm 400A ist bei allen drei Ausführungsformen vorhanden. Im Gegensatz dazu enden die FinFET-Bauelemente 100B bis 100D bei der dritten Ausführungsform mit den dielektrischen High-k-Schichten 400B bis 400D, was bei der ersten und der zweiten Ausführungsform nicht der Fall ist. Wie in den 28B bis 29B zu erkennen ist, hat auch die dielektrische High-k-Schicht 400B bei der dritten Ausführungsform das T-förmige Profil. Und wie aus den 28C und 28D sowie 29C und 29D hervorgeht, haben die dielektrischen High-k-Schichten 400C und 400D Profile mit der Form eines gedrehten oder gekippten „L“.
  • Die 30A bis 30D zeigen FinFET-Bauelemente 100A bis 100D, die gemäß einer vierten Ausführungsform der vorliegenden Erfindung hergestellt werden. Die vierte Ausführungsform kann einem im Wesentlichen ähnlichen Herstellungsablauf wie bei der dritten Ausführungsform folgen, mit der Ausnahme, dass auch die dielektrischen Schichten 210C, 210D und 220D unter Verwendung eines dielektrischen High-k-Materials hergestellt werden, zum Beispiel des gleichen Materials wie dem der dielektrischen High-k-Schichten 400A bis 400D, wie etwa Zirconiumoxid, oder anderer High-k-Materialien, wie etwa Hafniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafnium-Siliziumoxid, Hafnium-Siliziumoxidnitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirconiumoxid oder dergleichen oder Kombinationen davon. Dadurch hat die resultierende Bauelementstruktur für alle vier FinFET-Bauelemente 100A bis 100D einen T-förmigen Helm 400A, 400B, 400C bzw. 400D. Jedoch sind bei den FinFET-Bauelementen 100C und 100D die T-förmigen Helme 400C und 400D geringfügig anders geformt. Zum Beispiel besteht der T-förmige Helm 400C aus den dielektrischen Schichten 400C und der dazwischen geschichteten dielektrischen Schicht 210C. Die dielektrische Schicht 210C kann eine Unterseite haben, die niedriger als die dielektrischen Schichten 400C ist (d. h., die weiter unten angeordnet ist). Außerdem können die dielektrischen Schichten 400C und 210C bei einigen Ausführungsformen zwar die gleiche High-k-Materialzusammensetzung (z. B. Zirconiumoxid) haben, aber bei alternativen Ausführungsformen können sie unterschiedliche Materialzusammensetzungen haben, wobei die dielektrischen Schichten 400C eine erste Art eines dielektrischen High-k-Materials aufweisen können, während die dielektrische Schicht 210C eine zweite Art eines dielektrischen High-k-Materials aufweisen kann, die von der ersten Art verschieden ist. Ebenso kann die dielektrische Schicht 210C eine Unterseite haben, die niedriger als die dielektrischen Schichten 400D ist, und sie kann bei verschiedenen Ausführungsformen die gleiche Materialzusammensetzung oder unterschiedliche Materialzusammensetzungen haben.
  • Die 31A bis 31D zeigen FinFET-Bauelemente 100A bis 100D, die gemäß einer fünften Ausführungsform der vorliegenden Erfindung hergestellt werden. Die fünfte Ausführungsform kann einem im Wesentlichen ähnlichen Herstellungsablauf wie bei der ersten Ausführungsform folgen, mit der Ausnahme, dass das FinFET-Bauelement 100A mit den gleichen Prozessen wie die übrigen FinFET-Bauelemente 100B bis 100D hergestellt wird. Zum Beispiel wird bei den Ätzprozessen 235, die vorstehend unter Bezugnahme auf die 5A bis 5D erörtert worden sind, keine dielektrische Schicht 230A als eine Maske für das FinFET-Bauelement 100A hergestellt. Anschließend werden bei dieser fünften Ausführungsform keine T-förmigen Helme für das FinFET-Bauelement 100A hergestellt. Mit anderen Worten, die resultierende Bauelementstruktur für die FinFET-Bauelemente 100B bis 100D sind bei der ersten und der fünften Ausführungsform im Wesentlichen gleich, während die Bauelementstruktur für das FinFET-Bauelement 100A zwischen der ersten und der fünften Ausführungsform unterschiedlich ist, insofern als das FinFET-Bauelement 100A bei der fünften Ausführungsform nicht den T-förmigen Helm hat.
  • Die 32A bis 32D zeigen FinFET-Bauelemente 100A bis 100D, die gemäß einer sechsten Ausführungsform der vorliegenden Erfindung hergestellt werden. Bei der sechsten Ausführungsform hat das FinFET-Bauelement 100A immer noch die gleiche Struktur (z. B. hat es einen T-förmigen Helm) wie das FinFET-Bauelement 100A, das gemäß der ersten Ausführungsform hergestellt wird. Jedoch haben die FinFET-Bauelemente 100B bis 100D bei der sechsten Ausführungsform andere Strukturen, da die Dicken der Metallschichten 160B bis 160D bei der sechsten Ausführungsform erheblich größer als die der Metallschichten 160B bis 160D bei der ersten Ausführungsform sind.
  • Die 33A bis 33D zeigen FinFET-Bauelemente 100A bis 100D, die gemäß einer siebenten Ausführungsform der vorliegenden Erfindung hergestellt werden. Bei der siebenten Ausführungsform hat das FinFET-Bauelement 100A immer noch die gleiche Struktur (z. B. hat es einen T-förmigen Helm) wie das FinFET-Bauelement 100A, das gemäß der ersten Ausführungsform hergestellt wird. Jedoch haben die FinFET-Bauelemente 100B bis 100D bei der siebenten Ausführungsform andere Strukturen. Zum Beispiel sind die Dicken der Metallschichten 160B bis 160D bei der siebenten Ausführungsform erheblich größer als die der Metallschichten 160B bis 160D bei der ersten Ausführungsform. Außerdem haben bei der siebenten Ausführungsform auch die dielektrischen Schichten 400B bis 400D für die FinFET-Bauelemente 100B bis 100D T-förmige Profile. Mit anderen Worten, die siebente Ausführungsform kann als eine Kombination aus der ersten und der sechsten Ausführungsform angesehen werden.
  • Es ist klar, dass bei der ersten bis siebenten Ausführungsform gegebenenfalls Gatekontakte für die FinFET-Bauelemente 100A bis 100D hergestellt werden können. Zum Beispiel können bei Schaltkreis-Anwendungen, bei denen das Gate eines Transistors elektrisch verbunden werden muss, Gatekontakte dadurch hergestellt werden, dass ein Gate-Kontaktloch durch die dielektrischen Materialien (z. B. den T-förmigen Helm 400A oder die dielektrischen Schichten 210B bis 210D oder 250B bis 250D), die über den Austrittsarbeits-Metallschichten 140A und 140B und den Metallschichten 160A und 160B angeordnet sind, geätzt wird und anschließend das Gate-Kontaktloch mit einem metallischen Material gefüllt wird. Der Einfachheit halber werden diese weiteren Prozesse hier nicht näher erörtert.
  • 34 ist ein Ablaufdiagramm eines Verfahrens 600 zum Herstellen eines Halbleiter-Bauelements gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Das Verfahren 600 umfasst einen Schritt 610, in dem auf einem Wafer ein erstes Bauelement mit einer ersten Halbleiterstruktur, die zwischen einer ersten Source und einem ersten Drain angeordnet ist, und ein zweites Bauelement mit einer zweiten Halbleiterstruktur, die zwischen einer zweiten Source und einem zweiten Drain angeordnet ist, hergestellt werden. Ein erstes Zwischenschicht-Dielektrikum (ILD) und erste Abstandshalter definieren eine erste Öffnung, die die erste Halbleiterstruktur freilegt. Ein zweites ILD und zweite Abstandshalter definieren eine zweite Öffnung, die die zweite Halbleiterstruktur freilegt. Ein erster Abstand, der die erste Source und den ersten Drain trennt, ist kleiner als ein zweiter Abstand, der die zweite Source und den zweiten Drain trennt.
  • Das Verfahren 600 geht zu einem Schritt 620 weiter, in dem eine erste leitfähige Schicht über dem ersten Bauelement und dem zweiten Bauelement hergestellt wird. Die erste leitfähige Schicht füllt die erste Öffnung vollständig, aber die zweite Öffnung nur teilweise.
  • Das Verfahren 600 geht zu einem Schritt 630 weiter, in dem eine zweite leitfähige Schicht über der ersten leitfähigen Schicht hergestellt wird. Die zweite leitfähige Schicht wird in der zweiten Öffnung teilweise hergestellt, aber in der ersten Öffnung gar nicht hergestellt. Die erste leitfähige Schicht und die zweite leitfähige Schicht haben unterschiedliche Materialzusammensetzungen.
  • Das Verfahren 600 geht zu einem Schritt 640 weiter, in dem ein erstes dielektrisches Material über der zweiten leitfähigen Schicht abgeschieden wird. Das erste dielektrische Material füllt die zweite Öffnung.
  • Das Verfahren 600 geht zu einem Schritt 650 weiter, in dem das erste dielektrische Material so lange poliert wird, bis die erste leitfähige Schicht erreicht ist.
  • Das Verfahren 600 geht zu einem Schritt 660 weiter, in dem eine Schutzmaske über einem Teil der ersten leitfähigen Schicht, der über dem ersten Bauelement angeordnet ist, hergestellt wird.
  • Das Verfahren 600 geht zu einem Schritt 670 weiter, in dem das zweite Bauelement geätzt wird, während das erste Bauelement von der Schutzmaske geschützt wird. Durch die Ätzung werden Teile der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht, die in der zweiten Öffnung hergestellt sind, entfernt.
  • Das Verfahren 600 geht zu einem Schritt 680 weiter, in dem das erste Bauelement so geätzt wird, dass Teile der ersten leitfähigen Schicht in der ersten Öffnung und die ersten Abstandshalter teilweise entfernt werden. Bei einigen Ausführungsformen wird die Ätzung des ersten Bauelements so durchgeführt, dass sich nach der Ätzung eine Oberseite der ersten leitfähigen Schicht unter Oberseiten der ersten Abstandshalter befindet.
  • Das Verfahren 600 geht zu einem Schritt 690 weiter, in dem ein zweites dielektrisches Material über verbliebenen Teilen der ersten leitfähigen Schicht und der ersten Abstandshalter nach der Ätzung des ersten Bauelements abgeschieden wird. Bei einigen Ausführungsformen hat das zweite dielektrische Material eine höhere Dielektrizitätskonstante als das erste dielektrische Material.
  • Es ist klar, dass weitere Prozessschritte vor, während oder nach den vorstehend beschriebenen Schritten 610 bis 690 durchgeführt werden können, um die Herstellung des Halbleiter-Bauelements abzuschließen. Zum Beispiel kann das Verfahren 600 vor der Durchführung des Schritts 610 das Herstellen von Dummy-Gatestrukturen (z. B. einer Polysilizium-Gate-Elektrode) und das Entfernen der Dummy-Gatestrukturen zum Erzeugen der ersten und der zweiten Öffnung umfassen. Das Verfahren 600 kann nach der Durchführung des Schritts 690 das Herstellen von Source-/Drain-Kontakten des Halbleiter-Bauelements und/oder das Herstellen von Durchkontaktierungen/Metallleitungen umfassen. Es können weitere Schritte durchgeführt werden, die hier aber der Einfachheit halber nicht näher erörtert werden.
  • Zusammenfassend lässt sich sagen, dass die vorliegende Erfindung verschiedene Ausführungsformen nutzt, die jeweils einen spezifischen Prozessablauf zum Herstellen von T-förmigen Helmen mit dielektrischen High-k-Materialien über den Gate-Abstandshaltern und den Gate-Elektroden haben. In der vorliegenden Erfindung werden außerdem ähnlich dimensionierte (Querabmessung) U-förmige Öffnungen für Kurzkanal-, Mittelkanal- und Langkanal-Bauelemente erzeugt. Durch diese U-förmigen Öffnungen können Schichten einer Metall-Gate-Elektrode, zum Beispiel gleichzeitig, geätzt werden. Aus den vorstehenden Darlegungen geht hervor, dass die vorliegende Erfindung Vorzüge gegenüber herkömmlichen Halbleiter-Bauelementen und deren Herstellung bietet. Es ist jedoch klar, dass andere Ausführungsformen weitere Vorzüge bieten können, hier nicht unbedingt alle Vorzüge erörtert werden und kein spezieller Vorzug für alle Ausführungsformen erforderlich ist. Ein Vorzug ist, dass die vorliegende Erfindung Ätz-Aufladungsprobleme verringert. Zum Beispiel haben auf Grund der ähnlichen Querabmessungen zwischen den U-förmigen Öffnungen für die Kurzkanal-, Mittelkanal- und Langkanal-Bauelemente die Metallschichten der Metall-Gate-Elektrode für diese Bauelemente Querabmessungen, die nicht zu stark voneinander abweichen. Dies bedeutet, dass sie alle gleichzeitig geätzt werden können, ohne dass es zu Aufladungsproblemen kommt. Ein weiterer Vorzug ist, dass die T-förmigen Helme die darunter befindlichen Abstandshalter und Gate-Elektroden davor schützen können, während späterer Kontaktloch-Ätzprozesse versehentlich geätzt zu werden. Dies ist für das Kurzkanal-Bauelement noch vorteilhafter, da es wegen seiner geringeren Größe stärker anfällig für Überdeckungsverschiebungsprobleme sein kann. Hier kann selbst bei einer schlechten Überdeckung die dielektrische High-k-Materialzusammensetzung der T-förmigen Helme die Abstandshalter (die z. B. ein Low-k-Material aufweisen) und die Metall-Gate-Elektrode, die sich darunter befinden, angemessen davor schützen, geätzt zu werden. Weitere Vorzüge sind Kompatibilität mit bestehenden Herstellungsprozessabläufen und dergleichen.
  • Die modernen lithografischen Prozesse, Verfahren und Materialien, die vorstehend beschrieben worden sind, können in zahlreichen Anwendungsgebieten, wie etwa Finnen-Feldeffekttransistoren (FinFETs), verwendet werden. Zum Beispiel können die Finnen so strukturiert werden, dass ein relativ kleiner Abstand zwischen Strukturelementen entsteht, für die die vorstehende Erfindung gut geeignet ist. Außerdem können Abstandshalter (die auch als Dorne bezeichnet werden), die beim Herstellen von Finnen für FinFETs verwendet werden, gemäß der vorstehenden Erfindung bearbeitet werden.
  • Ein Aspekt der vorliegenden Erfindung umfasst eine Halbleitervorrichtung. Die Halbleitervorrichtung weist eine erste Source-Komponente und eine erste Drain-Komponente auf. Die Halbleitervorrichtung weist außerdem eine erste Halbleiterstruktur auf, die zwischen der ersten Source-Komponente und der ersten Drain-Komponente angeordnet ist. Die Halbleitervorrichtung weist außerdem eine erste Gate-Elektrode auf, die über der ersten Halbleiterstruktur angeordnet ist. Die Halbleitervorrichtung weist weiterhin eine erste dielektrische Struktur auf, die über der ersten Gate-Elektrode angeordnet ist. Die erste dielektrische Struktur hat in einer Schnittansicht ein T-förmiges Profil.
  • Ein weiterer Aspekt der vorliegenden Erfindung umfasst eine Halbleitervorrichtung. Die Halbleitervorrichtung weist einen ersten Transistor und einen zweiten Transistor auf. Der erste Transistor weist Folgendes auf: eine erste Source und einen ersten Drain, die durch einen ersten Abstand getrennt sind; eine erste Halbleiterstruktur, die zwischen der ersten Source und dem ersten Drain angeordnet ist; eine erste Gate-Elektrode, die über der ersten Halbleiterstruktur angeordnet ist; und eine erste dielektrische Struktur, die über der ersten Gate-Elektrode angeordnet ist. Die erste dielektrische Struktur hat einen unteren Teil und einen oberen Teil, der über dem unteren Teil angeordnet ist und breiter als dieser ist. Der zweite Transistor weist Folgendes auf: eine zweite Source und einen zweiten Drain, die durch einen zweiten Abstand getrennt sind, der größer als der erste Abstand ist; eine zweite Halbleiterstruktur, die zwischen der zweiten Source und dem zweiten Drain angeordnet ist; eine zweite Gate-Elektrode, die über der zweiten Halbleiterstruktur angeordnet ist; und eine zweite dielektrische Struktur, die über der zweiten Gate-Elektrode angeordnet ist. Die zweite dielektrische Struktur und die erste dielektrische Struktur haben unterschiedliche Materialzusammensetzungen.
  • Ein noch weiterer Aspekt der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung. Auf einem Wafer werden eine erste Vorrichtung und eine zweite Vorrichtung hergestellt. Die erste Vorrichtung weist eine erste Halbleiterstruktur auf, die zwischen einer ersten Source und einem ersten Drain angeordnet ist. Die zweite Vorrichtung weist eine zweite Halbleiterstruktur auf, die zwischen einer zweiten Source und einem zweiten Drain angeordnet ist. Ein erstes Zwischenschicht-Dielektrikum (ILD) und erste Abstandshalter definieren eine erste Öffnung, die die erste Halbleiterstruktur freilegt. Ein zweites ILD und zweite Abstandshalter definieren eine zweite Öffnung, die die zweite Halbleiterstruktur freilegt. Ein erster Abstand, der die erste Source und den ersten Drain trennt, ist kleiner als ein zweiter Abstand, der die zweite Source und den zweiten Drain trennt. Über der ersten Vorrichtung und der zweiten Vorrichtung wird eine erste leitfähige Schicht hergestellt. Die erste leitfähige Schicht füllt die erste Öffnung vollständig, jedoch die zweite Öffnung nur teilweise. Über der ersten leitfähigen Schicht wird eine zweite leitfähige Schicht hergestellt. Die zweite leitfähige Schicht wird in der zweiten Öffnung teilweise hergestellt, aber sie wird nicht in der ersten Öffnung hergestellt. Die erste leitfähige Schicht und die zweite leitfähige Schicht haben unterschiedliche Materialzusammensetzungen.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16021344 [0049, 0062, 0071]

Claims (20)

  1. Halbleitervorrichtung mit: einer ersten Source-Komponente (120A) und einer ersten Drain-Komponente (120A); einer ersten Halbleiterstruktur (110A), die zwischen der ersten Source-Komponente und der ersten Drain-Komponente angeordnet ist; einer ersten Gate-Elektrode (140A und 380A), die über der ersten Halbleiterstruktur angeordnet ist; und einer ersten dielektrischen Struktur (400A), die über der ersten Gate-Elektrode angeordnet ist, wobei die erste dielektrische Struktur in einer Schnittansicht ein T-förmiges Profil hat.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste dielektrische Struktur eine Dielektrizitätskonstante hat, die höher als eine Dielektrizitätskonstante von Siliziumoxid ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste dielektrische Struktur ein High-k-Material aufweist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Halbleiterstruktur eine Finnenstruktur einer FinFET-Vorrichtung umfasst.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine erste Zwischenschicht-Dielektrikum-Schicht (ILD-Schicht), die über der ersten Source-Komponente und über der ersten Drain-Komponente angeordnet ist; und erste Gate-Abstandshalter, die zwischen der ersten Gate-Elektrode und der ersten ILD-Schicht angeordnet sind.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die erste dielektrische Struktur einen unteren Teil und einen oberen Teil aufweist, der über dem unteren Teil angeordnet ist, Seitenflächen des unteren Teils in Kontakt mit Seitenflächen der ersten Gate-Abstandshalter sind, und Seitenflächen des oberen Teils in Kontakt mit Seitenflächen der ersten ILD-Schicht sind.
  7. Halbleitervorrichtung nach Anspruch 6, wobei eine Unterseite des unteren Teils in Kontakt mit einer Oberseite der ersten Gate-Elektrode ist, und eine Unterseite des oberen Teils in Kontakt mit Oberseiten der ersten Gate-Abstandshalter ist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Source-Komponente, die erste Drain-Komponente und die erste Gate-Elektrode Teile eines ersten Transistors sind, und die Halbleitervorrichtung weiterhin einen zweiten Transistor mit einer zweiten Source-Komponente, einer zweiten Drain-Komponente und einer zweiten Gate-Elektrode aufweist, wobei ein erster Abstand, der die erste Source-Komponente und die erste Drain-Komponente trennt, kleiner als ein zweiter Abstand ist, der die zweite Source-Komponente und die zweite Drain-Komponente trennt.
  9. Halbleitervorrichtung nach Anspruch 8, die weiterhin eine zweite dielektrische Struktur aufweist, die über der zweiten Gate-Elektrode angeordnet ist, wobei die zweite dielektrische Struktur und die erste dielektrische Struktur unterschiedliche Materialzusammensetzungen haben.
  10. Halbleitervorrichtung nach Anspruch 9, wobei ein dielektrisches Material der zweiten dielektrischen Struktur eine niedrigere Dielektrizitätskonstante als die erste dielektrische Struktur hat.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei die zweite dielektrische Struktur eine erste dielektrische Komponente aufweist, die zwischen eine zweite dielektrische Komponente und eine dritte dielektrische Komponente geschichtet ist, und die erste dielektrische Komponente eine niedrigere Dielektrizitätskonstante als die zweite und die dritte dielektrische Komponente hat.
  12. Halbleitervorrichtung mit: einem ersten Transistor (100A), der Folgendes aufweist: eine erste Source (120A) und einen ersten Drain (120A), die durch einen ersten Abstand (125A) getrennt sind, eine erste Halbleiterstruktur (110A), die zwischen der ersten Source und dem ersten Drain angeordnet ist, eine erste Gate-Elektrode (140A und 380A), die über der ersten Halbleiterstruktur angeordnet ist, und eine erste dielektrische Struktur (400A), die über der ersten Gate-Elektrode angeordnet ist, wobei die erste dielektrische Struktur einen unteren Teil (400A_L) und oberen Teil (400A_U) umfasst, der über dem unteren Teil angeordnet ist und breiter als dieser ist; und einem zweiten Transistor (100D), der Folgendes aufweist: eine zweite Source (120D) und einen zweiten Drain (120D), die durch einen zweiten Abstand (125D) getrennt sind, der größer als der erste Abstand ist, eine zweite Halbleiterstruktur (110D), die zwischen der zweiten Source und dem zweiten Drain angeordnet ist, eine zweite Gate-Elektrode (140D und 160D), die über der zweiten Halbleiterstruktur angeordnet ist, und eine zweite dielektrische Struktur (210D und 250D), die über der zweiten Gate-Elektrode angeordnet ist, wobei die zweite dielektrische Struktur und die erste dielektrische Struktur unterschiedliche Materialzusammensetzungen haben.
  13. Halbleitervorrichtung nach Anspruch 12, wobei ein erstes dielektrisches Material der ersten dielektrischen Struktur eine höhere Dielektrizitätskonstante als ein zweites dielektrisches Material der zweiten dielektrischen Struktur hat.
  14. Halbleitervorrichtung nach Anspruch 13, wobei das erste dielektrische Material ein dielektrisches High-k-Material umfasst, und das zweite dielektrische Material ein dielektrisches Low-k-Material umfasst.
  15. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14, wobei der erste Transistor weiterhin ein erstes Zwischenschicht-Dielektrikum (ILD) und erste Gate-Abstandshalter aufweist, Seitenflächen des oberen Teils in Kontakt mit Seitenflächen des ersten ILD sind, Unterseiten des oberen Teils in Kontakt mit Oberseiten der ersten Gate-Abstandshalter sind, Seitenflächen des unteren Teils in Kontakt mit Seitenflächen der ersten Gate-Abstandshalter sind, und Unterseiten des unteren Teils in Kontakt mit Oberseiten der ersten Gate-Elektrode sind.
  16. Verfahren zur Halbleiterherstellung mit den folgenden Schritten: Herstellen, auf einem Wafer, einer ersten Vorrichtung (100A), die eine erste Halbleiterstruktur (110A), die zwischen einer ersten Source (120A) und einem ersten Drain (120A) angeordnet ist, aufweist, und einer zweiten Vorrichtung (100D), die eine zweite Halbleiterstruktur (110D), die zwischen einer zweiten Source (120D) und einem zweiten Drain (120D) angeordnet ist, aufweist, wobei ein erstes Zwischenschicht-Dielektrikum (ILD) (130A) und erste Abstandshalter (150A) eine erste Öffnung (180C) definieren, die die erste Halbleiterstruktur freilegt, und ein zweites ILD (130D) und zweite Abstandshalter (150D) eine zweite Öffnung (180D) definieren, die die zweite Halbleiterstruktur freilegt, wobei ein erster Abstand (125A), der die erste Source und den ersten Drain trennt, kleiner als ein zweiter Abstand (125D) ist, der die zweite Source und den zweiten Drain trennt; Herstellen einer ersten leitfähigen Schicht (140A bis 140D) über der ersten Vorrichtung und über der zweiten Vorrichtung, wobei die erste leitfähige Schicht die erste Öffnung vollständig füllt, jedoch die zweite Öffnung nur teilweise füllt; und Herstellen einer zweiten leitfähigen Schicht (160A bis 160D) über der ersten leitfähigen Schicht, wobei die zweite leitfähige Schicht in der zweiten Öffnung teilweise hergestellt wird, jedoch in der ersten Öffnung nicht hergestellt wird, wobei die erste leitfähige Schicht und die zweite leitfähige Schicht unterschiedliche Materialzusammensetzungen haben.
  17. Verfahren nach Anspruch 16, das weiterhin Folgendes umfasst: Abscheiden eines ersten dielektrischen Materials über der zweiten leitfähigen Schicht, wobei das erste dielektrische Material die zweite Öffnung füllt; Polieren des ersten dielektrischen Materials, bis die erste leitfähige Schicht erreicht ist; Herstellen einer Schutzmaske über einem Teil der ersten leitfähigen Schicht, der über der ersten Vorrichtung angeordnet ist; und Ätzen der zweiten Vorrichtung, während die erste Vorrichtung von der Schutzmaske geschützt wird, wobei durch das Ätzen Teile der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht, die in der zweiten Öffnung hergestellt sind, entfernt werden.
  18. Verfahren nach Anspruch 17, das weiterhin Folgendes umfasst: Ätzen der ersten Vorrichtung, um Teile der ersten leitfähigen Schicht in der ersten Öffnung teilweise zu entfernen und um die ersten Abstandshalter teilweise zu entfernen; und Abscheiden eines zweiten dielektrischen Materials über verbliebenen Teilen der ersten leitfähigen Schicht und der ersten Abstandshalter nach dem Ätzen der ersten Vorrichtung.
  19. Verfahren nach Anspruch 18, wobei das Ätzen der ersten Vorrichtung so durchgeführt wird, dass sich eine Oberseite der ersten leitfähigen Schicht unter Oberseiten der ersten Abstandshalter befindet, nachdem die erste Vorrichtung geätzt worden ist.
  20. Verfahren nach Anspruch 18 oder 19, wobei das zweite dielektrische Material eine höhere Dielektrizitätskonstante als das erste dielektrische Material hat.
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