DE102018103163B4 - Verfahren zur Herstellung einer integrierten Schaltung - Google Patents

Verfahren zur Herstellung einer integrierten Schaltung Download PDF

Info

Publication number
DE102018103163B4
DE102018103163B4 DE102018103163.7A DE102018103163A DE102018103163B4 DE 102018103163 B4 DE102018103163 B4 DE 102018103163B4 DE 102018103163 A DE102018103163 A DE 102018103163A DE 102018103163 B4 DE102018103163 B4 DE 102018103163B4
Authority
DE
Germany
Prior art keywords
forming
layer
source
dielectric layer
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018103163.7A
Other languages
English (en)
Other versions
DE102018103163A1 (de
Inventor
Fan-Shuen Meng
Huang-Kui CHEN
Min-Yann Hsieh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018103163A1 publication Critical patent/DE102018103163A1/de
Application granted granted Critical
Publication of DE102018103163B4 publication Critical patent/DE102018103163B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren zur Herstellung einer integrierten Schaltung, umfassend:Ausbilden einer Source (128) und eines Drain (126) auf einem aktiven Finnenbereich (106) eines Halbleitersubstrats (102);Abscheiden einer Zwischenschicht-Dielektrikums-, im Folgenden ILD genannt, -Schicht (130) auf der Source und dem Drain;Strukturieren der ILD-Schicht, um ein erstes Kontaktloch (152) und ein zweites Kontaktloch (150) auszubilden, die an der Source bzw. dem Drain ausgerichtet sind;Ausbilden einer Dielektrikumsschicht (146) auf Seitenwänden und einer Bodenfläche in dem ersten Kontaktloch; danachAusbilden eines ersten leitfähigen Elements (138, 902, 1502, 2202) und eines zweiten leitfähigen Elements (136) in dem ersten bzw. dem zweiten Kontaktloch; wobeidas erste leitfähige Element von der Source durch die Dielektrikumsschicht (146) getrennt ist und die Source (128), das erste leitfähige Element (138) und der dazwischenliegende Abschnitt der Dielektrikumsschicht (146) als ein Kondensator fungieren.

Description

  • HINTERGRUND
  • In einer integrierten Schaltung kann eine integrierte Schaltungsstruktur auf einem Substrat unter Verwendung verschiedener Herstellungstechnologien ausgebildet werden, die photolithographische Strukturierung, Ätzen, Abscheidung und Ionenimplantation umfassen. Die so ausgebildeten integrierten Schaltungen umfassen verschiedene Vorrichtungen, wie einen Feldeffekttransistor, eine Diode, einen Bipolartransistor, einen Bildsensor, eine Leuchtdiode, eine Speicherzelle, einen Widerstand und einen Kondensator, die zusammen integriert sind. Eine Speichervorrichtung kann eine passive Vorrichtung umfassen, wie beispielsweise einen Kondensator oder einen Widerstand, die mit anderen Vorrichtungen wie etwa einem Feldeffekttransistor gekoppelt ist. In den existierenden Techniken wird eine passive Vorrichtung, wie etwa ein Widerstand, durch verschiedene Halbleitertechniken ausgebildet, die Ätzen umfassen. Diese Techniken weisen eine begrenzte und ungenaue Steuerung der Abmessungen der passiven Vorrichtung auf, was zu hohen Schwankungen der Vorrichtungsabmessungen und der Vorrichtungsleistung führt. In einigen Fällen können die Vorrichtungsparameter außerhalb der Spezifikation liegen und die Schaltung ausfallen. Darüber hinaus sind die existierenden Verfahren aufgrund der hohen Verarbeitungsschwankung und der kleinen Strukturgrößen in den fortgeschrittenen Technologieknoten kaum zu implementieren. Insbesondere wenn sich die Halbleitertechniken zu fortgeschrittenen Technologieknoten mit kleineren StrukturElementen bewegen, beispielsweise 7 nm oder weniger, haben die Fehlausrichtungen eine geringere Toleranz und können Leckage, Kurzschlüsse, Öffnungsfehler oder andere Fehler oder Zuverlässigkeitsprobleme verursachen. Daher sieht die vorliegende Offenbarung eine Struktur und ihr Herstellungsverfahren vor, um die obigen Probleme zu lösen.
  • Die US 2013/0181350 A1 zeigt eine Halbleitervorrichtung mit leitenden und nichtleitenden Durchkontaktierung, die auf dotierte Bereiche und Gate-Interconnects ausgerichtet sind.
  • Die US 2013/0161707 A1 zeigt eine Halbleitervorrichtung mit Kontakten auf Source/Drain-Gebiete, wobei ein Kontakt durch einen Source/Drain-Silizidbereiche von der Source/dem Drain getrennt ist.
  • Die US 2014/0065782 A1 zeigt eine Halbleiterstruktur mit aktiven Finnenbereichen.
  • Die US 2006/0084211 A1 beschreibt eine Halbleiterstruktur mit Gate-Silizidierung.
  • Weiterer Stand der Technik ist bekannt aus der US 2008 / 0 150 078 A1 und der EP 2 202 816 A1 .
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 13 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1A ist eine Draufsicht einer Halbleitervorrichtungsstruktur, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist.
    • Die 1B und 1C sind Querschnittsansichten der Halbleiterstruktur von 1A entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen Ausführungsformen.
    • 1D ist eine Querschnittsansicht des Gatestapels der Halbleitervorrichtungsstruktur in 1B, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 2A ist ein Flussdiagramm eines Verfahrens zum Ausbilden einer integrierten Schaltungs- (IC) -Struktur gemäß einigen Ausführungsformen.
    • 2B ist ein Flussdiagramm des Vorgangs in dem Verfahren von 2A gemäß einigen Ausführungsformen.
    • Die 3A und 3B zeigen Querschnittsansichten einer beispielhaften integrierten Schaltungsstruktur in einer Herstellungsstufe, die durch das Verfahren von 2A gemäß verschiedenen Ausführungsformen hergestellt wurde.
    • Die 4, 5, 6, 7 und 8 zeigen Teilansichten einer beispielhaften integrierten Schaltungsstruktur während verschiedener Herstellungsstufen, die durch das Verfahren von 2A hergestellt werden, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 9A ist eine Draufsicht einer Halbleitervorrichtungsstruktur, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist.
    • Die 9B und 9C sind Querschnittsansichten der Halbleiterstruktur von 9A entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen Ausführungsformen.
    • Die 10A und 10B sind Flussdiagramme von jeweiligen Vorgängen in dem Verfahren von 2A gemäß einigen Ausführungsformen.
    • Die 11, 12, 13 und 14 zeigen Querschnittsansichten einer beispielhaften integrierten Schaltungsstruktur während verschiedener Herstellungsstufen, die gemäß einigen Ausführungsformen aufgebaut wurde.
    • 15A ist eine Draufsicht einer Halbleitervorrichtungsstruktur, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist.
    • Die 15B und 15C sind Querschnittsansichten der Halbleiterstruktur von 15A entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen Ausführungsformen.
    • Die 16A, 16B und 16C sind Flussdiagramme eines Vorgangs in dem Verfahren von 2A gemäß verschiedenen Ausführungsformen.
    • Die 17, 18, 19, 20 und 21 zeigen Querschnittsansichten einer beispielhaften integrierten Schaltungsstruktur während verschiedener Herstellungsstufen, die gemäß einigen Ausführungsformen aufgebaut wurde.
    • 22A ist eine Draufsicht einer Halbleitervorrichtungsstruktur, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist.
    • Die 22B und 22C sind Querschnittsansichten der Halbleiterstruktur von 22A entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen Ausführungsformen.
    • 23 ist ein Flussdiagramm eines Vorgangs in dem Verfahren von 2A gemäß einigen Ausführungsformen.
    • Die 24, 25, 26, 27, 28 und 29 zeigen Querschnittsansichten einer beispielhaften integrierten Schaltungsstruktur während verschiedener Herstellungsstufen, die gemäß einigen Ausführungsformen aufgebaut wurde.
    • 30A ist eine Draufsicht einer Halbleitervorrichtungsstruktur, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist.
    • Die 30B und 30C sind Querschnittsansichten der Halbleiterstruktur von 30A entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen Ausführungsformen.
    • 31 ist ein Flussdiagramm eines Vorgangs in dem Verfahren von 2A gemäß einigen Ausführungsformen.
    • Die 32, 33, 34, 35, 36, 37 und 38 zeigen Querschnittsansichten einer beispielhaften integrierten Schaltungsstruktur während verschiedener Herstellungsphasen, die gemäß einigen Ausführungsformen aufgebaut wurde.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen. Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Elemente verschiedener Ausführungsformen vorsieht. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Vorrichtung mit anderen Element(en) oder Vorrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Wenn zum Beispiel die Vorrichtung in den Figuren umgedreht wird, dann sind die Elemente, die als „unter“ oder „unterhalb“ anderen Elementen oder Elementen beschrieben wurden, dann „über“ den anderen Elementen oder Merkmalen orientiert. Somit kann der beispielhafte Ausdruck „unter“ sowohl eine Orientierung darunter als auch darüber umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • 1A ist eine Draufsicht einer Halbleiterstruktur (oder eines Werkstücks) 100, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist. 1B ist eine Querschnittsansicht der Halbleiterstruktur 100 entlang der gestrichelten Linien AA' gemäß einigen Ausführungsformen. 1C ist eine Querschnittsansicht der Halbleiterstruktur 100 entlang der gestrichelten Linien BB' gemäß einigen Ausführungsformen. Die Halbleiterstruktur 100 und ihr Herstellungsverfahren werden zusammen mit Bezug auf die 1A bis 1C und andere Figuren beschrieben. In einigen Ausführungsformen weist die Halbleiterstruktur 100 aktive Finnenbereiche auf und umfasst darauf ausgebildete Fin-Feldeffekttransistoren (FinFETs). In einigen Ausführungsformen kann die Halbleiterstruktur 100 flache aktive Bereiche umfassen und umfasst gewöhnliche Feldeffekttransistoren (FETs), die darauf ausgebildet sind. Die Halbleiterstruktur 100 umfasst einen FET, der ein n-FET (nFET) oder ein p-FET (pFET) sein kann. Die Halbleiterstruktur 100 umfasst ferner einen Kondensator, der elektrisch mit dem FET verbunden ist, beispielsweise mit der Source des FET. Als ein nur veranschaulichendes Beispiel, jedoch ohne Einschränkung, ist der FET ein nFET. Der FET und der Kondensator sind verbunden und fungieren gemeinsam als eine Speichervorrichtung, wie zum Beispiel ein resistiver Direktzugriffsspeicher (RRAM) oder ein dynamischer RAM (DRAM). In einigen weiteren Beispielen ist die Speichervorrichtung ein einmal programmierbarer (OTP-) Speicher (z. B. ein eingebetteter OTP-Speicher).
  • Die Halbleiterstruktur 100 umfasst ein Substrat 102. Das Substrat 102 umfasst ein Bulk-Siliziumsubstrat. Alternativ kann das Substrat 102 einen elementaren Halbleiter wie Silizium oder Germanium in einer kristallinen Struktur; einen Verbindungshalbleiter wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid oder Kombinationen davon aufweisen. Mögliche Substrate 102 umfassen auch ein Silizium-auf-Isolator- (SOI) -Substrat. SOI-Substrate werden durch Trennung durch Implantation von Sauerstoff (SIMOX), Waferbonden und/oder andere geeignete Verfahren hergestellt.
  • Das Substrat 102 umfasst auch verschiedene Isolationselemente, wie z. B. die Isolationselemente 104, die auf dem Substrat 102 ausgebildet sind und verschiedene aktive Bereiche auf dem Substrat 102 definieren, wie z. B. einen aktiven Bereich 106. Das Isolationselement 104 verwendet eine Isolationstechnik wie zum Beispiel eine flache Grabenisolation (STI), um die verschiedenen aktiven Bereiche zu definieren und elektrisch zu isolieren. Das Isolationselement 104 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Dielektrika oder Kombinationen davon. Das Isolationselement 104 wird durch irgendein geeignetes Verfahren ausgebildet. Als ein Beispiel umfasst das Ausbilden der STI-Elemente ein Lithographieverfahren, um einen Teil des Substrats freizulegen, das Ätzen eines Grabens in dem freigelegten Teil des Substrats (zum Beispiel unter Verwendung eines Trockenätzens und/oder Nassätzens), das Füllen des Grabens (z B. unter Verwendung eines chemischen Gasphasenabscheidungsverfahrens) mit einem oder mehreren Dielektrika und das Planarisieren des Substrats und das Entfernen überschüssiger Teile des einen oder der mehreren Dielektrika durch ein Polierverfahren, wie etwa ein chemisch-mechanisches Polier-(CMP) -Verfahren. In einigen Beispielen kann der gefüllte Graben eine mehrschichtige Struktur aufweisen, wie zum Beispiel eine Auskleidungsschicht aus thermischem Oxid und eine oder mehrere Füllschichten aus Siliziumnitrid oder Siliziumoxid.
  • Der aktive Bereich 106 ist ein Bereich mit einer Halbleiteroberfläche, in der verschiedene dotierte Elemente für eine oder mehrere Vorrichtungen wie eine Diode, einen Transistor und/oder andere geeignete Vorrichtungen ausgebildet und konfiguriert werden. Der aktive Bereich kann ein Halbleitermaterial ähnlich dem des Bulk-Halbleitermaterials des Substrats 102 (wie Silizium) oder ein anderes Halbleitermaterial wie Silizium-Germanium (SiGe), Siliziumkarbid (SiC) oder mehrere Halbleitermaterialschichten (z. B. abwechselnde Silizium- und Silizium-Germanium-Schichten) umfassen, die auf dem Substrat 102 durch epitaktisches Wachstum zur Leistungsverbesserung ausgebildet werden, wie zum Beispiel für eine Verspannungswirkung, um die Trägerbeweglichkeit zu erhöhen. In dem vorliegenden Beispiel hat der aktive Bereich 106 eine längliche Form, die in der X-Richtung ausgerichtet ist.
  • In der vorliegenden Ausführungsform ist der aktive Bereich 106 dreidimensional, wie zum Beispiel ein aktiver Finnenbereich, der aus dem Isolationselement 104 herausragt. Der aktive Finnenbereich ragt aus dem Substrat 102 heraus und weist ein dreidimensionales Profil für eine effektivere Kopplung zwischen dem Kanalbereich (der auch einfach als Kanal bezeichnet wird) und der Gateelektrode eines FET auf. Der aktive Finnenbereich 106 kann durch selektives Ätzen ausgebildet werden, um die Isolationselemente 104 zu vertiefen, oder durch selektives epitaktisches Wachstum, um aktive Bereiche mit einem Halbleiter zu züchten, der gleich oder verschieden von dem des Substrats 102 ist, oder eine Kombination davon. Der aktive Finnenbereich 106 wird auch einfach als Finne 106 bezeichnet.
  • Das Halbleitersubstrat 102 umfasst ferner verschiedene dotierte Elemente, wie zum Beispiel n-dotierte Wannen, p-dotierte Wannen, Source und Drain, andere dotierte Elemente oder eine Kombination davon, die konfiguriert sind, um verschiedene Vorrichtungen oder Komponenten der Vorrichtungen zu bilden. In einer Ausführungsform umfasst die Halbleiterstruktur 100 eine dotierte Wanne 110 eines Dotierstoffs eines ersten Typs auf dem aktiven Finnenbereich 106. Die dotierte Wanne 110 kann sich durch Diffusion zu den Bereichen erstrecken, die unter den Isolationselementen 104 liegen. Wie oben nur zur Veranschaulichung erwähnt, ist der auf der Finne 106 ausgebildete FET ein nFET. In diesem Fall wird die dotierte Wanne 110 mit einem p-Dotierstoff dotiert (daher als p-Wanne bezeichnet). Der Dotierstoff (wie Bor) in der dotierten Wanne 110 kann durch Ionenimplantation oder eine andere geeignete Technik in die Finne 106 eingeführt werden. Zum Beispiel kann die dotierte Wanne 110 durch ein Verfahren ausgebildet werden, das das Ausbilden einer strukturierten Maske mit einer Öffnung auf dem Substrat 102 umfasst, wobei die Öffnung den Bereich für die dotierte Wanne 110 definiert; und das Durchführen einer Ionenimplantation zum Einführen eines p-Dotierstoffs (wie etwa Bor) in die Finne 106 unter Verwendung der strukturierten Maske als Implantationsmaske. Die strukturierte Maske kann eine durch Lithographie ausgebildete strukturierte Resistschicht oder eine durch Abscheiden, ein Lithographieverfahren und Ätzen ausgebildete strukturierte Hartmaske sein. In einer alternativen Ausführungsform ist der FET auf der Finne 106 ein pFET und die dotierte Wanne 110 kann mit einem n-Dotierstoff dotiert werden, etwa Phosphor.
  • Die Halbleiterstruktur 100 umfasst ferner einen Gatestapel 114, der auf der Finne 106 angeordnet ist und eine längliche Form aufweist, die in der Y-Richtung ausgerichtet ist. Die Y-Richtung ist rechtwinklig zur X-Richtung, wobei die X- und die Y-Richtung zusammen die obere Fläche des Substrats 102 definieren. Die obere Fläche hat eine normale Richtung entlang der Z-Richtung, die rechtwinklig sowohl zur X- als auch zur Y-Richtung ist. Der Gatestapel 114 umfasst eine Gatedielektrikumsschicht 116 und eine Gateelektrode 120, die auf der Gatedielektrikumsschicht ausgebildet ist. Der Gatestapel 114 kann gemäß einigen Beispielen eine Höhe im Bereich zwischen 10 nm und 20 nm aufweisen.
  • Die Gatedielektrikumsschicht 116 umfasst ein Dielektrikum, wie z. B. Siliziumoxid. In weiteren Ausführungsformen umfasst die Gatedielektrikumsschicht alternativ oder zusätzlich weitere geeignete Dielektrika für die Schaltungsleistung und die Herstellungsintegration. Zum Beispiel umfasst die Gatedielektrikumsschicht 116 eine High-k-Dielektrikumsschicht, wie etwa Metalloxid, Metallnitrid oder Metalloxynitrid. In verschiedenen Beispielen umfasst die High-k-Dielektrikumsschicht Metalloxid: ZrO2, Al2O3 und HfO2, die durch ein geeignetes Verfahren wie metallorganische chemische Gasphasenabscheidung (MOCVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder Molekularstrahlepitaxie (MBE) ausgebildet werden. Die Gatedielektrikumsschicht kann ferner eine Grenzflächenschicht umfassen, die zwischen dem Halbleitersubstrat 102 und dem High-k-Dielektrikum angeordnet ist. In einigen Ausführungsformen umfasst die Grenzflächenschicht Siliziumoxid, das durch ALD, thermische Oxidation oder Ultraviolett-Ozon-Oxidation ausgebildet wird.
  • Die Gateelektrode 120 umfasst Metall wie Aluminium, Kupfer, Wolfram, Metallsilizid, Metalllegierung, dotiertes Polysilizium, ein anderes geeignetes leitfähiges Material oder eine Kombination davon. Die Gateelektrode 120 kann mehrere leitfähige Filme umfassen, die beispielsweise als eine Deckschicht, eine Austrittsarbeitsmetallschicht, eine Sperrschicht und eine Füllmetallschicht (wie Aluminium oder Wolfram) ausgelegt sind. Die mehreren leitfähigen Filme sind für eine Austrittsarbeitsanpassung an einen nFET (oder einen pFET) ausgelegt. In einigen Ausführungsformen umfasst die Gateelektrode 120 für den nFET ein Austrittsarbeitsmetall mit einer Zusammensetzung, die mit einer Austrittsarbeit von 4,2 eV oder weniger ausgelegt ist. In anderen Fällen umfasst die Gateelektrode für den pFET ein Austrittsarbeitsmetall mit einer Zusammensetzung, die mit einer Austrittsarbeit von 5,2 eV oder mehr ausgelegt ist. Zum Beispiel umfasst die Austrittsarbeitsmetallschicht für den nFET Tantal, Titan-Aluminium, Titan-Aluminiumnitrid oder eine Kombination davon. In weiteren Beispielen umfasst die Austrittsarbeitsmetallschicht für den pFET Titannitrid, Tantalnitrid oder eine Kombination davon.
  • Der Gatestapel 114 kann ferner einen Gate-Abstandshalter 122 umfassen, der auf den Seitenwänden der Gateelektrode 120 ausgebildet ist. Der Abstandshalter 122 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon. Der Abstandshalter 122 kann eine Mehrschichtstruktur aufweisen und kann durch Abscheiden von Dielektrika und dann anisotropes Ätzen, wie etwa Plasmaätzen, ausgebildet werden.
  • Der Gatestapel 114 wird durch ein geeignetes Verfahren ausgebildet, wie zum Beispiel einen Gate-Zuletzt-Verfahren, bei dem zuerst ein Dummy-Gate ausgebildet wird und dann nach dem Ausbilden der Source und des Drains durch ein Metallgate ersetzt wird. Alternativ wird der Gatestapel durch ein High-k-Zuletzt-Verfahren ausgebildet, wobei sowohl die Gatedielektrikumsschicht als auch die Gateelektrode nach dem Ausbilden von Source und Drain durch ein High-k-Dielektrikum bzw. Metall ersetzt werden. Der Gatestapel 114 kann aufgrund von Gatematerialien und Gate-Ausbildung eine andere Struktur aufweisen. Ein beispielhafter Gatestapel 114 ist in 1D in einer Querschnittsansicht gezeigt. Sein Herstellungsverfahren wird gemäß einigen Ausführungsformen weiter beschrieben. In der vorliegenden Ausführungsform ist der Gatestapel 114 ein Metallgate, das durch ein Verfahren ausgebildet wird, wie: ein Dummy-Gatestapel wird auf der Finne ausgebildet; Source und Drain werden ausgebildet; ein ILD wird auf der Source und dem Drain abgeschieden; dann wird der Dummy-Gatestapel entfernt, was zu einem Gategraben führt; Metallgate-Materialien werden in dem Gategraben abgeschieden; und ein CMP-Verfahren wird angewendet, um die überschüssigen Gatematerialien zu entfernen. In der vorliegenden Ausführungsform, die in 1D gezeigt ist, umfasst der Gatestapel 114 die Gatedielektrikumsschicht 116, die ein High-k-Dielektrikum aufweist und U-förmig ist. Die Gateelektrode 120 umfasst mehrere Schichten, wie zum Beispiel 120A, 120B und 120C. Zur Unterstützung der Ausführungsformen ist die Gateelektrodenschicht 120A eine Deckschicht, um Interdiffusion und andere Integrationsprobleme zu verhindern; die Gateelektrodenschicht 120B ist eine Metallschicht zum Abstimmen der Austrittsarbeit (auch als Austrittsarbeitsmetallschicht bezeichnet); und die Gateelektrodenschicht 120C besteht aus einem Füllmetall, wie z. B. Wolfram, Kupfer, Aluminium, Kupfer-Aluminium-Legierung oder einem anderen Metall mit niedrigem spezifischem Widerstand.
  • Die Halbleiterstruktur 100 umfasst einen Kanalbereich 124, der auf der Finne 106 definiert ist und unter dem Gatestapel 114 liegt. Der Kanal 124 stellt einen Stromweg zwischen der Source und dem Drain bereit. Der Kanal 124 weist einen gleichen Dotierstofftyp wie die dotierte Wanne 110 (p-Wanne im vorliegenden Beispiel) auf, jedoch mit einer größeren Dotierungskonzentration, abhängig von der Anwendung und der Vorrichtungsspezifikation. Der Kanal 124 kann durch Ionenimplantation mit einer geeigneten Dotierstoffkonzentration für eine geeignete Schwellenspannung und andere Parameter abgestimmt werden.
  • Die Halbleiterstruktur 100 umfasst Source/Drain- (S/D) -Elemente (die auch einfach als Source und Drain bezeichnet werden), die auf der Finne 106 auf gegenüberliegenden Seiten des Kanals 124 (und auch des Gatestapels 114) ausgebildet sind. Die S/D-Elemente sind mit einem Dotierstoff vom zweiten Typ entgegengesetzt dem Dotierstoff vom ersten Typ dotiert. In diesem Fall sind die S/D-Elemente mit einem n-Dotierstoff (wie Phosphor) dotiert. Die S/D-Elemente können durch Ionenimplantation und/oder Diffusion ausgebildet werden. Weitere Verarbeitungsschritte können ferner vorgesehen sein, um die S/D-Elemente auszubilden. Zum Beispiel kann ein schnelles thermisches Temper- (RTA) -Verfahren verwendet werden, um den implantierten Dotierstoff zu aktivieren. Die S/D-Elemente können unterschiedliche Dotierungsprofile aufweisen, die durch Mehrschritt-Implantation ausgebildet werden. Zum Beispiel können zusätzliche Dotierungselemente, wie beispielsweise ein leicht dotierter Drain (LDD) oder ein doppelt diffundierter Drain (DDD) enthalten sein. Außerdem können die S/D-Elemente weitere Strukturen aufweisen, die beispielsweise erhöht, vertieft oder verspannt sind. Zum Beispiel kann die Ausbildung der S/D-Elemente umfassen: Ätzen, um die Source- und Drain-Bereiche zu vertiefen; selektives epitaktisches Wachstum, um epitaktische S/D-Elemente mit In-Situ-Dotierung auszubilden; und ein Tempern zur Aktivierung. Die so ausgebildeten S/D-Elemente sind epitaktische S/D-Elemente mit einem Verspannungseffekt für eine verbesserte Trägermobilität und Vorrichtungsleistung. Die S/D-Elemente können durch ein oder mehrere selektive epitaktische Wachstumsvorgänge ausgebildet werden, wobei Silizium-(Si) -Elemente, Silizium-Germanium- (SiGe) -Elemente, Siliziumkarbid- (SiC) -Elemente und/oder andere geeignete Halbleiterelemente in einem kristallinen Zustand auf den Finnen in den Source- und Drain-Bereichen gezüchtet werden. Zur Vereinfachung der folgenden Beschreibung werden die S/D-Elemente als Drain 126 bzw. Source 128 bezeichnet.
  • Die Source 128, der Drain 126, der Kanal 124 und der Gatestapel 114 sind so konfiguriert, dass sie einen FET bilden. In der vorliegenden Ausführungsform ist der FET ein nFET, was nur zur Veranschaulichung dient und nicht einschränkend ist. In einer alternativen Ausführungsform ist der FET ein pFET.
  • Die Halbleiterstruktur 100 umfasst ferner eine Zwischenschicht-Dielektrikums-(ILD) -Schicht 130, die auf dem Substrat 102 angeordnet ist. Die ILD-Schicht 130 umfasst ein oder mehrere Dielektrika, um verschiedene Vorrichtungskomponenten mit Isolationsfunktionen zu versehen. Die ILD-Schicht 130 umfasst ein Dielektrikum, wie etwa Siliziumoxid, ein Low-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon. In einigen Beispielen umfasst das Low-k-Dielektrikum fluoriertes Quarzglas (FSG), kohlenstoffdotiertes Siliziumoxid, Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB (Bis-Benzocyclobutene), Polyimid und/oder andere geeignete Dielektrika mit Dielektrizitätskonstanten, die wesentlich kleiner als die des thermischen Siliziumoxids sind. Das Ausbilden der ILD-Schicht 130 umfasst beispielsweise Abscheidung und CMP. Die Abscheidung kann eine Rotationsbeschichtung, CVD, eine andere geeignete Abscheidungstechnik oder eine Kombination davon umfassen.
  • Die Halbleiterstruktur 100 umfasst auch eine Deckschicht 132, die auf dem Gatestapel 114 und der ILD-Schicht 130 angeordnet ist. Die Deckschicht 132 deckt den Gatestapel 114 ab und bietet einen Schutz für den Gatestapel 114, beispielsweise einen Schutz vor Oxidation oder Ätzung während nachfolgender Verfahren. Die Deckschicht 132 kann für anderen Zwecke dienen, wie zum Beispiel als Ätzstopp. Die Deckschicht 132 bietet einige Vorteile gegenüber den existierenden Verfahren, wie zum Beispiel Abscheidung ohne Ätzen, um eine entsprechende Ätzschädigung zu eliminieren. Die Deckschicht 132 umfasst ein Dielektrikum, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon. Die Deckschicht 132 kann durch irgendeine geeignete Abscheidungstechnik wie etwa CVD oder Atomlagenabscheidung (ALD) ausgebildet werden. In der vorliegenden Ausführungsform ist die Deckschicht 132 eine planare Schicht, wobei die untere Fläche koplanar mit der oberen Fläche des Gatestapels 114 und der ILD-Schicht 130 ist. In einigen Beispielen hat die Deckschicht 132 eine Dicke im Bereich zwischen 0,5 nm und 5 nm. In weiteren Beispielen hat die Deckschicht 132 eine Dicke im Bereich zwischen 2 nm und 4 nm.
  • Die Halbleiterstruktur 100 umfasst ferner eine zweite ILD-Schicht 134, die auf der Deckschicht 132 angeordnet ist. Die zweite ILD-Schicht 134 ähnelt der ILD-Schicht 130 in Bezug auf Zusammensetzung und Ausbildung. Zum Beispiel kann die zweite ILD-Schicht 134 ein Low-k-Dielektrikum umfassen und kann durch Abscheidung und CMP ausgebildet werden.
  • Die Halbleiterstruktur 100 umfasst ferner Kontaktelemente, wie z. B. ein erstes Kontaktelement 136 und ein zweites Kontaktelement 138, um eine elektrische Verbindung bereitzustellen. Das erste Kontaktelement 136 und das zweite Kontaktelement 138 umfassen ein oder mehrere leitfähige Materialien, wie etwa ein Metall oder eine Metalllegierung, und sind in den ILD-Schichten (130 und 134) ausgebildet. Das erste Kontaktelement 136 ist an dem Drain 126 ausgerichtet und landet direkt auf dem Drain 126. Das zweite Kontaktelement 138 ist an der Source 128 ausgerichtet, ohne die Source direkt zu berühren. Sowohl das erste als auch das zweite Kontaktelement umfassen eine Klebstoffschicht 140 und ein Füllmetall 142. Die Klebstoffschicht 140 dient verschiedenen Funktionen, wie z. B. Haftung und dem Verhindern von Interdiffusion. In der vorliegenden Ausführungsform umfasst die Klebstoffschicht 140 Titan und Titannitrid. Die Klebstoffschicht 140 kann durch physikalische Gasphasenabscheidung (PVD), ALD, eine andere geeignete Abscheidung oder eine Kombination davon abgeschieden werden. Das Füllmetall 142 umfasst Wolfram, Kupfer, Aluminium, Kupfer-Aluminium-Legierung, ein anderes geeignetes leitfähiges Material oder eine Kombination davon. Das Füllmetall 142 wird durch irgendeine geeignete Technik abgeschieden, wie zum Beispiel CVD, PVD, Plattieren oder eine Kombination davon.
  • Die Halbleiterstruktur 100 umfasst ferner eine weitere Dielektrikumsschicht 146, die das erste und das zweite Kontaktelement umgibt. Die Dielektrikumsschicht 146 umfasst ein geeignetes Dielektrikum, das gleich oder verschieden von dem der Deckschicht 132 ist. In einigen Beispielen umfasst die Dielektrikumsschicht 146 Oxid, Nitrid oder Karbid, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, ein anderes geeignetes Dielektrikum oder eine Kombination davon. Die Dielektrikumsschicht 146 kann durch CVD, ALD oder eine andere geeignete Technik abgeschieden werden. In einigen Beispielen hat die Dielektrikumsschicht 146 eine Dicke im Bereich zwischen 0,5 nm und 5 nm. In einigen Beispielen hat die Dielektrikumsschicht 146 eine Dicke im Bereich zwischen 1 nm und 2 nm. Insbesondere weisen die Dicke T der Dielektrikumsschicht 146 und die Höhe H des Gatestapels 114 gemäß einigen Beispielen ein Verhältnis T/H im Bereich von 1/20 bis 1/2 auf.
  • Insbesondere erstreckt sich die Dielektrikumsschicht 146 zwischen der Source 128 und dem zweiten Kontaktelement 138 und isoliert die Source 128 von dem zweiten Kontaktelement 138. Der verlängerte Abschnitt der Dielektrikumsschicht 146, der zwischen der Source 128 und dem zweiten Kontaktelement 138 angeordnet ist, fungiert als ein Kondensator, der zwischen der Source 128 und dem zweiten Kontaktelement 138 liegt. In einigen Ausführungsformen fungieren die Source 128, das zweite Kontaktelement 138 und der verlängerte Abschnitt der Dielektrikumsschicht 146 als ein Kondensator, wobei das zweite Kontaktelement 138 und die Source 128 als zwei Elektroden des Kondensators fungieren. Der FET und der Kondensator bilden eine Speichervorrichtung wie etwa einen RRAM oder DRAM oder einen eOTP.
  • Das Ausbilden der Kontaktelemente umfasst das Strukturieren der ILD-Schichten, um Kontaktlöcher auszubilden; das Abscheiden der Dielektrikumsschicht 146 in den Kontaktlöchern; das selektive Entfernen des Teils der Dielektrikumsschicht 146 von der Bodenfläche des Kontaktlochs, das an dem Drain ausgerichtet ist; das Abscheiden der Klebstoffschicht 140; das Abscheiden des Füllmetalls 142 auf der Klebstoffschicht in den Kontaktlöchern; und das Durchführen eines CMP-Verfahrens, um überschüssiges Material des Füllmetalls 142 und der Klebstoffschicht 140 auf den ILD-Schichten zu entfernen. Das selektive Entfernen des Teils der Dielektrikumsschicht 146 auf der Bodenfläche des Kontaktlochs, das zu dem Drain 126 gehört, kann ferner umfassen: Ausbilden einer strukturierten Maske, um das Kontaktloch zu der Source 128 abzudecken und das Kontaktloch zum Drain 126 freizulegen; Durchführen eines anisotropen Ätzverfahrens (wie etwa eines Trockenätzverfahrens), um selektiv den Bodenabschnitt in dem Kontaktloch zu entfernen, das an dem Drain ausgerichtet ist; und Entfernen der strukturierten Maskenschicht. In einem Beispiel wird die Dielektrikumsschicht 146 durch ALD mit präziser Steuerung auf die jeweilige Dicke abgeschieden.
  • Die Halbleiterstruktur 100 umfasst ferner ein drittes Kontaktelement 148, das an dem Gatestapel 114 ausgerichtet ist und direkt auf dem Gatestapel 114 landet, beispielsweise auf einem Erweiterungsabschnitt des Gatestapels 114 auf dem Isolationselement 104, wie in den 1A und 1C gezeigt. Das dritte Kontaktelement 148 kann durch ein ähnliches Verfahren, jedoch unabhängig von dem Verfahren zum Ausbilden des ersten und des zweiten Kontaktelements ausgebildet werden.
  • Die Halbleiterstruktur 100 kann weitere Elemente umfassen, wie beispielsweise eine Zwischenverbindungsstruktur, die ferner Metallleitungen von mehreren Metallschichten umfasst, um horizontale elektrische Verbindungen bereitzustellen; und Durchkontaktierungen, um vertikale Verbindungen zwischen den Metallleitungen in benachbarten Metallschichten bereitzustellen.
  • Durch Implementieren des offenbarten Verfahrens und der offenbarten Struktur wird der Widerstand (oder Kondensator) durch Abscheiden ausgebildet und der Widerstandswert (oder die Kapazität) wird durch die Dicke der Dielektrikumsschicht 146 bestimmt. Der Widerstandswert kann genauer gesteuert werden, da die Dicke durch Abscheidung genau gesteuert werden kann. Außerdem ist das Verfahren einfach zu implementieren und ist mit fortgeschrittenen Technologieknoten, wie z. B. einem 7-nm-Technologieknoten, kompatibler.
  • 2A ist ein Flussdiagramm des Verfahrens 200 zum Herstellen einer Halbleiterstruktur, beispielsweise der Halbleiterstruktur 100. Das Verfahren 200 und die Halbleiterstruktur werden gemeinsam unter Bezugnahme auf 2A und weitere Figuren beschrieben. Jedoch ist die Halbleiterstruktur 100 nur eine Struktur gemäß einigen Ausführungsformen, die durch das Verfahren 200 hergestellt wird, und sie ist nicht beschränkend. Wie in den folgenden Beschreibungen zu sehen ist, können weitere Halbleiterstrukturen auch durch das Verfahren 200 hergestellt werden. Da einige Beschreibungen mit den 1A-1D angegeben wurden, werden diese Beschreibungen nachstehend nicht wiederholt.
  • Bezugnehmend auf Block 202 von 2A und 3A umfasst das Verfahren 200 einen Vorgang zum Ausbilden von Isolationselementen 104 in dem Halbleitersubstrat 102, wodurch ein oder mehrere aktive Bereiche 106 definiert werden. Das Ausbilden der Isolationselemente kann das Ausbilden einer strukturierten Maske durch Lithographie; das Ätzen des Substrats 102 durch die Öffnungen der strukturierten Maske, um Gräben auszubilden; das Füllen der Gräben mit einem oder mehreren Dielektrika; und das Durchführen eines CMP-Verfahrens umfassen. Die strukturierte Maske umfasst Öffnungen, um die Bereiche für die Isolationselemente 104 zu definieren. Die strukturierte Maske kann eine weiche Maske (wie eine Photoresistschicht) oder eine Hartmaske (wie Siliziumoxid, Siliziumnitrid oder eine Kombination davon) sein. Eine strukturierte Photoresistschicht wird durch ein Lithographieverfahren ausgebildet, das ferner eine Rotationsbeschichtung, Belichtung, Entwicklung und einen oder mehrere Backschritte umfasst. Das Ausbilden der strukturierten Hartmaske kann das Abscheiden einer Hartmaskenschicht; das Ausbilden einer strukturierten Resistschicht durch ein Lithographieverfahren; das Ätzen der Hartmaske durch die Öffnungen der strukturierten Resistschicht; und das Entfernen der strukturierten Resistschicht durch Nassabziehen oder Plasmaveraschen umfassen.
  • In alternativen Ausführungsformen ist der aktive Bereich 106 ein aktiver Finnenbereich mit einem dreidimensionalen Profil. In diesem Fall umfasst der Vorgang 202 ferner das Ausbilden eines aktiven Finnenbereichs 106, der über das Isolationselement 104 herausragt, wie in 3B gezeigt. Die Halbleiterstruktur 100 kann mehrere aktive Finnenbereiche umfassen, die gemeinsam als eine Finnenstruktur bezeichnet werden. In einigen Ausführungsformen kann die Finnenstruktur durch selektives Ätzen ausgebildet werden, um das Isolationselement 104 zu vertiefen. In einigen Ausführungsformen kann die Finnenstruktur durch selektives epitaktisches Wachstum mit einem oder mehreren Halbleitermaterialien zu den aktiven Bereichen ausgebildet werden. In einigen Ausführungsformen kann die Finnenstruktur durch ein Hybridverfahren ausgebildet werden, das sowohl selektives Ätzen als auch selektives epitaktisches Wachstum aufweist. Die Finnenstruktur kann eine längliche Form haben, die entlang der X-Richtung ausgerichtet ist. Das epitaktisch gezüchtete Halbleitermaterial kann Silizium, Germanium, Silizium-Germanium, Siliziumkarbid oder ein anderes geeignetes Halbleitermaterial umfassen. Das selektive Ätzverfahren kann ein Nassätzen, ein Trockenätzen, ein anderes geeignetes Ätzen oder eine Kombination davon umfassen. In den folgenden Figuren zeigt die Halbleiterstruktur 100 einen planaren aktiven Bereich 106, aber es versteht sich, dass der aktive Bereich 106 ein aktiver Finnenbereich sein kann.
  • Das Verfahren 200 kann einen Vorgang zum Ausbilden dotierter Wannen umfassen, wie etwa einer dotierten Wanne 110 auf der Finne 106, wie in 3A (und 3B) gezeigt. In der vorliegenden Ausführungsform ist die dotierte Wanne 110 eine p-dotierte Wanne (p-Wanne), in der p-Dotierstoff (wie Bor) durch eine geeignete Technik, wie beispielsweise Ionenimplantation, in die Finne 106 eingeführt wird.
  • Unter Bezugnahme auf Block 204 von 2A und 3A geht das Verfahren 200 zu einem Vorgang über, in dem der Gatestapel 114 auf der Finne 106 ausgebildet wird. Das Ausbilden des Gatestapels 114 umfasst eine Abscheidung und Strukturierung, wie beispielsweise das Abscheiden einer Gatedielektrikumsschicht, das Abscheiden eines oder mehrerer Gateelektrodenmaterialien und das Strukturieren der abgeschiedenen Gatematerialien, um den Gatestapel auszubilden. In einigen Ausführungsformen bildet der Vorgang 204 einen Dummy-Gatestapel aus, der Polysilizium umfasst, und der Dummy-Gatestapel wird nach dem Ausbilden der Source und des Drains durch einen Metall-Gatestapel ersetzt. Zum Beispiel wird der Dummy-Gatestapel durch Abscheidungs- und Strukturierungsverfahren ausgebildet, wobei das Strukturierungsverfahren ferner ein Lithographieverfahren und ein Ätzen umfasst. In einer Ausführungsform umfasst das Verfahren zum Ausbilden des Dummy-Gatestapels: Ausbilden einer thermischen Oxidschicht auf den Finnen durch thermische Oxidation; Abscheiden einer Polysiliziumschicht durch CVD; Ausbilden einer strukturierten Maskenschicht durch ein Photolithographieverfahren; und Durchführen eines Ätzverfahrens an den abgeschiedenen Dummy-Gatematerialien. Die strukturierte Maskenschicht umfasst eine Öffnung, um den Bereich für den Dummy-Gatestapel zu definieren. Die strukturierte Maskenschicht kann eine weiche Maske (wie etwa eine Photoresistschicht) oder eine Hartmaske (wie etwa Siliziumoxid, Siliziumnitrid oder eine Kombination davon) sein, die mit ähnlichen Verfahren wie zum Ausbilden der Hartmaske für die Isolationselemente 104 während des Vorgangs 202 ausgebildet wird. Der Vorgang 204 umfasst auch das Ausbilden des Gate-Abstandshalters 122 auf Seitenwänden des Gatestapels. Der Gate-Abstandshalter 122 umfasst ein oder mehrere Dielektrika, wie zum Beispiel Siliziumoxid, Siliziumnitrid oder eine Kombination davon. Das Ausbildendes Gate-Abstandshalters 122 kann das Abscheiden einer oder mehrerer Dielektrikumsschichten auf dem Dummy-Gatestapel; und das Durchführen eines anisotropen Ätzverfahrens an der Dielektrikumsschicht umfassen. In einigen Beispielen umfasst das anisotrope Ätzverfahren ein Trockenätzen unter Verwendung eines geeigneten Ätzmittels, etwa eines fluorhaltigen Gases oder eines chlorhaltigen Gases.
  • Bezugnehmend auf Block 206 von 2A und 3A umfasst das Verfahren 200 einen Vorgang zum Ausbilden der Source 128 und des Drains 126 auf der Finne 106. Zwischen der Source und dem Drain ist der Kanal 124 angeordnet, der unter dem Gatestapel liegt. In der vorliegenden Ausführungsform sind die Source und der Drain mit einem n-Dotierstoff wie etwa Phosphor dotiert. Der Kanal 124 ist mit einem p-Dotierstoff wie etwa Bor dotiert. Die Source und der Drain können durch mehrere Schritte ausgebildet werden.
  • In einigen Ausführungsformen sind die Source und der Drain eine epitaktische Source und ein epitaktischer Drain. Die epitaktische Source und der epitaktische Drain können durch selektives epitaktisches Wachstum für einen Verspannungseffekt mit verbesserter Ladungsträgerbeweglichkeit und Vorrichtungsleistung ausgebildet werden. Source und Drain werden durch einen oder mehrere Epitaxialwachstumsschritte ausgebildet, in denen Silizium-(Si) -Elemente, Silizium-Germanium- (SiGe) -Elemente, Siliziumkarbid- (SiC) -Elemente und/oder andere geeignete Halbleiterelemente in einem kristallinen Zustand auf der Finne in dem Source- und dem Drain-Bereich (wie durch eine strukturierte Hartmaske definiert) gezüchtet werden. In einer alternativen Ausführungsform wird ein Ätzverfahren auf Vertiefungsabschnitte des aktiven Bereichs 106 in dem Source- und dem Drain-Bereich vor dem Epitaxialwachstum angewendet. Das Ätzverfahren kann auch jegliches Dielektrikum entfernen, das auf den Source/Drain-Bereichen angeordnet wurde, beispielsweise während des Ausbildens der Gate-Seitenwandelemente. Ein geeignetes Epitaxialwachstumsverfahren umfasst CVD-Abscheidungstechniken (z. B. Gasphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Verfahren. Die Source und der Drain können während des Epitaxieverfahrens in situ dotiert werden, indem ein dotierstoffhaltiges Gas in den epitaktischen Vorläufer einbezogen wird, etwa ein phosphor- oder arsenhaltiges Gas (oder alternativ ein p-Dotierstoff-haltiges Gas, (z. B. ein Bor- oder BF2-haltiges Gas)), wenn der FET ein pFET ist). Wenn die Source und der Drain nicht in-situ dotiert werden, kann ein Implantationsverfahren durchgeführt werden, um den entsprechenden Dotierstoff in die Source und den Drain einzuführen. In einigen weiteren Ausführungsformen werden die erhöhten Source und Drain durch epitaktisches Wachstum mit mehr als einer Halbleitermaterialschicht ausgebildet. In einigen Beispielen wird eine Siliziumschicht oder ein Siliziumkarbid epitaktisch auf der Finne 106 gezüchtet, um die Source und den Drain eines nFET auszubilden, oder alternativ wird eine Silizium-Germanium-Schicht epitaktisch auf der Finne 106 gezüchtet, um die Source und den Drain eines pFET auszubilden.
  • Bezugnehmend auf Block 208 von 2A und 3A umfasst das Verfahren 200 einen Vorgang zum Ausbilden einer Zwischenschicht-Dielektrikums- (ILD) -Schicht 130 auf der Halbleiterstruktur 100. Die ILD-Schicht 130 umfasst ein oder mehrere Dielektrika, um verschiedene Vorrichtungskomponenten mit Isolationsfunktionen zu versehen. Die ILD-Schicht 130 umfasst ein Dielektrikum, wie etwa Siliziumoxid, ein Low-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon. In einigen Beispielen umfasst das Low-k-Dielektrikum fluoriertes Quarzglas (FSG), kohlenstoffdotiertes Siliziumoxid, Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB (Bis-Benzocyclobutene), Polyimid und/oder andere geeignete Dielektrika mit Dielektrizitätskonstanten, die kleiner als die des thermischen Siliziumoxids sind. Das Ausbilden der ILD-Schicht 130 umfasst beispielsweise Abscheidung und CMP. Die Abscheidung kann eine Rotationsbeschichtung, CVD, eine andere geeignete Abscheidungstechnik oder eine Kombination davon umfassen.
  • In der vorliegenden Ausführungsform bildet der Vorgang 204 den Dummy-Gatestapel aus und wird nach dem Vorgang 208 durch einen Metall-Gatestapel ersetzt. Bezugnehmend auf Block 210 von 2A und 3A umfasst das Verfahren 200 einen Vorgang zum Ausbilden des Metall-Gatestapels 114, um den Dummy-Gatestapel zu ersetzen. Das Ausbilden der Metall-Gatestapel umfasst Ätzen, Abscheiden und CMP. Der Metall-Gatestapel 114 umfasst gemäß einigen Beispielen die Gatedielektrikumsschicht 116 und die Gateelektrode 120 mit einer in 1D gezeigten Struktur.
  • Bezugnehmend auf Block 211 von 2A und 4 kann das Verfahren 200 einen Vorgang zum Ausbilden einer Deckschicht 132 auf dem Gatestapel 114 und der ILD-Schicht 130 umfassen. Die Deckschicht 132 umfasst ein geeignetes Dielektrikum, wie etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid. Die Deckschicht 132 kann durch eine geeignete Abscheidungstechnik wie etwa CVD oder ALD ausgebildet werden. In der vorliegenden Ausführungsform ist die Deckschicht 132 eine planare Schicht, wobei die untere Fläche koplanar mit der oberen Fläche des Gatestapels 114 und der ILD-Schicht 130 ist. In einigen Beispielen hat die Deckschicht 132 eine Dicke im Bereich zwischen 0,5 nm und 5 nm. In weiteren Beispielen hat die Deckschicht 132 eine Dicke im Bereich zwischen 2 nm und 4 nm.
  • Bezugnehmend auf 4 kann das Verfahren 200 einen Vorgang zum Ausbilden einer weiteren ILD-Schicht 134 auf der Deckschicht 132 umfassen. Die ILD-Schicht 134 ähnelt der ILD-Schicht 130 in Bezug auf Zusammensetzung und Ausbildung.
  • Bezugnehmend auf Block 212 von 2A und 5 umfasst das Verfahren 200 einen Vorgang zum Ausbilden von Kontaktlöchern 150 und 152 in den ILD-Schichten, insbesondere in der ILD-Schicht 130, der Deckschicht 132 und der ILD-Schicht 134. Die Kontaktlöcher 150 und 152 sind an dem Drain 126 bzw. der Source 128 ausgerichtet und legen diese frei. Das Ausbilden der Kontaktlöcher umfasst das Ausbilden einer strukturierten Maske unter Verwendung eines Lithographieverfahrens; und das Ätzen durch die Öffnungen der strukturierten Maske. Das Ätzen kann einen oder mehrere Ätzschritte mit geeigneten Ätzmitteln zum Ätzen jeweiliger Materialschichten umfassen. In der vorliegenden Ausführungsform kann das Ätzverfahren Trockenätzen, Nassätzen oder eine Kombination davon umfassen. Die strukturierte Maske kann eine weiche Maske (wie ein Photoresist) oder eine Hartmaske (wie eine Dielektrikumsschicht mit ausreichender Ätzselektivität) sein.
  • Das Verfahren 200 fährt mit einem Vorgang 214 fort, um eine Dielektrikumsschicht 146 in den Kontaktlöchern auszubilden. In der vorliegenden Ausführungsform wird die Dielektrikumsschicht 146 auf Seitenwänden und einer Bodenfläche des Kontaktlochs 152 für die Source 128 ausgebildet, aber nur auf den Seitenwänden des Kontaktlochs 150 des Drains 126 ausgebildet, in dem die Bodenfläche des Kontaktlochs 150 frei von der Dielektrikumsschicht 146 ist. Der Vorgang 214 wird weiter mit Bezug auf 2B als ein Flussdiagramm des Vorgangs 214 beschrieben, der mehrere Teilvorgänge umfasst.
  • Bezugnehmend auf Block 218 von 2B und 6 umfasst das Verfahren 214 einen Vorgang zum Abscheiden der Dielektrikumsschicht 146 in den Kontaktlöchern und auf der ILD-Schicht 134 durch eine geeignete Abscheidungstechnik, wie etwa ALD oder CVD. Die Dielektrikumsschicht 146 umfasst ein geeignetes Dielektrikum, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid oder eine Kombination davon. Die Abscheidung wird so gesteuert, dass sie eine geeignete Dicke aufweist. Die Dielektrikumsschicht 146 wird auf Seitenwänden und Bodenflächen der Kontaktlöcher 150 und 152 ausgebildet. In einigen Beispielen hat die Dielektrikumsschicht 146 eine Dicke im Bereich zwischen 0,5 nm und 5 nm. In einigen Beispielen hat die Dielektrikumsschicht 146 eine Dicke im Bereich zwischen 1 nm und 2 nm.
  • Bezugnehmend auf Block 220 von 2B und 6 umfasst das Verfahren 214 einen Vorgang zum Ausbilden einer strukturierten Maske (einer weichen Maske oder einer Hartmaske) 162, um das zweite Kontaktloch 152 abzudecken und das erste Kontaktloch 150 freizulegen.
  • Bezugnehmend auf Block 222 von 2B und 7 umfasst das Verfahren 214 einen Vorgang zum Durchführen eines anisotropen Ätzverfahrens, wie zum Beispiel eines Trockenätzens, um den Bodenabschnitt der Dielektrikumsschicht 146 in dem ersten Kontaktloch 150 unter Verwendung der strukturierten Maske 162 als Ätzmaske zu entfernen. Das Ätzverfahren kann auch die Teile der Dielektrikumsschicht 146 auf der ILD-Schicht 134 entfernen. Die strukturierte Maske 162 kann nach dem anisotropen Ätzverfahren entfernt werden.
  • Zurückkehrend zu Block 216 der 2A und 8 umfasst das Verfahren 200 einen Vorgang zum Ausbilden von Kontaktelementen 136 und 138 in den Kontaktlöchern 150 bzw. 152. Das Ausbilden der Kontaktelemente umfasst das Abscheiden einer Klebstoffschicht 140 in den Kontaktlöchern durch ALD, PVD oder eine Kombination davon; das Abscheiden des leitfähigen Materials 142, um die Kontaktlöcher durch PVD, Plattieren, ALD oder eine Kombination davon zu füllen; und das Durchführen eines CMP-Verfahrens, um das leitfähige Material auf der ILD-Schicht 134 zu entfernen. Die Klebstoffschicht 140 umfasst in den vorliegenden Beispielen einen Titanfilm und einen Titannitridfilm. Das leitfähige Material 142 umfasst gemäß einigen Beispielen Wolfram, Kupfer, Aluminium, Aluminium-Kupfer-Legierung oder eine Kombination davon.
  • Das Kontaktelement 148 zu dem Gatestapel 114 wird ebenfalls in einem separaten Verfahren ausgebildet. Zum Beispiel umfasst das Ausbilden des Kontaktelements 148: Ausbilden einer strukturierten Maske mit einer Öffnung zu dem Gatestapel 114; Ätzen des ILD, um ein Kontaktloch auszubilden, das an dem Gatestapel ausgerichtet ist; Abscheiden einer Klebstoffschicht; Abscheiden des leitfähigen Materials, um das Kontaktloch zu füllen; und Durchführen eines CMP-Verfahrens.
  • Die 9A-9C stellen eine Halbleiterstruktur 900 bereit, die durch das Verfahren 200 gemäß einigen weiteren Ausführungsformen ausgebildet wird. 9A ist eine Draufsicht einer Halbleiterstruktur 900, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist. 9B ist eine Querschnittsansicht der Halbleiterstruktur 900 entlang der gestrichelten Linien AA' gemäß einigen Ausführungsformen. 9C ist eine Querschnittsansicht der Halbleiterstruktur 900 entlang der gestrichelten Linien BB' gemäß einigen Ausführungsformen. Die Halbleiterstruktur 900 ähnelt der Halbleiterstruktur 100. Die Beschreibungen der ähnlichen Elemente werden nicht wiederholt. Zusätzlich ist das zweite Kontaktelement 902 in der Halbleiterstruktur 900 an der Source 128 ausgerichtet und landet auf einem Abschnitt (bezeichnet als 130A) der ILD-Schicht 130, wie in 9B gezeigt. Die Source 128 ist von dem Kontaktelement 902 durch den Abschnitt 130A der ILD-Schicht 130 getrennt und isoliert. Der Abschnitt 130A der ILD-Schicht 130, der unter dem zweiten Kontaktelement 902 liegt, fungiert als ein Kondensator (zusammen mit dem zweiten Kontaktelement 902 und der Source 128). Der FET und der Kondensator sind miteinander verbunden und bilden eine Speichervorrichtung, wie beispielsweise einen RRAM, einen DRAM oder einen eOPT. Verschiedene Elemente werden durch das Verfahren 200 von 2 wie in den 11 bis 14 gezeigt in verschiedenen Herstellungsstufen ausgebildet. Zum Beispiel umfasst das Verfahren 200 einen Vorgang 202 zum Ausbilden des Isolationselements 104; einen Vorgang 206 zum Ausbilden von Source und Drain; einen Vorgang 210 zum Ausbilden eines Metall-Gatestapels; einen Vorgang 212 zum Ausbilden der Kontaktlöcher; einen Vorgang 214 zum Ausbilden der Dielektrikumsschicht 146; und so weiter. Die ähnlichen Beschreibungen werden hier nicht wiederholt. Insbesondere sind der Vorgang 212 zum Ausbilden der Kontaktlöcher und der Vorgang 214 zum Ausbilden der Dielektrikumsschicht 146 im Detail unter Bezugnahme auf die 10A und 10B beschrieben.
  • In der vorliegenden Ausführungsform werden das erste Kontaktelement 136 und das zweite Kontaktloch 902 der Halbleiterstruktur 900 in separaten Verfahren ausgebildet. Zur Unterstützung der Ausführungsform wird das zweite Kontaktelement 902 in demselben Verfahren wie das zum Ausbilden des Gatekontaktelements 148 ausgebildet.
  • Bezugnehmend auf 10A und 13 umfasst das Verfahren 212 einen Vorgang 1002, um ein erstes Kontaktloch 150 durch ein ähnliches Verfahren auszubilden wie das zum Ausbilden des Kontaktlochs 150 von 5. Zum Beispiel umfasst der Vorgang 1002 das Ausbilden einer strukturierten Maske und das Ätzen mit der strukturierten Maske als Ätzmaske. Insbesondere wird das Ätzverfahren so gesteuert, dass es durch die erste ILD-Schicht 130 so ätzt, dass der Drain 126 in dem ersten Kontaktlochs 150 freiliegt.
  • Das Verfahren 212 umfasst auch einen Vorgang 1004, um ein zweites Kontaktloch 1302 durch ein weiteres Verfahren auszubilden, das auch das Kontaktloch 148 des Gatestapels 114ausbildet. Das Gate-Kontaktelement 148 und das Kontaktelement 902 werden gemeinsam durch einen gleichen Vorgang 1004 ausgebildet, während das Kontaktelement 136 durch einen weiteren Vorgang 1002 ausgebildet wird.
  • Der Vorgang 1004 umfasst auch das Ausbilden einer strukturierten Maske mit Öffnungen, die Bereiche für die Kontaktlöcher definieren; und das Durchführen eines Ätzverfahrens an den ILD-Schichten, um die entsprechenden Kontaktlöcher auszubilden, die an der Source 128 und dem Gatestapel 114 ausgerichtet sind. Das Ätzverfahren wird so gesteuert, dass durch die zweite ILD-Schicht 134 und die Deckschicht 132 hindurch geätzt wird, so dass der Gatestapel 114 in dem zugehörigen Kontaktloch (hier nicht gezeigt) freigelegt ist. Ferner wird das Ätzverfahren so gesteuert, dass nicht durch die erste ILD-Schicht 130 geätzt wird, so dass ein Teil der ILD-Schicht 130 in dem zweiten Kontaktloch 1302 mit einer gewünschten Dicke verbleibt. In einigen Ausführungsformen umfasst das Ätzverfahren mehrere Ätzschritte mit jeweiligen Ätzmitteln. Zum Beispiel wird ein erster Ätzschritt so angewendet, dass er die zweite ILD-Schicht 134 ätzt und auf der Deckschicht 132 anhält; ein zweiter Ätzschritt wird so angewendet, dass er die Deckschicht 132 ätzt und auf dem Gatestapel 114 anhält; und ein dritter Ätzschritt wird so angewendet, dass er die erste ILD-Schicht 130 selektiv ätzt. In den fortgeschrittenen Technologieknoten werden die Gatekontakte aufgrund der Höhendifferenz zwischen dem Gatestapel und den S/D-Elementen getrennt von dem Ausbilden der S/D-Elemente ausgebildet. In dem Verfahren 212 wird das zweite Kontaktelement 902 zu der Source 128 mit den Gatekontakten gruppiert, ohne zusätzliche Photomasken und Lithographieverfahren zu verwenden, was zu verringerten Herstellungskosten führt.
  • Bezugnehmend auf die 10B und 13 wird der Vorgang 214 des Verfahrens 200 zum Ausbilden der Dielektrikumsschicht 146 nur auf das erste Kontaktloch 150 in dem Verfahren angewendet, um das erste Kontaktelement 136 auszubilden, das an dem Drain 126 ausgerichtet ist. Wie oben erwähnt, wird das erste Kontaktloch 150 durch den Vorgang 1002 ausgebildet, der ferner das Ausbilden einer strukturierten Maske und Ätzen umfasst. Nach dem Vorgang 1002 fährt der Vorgang 214 fort, die gleiche strukturierte Maske zu verwenden, um die Dielektrikumsschicht 146 in dem ersten Kontaktloch 150 auszubilden. Insbesondere umfasst der Vorgang 214 einen Teilvorgang 1006 zum Abscheiden der Dielektrikumsschicht 146 in dem ersten Kontaktloch 150; und einen Teilvorgang 1008 zum Durchführen eines anisotropen Ätzverfahrens, um die Dielektrikumsschicht 146 von der Bodenfläche des ersten Kontaktlochs 150 zu entfernen, so dass der Drain 126 in dem Kontaktlochs 150 freigelegt ist, wie in 13 gezeigt. Danach werden die Kontaktelemente 136, 902 und 148 durch den Vorgang 216 ausgebildet, wie in 14 gezeigt.
  • Die 15A-15C stellen eine Halbleiterstruktur 1500 bereit, die durch das Verfahren 200 gemäß einigen weiteren Ausführungsformen ausgebildet wird. 15A ist eine Draufsicht einer Halbleiterstruktur 1500, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist. 15B ist eine Querschnittsansicht der Halbleiterstruktur 1500 entlang der gestrichelten Linien AA' gemäß einigen Ausführungsformen. 15C ist eine Querschnittsansicht der Halbleiterstruktur 1500 entlang der gestrichelten Linien BB' gemäß einigen Ausführungsformen. Die Halbleiterstruktur 1500 ähnelt der Halbleiterstruktur 100. Die Beschreibungen der ähnlichen Elemente werden nicht wiederholt. Zusätzlich ist das zweite Kontaktelement 1502 in der Halbleiterstruktur 1500 an der Source 128 ausgerichtet und landet auf einem Widerstandselement (oder einem dielektrischen Element) 1504. Die Source 128 ist durch das Widerstandselement 1504 von dem Kontaktelement 1502 getrennt und isoliert. Der FET und das Widerstandselement 1504 bilden eine Speichervorrichtung, beispielsweise einen eOPT (oder alternativ einen RRAM). In einigen Ausführungsformen unterscheidet sich das Widerstandselement 1504 von der Dielektrikumsschicht 146 in der Zusammensetzung. Verschiedene Elemente werden durch das Verfahren 200 ausgebildet, wie in den 17 bis 21 gezeigt. Zum Beispiel umfasst das Verfahren 200 einen Vorgang 202 zum Ausbilden des Isolationselements 104; einen Vorgang 206 zum Ausbilden von Source und Drain; einen Vorgang 210 zum Ausbilden eines Metall-Gatestapels 114; einen Vorgang 212 zum Ausbilden der Kontaktlöcher; einen Vorgang 214 zum Ausbilden der Dielektrikumsschicht 146; und so weiter. Die ähnlichen Beschreibungen werden hier nicht wiederholt. Insbesondere umfasst der Vorgang (oder das Verfahren) 214 zum Ausbilden der Dielektrikumsschicht 146 das Ausbilden des Widerstandselements 1504 und wird im Detail unter Bezugnahme auf 16A beschrieben.
  • Bezugnehmend auf einen Block 1602 von 16A und 20 umfasst das Verfahren 214 einen Vorgang zum Abscheiden der Dielektrikumsschicht 146 in dem ersten Kontaktloch 150 und dem zweiten Kontaktloch 152.
  • Bezugnehmend auf einen Block 1604 von 16A und 20 umfasst das Verfahren 214 einen Vorgang zum Durchführen eines anisotropen Ätzverfahrens, um die Bodenabschnitte der Dielektrikumsschicht 146 in den Kontaktlöchern zu entfernen.
  • Bezugnehmend auf einen Block 1606 von 16A und 20 umfasst das Verfahren 214 einen Vorgang zum Ausbilden einer strukturierten Maske, um das zweite Kontaktloch 152 freizulegen und das erste Kontaktloch 150 abzudecken.
  • Bezugnehmend auf einen Block 1608 von 16A und 20 umfasst das Verfahren 214 einen Vorgang zum Abscheiden einer zweiten Dielektrikumsschicht (oder einer Widerstandsmaterialschicht) 1504 in dem zweiten Kontaktloch 152. Die zweite Dielektrikumsschicht 1504 umfasst ein beliebiges Dielektrikum, das sich von denen der ersten Dielektrikumsschicht 146 unterscheidet, und kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein High-k-Dielektrikum (wie etwa Metalloxid, Metallnitrid oder Metalloxynitrid) oder eine Kombination davon umfassen. Das Abscheidungsverfahren kann CVD, ALD oder eine andere geeignete Abscheidungstechnik umfassen. Das Abscheidungsverfahren wird so gesteuert, dass die zweite Dielektrikumsschicht 1504 mit einer gewünschten Dicke abgeschieden wird.
  • Bezugnehmend auf einen Block 1610 von 16A und 20 umfasst das Verfahren 214 einen Vorgang zum Durchführen eines anisotropen Ätzverfahrens zum Entfernen der zweiten Dielektrikumsschicht 1504 von den Seitenwänden des zweiten Kontaktlochs 152, was zu einem dielektrischen Element (immer noch mit 1504 bezeichnet) in dem zweiten Kontaktloch 152 führt. Danach werden die Kontaktelemente, beispielsweise 136, 1502 und 148 durch den Vorgang 216 in den jeweiligen Kontaktlöchern ausgebildet.
  • In einer alternativen Ausführungsform ist das Verfahren 214 zum Ausbilden derselben Struktur in 16B angegeben und wird im Detail beschrieben.
  • Bezugnehmend auf 16B und 20 umfasst das Verfahren 214 einen Vorgang 1602 zum Abscheiden der zweiten Dielektrikumsschicht 146 in dem ersten Kontaktloch 150 und dem zweiten Kontaktloch 152; einen Vorgang 1604 zum Durchführen eines anisotropen Ätzverfahrens, um die Bodenabschnitte der Dielektrikumsschicht 146 in den Kontaktlöchern zu entfernen; und einen Vorgang 1606 zum Ausbilden einer strukturierten Maske, um das zweite Kontaktloch 152 freizulegen und das erste Kontaktloch 150 zu bedecken, ähnlich den entsprechenden Vorgängen in 16A.
  • Bezugnehmend auf einen Block 1612 von 16B und 20 umfasst das Verfahren 214 einen Vorgang zum Abscheiden einer zweiten Dielektrikumsschicht 1504, um das zweite Kontaktloch 152 zu füllen. Die zweite Dielektrikumsschicht 1504 umfasst ein beliebiges Dielektrikum, das sich von denen der ersten Dielektrikumsschicht 146 unterscheidet, und kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein High-k-Dielektrikum (wie etwa Metalloxid, Metallnitrid oder Metalloxynitrid) oder eine Kombination davon umfassen. Das Abscheidungsverfahren kann CVD, ALD, Rotationsbeschichtung oder eine andere geeignete Abscheidungstechnik umfassen. Das Abscheidungsverfahren füllt das zweite Kontaktloch 152.
  • Bezugnehmend auf einen Block 1614 von 16B und 20 umfasst das Verfahren 214 einen Vorgang zum Durchführen eines CMP-Verfahrens zum Entfernen der zweiten Dielektrikumsschicht 1504 von der ILD-Schicht 134 und zum Planarisieren der oberen Fläche.
  • Bezugnehmend auf einen Block 1616 von 16B und 20 umfasst das Verfahren 214 einen Vorgang zum Durchführen eines Ätzverfahrens zum Vertiefen der zweiten Dielektrikumsschicht 1504 in dem zweiten Kontaktloch 152 auf eine gewünschte Dicke, was zu dem dielektrischen Element 1504 in dem zweiten Kontaktloch 152 führt.
  • In einer weiteren alternativen Ausführungsform ist das Verfahren 214 zum Ausbilden der gleichen Struktur in 16C angegeben und wird nachstehend im Detail beschrieben.
  • Bezugnehmend auf 16C und 20 umfasst das Verfahren 214 einen Vorgang 1602 zum Abscheiden der Dielektrikumsschicht 146 in dem ersten Kontaktloch 150 und dem zweiten Kontaktloch 152; einen Vorgang 1604 zum Durchführen eines anisotropen Ätzverfahrens, um die Bodenabschnitte der Dielektrikumsschicht 146 in den Kontaktlöchern zu entfernen; und einen Vorgang 1606 zum Ausbilden einer strukturierten Maske, um das zweite Kontaktloch 152 freizulegen und das erste Kontaktloch 150 zu bedecken, ähnlich den entsprechenden Vorgängen in 16A.
  • Bezugnehmend auf einen Block 1622 von 16C und 20 umfasst das Verfahren 214 einen Vorgang zum Durchführen eines Bottom-Up-Abscheidungsverfahrens, das eine zweite Dielektrikumsschicht 1504 auf der Bodenfläche des zweiten Kontaktlochs 152 abscheidet, was zu einem Widerstand 1504 in dem zweiten Kontaktloch 152 führt. Ein Bottom-Up-Metallabscheidungsverfahren füllt eine Öffnung von unten nach oben und führt zu keinen Problemen mit der Stufenabdeckung. Eine Bottom-Up-Abscheidung kann Glascluster-Ionenstrahle (GCIBs), initiierte CVD (iCVD), zyklisches Abscheidungsätzen (CDE) oder andere geeignete Abscheidungstechniken umfassen. In einigen Beispielen ist das Bottom-Up-Abscheidungsverfahren ein zyklisches Abscheidungs-Ätz-Verfahren, bei dem die Abscheidung und das Ätzen gleichzeitig durchgeführt werden, so dass das zweite Dielektrikum nur auf der unteren Fläche abgeschieden wird, da das auf den Seitenwänden des zweiten Kontaktlochs 152 abgeschiedene Material durch Ätzen entfernt wird.
  • Die 22A-22C geben eine Halbleiterstruktur 2200 an, die durch das Verfahren 200 gemäß einigen weiteren Ausführungsformen ausgebildet wird. 22A ist eine Draufsicht einer Halbleiterstruktur 2200, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist. 22B ist eine Querschnittsansicht der Halbleiterstruktur 2200 entlang der gestrichelten Linien AA' gemäß einigen Ausführungsformen. 22C ist eine Querschnittsansicht der Halbleiterstruktur 2200 entlang der gestrichelten Linien BB' gemäß einigen Ausführungsformen. Die Halbleiterstruktur 2200 ähnelt der Halbleiterstruktur 100. Die Beschreibungen der ähnlichen Elemente werden nicht wiederholt. Außerdem ist das zweite Kontaktelement 2202 in der Halbleiterstruktur 2200 an der Source 128 ausgerichtet und landet direkt auf der Source 128. Das zweite Kontaktelement 2202 ähnelt im Wesentlichen dem ersten Kontaktelement 136 im Hinblick auf Ausbildung und Struktur. Verschiedene Elemente werden durch das Verfahren 200 ausgebildet, wie in den 24 bis 29 gezeigt. Zum Beispiel umfasst das Verfahren 200 einen Vorgang 202 zum Ausbilden des Isolationselements 104; einen Vorgang 206 zum Ausbilden von Source und Drain; einen Vorgang 210 zum Ausbilden eines Metall-Gatestapels 114; einen Vorgang 212 zum Ausbilden der Kontaktlöcher; einen Vorgang 214 zum Ausbilden der Dielektrikumsschicht 146; und so weiter. Die ähnlichen Beschreibungen werden hier nicht wiederholt. Insbesondere wird der Vorgang (oder das Verfahren) 214 zum Ausbilden der Dielektrikumsschicht 146 im Detail unter Bezugnahme auf 23 beschrieben.
  • Bezugnehmend auf einen Block 218 von 23 und 27 umfasst das Verfahren 214 einen Vorgang zum Abscheiden der Dielektrikumsschicht 146 in dem ersten Kontaktloch 150 und dem zweiten Kontaktloch 152.
  • Bezugnehmend auf einen Block 2302 von 23 und 28 umfasst das Verfahren 214 einen Vorgang zum Durchführen eines anisotropen Ätzverfahrens, um die Bodenabschnitte der Dielektrikumsschicht 146 sowohl von dem ersten als auch dem zweiten Kontaktloch zu entfernen. Das anisotrope Ätzverfahren entfernt auch die Dielektrikumsschicht 146 auf der ILD-Schicht 134.
  • Die 30A-30C geben eine Halbleiterstruktur 3000 an, die durch das Verfahren 200 gemäß einigen weiteren Ausführungsformen ausgebildet wird. 30A ist eine Draufsicht einer Halbleiterstruktur 3000, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einer Ausführungsform aufgebaut ist. 30B ist eine Querschnittsansicht der Halbleiterstruktur 3000 entlang der gestrichelten Linien AA' gemäß einigen Ausführungsformen. 30C ist eine Querschnittsansicht der Halbleiterstruktur 3000 entlang der gestrichelten Linien BB' gemäß einigen Ausführungsformen. Die Halbleiterstruktur 3000 ähnelt der Halbleiterstruktur 2200. Die Beschreibungen der ähnlichen Elemente werden nicht wiederholt. Die Halbleiterstruktur 3000 umfasst jedoch ein Silizidelement 3002, das an dem Gatestapel 114 selbstausgerichtet ist. Das Silizidelement 3002 schützt den Gatestapel 114 davor, während nachfolgender Verfahren oxidiert oder ätzgeschädigt zu werden, und verringert auch den Kontaktwiderstand, da die Gateelektrode 120 einige leitfähige Materialien mit hohem Widerstand umfasst (wie in 1D gezeigt). Verschiedene Elemente werden durch das Verfahren 200 ausgebildet, wie in den 32 bis 38 gezeigt. Zum Beispiel umfasst das Verfahren 200 einen Vorgang 202 zum Ausbilden des Isolationselements 104; einen Vorgang 206 zum Ausbilden von Source und Drain; einen Vorgang 210 zum Ausbilden eines Metall-Gatestapels 114; einen Vorgang 212 zum Ausbilden der Kontaktlöcher; einen Vorgang 214 zum Ausbilden der Dielektrikumsschicht 146; und einen Vorgang 216 zum Ausbilden der Kontaktelemente. Die ähnlichen Beschreibungen werden hier nicht wiederholt. Insbesondere wird der Vorgang (oder das Verfahren) 210 zum Ausbilden des Gatestapels 114 im Detail unter Bezugnahme auf 31 beschrieben.
  • Bezugnehmend auf einen Block 3102 von 31 und 32 umfasst das Verfahren 210 einen Vorgang zum Entfernen des Dummy-Gatestapels durch ein Ätzverfahren, was zu einem Gategraben führt.
  • Bezugnehmend auf einen Block 3104 von 31 und 32 umfasst das Verfahren 210 einen Vorgang zum Ausbilden des Metall-Gatestapels 114 durch ein Verfahren, das ferner das Abscheiden verschiedener Gatematerialien (wie eines High-k-Dielektrikums, eines Austrittsarbeitsmetalls und eines Füllmetalls) in dem Gategraben umfasst, wie in 1D beschrieben.
  • Bezugnehmend auf einen Block 3106 von 31 und 32 umfasst das Verfahren 210 einen Vorgang zum Abscheiden einer Siliziumschicht auf dem Metall-Gatestapel durch ein geeignetes Verfahren, wie zum Beispiel CVD.
  • Bezugnehmend auf einen Block 3108 von 31 und 32 umfasst das Verfahren 210 einen Vorgang zum Durchführen eines thermischen Temperverfahrens mit einer geeigneten Temperatur, um die Siliziumschicht und die Metallelektrode 120 zur Ausbildung eines Silizidelements 3002 direkt auf der Gateelektrode 120 umzusetzen. In einigen Ausführungsformen kann das Silizidelement 3002 verschiedene Abschnitte mit unterschiedlicher Zusammensetzung umfassen, da die Gateelektrode 120 mehrere Metalle oder eine Metalllegierung umfassen kann.
  • Bezugnehmend auf einen Block 3110 von 31 und 32 kann das Verfahren 210 einen Vorgang zum Durchführen eines Ätzverfahrens zum selektiven Entfernen des nicht umgesetzten Siliziums von dem Gatestapel 114 und der ILD-Schicht 134 umfassen. Das Ätzverfahren kann ein Nassätzen, ein Trockenätzen oder eine Kombination davon umfassen. In einigen Beispielen kann das Ätzverfahren eine Ätzlösung mit einer Mischung aus HNO3, H2O und HF verwenden, um selektiv Silizium zu entfernen.
  • Das Verfahren 200 und die Halbleiterstruktur, die durch das Verfahren 200 hergestellt wird, sind in verschiedenen Ausführungsformen vorgesehen. Das Verfahren 200 kann zusätzlich weitere Vorgänge vor, während oder nach den oben beschriebenen Vorgängen umfassen. Zum Beispiel kann das Verfahren 200 ferner einen Vorgang zum Ausbilden einer Zwischenverbindungsstruktur zum elektrischen Verbinden verschiedener Elemente wie Source, Drain, Gatestapel, Kondensatoren, Widerstände oder eine Kombination davon umfassen, um eine integrierte Schaltung auszubilden. In einigen Beispielen umfasst die integrierte Schaltung eine Speichervorrichtung, wie zum Beispiel einen eOTP, einen RRAM, einen DRAM oder eine Kombination davon. In den obigen Beschreibungen zu einigen Ausführungsformen sind die Source 128 und der Drain 126 speziell und unterscheidbar zum besseren Verständnis der Struktur des FET beschrieben oder eine Speichervorrichtung mit einem der S/D-Elemente ist mit dem ausgerichteten Kontaktelement verbunden und ein anderes der S/D-Elemente ist von dem ausgerichteten Kontaktelement getrennt. Jedoch können die Source und der Drain gemäß weiteren Ausführungsformen ausgetauscht werden. In weiteren Ausführungsformen kann das Silizidelement 3002, das an dem Metall-Gatestapel 114 in der Halbleiterstruktur 300 selbstjustiert ist, auch in der Halbleiterstruktur 100, der Halbleiterstruktur 900, der Halbleiterstruktur 1500 und der Halbleiterstruktur 2200 ausgebildet sein.
  • Die vorliegende Offenbarung sieht eine Halbleiterstruktur und ihr Herstellungsverfahren in verschiedenen Ausführungsformen vor. Die Halbleiterstruktur umfasst einen FET mit einem Dielektrikum, das in dem Kontaktloch abgeschieden wird, bevor das Kontaktelement darin ausgebildet wird. In einigen Ausführungsformen erstreckt sich die Dielektrikumsschicht zwischen dem Kontaktelement und der darunter liegenden Source (oder alternativ dem Drain) und fungiert als ein Kondensator (oder Widerstand). In einigen Ausführungsformen bilden der FET und der Kondensator eine Speichervorrichtung, wie beispielsweise einen RRAM, einen DRAM oder einen eOTP. Darüber hinaus stellt die Dielektrikumsschicht in dem Kontaktloch auch eine Isolation zwischen dem Gate und den Source/Drain-Elementen mit verringerter Leckage. In einigen Ausführungsformen umfasst die Halbleiterstruktur ein Verfahren zum Ausbilden eines Silizidelements auf dem Metall-Gatestapel, das selbstjustiert mit der Gateelektrode ist. Durch Implementieren des offenbarten Verfahrens in verschiedenen Ausführungsformen können einige der unten beschriebenen Vorteile vorhanden sein. Es versteht sich jedoch, dass verschiedene hierin offenbarte Ausführungsformen unterschiedliche Vorteile bieten und dass ein bestimmter Vorteil nicht notwendigerweise in allen Ausführungsformen erforderlich ist. Als ein Beispiel wird die Dielektrikumsschicht 146 in dem Kontaktloch durch Abscheidung ausgebildet und die Dicke der Dielektrikumsschicht 146 wird durch das Abscheidungsverfahren gesteuert. Daher kann der elektrische Parameter der Dielektrikumsschicht (wie z. B. die Kapazität oder der Widerstandswert) genauer gesteuert werden, da die Dicke durch Abscheidung genauer gesteuert werden kann als durch Ätzen. In einem weiteren Beispiel ist die Dielektrikumsschicht 146 an den Seitenwänden des einen oder der mehreren Kontaktlöcher angeordnet und stellt eine Isolation zwischen dem einen oder den mehreren Source/Drain-Elementen und dem Gatestapel bereit, um Leckage zu verhindern. Darüber hinaus ist das Verfahren einfach zu implementieren und ist mit fortgeschrittenen Technologieknoten, wie z. B. 7-nm-Technologieknoten, kompatibler.
  • Somit sieht die vorliegende Offenbarung ein Verfahren zum Herstellen einer integrierten Schaltung gemäß einigen Ausführungsformen vor. Das Verfahren umfasst das Ausbilden einer Source und eines Drain auf einem aktiven Finnenbereich eines Halbleitersubstrats; das Abscheiden einer Zwischenschicht-Dielektrikums- (ILD) -Schicht auf der Source und dem Drain; das Strukturieren der ILD-Schicht, um ein erstes Kontaktloch und ein zweites Kontaktloch auszubilden, die an der Source bzw. dem Drain ausgerichtet sind; das Ausbilden einer Dielektrikumsschicht in dem ersten Kontaktloch; und das Ausbilden eines ersten leitfähigen Elements und eines zweiten leitfähigen Elements in dem ersten bzw. dem zweiten Kontaktloch.
  • Die vorliegende Offenbarung sieht ein Verfahren zum Herstellen einer integrierten Schaltung gemäß weiteren Ausführungsformen vor. Das Verfahren umfasst das Ausbilden eines Metall-Gatestapels auf einem aktiven Finnenbereich eines Halbleitersubstrats; das Ausbilden einer Source und eines Drain auf dem aktiven Finnenbereich; das Ausbilden einer Silizidschicht, die auf dem Metall-Gatestapel selbstausgerichtet ist; das Ausbilden einer Zwischenschicht-Dielektrikums- (ILD) -Schicht auf der Source und dem Drain; das Strukturieren der ILD-Schicht, um ein erstes Kontaktloch und ein zweites Kontaktloch auszubilden, die an der Source bzw. dem Drain ausgerichtet sind; das Ausbilden einer Dielektrikumsschicht in dem ersten Kontaktloch; und das Ausbilden eines ersten leitfähigen Elements und eines zweiten leitfähigen Elements in dem ersten bzw. dem zweiten Kontaktloch.
  • Die vorliegende Offenbarung sieht eine integrierte Schaltung gemäß einigen Ausführungsformen vor. Die IC-Struktur umfasst einen aktiven Finnenbereich auf einem Substrat; einen Metall-Gatestapel auf dem aktiven Finnenbereich; eine Source und einen Drain auf dem aktiven Finnenbereich, wobei der Metall-Gatestapel zwischen der Source und dem Drain angeordnet ist; eine Zwischenschicht-Dielektrikums- (ILD) -Schicht, die auf der Source und dem Drain angeordnet ist; ein erstes leitfähiges Element und ein zweites leitfähiges Element, die in der ILD-Schicht ausgebildet sind und an der Source bzw. dem Drain ausgerichtet sind; und eine Dielektrikumsschicht, die das erste und das zweite leitfähige Element umgibt. Die Dielektrikumsschicht erstreckt sich durchgängig zu einer unteren Fläche des ersten leitfähigen Elements und umfasst einen Abschnitt, der zwischen dem ersten leitfähigen Element und der Source angeordnet ist. Das zweite leitfähige Element berührt direkt den Drain.

Claims (19)

  1. Verfahren zur Herstellung einer integrierten Schaltung, umfassend: Ausbilden einer Source (128) und eines Drain (126) auf einem aktiven Finnenbereich (106) eines Halbleitersubstrats (102); Abscheiden einer Zwischenschicht-Dielektrikums-, im Folgenden ILD genannt, -Schicht (130) auf der Source und dem Drain; Strukturieren der ILD-Schicht, um ein erstes Kontaktloch (152) und ein zweites Kontaktloch (150) auszubilden, die an der Source bzw. dem Drain ausgerichtet sind; Ausbilden einer Dielektrikumsschicht (146) auf Seitenwänden und einer Bodenfläche in dem ersten Kontaktloch; danach Ausbilden eines ersten leitfähigen Elements (138, 902, 1502, 2202) und eines zweiten leitfähigen Elements (136) in dem ersten bzw. dem zweiten Kontaktloch; wobei das erste leitfähige Element von der Source durch die Dielektrikumsschicht (146) getrennt ist und die Source (128), das erste leitfähige Element (138) und der dazwischenliegende Abschnitt der Dielektrikumsschicht (146) als ein Kondensator fungieren.
  2. Verfahren nach Anspruch 1, wobei der aktive Finnenbereich (106) Teil eines FET ist und der FET und der Kondensator eine Speichervorrichtung bilden.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden der Dielektrikumsschicht (146) das Abscheiden der Dielektrikumsschicht direkt auf der Source (128) in dem ersten Kontaktloch (152) umfasst; und das Ausbilden des ersten und des zweiten leitfähigen Elements (138, 136) das Ausbilden des ersten leitfähigen Elements direkt auf der Dielektrikumsschicht (146) in dem ersten Kontaktloch (152) umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des ersten und des zweiten leitfähigen Elements (136, 138) umfasst: Abscheiden einer Klebstoffschicht (140) in dem ersten und dem zweiten Kontaktloch; Füllen eines leitfähigen Materials auf die Klebstoffschicht (140) in dem ersten und dem zweiten Kontaktloch (152, 150); und Durchführen eines chemisch-mechanischen Polierens, um überschüssiges leitfähiges Material auf der ILD-Schicht (130) zu entfernen.
  5. Verfahren nach Anspruch 4, wobei die Klebstoffschicht (140) einen Titanfilm und einen Titannitridfilm umfasst; und das leitfähige Material eines von Wolfram, Kupfer, Aluminium und einer Kombination davon umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Ausbilden eines Gatestapels (114) auf dem aktiven Finnenbereich (106) und zwischen der Source (128) und dem Drain (126) angeordnet umfasst, wobei der Gatestapel, die Source und der Drain zu einem Feldeffekttransistor konfiguriert sind.
  7. Verfahren nach Anspruch 6, das ferner das Ausbilden einer dielektrischen Deckschicht (132) auf dem Gatestapel (114) und der ILD-Schicht (130) umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Dielektrikumsschicht (146) eines von Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid aufweist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Dielektrikumsschicht (146) in dem ersten Kontaktloch (152) umfasst: Abscheiden der Dielektrikumsschicht in dem ersten Kontaktloch; und Durchführen eines anisotropen Ätzverfahrens, um einen Bodenabschnitt der Dielektrikumsschicht in dem ersten Kontaktloch zu entfernen, so dass die Source freigelegt wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Ausbilden eines dielektrischen Elements in dem ersten Kontaktloch (152) umfasst, wobei das dielektrische Element eine untere Fläche, die die Source (128) direkt berührt, und Seitenwände aufweist, die die erste Dielektrikumsschicht (146) direkt berühren.
  11. Verfahren nach Anspruch 10, wobei das Ausbilden des dielektrischen Elements in dem ersten Kontaktloch (152) das Durchführen einer Bottom-Up-Abscheidung umfasst, wobei das dielektrische Element ein Dielektrikum umfasst, das sich von dem der Dielektrikumsschicht (146) unterscheidet.
  12. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden eines Gatestapels (114) auf dem aktiven Finnenbereich (106), wobei der Gatestapel eine Metallelektrode (120) umfasst; Abscheiden einer Siliziumschicht auf der Metallelektrode; Tempern, um die Siliziumschicht und ein Metall der Metallelektrode umzusetzen, wodurch eine Silizidschicht auf der Metallelektrode ausgebildet wird; und Ätzen, um nicht umgesetztes Silizium zu entfernen.
  13. Verfahren, umfassend: Ausbilden eines Metall-Gatestapels (114) auf einem aktiven Finnenbereich (106) eines Halbleitersubstrats (102); Ausbilden einer Source (128) und eines Drain (126) auf dem aktiven Finnenbereich; Ausbilden einer Silizidschicht (3002), die auf dem Metall-Gatestapel (114) selbstausgerichtet ist; Ausbilden einer Zwischenschicht-Dielektrikums-, im Folgenden ILD genannt, -Schicht (130) auf der Source und dem Drain; Strukturieren der ILD-Schicht, um ein erstes Kontaktloch (152) und ein zweites Kontaktloch (150) auszubilden, die an der Source bzw. dem Drain ausgerichtet sind; Ausbilden einer Dielektrikumsschicht (146) auf Seitenwänden und einer Bodenfläche in dem ersten Kontaktloch; und danach Ausbilden eines ersten leitfähigen Elements (138, 902, 1502, 2202) und eines zweiten leitfähigen Elements (136) in dem ersten bzw. dem zweiten Kontaktloch, wobei das Ausbilden der Dielektrikumsschicht (146) in dem ersten Kontaktloch (152) das Abscheiden der Dielektrikumsschicht direkt auf der Source (128) in dem ersten Kontaktloch umfasst; und das erste leitfähige Element von der Source durch die Dielektrikumsschicht (146) getrennt ist und das zweite leitfähige Element den Drain direkt kontaktiert.
  14. Verfahren nach Anspruch 13, wobei das Ausbilden des ersten und des zweiten leitfähigen Elements (138, 136) das Ausbilden des ersten leitfähigen Elements auf der Dielektrikumsschicht (146) in dem ersten Kontaktloch umfasst.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Ausbilden der Dielektrikumsschicht (146) in dem ersten Kontaktloch (152) umfasst: Abscheiden der Dielektrikumsschicht in dem ersten und dem zweiten Kontaktloch; und Entfernen von Teilen der Dielektrikumsschichten von Bodenflächen des ersten und des zweiten Kontaktlochs.
  16. Verfahren nach einem der Ansprüche 13 bis 15, das ferner das Ausbilden einer Widerstandsmaterialschicht (1504) in dem ersten Kontaktloch (152) umfasst, wobei die Widerstandsmaterialschicht von der Dielektrikumsschicht (146) umgeben ist und direkt auf der Source landet; und das erste leitfähige Element (1502) direkt auf der Widerstandsmaterialschicht landet.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner umfassend: Ausbilden einer strukturierten Maskenschicht auf der Dielektrikumsschicht (146), um das erste Kontaktloch (152) abzudecken; und Durchführen eines Ätzverfahrens, um einen Bodenabschnitt der Dielektrikumsschicht in dem zweiten Kontaktloch zu entfernen.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei das Ausbilden des ersten und des zweiten leitfähigen Elements umfasst: Abscheiden einer Klebstoffschicht (140) in dem ersten und dem zweiten Kontaktloch (152, 150); Füllen eines leitfähigen Materials auf die Klebstoffschicht in dem ersten und dem zweiten Kontaktloch; und Durchführen eines chemisch-mechanischen Polierens, um überschüssige Teile des leitfähigen Materials auf der ILD-Schicht (130) zu entfernen.
  19. Verfahren nach einem der Ansprüche 13 bis 18, wobei das selbstjustierte Ausbilden der Silizidschicht (3002) auf dem Metall-Gatestapel (114) umfasst: Abscheiden einer Siliziumschicht auf dem Metall-Gatestapel; Tempern, um die Siliziumschicht und den Metall-Gatestapel umzusetzen, wodurch eine Silizidschicht auf dem Metall-Gatestapel ausgebildet wird; und Ätzen, um nicht umgesetztes Silizium zu entfernen.
DE102018103163.7A 2017-11-30 2018-02-13 Verfahren zur Herstellung einer integrierten Schaltung Active DE102018103163B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762592810P 2017-11-30 2017-11-30
US62/592,810 2017-11-30
US15/884,711 2018-01-31
US15/884,711 US10366982B2 (en) 2017-11-30 2018-01-31 Structure with embedded memory device and contact isolation scheme

Publications (2)

Publication Number Publication Date
DE102018103163A1 DE102018103163A1 (de) 2019-06-06
DE102018103163B4 true DE102018103163B4 (de) 2023-11-02

Family

ID=66633537

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018103163.7A Active DE102018103163B4 (de) 2017-11-30 2018-02-13 Verfahren zur Herstellung einer integrierten Schaltung

Country Status (5)

Country Link
US (2) US10366982B2 (de)
KR (1) KR102096458B1 (de)
CN (1) CN110034070B (de)
DE (1) DE102018103163B4 (de)
TW (1) TWI691072B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
KR20210024384A (ko) * 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN113140565A (zh) * 2020-04-28 2021-07-20 台湾积体电路制造股份有限公司 半导体器件和制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060084211A1 (en) 2004-10-19 2006-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a body contact in a finfet structure and a device including the same
US20080150078A1 (en) 2002-06-26 2008-06-26 Texas Instruments Incorporated Integrated dram process/structure using contact pillars
EP2202816A1 (de) 2008-12-24 2010-06-30 Imec Verfahren zur Herstellung einer resistiv schaltenden Speichervorrichtung und daraus erhaltene Vorrichtungen
US20130161707A1 (en) 2011-12-22 2013-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive Memory and Methods for Forming the Same
US20130181350A1 (en) 2012-01-13 2013-07-18 Perry H. Pelley Semiconductor devices with nonconductive vias
US20140065782A1 (en) 2012-08-30 2014-03-06 Chih Wei Lu Method of making a finfet device

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980033877A (ko) * 1996-11-02 1998-08-05 김영환 실리사이드 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US6133139A (en) 1997-10-08 2000-10-17 International Business Machines Corporation Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof
US6764894B2 (en) 2001-08-31 2004-07-20 Ovonyx, Inc. Elevated pore phase-change memory
JP4340040B2 (ja) 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7049702B2 (en) * 2003-08-14 2006-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene structure at semiconductor substrate level
US6937507B2 (en) 2003-12-05 2005-08-30 Silicon Storage Technology, Inc. Memory device and method of operating same
US20070111429A1 (en) 2005-11-14 2007-05-17 Macronix International Co., Ltd. Method of manufacturing a pipe shaped phase change memory
US7916465B2 (en) * 2006-07-07 2011-03-29 Lian Li Industrial Co., Ltd. Hard disk fixing rack
CN101622728B (zh) 2006-08-31 2011-08-03 校际微电子中心 用于在电阻转换器件中受控地形成电阻转换材料的方法和由此获得的器件
KR100809330B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법
US7973409B2 (en) 2007-01-22 2011-07-05 International Business Machines Corporation Hybrid interconnect structure for performance improvement and reliability enhancement
JP5086665B2 (ja) * 2007-03-02 2012-11-28 株式会社東芝 半導体装置およびその製造方法
US8110877B2 (en) * 2008-12-19 2012-02-07 Intel Corporation Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions
FR2970951B1 (fr) * 2011-01-31 2013-03-01 Mezrag Mohamed Seiffeddine Bou Recipient modulaire compose d'une pluralite de conteneurs emboitables axialement, et procede d'obtention de tels conteneurs par soufflage d'une preforme
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9159699B2 (en) 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
CN104051511B (zh) * 2013-03-14 2017-03-01 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US9508716B2 (en) * 2013-03-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor device
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
CN105336672A (zh) 2014-07-24 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10263108B2 (en) * 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
US10090360B2 (en) * 2015-02-13 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor structure including a plurality of trenches
KR102290538B1 (ko) * 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9842804B2 (en) * 2016-01-04 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for reducing dual damascene distortion
US9728485B1 (en) 2016-02-05 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnect structure having catalys layer
US9748389B1 (en) * 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080150078A1 (en) 2002-06-26 2008-06-26 Texas Instruments Incorporated Integrated dram process/structure using contact pillars
US20060084211A1 (en) 2004-10-19 2006-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a body contact in a finfet structure and a device including the same
EP2202816A1 (de) 2008-12-24 2010-06-30 Imec Verfahren zur Herstellung einer resistiv schaltenden Speichervorrichtung und daraus erhaltene Vorrichtungen
US20130161707A1 (en) 2011-12-22 2013-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive Memory and Methods for Forming the Same
US8659090B2 (en) 2011-12-22 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory and methods for forming the same
US20130181350A1 (en) 2012-01-13 2013-07-18 Perry H. Pelley Semiconductor devices with nonconductive vias
US20140065782A1 (en) 2012-08-30 2014-03-06 Chih Wei Lu Method of making a finfet device

Also Published As

Publication number Publication date
KR20190064378A (ko) 2019-06-10
TWI691072B (zh) 2020-04-11
KR102096458B1 (ko) 2020-04-03
DE102018103163A1 (de) 2019-06-06
US20190164957A1 (en) 2019-05-30
US20190355716A1 (en) 2019-11-21
TW201926683A (zh) 2019-07-01
CN110034070A (zh) 2019-07-19
US10366982B2 (en) 2019-07-30
CN110034070B (zh) 2022-10-11
US11152355B2 (en) 2021-10-19

Similar Documents

Publication Publication Date Title
DE102019106654B4 (de) Integrierte Schaltkreise mit vergrabenen Verbindungsleitern und Verfahren zu deren Herstellung
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102019116730B4 (de) Teilweise barrierefreie Durchkontaktierungen für kobaltbasierte Verbindungen und Verfahren zu deren Herstellung
DE102015113081B4 (de) Feldeffekttransistorstruktur mit mehreren Schwellenspannungen und Herstellungsverfahren dafür
DE102017118475B4 (de) Selbstjustierte abstandshalter und verfahren zu deren herstellung
DE102014109562B4 (de) Verfahren zum Ausbilden einer Halbleitervorrichtung und Verfahren zum Ausbilden einer Kontaktstruktur
DE102012025824B4 (de) FinFET-Vorrichtung und Verfahren zum Herstellen einer FinFET-Vorrichtung
DE102013103470B4 (de) Verfahren für einen Feldeffekttransistor
DE102017127095B4 (de) Gesteuerte luftspalte unter kontaktmerkmalen zwischen finnen von finfets
DE102012101875B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit hoher Gatedichte
DE102017117811B4 (de) Halbleiterstrukturen mit Metallleitungen unterschiedlicher Dicke, Rasterabstände und/oder Breite
DE102019116996A1 (de) Halbleiterstruktur mit luftspalt und verfahren zum abdichten des luftspalts
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102013108147B4 (de) Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen
DE102015107272A1 (de) Struktur und Verfahren für ein 3D-FinFET-Metallgate
DE102017117793B4 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102017120565A1 (de) Durchkontaktierungen für zwischenverbindungen auf cobaltbasis und verfahren zu deren herstellung
DE102017123948B4 (de) Umschlossene epitaxiale struktur und verfahren
DE102018103163B4 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE102019130454A1 (de) Gate-strukturen mit neutralen zonen zur minimierung von metallischen gate-grenzeffekten und verfahren zu deren herstellung
DE102014110450A1 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102016114724A1 (de) Verfahren zum Ausbilden von Gräben mit unterschiedlichen Tiefen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021824200

Ipc: H10B0012000000

R018 Grant decision by examination section/examining division
R020 Patent grant now final