CN105336672A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底具有相对的第一表面和第二表面；在衬底内形成第一插塞，第一插塞具有第一端和第二端，第一插塞的第一端与衬底的第一表面齐平，第一插塞的第二端位于衬底内，第一插塞的长度为第一尺寸；在形成第一插塞之后，对衬底的第二表面进行减薄，直至衬底的厚度为第二尺寸，第二尺寸大于第一尺寸；在对衬底的第二表面进行减薄之后，在衬底内形成第二插塞，第二插塞位于第一插塞的第二端表面，且第二插塞的顶部与衬底的第二表面齐平，第一插塞和第二插塞形成导电插塞，导电插塞贯穿衬底。所形成的半导体结构的可靠性和稳定性。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的不断发展，半导体器件的特征尺寸不断减小，而芯片的集成度越来越高。然而，目前的二维封装结构已难以满足日益增长的芯片集成度需求，因此三维封装技术成为跨越芯片集成瓶颈的关键技术。

基于硅通孔(ThroughSiliconVia，TSV)的三维堆叠技术是现有的三维封装技术中的一种，所述基于硅通孔的三维堆叠技术是提高芯片集成度的主要方法之一。

所述基于硅通孔的三维堆叠技术具有以下优点：高密度集成；大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片技术中的信号延迟等问题；利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。

图1至图3是现有技术形成硅通孔结构的过程的剖面结构示意图。

请参考图1，提供半导体衬底100，所述半导体衬底100具有相对的第一表面110和第二表面120，所述半导体衬底100的第一表面110具有器件层102；在所述器件层102和半导体衬底100内形成通孔103。

请参考图2，在所述通孔103(如图1所示)内形成导电插塞104。

请参考图3，对所述半导体衬底100的第二表面120进行减薄，直到暴露出导电插塞104为止。

经过平坦化后的导电插塞104贯穿所述半导体衬底100。之后，将形成有半导体器件的若干半导体衬底100堆叠设置，并通过所述导电插塞104使位于若干半导体衬底100表面的半导体器件电学连接，以实现芯片的三维集成。

然而，现有技术所形成的硅通孔可靠性较差、电性能不稳定。

发明内容

本发明解决的问题是提高所形成的半导体结构的可靠性和稳定性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有相对的第一表面和第二表面；在所述衬底内形成第一插塞，所述第一插塞具有第一端和第二端，所述第一插塞的第一端与所述衬底的第一表面齐平，所述第一插塞的第二端位于衬底内，所述第一插塞的长度为第一尺寸；在形成所述第一插塞之后，对所述衬底的第二表面进行减薄，直至所述衬底的厚度为第二尺寸，所述第二尺寸大于第一尺寸；在对所述衬底的第二表面进行减薄之后，在所述衬底内形成第二插塞，所述第二插塞位于第一插塞的第二端表面，且所述第二插塞的顶部与所述衬底的第二表面齐平，所述第一插塞和第二插塞形成导电插塞，所述导电插塞贯穿所述衬底。

可选的，所述第一尺寸为第二尺寸的1/3～2/3。

可选的，所述第一尺寸为30μm～100μm；所述第二尺寸为80μm～300μm。

可选的，所述第一插塞具有第一宽度，所述第二插塞具有第二宽度，所述第一宽度大于或等于第二宽度。

可选的，所述第一宽度为13μm～20μm，所述第二宽度小于或等于13μm。

可选的，所述第一插塞的形成工艺包括：在衬底的第一表面形成第一掩膜层，所述第一掩膜暴露出部分衬底第一表面；以所述第一掩膜层为掩膜，刻蚀所述衬底，在衬底内形成第一开口；在衬底的第一表面和第一开口内形成第一导电膜，所述第一导电膜填充满第一开口；对所述第一导电膜进行平坦化，直至暴露出衬底第一表面为止，形成第一插塞。

可选的，在形成所述第一导电膜之前，在所述衬底的第一表面、以及第一开口的侧壁和底部表面形成第一阻挡膜；在所述第一阻挡膜表面形成第一导电膜；在平坦化所述第一导电膜之后，平坦化所述第一阻挡膜，直至暴露出衬底第一表面为止，形成第一阻挡层，位于第一插塞底部的第一阻挡层在形成第二插塞之前被去除。

可选的，所述第一导电膜的材料为铜、钨、铝、钛、钽、氮化钛、氮化钽中的一种或多种组合，所述第一导电膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。

可选的，所述第二插塞的形成工艺包括：在衬底的第二表面形成第二掩膜层，所述第二掩膜暴露出部分衬底第二表面；以所述第二掩膜层为掩膜，刻蚀所述衬底，在衬底内形成第二开口，所述第二开口暴露出第一插塞的第二端表面；在衬底的第二表面和第二开口内形成第二导电膜，所述第二导电膜填充满第二开口；对所述第二导电膜进行平坦化，直至暴露出衬底第二表面为止，形成第二插塞。

可选的，所述第二掩膜层暴露出的区域位置、与第一掩膜层暴露出的区域位置相同。

可选的，在形成所述第二导电膜之前，在所述衬底的第二表面、第二开口的侧壁表面、以及第一插塞的第二端表面形成第二阻挡膜；回刻蚀所述第二阻挡膜，直至去除衬底第二表面和第一插塞第二端表面的部分第二阻挡膜，在第二开口的侧壁表面形成第二阻挡层；在回刻蚀之后，形成所述第二导电膜。

可选的，所述第二导电膜的材料为铜、钨、铝、钛、钽、氮化钛、氮化钽中的一种或多种组合，所述第二导电膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。

可选的，所述衬底包括：半导体基底，以及位于半导体基底表面的器件层。

可选的，所述器件层包括：位于半导体基底表面的器件结构；位于半导体基底表面的第一介质层，所述第一介质层包围所述器件结构；位于所述第一介质层内的第一互连结构，所述第一互连结构与器件结构或半导体基底电互连。

可选的，在对所述衬底的第二表面进行减薄之前，在衬底的第一表面形成布线层，所述布线层包括：位于第一插塞顶部表面的第二互连结构，以及位于衬底第一表面的第二介质层，所述第二介质层包围所述第二互连结构。

可选的，在对所述衬底的第二表面进行减薄之前，将衬底的第一表面与承载基底相互固定。

可选的，在衬底第一表面固定承载基底的工艺为键合工艺。

相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：衬底，所述衬底具有相对的第一表面和第二表面，衬底的厚度为第二尺寸；位于所述衬底内的第一插塞，所述第一插塞具有第一端和第二端，所述第一插塞的第一端与所述衬底的第一表面齐平，所述第一插塞的第二端位于衬底内，所述第一插塞的长度为第一尺寸；位于所述衬底内的第二插塞，所述第二插塞位于第一插塞的第二端表面，且所述第二插塞的顶部与所述衬底的第二表面齐平，所述第一插塞和第二插塞构成导电插塞，所述导电插塞贯穿所述衬底。

可选的，所述第一插塞具有第一宽度，所述第二插塞具有第二宽度，所述第一宽度大于第二宽度。

可选的，所述第一尺寸为第二尺寸的1/3～2/3；所述第二尺寸为80μm～300μm。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在衬底内形成第一插塞，且所述第一插塞的长度为第一尺寸之后，对衬底的第二表面进行减薄，直至衬底厚度为第二尺寸，且所述第二尺寸大于第一尺寸，再于衬底内形成第二插塞，所述第二插塞位于第一插塞的第二端表面，且第二插塞顶部与衬底第二表面齐平。所述第一插塞和第二插塞能够形成贯穿衬底的导电插塞，即所述第一插塞和第二插塞均为所述导电插塞的一部分，因此，所述第一插塞和第二插塞的体积均小于所形成的导电插塞。由于所述第一插塞的体积较小，在形成所述第一插塞之后，即使后续的工艺中具有加热或冷却过程，所述第一插塞的体积变化也相应较小，则所述第一插塞与相接触的衬底之间所产生的应力较小，从而能够避免第一插塞与衬底之间发生分层，使第一插塞的可靠性提高。而且，所述第一插塞的体积较小，还能够抑制所述第一插塞因热膨胀而相对于衬底第一表面凸起的问题，所形成的第一插塞电连接性能稳定、可靠性提高。因此，由第一插塞和第二插塞所形成的导电插塞电性能稳定、可靠性提高。

进一步，所述第一插塞具有第一宽度，所述第二插塞具有第二宽度，且所述第一宽度大于第二宽度。由于在对所述衬底的第二表面进行减薄之后，需要在所述衬底内形成第二插塞，且所述第二插塞位于第一插塞的第二端表面，因此，当第一宽度大于第二宽度时，能够在形成第二插塞的工艺中，使第二插塞更易与第一插塞的位置相对准，能够避免因工艺误差而导致第一插塞和第二插塞相交错的问题，保证了第一插塞与第二插塞之间的电连接性能。

进一步，在对所述衬底的第二表面进行减薄之前，在衬底的第一表面形成布线层，所述布线层包括：位于第一插塞顶部表面的第二互连结构，以及位于衬底第一表面的第二介质层，所述第二介质层包围所述第二互连结构。由于所述第一插塞的体积较小，在形成布线层的工艺中，即使具有热处理过程，所述第一插塞体积的增加量也较小，所述第一插塞不易相对于衬底第一表面凸起，因此所述第一插塞与第二互连结构的电连接性能良好稳定。

本发明的结构中，衬底内具有第一插塞，且所述第一插塞的长度为第一尺寸，而所述衬底的厚度为第二尺寸，所述第二尺寸大于第一尺寸，所述衬底内还具有第二插塞，所述第二插塞位于第一插塞的第二端表面，且第二插塞顶部与衬底第二表面齐平。所述第一插塞和第二插塞能够构成贯穿衬底的导电插塞，即所述第一插塞和第二插塞均为所述导电插塞的一部分，因此，所述第一插塞和第二插塞的体积均小于所形成的导电插塞。由于所述第一插塞的体积较小，所述第一插塞受热或冷却时的体积变化也相应较小，则所述第一插塞与相接触的衬底之间所产生的应力较小，从而能够避免第一插塞与衬底之间发生分层，使第一插塞的可靠性提高。而且，所述第一插塞的体积较小，还能够抑制所述第一插塞因热膨胀而相对于衬底第一表面凸起的问题，则所述第一插塞电连接性能稳定、可靠性提高。因此，由第一插塞和第二插塞所构成的导电插塞电性能稳定、可靠性提高。

附图说明

图1至图3是现有技术形成硅通孔结构的过程的剖面结构示意图；

图4至图13是本发明实施例的半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术所形成的硅通孔可靠性较差、电性能不稳定。

经过研究发现，请继续参考图1至图3，形成于通孔103内的导电插塞104材料为金属，例如铜，而半导体衬底100通常为硅衬底，由于所述金属材料与硅材料之间的热膨胀系数存在差异，当所述导电插塞104在工艺中受到加热处理或冷却处理时，会使导电插塞104与半导体衬底100之间的体积变化存在差异，导致导电插塞104与相接触的半导体衬底100之间会产生应力。而且，由于所述导电插塞104用于形成硅通孔结构，所述导电插塞104需要在后续对半导体衬底100第二表面120进行减薄之后，贯穿所述半导体衬底100，因此所述导电插塞104的长度较长、体积较大，在加热处理或冷却处理的情况下，所述导电插塞104与半导体衬底100之间的体积变化差异更大，导致导电插塞104与半导体衬底100之间产生的应力较大，而且，当导电插塞104的体积越大，所产生的应力增大速度越快。所述较大的应力会引起导电插塞104与相接触的半导体衬底100之间发生分层现象，致使所形成的导电插塞104可靠性变差。

其次，在形成导电插塞104之后，对半导体衬底100的第二表面120进行减薄之前，还需要在所述器件层102表面和导电插塞104顶部形成电互连层，作为芯片布线，然而，由于所述金属材料与硅材料之间的热膨胀系数存在差异，而且所述导电插塞104的体积较大，在热处理过程中，所述导电插塞104的热膨胀体积大于半导体衬底100或器件层102的热膨胀体积，容易导致所述导电插塞104顶部相对于器件层102表面凸起(protrusion)，而所述凸起容易使形成于导电插塞104顶部的电互连层形貌发生改变，导致导电插塞104与所述电互连层之间的电连接性能发生变化，则所述导电插塞104的电性能不稳定，可靠性变差。

为了解决上述问题，本发明提出一种半导体结构的形成方法。其中，在衬底内形成第一插塞，所述第一插塞的长度为第一尺寸，之后，对衬底的第二表面进行减薄，至衬底厚度为第二尺寸，所述第二尺寸大于第一尺寸，在于衬底内形成第二插塞，所述第二插塞位于第一插塞的第二端表面，且第二插塞顶部与衬底第二表面齐平。所述第一插塞和第二插塞共同构成贯穿衬底的导电插塞，且所述导电插塞的长度为第二尺寸，而所述第一插塞的长度小于所述导电插塞的长度，因此所述第一插塞的体积较小，则所述第一插塞受热或冷却时的体积变化较小。对衬底的第一表面进行工艺制程时，即使在加热或冷却过程中，所述第一插塞与衬底之间的体积变化差异也较小，使得第一插塞与相接触的衬底之间所产生的应力较小，从而能够避免第一插塞与衬底之间发生分层。而且，所述第一插塞的体积较小，能够抑制所述第一插塞因热膨胀而相对于衬底第一表面凸起的问题，所形成的第一插塞电连接性能稳定、可靠性提高。因此，由第一插塞和第二插塞所形成的导电插塞电性能稳定、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图13是本发明实施例的半导体结构形成过程的剖面结构示意图。

请参考图4，提供衬底200，所述衬底200具有相对的第一表面201和第二表面202。

本实施例中，所述衬底200包括：半导体基底210，以及位于半导体基底210表面的器件层220，而且，所述器件层220表面为衬底200的第一表面201，所述半导体基底210的另一表面为第二表面202。

所述半导体基底210为硅衬底、锗衬底、绝缘体上硅衬底、硅锗衬底、碳化硅衬底或III-V族化合物衬底(例如氮化镓或砷化镓)。本实施例中，所述半导体基底210为硅衬底。

所述器件层220包括：位于半导体基底210表面的器件结构；位于半导体基底210表面的第一介质层，所述第一介质层包围所述器件结构；位于所述第一介质层内的第一互连结构，所述第一互连结构与器件结构或半导体基底210电互连。

所述器件结构包括：晶体管的栅极结构、电容结构、电阻结构、存储单元、熔丝结构、传感器结构。所述第一互连结构包括：位于半导体基底210表面和器件结构表面的导电插塞、以及位于导电插塞顶部的电互连线，所述第一互连结构的材料为金属，所述金属包括铜、钨或铝。所述第一介质层用于保护所述器件结构和第一互连结构，且用于使器件结构和第一互连结构相互电隔离，所述第一介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料。

本实施例中，所述器件结构包括图像传感器，为了使所述图像传感器能够与后续形成于衬底200第二表面202的互连结构或器件电连接，需要在所述衬底200内形成硅通孔结构。

请参考图5，在衬底200内形成第一开口203，所述衬底200的第一表面201暴露出所述第一开口203。

在衬底200的第一表面201形成第一掩膜层，所述第一掩膜暴露出部分衬底200第一表面201；以所述第一掩膜层为掩膜，刻蚀所述衬底200，形成第一开口203；在刻蚀工艺之后，去除所述第一掩膜层。

所述第一掩膜层的材料为光刻胶或掩膜材料，所述掩膜材料为氧化硅、氮化硅、氮氧化硅、无定形碳中的一种或多种组合。当所述第一掩膜层的材料为掩膜材料时，所述第一掩膜层的形成工艺包括：在衬底200的第一表面201形成掩膜材料膜；在所述掩膜材料膜表面形成光刻胶膜；对所述光刻胶膜进行曝光显影，形成光刻胶层，所述光刻胶层暴露出第一开口203的对应位置；以所述光刻胶层为掩膜，刻蚀所述掩膜材料膜，直至暴露出衬底200的第一表面201，形成第一掩膜层。当所述第一掩膜层的材料为光刻胶时，所述第一掩膜层的形成工艺包括：在衬底200的第一表面201形成光刻胶膜；对所述光刻胶膜进行曝光显影，以暴露出第一开口203的对应位置，形成第一掩膜层。

所述刻蚀衬底200的工艺为各向异性的干法刻蚀工艺，使所形成的第一开口203的侧壁相对于衬底200表面垂直，所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托。

在本实施例中，所述衬底200包括半导体基底210和器件层220，且所述衬底200第一表面201为器件层220表面，因此，所述各向异性的干法刻蚀工艺对所述器件层220进行刻蚀，直至暴露出半导体基底210表面为止，再对所述半导体基底210进行刻蚀，直至形成第一开口203。

所述第一开口203用于形成第一插塞，而所述第一插塞为后续形成的导电插塞的一部分，所述第一开口203的深度为30μm～100μm，所述第一开口203的深度小于后续所需形成的导电插塞的长度，而后续所形成的导电插塞需要贯穿衬底200。由于所述第一开口203的深度较小，使得所述第一开口203的深宽比较小，则形成所述第一开口203的刻蚀工艺易于进行，且所形成的第一开口203形貌良好。本实施例中，所述第一开口203的深度为50μm。

在本实施例中，所述第一开口203具有第一宽度，所述第一宽度为13μm～20μm，所述第一宽度大于后续形成的第二开口的宽度，使得后续的第二开口易于与形成于第一开口内的第一插塞相互对准。

请参考图6，在衬底200的第一表面201和第一开口203(如图5所示)内形成第一导电膜204，所述第一导电膜204填充满第一开口203。

所述第一导电膜204用于后续形成第一插塞。所述第一导电膜204的材料为铜、钨、铝、钛、钽、氮化钛、氮化钽中的一种或多种组合，所述第一导电膜204的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。在本实施例中，所述第一导电膜204的材料为铜，所述第一导电膜的形成工艺为电镀工艺，所述电镀工艺包括：采用沉积工艺在衬底第一表面201和第一开口203的侧壁和底部表面形成导电的种子层；采用电镀工艺在种子层表面生长导电材料，直至填充满第一开口203为止，形成第一导电膜。

在本实施例中，所述第一开口203的深度为30μm～100μm，由于所述第一开口203的深度较小，使得所述第一开口203的深宽比较小，则在第一开口203内填充第一导电膜的工艺易于进行，形成于第一开口203内的第一导电膜内部致密均匀，能够避免因第一开口203过早闭合而造成第一导电膜内部产生空隙的问题。

在本实施例中，在形成所述第一导电膜204之前，在所述衬底200的第一表面201、以及第一开口203的侧壁和底部表面形成第一阻挡膜205；在所述第一阻挡膜205表面形成第一导电膜204。所述第一阻挡膜205的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述第一阻挡膜205的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，所述第一阻挡膜205用于形成第一阻挡层，用于使后续形成的第一插塞与衬底200之间相互隔离，避免第一插塞的导电材料向衬底200内扩散。

请参考图7，对所述第一导电膜204(如图6所示)进行平坦化，直至暴露出衬底200第一表面201为止，形成第一插塞204a，所述第一插塞204a具有第一端A和第二端B，所述第一插塞204a的第一端A与所述衬底200的第一表面201齐平，所述第一插塞204a的第二端B位于衬底200内，所述第一插塞204a的长度为第一尺寸L1。

本实施例中，所述平坦化工艺为化学机械抛光工艺。在其它实施例中，所述平坦化工艺还能够为刻蚀工艺。由于在本实施例中，在形成第一导电膜204之前，在衬底200第一表面201和第一开口203内形成有第一阻挡膜205(如图6所示)，因此在平坦化所述第一导电膜204之后，还需要对所述第一阻挡膜205进行平坦化，直至暴露出衬底200第一表面201为止，在第一开口203的侧壁和底部表面形成第一阻挡层205a，而且，位于第一开口203底部的部分第一阻挡层205a能够在后续形成第二开口的刻蚀工艺中，作为刻蚀停止层，保证了第一插塞204a的第二端B表面形貌良好。

本实施例中，所形成的第一插塞204a的长度小于所需形成的导电插塞的长度，则所述第一插塞204a的体积较小，当后续工艺中具有加热或冷却过程使，所述第一插塞204a的体积变化量较小，从而使所述第一插塞204a与衬底200之间所产生的应力较小，避免了因应力过大而造成第一插塞204a与衬底200之前发生分层的问题。而且，由于所述第一插塞204a的体积变化量较小，能够避免第一插塞204a在后续工艺中发生凸起，保证了第一插塞204a与后续形成的第二互连结构之间电连接性能良好。本实施例中，所述第一尺寸L1为30μm～100μm，且所述第一尺寸L1小于后续形成的导电插塞的长度。

此外，所述第一插塞204a具有第一宽度，所述第一宽度大于后续形成的第二开口的宽度，所述第二宽度用于形成第二插塞，所述第二插塞与第一插塞204a的第二端B相连接，第一插塞与第二插塞构成贯穿衬底200的导电插塞。所述第一宽度大于第二开口的宽度，后续形成第二开口时，更易对准第一插塞204a的第二端B，从而保证了第二插塞与第一插塞之间的电连接性能。本实施例中，所述第一宽度为13μm～20μm，所述第一宽度大于后续形成的第二开口的宽度。

请参考图8，在形成所述第一插塞204a之后，在衬底200的第一表面201形成布线层206。

所述布线层206用于对器件层220内的器件结构、第一互连结构或第一插塞204a进行在布线，以形成芯片电路。

所述布线层206包括：位于第一插塞204a顶部表面的第二互连结构260，以及位于衬底200第一表面201的第二介质层261，所述第二介质层261包围所述第二互连结构260。

本实施例中，所述第二互连结构260位于第一插塞204a顶部，使得第一插塞204a能够与器件层220内的器件结构实现电连接。所述第二互连结构260的材料为金属，所述金属包括铜、钨或铝，所述第二互连结构260包括至少一层电互连线，以及位于电互连线表面或底部的导电插塞。

所述第二介质层261用于保护并电隔离所述第二互连结构260，所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料。本实施例中，所述第二介质层261的表面暴露出部分第二互连结构260的表面，所暴露出的部分第二互连结构206能够与后续重叠于布线层206表面的衬底实现电连接。

在本实施例中，由于所述第一插塞204a的长度小于所需形成的导电插塞的长度，因此所述第一插塞204a的体积较小，在形成布线层206的过程中，即使所述第一插塞204a受高温或冷却的影响，体积增大或减小的变化量也较小，因此所述第一插塞204a相对于衬底200所产生的应力较小，所述第一插塞204a与衬底200之间不易因应力而产生分层，则由所述第一插塞204a所形成的导电插塞的性能稳定、可靠性提高。而且，由于所述第一插塞204a的体积较小，在形成所述布线层206的过程中，所述第一插塞204a受热膨胀而增大的体积较小，因此所述第一插塞204a不易突出于衬底200的第一表面201，则所述第一插塞204a与第二互连结构260之间的电连接性能良好稳定。

请参考图9，在形成布线层206之后，将衬底的第一表面201与承载基底300相互固定。

所述承载基底300包括硅衬底、锗衬底、绝缘体上硅衬底、硅锗衬底、碳化硅衬底或III-V族化合物衬底(例如氮化镓或砷化镓)，本实施例中为硅衬底，所述硅衬底表面还具有介质层、金属层中的一种或两种。在衬底200第一表面201固定承载基底300的工艺为键合工艺，本实施例中，所述衬底200的第一表面201为器件层220表面，且所述器件层220表面形成有布线层206，因此，所述承载基底300通过所述布线层与所述器件层220相互固定。

在一实施例中，所述键合工艺为金属键合工艺，所述金属键合工艺包括：使衬底200与承载基底300进行晶圆级对准；在对准之后，以较高的键合温度、较高的键合压力和一定键合时间对所述衬底200与承载基底300进行键合；在键合之后进行高温处理过程。所述金属键合工艺用于使第二互连结构260与承载基底300表面的金属层相互连接并固定。

在另一实施例中，所述键合工艺为熔接键合工艺，所述熔接键合工艺包括：使衬底200与承载基底300进行晶圆级对准；在对准之后，以较低的键合温度、较低的键合压力和一定键合时间对所述衬底200与承载基底300进行键合；在键合之后进行高温处理过程。所述熔接键合工艺用于使第二介质层261与承载基底300表面的介质层相互连接并固定。

在本实施例中，由于所述第一插塞204a的体积小于所需形成的导电插塞的体积，键合工艺过程中，即使所述第一插塞204a受高温或冷却的影响，所述第一插塞204a因体积的增大或减小所产生的应力较小，所述第一插塞204a与衬底200之间不易因应力而产生分层，则由所述第一插塞204a所形成的导电插塞的性能稳定、可靠性提高。而且，由于所述第一插塞204a的体积较小，在形成所述布线层206的过程中，所述第一插塞204a受热膨胀而增大的体积较小，因此所述第一插塞204a不易突出于衬底200的第一表面201，则所述第一插塞204a与第二互连结构260之间的电连接性能良好稳定。

请参考图10，在固定承载基底300之后，对所述衬底200的第二表面202进行减薄，直至所述衬底200的厚度为第二尺寸L2，所述第二尺寸L2大于第一尺寸L1(如图7所示)。

本实施例中，所述减薄工艺为化学机械抛光工艺。在所述衬底200的第一表面201键合承载基底300之后，将所述承载基底300置于工艺腔室的基座表面，并暴露出衬底200的第二表面202，以便对所述第二表面202进行抛光。

减薄之后的衬底200厚度为第二尺寸L2，所述第二尺寸L2为80μm～300μm，且所述第一插塞204a的长度为所述第二尺寸L2的1/3～2/3，所述第二尺寸L2即所需形成的贯穿衬底200的导电插塞的长度，因此，所述第一插塞204a的长度为所述导电插塞长度的1/3～2/3，所述第一插塞204a的体积较小，使得所述第一插塞204a受热膨胀而发生的体积变化量也较小，能够避免第一插塞204a与衬底200之间发生分层，而且能够避免第一插塞204a相对于衬底200第一表面201凸起。本实施例中，所述第二尺寸L2为50μm。

在本实施例中，所述第一插塞204a的长度小于所述第二尺寸L2的1/2，由于在形成所述第一插塞204a之后，需要在衬底200的第一表面201和所述第一插塞204a的第一端表面形成布线层206，因此所述第一插塞204a受到布线层206形成工艺中的热量影响较大，所述第一插塞204a更易发生突出或分层现象，因此，需要使所述第一插塞204a的具有较小的体积。

而且，在本实施例中，所述第一插塞204a的宽度大于后续形成的第二插塞的宽度，因此，所述第一插塞204a的宽度较大，则需要通过缩短所述第一插塞204a的长度，使所述第一插塞204a具有较小的体积。因此，所述第一插塞204a的长度小于所述第二尺寸L2的1/2时，对于抑制第一插塞204a的热膨胀具有更好的效果。

请参考图11，在衬底200内形成第二开口207，所述衬底200的第二表面202暴露出所述第二开口207，且所述第二开口207暴露出第一插塞204a的第二端B表面。

所述第二开口207用于形成第二插塞，所述第二插塞与所述第一插塞204a相连接，形成贯穿衬底200的导电插塞，所述导电插塞即所需形成的硅通孔结构。

所述第二开口207的形成工艺包括：在衬底200的第二表面202形成第二掩膜层，所述第二掩膜层暴露出部分衬底200第二表面202；以所述第二掩膜层为掩膜，刻蚀所述衬底200，形成第二开口207；在刻蚀工艺之后，去除所述第二掩膜层。

所述第二掩膜层的材料为光刻胶或掩膜材料，所述掩膜材料为氧化硅、氮化硅、氮氧化硅、无定形碳中的一种或多种组合。当所述第二掩膜层的材料为掩膜材料时，所述第二掩膜层的形成工艺包括：在衬底200的第二表面202形成掩膜材料膜；在所述掩膜材料膜表面形成光刻胶膜；对所述光刻胶膜进行曝光显影，形成光刻胶层，所述光刻胶层暴露出第二开口207的对应位置；以所述光刻胶层为掩膜，刻蚀所述掩膜材料膜，直至暴露出衬底200的第二表面202，形成第二掩膜层。当所述第二掩膜层的材料为光刻胶时，所述第二掩膜层的形成工艺包括：在衬底200的第二表面207形成光刻胶膜；对所述光刻胶膜进行曝光显影，以暴露出第二开口207的对应位置，形成第二掩膜层。

所述第二掩膜层暴露出的区域位置、与第一掩膜层暴露出的区域位置相同，所述第一掩膜层为形成第一开口的掩膜，而所述第一开口用于形成第一插塞204a，使得由所述第二掩膜层形成的第二开口207底部能够暴露出第一插塞204a的第二端B表面。

而且，为了保证第二开口207底部完全暴露出第一插塞204a的第二端B表面，所述第一掩膜层暴露出的区域尺寸需要大于所述第二掩膜层暴露出的区域尺寸，使得所形成的第二开口207尺寸能够小于第一插塞204a的宽度，从而能够保证形成于第二开口207内的第二插塞底部完全与第一插塞204a相接触，避免第二插塞相对于第一插塞204a发生偏差。以此，能够消除光刻工艺或刻蚀工艺所带来的工艺误差，避免后续形成的第二插塞相对于第一插塞204a相互交错，保证了第二插塞与第一插塞204a之间的电连接性能良好。

在本实施例中，所述第一开口通过第一掩膜层刻蚀形成，所述第二开口207通过第二掩膜层刻蚀形成，则形成所述第一掩膜层和第二掩膜层的光刻掩膜板相同，并通过调节曝光工艺的参数，使第一掩膜层暴露出的区域尺寸大于第二掩膜层暴露出的区域尺寸。

所述刻蚀衬底200的工艺为各向异性的干法刻蚀工艺，使所形成的第二开口207的侧壁相对于衬底200表面垂直，所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托。

所述第二开口207用于形成第二插塞，而所述第二插塞为后续形成的导电插塞的一部分，所述第二开口207的深度为30μm～100μm，所述第二开口207的深度小于后续所需形成的导电插塞的长度。由于所述第二开口207的深度较小，使得所述第二开口207的深宽比较小，则形成所述第二开口207的刻蚀工艺易于进行，且所形成的第二开口207形貌良好。本实施例中，所述第二开口207的深度为50μm。

在本实施例中，所述第二开口207具有第二宽度，所述第二宽度小于或等于13μm，所述第二宽度小于第一插塞204a的第一宽度，使得所述第二开口207底部完全为第一插塞204a的第二端B表面，所形成的第二插塞与第一插塞204a对准精确。

在本实施例中，由于所述第一插塞204a的第二端B表面具有第一阻挡层205a，因此，所述第二阻挡层205a能够在形成第二开口207的刻蚀工艺中，作为刻蚀停止层，在刻蚀工艺暴露出所述第一阻挡层205a之后，进行过刻蚀以去除所述第一阻挡层205a，并暴露出第一插塞204a的第二端B表面，则第二开口207底部暴露出的第一插塞204a表面形貌良好，使得后续形成的第二插塞与第一插塞204a之间的电连接性能良好。

请参考图12，在衬底200的第二表面202和第二开口207(如图11所示)内形成第二导电膜208，所述第二导电膜208填充满第二开口207。

所述第二导电膜208用于后续形成第二插塞。所述第二导电膜208的材料为铜、钨、铝、钛、钽、氮化钛、氮化钽中的一种或多种组合，所述第二导电膜208的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。在本实施例中，所述第二导电膜208的材料为铜，所述第二导电膜208的形成工艺为电镀工艺，所述电镀工艺包括：采用沉积工艺在衬底第二表面202和第二开口207的侧壁和底部表面形成导电的种子层；采用电镀工艺在种子层表面生长导电材料，直至填充满第二开口207为止，形成第二导电膜208。

在本实施例中，所述第二开口207的深度较小，使得所述第二开口207的深宽比较小，则在第二开口207内填充第二导电膜208的工艺易于进行，形成于第二开口207内的第二导电膜208内部致密均匀，能够避免因第二开口207过早闭合而造成第二导电膜208内部产生空隙的问题。

在本实施例中，在形成所述第二导电膜208之前，在所述衬底200的第二表面202、第二开口207的侧壁表面、以及第一插塞204a的第二端B表面形成第二阻挡膜；回刻蚀所述第二阻挡膜，直至去除衬底200第二表面202和第一插塞204a第二端B表面的部分第二阻挡膜，在第二开口207的侧壁表面形成第二阻挡层209；在回刻蚀之后，形成所述第二导电膜208。

所述第二阻挡层209的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述第二阻挡层209的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，所述第二阻挡层209用于形成第二阻挡层，用于使后续形成的第二插塞与衬底200之间相互隔离，避免第二插塞的导电材料向衬底200内扩散。

请参考图13，对所述第二导电膜208(如图12所示)进行平坦化，直至暴露出衬200第二表面202为止，形成第二插塞208a，所述第二插塞208a位于第一插塞204a的第二端B表面，且所述第二插塞208a的顶部与所述衬底200的第二表面202齐平，所述第一插塞204a和第二插塞208a形成导电插塞，所述导电插塞贯穿所述衬底200。

平坦化工艺之后，衬底200的第二表面暴露出第二插塞208a的顶部表面，能够使所述第一插塞204a和第二插塞208a所形成的导电插塞能够贯穿所述衬底200，所述导电插塞即所需形成的硅通孔结构。本实施例中，所述平坦化工艺为化学机械抛光工艺。在其它实施例中，所述平坦化工艺还能够为刻蚀工艺。

所述第二插塞208a具有第二宽度，所述第一宽度大于或等于第二宽度，所述第二宽度小于或等于13μm，所述第一宽度为第一插塞204a的宽度。本实施例中，所述第一宽度大于所述第二插塞208a的第二宽度，所形成的第二插塞208a底部能够精确对住第一插塞204a的第二端B表面，所述第二插塞208a底部完全与第一插塞204a的第二端B表面相接触，保证了第二插塞208a与第一插塞204a之间的电连接性能。在其他实施例中，所述第二宽度还能够等于第一宽度。

本实施例中，在衬底内形成第一插塞，且所述第一插塞的长度为第一尺寸之后，对衬底的第二表面进行减薄，直至衬底厚度为第二尺寸，且所述第二尺寸大于第一尺寸，再于衬底内形成第二插塞，所述第二插塞位于第一插塞的第二端表面，且第二插塞顶部与衬底第二表面齐平。所述第一插塞和第二插塞能够形成贯穿衬底的导电插塞，即所述第一插塞和第二插塞均为所述导电插塞的一部分，因此，所述第一插塞和第二插塞的体积均小于所形成的导电插塞。由于所述第一插塞的体积较小，在形成所述第一插塞之后，即使后续的工艺中具有加热或冷却过程，所述第一插塞的体积变化也相应较小，则所述第一插塞与相接触的衬底之间所产生的应力较小，从而能够避免第一插塞与衬底之间发生分层，使第一插塞的可靠性提高。而且，所述第一插塞的体积较小，还能够抑制所述第一插塞因热膨胀而相对于衬底第一表面凸起的问题，所形成的第一插塞电连接性能稳定、可靠性提高。因此，由第一插塞和第二插塞所形成的导电插塞电性能稳定、可靠性提高。

相应的，本发明还提供一种采用上述方法所形成的半导体结构，请继续参考图13，包括：衬底200，所述衬底200具有相对的第一表面201和第二表面202，衬底200的厚度为第二尺寸；位于所述衬底200内的第一插塞204a，所述第一插塞204a具有第一端A和第二端B，所述第一插塞204a的第一端A与所述衬底200的第一表面201齐平，所述第一插塞204a的第二端B位于衬底200内，所述第一插塞204a的长度为第一尺寸；位于所述衬底200内的第二插塞208a，所述第二插塞208a位于第一插塞204a的第二端B表面，且所述第二插塞208a的顶部与所述衬底200的第二表面202齐平，所述第一插塞204a和第二插塞208a构成导电插塞，所述导电插塞400贯穿所述衬底200。

所述第一插塞204a具有第一宽度，所述第二插塞208a具有第二宽度，所述第一宽度大于第二宽度。

所述第一尺寸为第二尺寸的1/3～2/3；所述第二尺寸为80μm～300μm。

本实施例中，衬底内具有第一插塞，且所述第一插塞的长度为第一尺寸，而所述衬底的厚度为第二尺寸，所述第二尺寸大于第一尺寸，所述衬底内还具有第二插塞，所述第二插塞位于第一插塞的第二端表面，且第二插塞顶部与衬底第二表面齐平。所述第一插塞和第二插塞能够构成贯穿衬底的导电插塞，即所述第一插塞和第二插塞均为所述导电插塞的一部分，因此，所述第一插塞和第二插塞的体积均小于所形成的导电插塞。由于所述第一插塞的体积较小，所述第一插塞受热或冷却时的体积变化也相应较小，则所述第一插塞与相接触的衬底之间所产生的应力较小，从而能够避免第一插塞与衬底之间发生分层，使第一插塞的可靠性提高。而且，所述第一插塞的体积较小，还能够抑制所述第一插塞因热膨胀而相对于衬底第一表面凸起的问题，则所述第一插塞电连接性能稳定、可靠性提高。因此，由第一插塞和第二插塞所构成的导电插塞电性能稳定、可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底具有相对的第一表面和第二表面；

在所述衬底内形成第一插塞，所述第一插塞具有第一端和第二端，所述第一插塞的第一端与所述衬底的第一表面齐平，所述第一插塞的第二端位于衬底内，所述第一插塞的长度为第一尺寸；

在形成所述第一插塞之后，对所述衬底的第二表面进行减薄，直至所述衬底的厚度为第二尺寸，所述第二尺寸大于第一尺寸；

在对所述衬底的第二表面进行减薄之后，在所述衬底内形成第二插塞，所述第二插塞位于第一插塞的第二端表面，且所述第二插塞的顶部与所述衬底的第二表面齐平，所述第一插塞和第二插塞形成导电插塞，所述导电插塞贯穿所述衬底。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一尺寸为第二尺寸的1/3～2/3。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一尺寸为30μm～100μm；所述第二尺寸为80μm～300μm。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞具有第一宽度，所述第二插塞具有第二宽度，所述第一宽度大于或等于第二宽度。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一宽度为13μm～20μm，所述第二宽度小于或等于13μm。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一插塞的形成工艺包括：在衬底的第一表面形成第一掩膜层，所述第一掩膜暴露出部分衬底第一表面；以所述第一掩膜层为掩膜，刻蚀所述衬底，在衬底内形成第一开口；在衬底的第一表面和第一开口内形成第一导电膜，所述第一导电膜填充满第一开口；对所述第一导电膜进行平坦化，直至暴露出衬底第一表面为止，形成第一插塞。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，在形成所述第一导电膜之前，在所述衬底的第一表面、以及第一开口的侧壁和底部表面形成第一阻挡膜；在所述第一阻挡膜表面形成第一导电膜；在平坦化所述第一导电膜之后，平坦化所述第一阻挡膜，直至暴露出衬底第一表面为止，形成第一阻挡层，位于第一插塞底部的第一阻挡层在形成第二插塞之前被去除。

8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一导电膜的材料为铜、钨、铝、钛、钽、氮化钛、氮化钽中的一种或多种组合，所述第一导电膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。

9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二插塞的形成工艺包括：在衬底的第二表面形成第二掩膜层，所述第二掩膜暴露出部分衬底第二表面；以所述第二掩膜层为掩膜，刻蚀所述衬底，在衬底内形成第二开口，所述第二开口暴露出第一插塞的第二端表面；在衬底的第二表面和第二开口内形成第二导电膜，所述第二导电膜填充满第二开口；对所述第二导电膜进行平坦化，直至暴露出衬底第二表面为止，形成第二插塞。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二掩膜层暴露出的区域位置、与第一掩膜层暴露出的区域位置相同。

11.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述第二导电膜之前，在所述衬底的第二表面、第二开口的侧壁表面、以及第一插塞的第二端表面形成第二阻挡膜；回刻蚀所述第二阻挡膜，直至去除衬底第二表面和第一插塞第二端表面的部分第二阻挡膜，在第二开口的侧壁表面形成第二阻挡层；在回刻蚀之后，形成所述第二导电膜。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二导电膜的材料为铜、钨、铝、钛、钽、氮化钛、氮化钽中的一种或多种组合，所述第二导电膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：半导体基底，以及位于半导体基底表面的器件层。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述器件层包括：位于半导体基底表面的器件结构；位于半导体基底表面的第一介质层，所述第一介质层包围所述器件结构；位于所述第一介质层内的第一互连结构，所述第一互连结构与器件结构或半导体基底电互连。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，在对所述衬底的第二表面进行减薄之前，在衬底的第一表面形成布线层，所述布线层包括：位于第一插塞顶部表面的第二互连结构，以及位于衬底第一表面的第二介质层，所述第二介质层包围所述第二互连结构。

16.如权利要求1所述的半导体结构的形成方法，其特征在于，在对所述衬底的第二表面进行减薄之前，将衬底的第一表面与承载基底相互固定。

17.如权利要求16所述的半导体结构的形成方法，其特征在于，在衬底第一表面固定承载基底的工艺为键合工艺。

18.一种采用如权利要求1至17任一项方法所形成的半导体结构，其特征在于，包括：

衬底，所述衬底具有相对的第一表面和第二表面，衬底的厚度为第二尺寸；

位于所述衬底内的第一插塞，所述第一插塞具有第一端和第二端，所述第一插塞的第一端与所述衬底的第一表面齐平，所述第一插塞的第二端位于衬底内，所述第一插塞的长度为第一尺寸；

位于所述衬底内的第二插塞，所述第二插塞位于第一插塞的第二端表面，且所述第二插塞的顶部与所述衬底的第二表面齐平，所述第一插塞和第二插塞构成导电插塞，所述导电插塞贯穿所述衬底。

19.如权利要求18所述的半导体结构，其特征在于，所述第一插塞具有第一宽度，所述第二插塞具有第二宽度，所述第一宽度大于第二宽度。

20.如权利要求18所述的半导体结构，其特征在于，所述第一尺寸为第二尺寸的1/3～2/3；所述第二尺寸为80μm～300μm。