CN108886016B - Tsv结构的平坦化工艺和装置 - Google Patents

Tsv结构的平坦化工艺和装置 Download PDF

Info

Publication number
CN108886016B
CN108886016B CN201680084216.8A CN201680084216A CN108886016B CN 108886016 B CN108886016 B CN 108886016B CN 201680084216 A CN201680084216 A CN 201680084216A CN 108886016 B CN108886016 B CN 108886016B
Authority
CN
China
Prior art keywords
wafer
barrier layer
metal layer
layer
wet etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680084216.8A
Other languages
English (en)
Other versions
CN108886016A (zh
Inventor
金一诺
代迎伟
杨贵璞
王坚
王晖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ACM Research Shanghai Inc
Original Assignee
ACM Research Shanghai Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ACM Research Shanghai Inc filed Critical ACM Research Shanghai Inc
Publication of CN108886016A publication Critical patent/CN108886016A/zh
Application granted granted Critical
Publication of CN108886016B publication Critical patent/CN108886016B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Shaping Of Tube Ends By Bending Or Straightening (AREA)
  • Supporting Of Heads In Record-Carrier Devices (AREA)
  • Medicinal Preparation (AREA)
  • Weting (AREA)

Abstract

本发明揭示了TSV结构的平坦化工艺和装置。TSV结构包括晶圆(101)、晶圆(101)上的通孔(102)、晶圆(101)上的氧化层(103)、氧化层(103)上及通孔(102)的底部和侧壁上的阻挡层(104)、通孔(102)内及阻挡层(104)上的金属层(105)。TSV结构的平坦化工艺包括：采用无应力抛光工艺(301)去除晶圆的非凹进区域上的全部金属层；采用化学湿法刻蚀工艺(303)(305)去除非凹进区域上的金属层残余以及阻挡层。

Description

TSV结构的平坦化工艺和装置
技术领域
本发明涉及半导体器件制造，尤其涉及TSV(硅通孔)结构的平坦化工艺和装置。
背景技术
随着电子工业的快速发展，对电子产品提出微型、低功耗、高可靠性的要求是必然。基于摩尔定律，集成电路特征尺寸的减小接近瓶颈。近年来，晶圆级的垂直小型化3D硅通孔(TSV)和2.5D插件封装集成成为可选择的解决方案，通过降低设计、工艺和成本等突破摩尔定律的瓶颈。相应的，由于铜的高导电性、更好的抗电迁移能力，当制造TSV或插件时，铜被广泛用于填充通孔。
通常，铜金属层的沉积和平坦化工艺包括以下步骤：PVD(物理气相沉积)、ECP(电镀)、退火、CMP(化学机械平坦化)。TSV或插件中的通孔通常具有高深宽比，为了无空隙的填充深通孔，厚的铜覆盖层将通过电镀工艺沉积在晶圆表面。因此，大量的铜层需要通过CMP去除，从而使CMP工艺在3D TSV和2.5D插件封装集成中所占成本最高。例如，在中间通孔工艺中，CMP工艺占据了总成本的35％。另一方面，Cu和Si之间CTE(热膨胀系数)的不匹配产生应力，表现为晶圆级翘曲。应力进一步诱发硅层的微裂纹、载体的移动变化和器件缺陷。经证实，退火温度越高、铜覆盖层越厚将导致晶圆级翘曲越高。在CMP工艺中，晶圆将被CMP的研磨头的下压力压平，外部的机械压力将与晶圆的内部应力冲突，从而导致晶圆裂化或产生缺陷。尽管优化了传统工艺流程并且在退火前铜覆盖层的厚度达到最小，可以在CMP工艺之前成功的消除应力并最小化晶圆翘曲，然而，3D TSV或2.5D插件是否可以快速产业化取决于能否解决降低成本和应力的问题。
发明内容
在一种具体实施方式中，本发明提出一种TSV结构的平坦化工艺。TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层。TSV结构的平坦化工艺包括：采用无应力抛光工艺去除晶圆的非凹进区域上的全部金属层；采用化学湿法刻蚀工艺去除非凹进区域上的金属层残余以及阻挡层。
在另一种具体实施方式中，本发明提出一种TSV结构的平坦化工艺。TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层。TSV结构的平坦化工艺包括：采用无应力抛光工艺去除晶圆的非凹进区域上的大部分金属层，并在非凹进区域上保留一定厚度的金属层；采用金属层化学湿法刻蚀工艺去除非凹进区域上余留的金属层；采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层。
在另一种具体实施方式中，本发明提出一种TSV结构的平坦化工艺。TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层。TSV结构的平坦化工艺包括：采用无应力抛光工艺去除晶圆的非凹进区域上的全部金属层；采用化学机械平坦化工艺去除非凹进区域上的金属层残余；采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的阻挡层。
在另一种具体实施方式中，本发明提出一种TSV结构的平坦化工艺。TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层。TSV结构的平坦化工艺包括：去除晶圆的非凹进区域上的大部分金属层，并在非凹进区域上保留一定厚度的金属层；采用化学机械平坦化工艺去除非凹进区域上余留的金属层；采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层。
在一种具体实施方式中，本发明提出一种TSV结构的平坦化装置。TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层。TSV结构的平坦化装置包括至少一个SFP模块、CMP模块和湿法刻蚀模块。SFP模块用于对晶圆进行无应力抛光工艺以去除晶圆的非凹进区域上的金属层。CMP模块用于对晶圆进行化学机械平坦化工艺以去除非凹进区域上的金属层。湿法刻蚀模块用于对晶圆进行化学湿法刻蚀工艺以去除非凹进区域上的金属层和/或阻挡层。
与传统的使用CMP工艺去除非凹进区域上的金属层和阻挡层的TSV结构的平坦化工艺相比，本发明利用无应力抛光工艺和化学湿法刻蚀工艺实现无应力的去除非凹进区域上的金属层和阻挡层，只保留通孔内的金属层和阻挡层，改善了金属层凹陷的均匀性，减少了平坦化过程中的应力，使晶圆微裂纹的可能性降至最低，并缩短了CMP工艺的持续时间，最终降低了平坦化工艺的成本以及减少了化学废液的排放。
附图说明
图1是TSV结构在实施平坦化工艺前的截面图；
图2是已经平坦化的TSV结构的截面图；
图3是本发明一种具体实施方式的TSV结构的平坦化工艺的流程图；
图4是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图；
图5是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图；
图6是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图；
图7是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图；
图8是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图；
图9是湿法刻蚀脉冲模式处方的一种具体实施方式；
图10是本发明的TSV结构的平坦化装置的框图；
图11是一种晶圆传输顺序的框图；
图12是另一种晶圆传输顺序的框图。
具体实施方式
形成TSV结构的工艺步骤通常包括以下步骤：采用刻蚀在晶圆101上形成通孔102，其中，晶圆101的材料可以选用硅；采用等离子体增强化学气相沉积(PECVD)在晶圆101上沉积氧化层103，其中，氧化层103的材料可以选用二氧化硅(SiO2)；采用物理气相沉积(PVD)在氧化层103上及通孔102的底部和侧壁沉积阻挡层104，其中，阻挡层104的材料可以选用钛(Ti)；采用电镀法在通孔102内沉积金属层105，其中，金属层105的材料可以选用铜。
由于TSV结构的通孔102通常具有高深宽比，因此，为了在通孔102内无空隙的沉积金属层105，采用电镀法在阻挡层104上沉积厚的金属覆盖层105。如图1所示是在实施平坦化工艺前的TSV结构的一种具体实施方式，沉积在非凹进区域上的金属层105的厚度为2μm-4μm，在通孔102内和非凹进区域上沉积金属层105后，接下来的步骤是去除沉积在非凹进区域上的金属层105和阻挡层104。
参考图3所示，图3是本发明一种具体实施方式的TSV结构的平坦化工艺的流程图，用于去除非凹进区域上的金属层105和阻挡层104。该TSV结构的平坦化工艺包括以下步骤：
步骤301：采用无应力抛光工艺(SFP)去除非凹进区域上的全部金属层105。采用SFP过抛光控制通孔102内的金属层凹陷。SFP工艺为电化学工艺，晶圆101上的金属层105作为阳极，电解液喷头作为阴极。当阳极和阴极之间施加正电压时，金属层105被接触的电解液溶解、抛光。SFP工艺更详细的描述参见美国专利申请号10/590,460，标题为“Controlling removal rate uniformity of an electropolishing process inintegrated circuit fabrication”的专利，申请日为2005年2月23日，这件专利的全部内容都被引用到这里。
步骤303：采用金属层化学湿法刻蚀工艺去除非凹进区域上的金属层残余。SFP工艺完成后，非凹进区域上的阻挡层104上可能残留一些金属层，为了去除非凹进区域上的阻挡层104上残留的金属层，使用金属层化学湿法刻蚀工艺去除金属层残余。金属层105的材料优选用铜，相应的，用于去除铜残余的刻蚀剂主要包括双氧水(H2O2)、添加剂和氢氟酸，氢氟酸的浓度在2％-10％。在湿法刻蚀工艺中，刻蚀剂在脉冲模式下被喷到晶圆表面，如图9所示。一个脉冲模式步骤包括一步刻蚀剂步骤和一步DIW步骤，例如，首先对晶圆进行10秒钟的化学湿法刻蚀，然后，对晶圆进行5秒钟的去离子水处理。多个周期性的步骤形成湿法刻蚀工艺处方。周期性的湿法刻蚀工艺优化了凹进区域的铜凹陷，DIW将会填满凹进区域并降低该区域的刻蚀速率。晶圆固定在卡盘上并与卡盘一起转动，有利于湿法刻蚀工艺的晶圆转速为200RPM-600RPM。不同半径上刻蚀率与转速有关，转速越高导致晶圆边缘去除率越高、晶圆中心去除率越低，相反的，转速越低导致晶圆边缘去除率越低、晶圆中心去除率越高。此外，刻蚀剂喷头在工艺过程中是可移动的，刻蚀率受喷头的扫描速度和扫描区域位置的影响，最优的扫描速度为40mm/sec-100mm/sec。
步骤305：采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的阻挡层104。非凹进区域上的阻挡层104的厚度为0.2μm-0.5μm，非凹进区域上的阻挡层104的厚度取决于工艺需求。阻挡层104的材料包含钛，相应的，用于阻挡层化学湿法刻蚀工艺的化学液主要包括氢氟酸(HF)和添加剂，氢氟酸的浓度为0.1％-1％。与铜湿法刻蚀工艺相似，在阻挡层湿法刻蚀工艺中，刻蚀剂在脉冲模式下被喷到晶圆表面，如图9所示。一个脉冲模式步骤包括一步刻蚀剂步骤和一步DIW步骤，例如，首先对晶圆进行10秒钟的化学湿法刻蚀，然后，对晶圆进行5秒钟的去离子水处理。多个周期性的步骤形成湿法刻蚀工艺处方。周期性的湿法刻蚀工艺优化了凹进区域侧壁上的阻挡层过刻。DIW将会填满凹进区域并降低该区域的刻蚀速率。晶圆固定在卡盘上并与卡盘一起转动，有利于湿法刻蚀工艺的晶圆转速为200RPM-600RPM。不同半径上刻蚀率与转速有关，转速越高导致晶圆边缘去除率越高、晶圆中心去除率越低，相反的，转速越低导致晶圆边缘去除率越低、晶圆中心去除率越高。此外，刻蚀剂喷头在工艺过程中是可移动的，刻蚀率受喷头的扫描速度和扫描区域位置的影响，最优的扫描速度为40mm/sec-100mm/sec。
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的阻挡层104后，阻挡层104下方的氧化层103暴露出来，氧化层103的材料为SiO2，氧化层103的厚度大约为2μm。为了得到平坦的上表面，应用CMP工艺去除一部分的氧化层103。通常，去除的氧化层103厚度为0.2μm。CMP工艺在氧化层103和铜层105之间具有高选择比，比如100:1。CMP工艺可以修复通孔102内铜层105的粗糙度。
参考图4所示，图4是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图，用于去除非凹进区域上的金属层105和阻挡层104。该TSV结构的平坦化工艺包括以下步骤：
步骤401：采用无应力抛光工艺(SFP)去除非凹进区域上的全部金属层105。采用SFP过抛光控制通孔102内的金属层凹陷。SFP工艺为电化学工艺，晶圆101上的金属层105作为阳极，电解液喷头作为阴极。当阳极和阴极之间施加正电压时，金属层105被接触的电解液溶解、抛光。SFP工艺更详细的描述参见美国专利申请号10/590,460，标题为“Controlling removal rate uniformity of an electropolishing process inintegrated circuit fabrication”的专利，申请日为2005年2月23日，这件专利的全部内容都被引用到这里。
步骤403：采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层104。在一种具体实施方式中，金属层105的材料是铜，阻挡层104的材料包括钛。用于阻挡层化学湿法刻蚀工艺的化学品主要包括氢氟酸(HF)和添加剂，氢氟酸的浓度为0.1％-1％。在阻挡层湿法刻蚀工艺中，刻蚀剂在脉冲模式下被喷到晶圆表面，如图9所示。一个脉冲模式步骤包括一步刻蚀剂步骤和一步DIW步骤，例如，首先对晶圆进行10秒钟的化学湿法刻蚀，然后，对晶圆进行5秒钟的去离子水处理。多个周期性的步骤形成湿法刻蚀工艺处方。周期性的湿法刻蚀工艺优化了凹进区域侧壁上的阻挡层过刻。DIW将会填满凹进区域并降低该区域的刻蚀速率。晶圆固定在卡盘上并与卡盘一起转动，有利于湿法刻蚀工艺的晶圆转速为200RPM-600RPM。不同半径上刻蚀率与转速有关，转速越高导致晶圆边缘去除率越高、晶圆中心去除率越低，相反的，转速越低导致晶圆边缘去除率越低、晶圆中心去除率越高。此外，刻蚀剂喷头在工艺过程中是可移动的，刻蚀率受喷头的扫描速度和扫描区域位置的影响，最优的扫描速度为40mm/sec-100mm/sec。
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层104后，阻挡层104下方的氧化层103暴露出来，氧化层103的材料为SiO2，氧化层103的厚度大约为2μm。为了得到平坦的上表面，应用CMP工艺去除一部分的氧化层103。通常，去除的氧化层103厚度为0.2μm。CMP工艺在氧化层103和铜层105之间具有高选择比，比如100:1。CMP工艺可以修复通孔102内铜层105的粗糙度。
参考图5所示，图5是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图，用于去除非凹进区域上的金属层105和阻挡层104。该TSV结构的平坦化工艺包括以下步骤：
步骤501：采用无应力抛光工艺去除非凹进区域上的大部分金属层105，并在非凹进区域上余留大约0.2μm-0.5μm的金属层105。SFP工艺为电化学工艺，晶圆101上的金属层105作为阳极，电解液喷头作为阴极。当阳极和阴极之间施加正电压时，金属层105被接触的电解液溶解、抛光。SFP工艺更详细的描述参见美国专利申请号10/590,460，标题为“Controlling removal rate uniformity of an electropolishing process inintegrated circuit fabrication”的专利，申请日为2005年2月23日，这件专利的全部内容都被引用到这里。
步骤503：采用金属层化学湿法刻蚀工艺去除非凹进区域上余留的金属层105。通过金属层化学湿法刻蚀工艺的过刻时间长度控制通孔102内的金属层凹陷。金属层105的材料为铜，用于铜金属层化学湿法刻蚀工艺的化学品主要包括双氧水(H2O2)、添加剂和氢氟酸，氢氟酸的浓度在2％-10％。在湿法刻蚀工艺中，刻蚀剂在脉冲模式下被喷到晶圆表面，如图9所示。一个脉冲模式步骤包括一步刻蚀剂步骤和一步DIW步骤，例如，首先对晶圆进行10秒钟的化学湿法刻蚀，然后，对晶圆进行5秒钟的去离子水处理。多个周期性的步骤形成湿法刻蚀工艺处方。周期性的湿法刻蚀工艺优化了凹进区域内的铜凹陷。DIW将会填满凹进区域并降低该区域的刻蚀速率。晶圆固定在卡盘上并与卡盘一起转动，有利于湿法刻蚀工艺的晶圆转速为200RPM-600RPM。不同半径上刻蚀率与转速有关，转速越高导致晶圆边缘去除率越高、晶圆中心去除率越低，相反的，转速越低导致晶圆边缘去除率越低、晶圆中心去除率越高。此外，刻蚀剂喷头在工艺过程中是可移动的，刻蚀率受喷头的扫描速度和扫描区域位置的影响，最优的扫描速度为40mm/sec-100mm/sec。
步骤505：采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层104。阻挡层104的材料包括钛，用于阻挡层化学湿法刻蚀工艺的化学品主要包括氢氟酸(HF)和添加剂，氢氟酸的浓度为0.1％-1％。在阻挡层湿法刻蚀工艺中，刻蚀剂在脉冲模式下被喷到晶圆表面，如图9所示。一个脉冲模式步骤包括一步刻蚀剂步骤和一步DIW步骤，例如，首先对晶圆进行10秒钟的化学湿法刻蚀，然后，对晶圆进行5秒钟的去离子水处理。多个周期性的步骤形成湿法刻蚀工艺处方。周期性的湿法刻蚀工艺优化了凹进区域侧壁上的阻挡层过刻。DIW将会填满凹进区域并降低该区域的刻蚀速率。晶圆固定在卡盘上并与卡盘一起转动，有利于湿法刻蚀工艺的晶圆转速为200RPM-600RPM。不同半径上刻蚀率与转速有关，转速越高导致晶圆边缘去除率越高、晶圆中心去除率越低，相反的，转速越低导致晶圆边缘去除率越低、晶圆中心去除率越高。此外，刻蚀剂喷头在工艺过程中是可移动的，刻蚀率受喷头的扫描速度和扫描区域位置的影响，最优的扫描速度为40mm/sec-100mm/sec。
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层104后，阻挡层104下方的氧化层103暴露出来，氧化层103的材料为SiO2，氧化层103的厚度大约为2μm。为了得到平坦的上表面，较佳的，应用CMP工艺去除一部分的氧化层103。通常，去除的氧化层103厚度为0.2μm。CMP工艺在氧化层103和铜层105之间具有高选择比，比如100:1。CMP工艺可以修复通孔102内铜层105的粗糙度。
参考图6所示，图6是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图，用于去除非凹进区域上的金属层105和阻挡层104。该TSV结构的平坦化工艺包括以下步骤：
步骤601：采用无应力抛光工艺(SFP)去除非凹进区域上的全部金属层105。采用SFP过抛光控制通孔102内的金属层凹陷。SFP工艺为电化学工艺，晶圆101上的金属层105作为阳极，电解液喷头作为阴极。当阳极和阴极之间施加正电压时，金属层105被接触的电解液溶解、抛光。SFP工艺更详细的描述参见美国专利申请号10/590,460，标题为“Controlling removal rate uniformity of an electropolishing process inintegrated circuit fabrication”的专利，申请日为2005年2月23日，这件专利的全部内容都被引用到这里。
步骤603：采用化学机械平坦化(CMP)工艺去除非凹进区域上的金属层残余。SFP工艺完成后，非凹进区域上的阻挡层104上可能还残留了一些金属层。为了去除金属层残余，向晶圆101应用化学机械平坦化工艺去除金属层残余。由于采用SFP工艺几乎去除了非凹进区域上全部的金属层，因此CMP工艺的工艺时间非常短，节约了成本的同时避免了对晶圆的损伤。
步骤605：采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的阻挡层104。非凹进区域上的阻挡层104的厚度为0.2μm-0.5μm，非凹进区域上的阻挡层104的厚度取决于工艺需求。阻挡层104的材料包含钛，相应的，用于阻挡层化学湿法刻蚀工艺的化学品主要包括氢氟酸(HF)和添加剂，氢氟酸的浓度为0.1％-1％。在阻挡层湿法刻蚀工艺中，刻蚀剂在脉冲模式下被喷到晶圆表面，如图9所示。一个脉冲模式步骤包括一步刻蚀剂步骤和一步DIW步骤，例如，首先对晶圆进行10秒钟的化学湿法刻蚀，然后，对晶圆进行5秒钟的去离子水处理。多个周期性的步骤形成湿法刻蚀工艺处方。周期性的湿法刻蚀工艺优化了凹进区域侧壁上的阻挡层过刻。DIW将会填满凹进区域并降低该区域的刻蚀速率。晶圆固定在卡盘上并与卡盘一起转动，有利于湿法刻蚀工艺的晶圆转速为200RPM-600RPM。不同半径上刻蚀率与转速有关，转速越高导致晶圆边缘去除率越高、晶圆中心去除率越低，相反的，转速越低导致晶圆边缘去除率越低、晶圆中心去除率越高。此外，刻蚀剂喷头在工艺过程中是可移动的，刻蚀率受喷头的扫描速度和扫描区域位置的影响，最优的扫描速度为40mm/sec-100mm/sec。
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的阻挡层104后，阻挡层104下方的氧化层103暴露出来，氧化层103的材料为SiO2，氧化层103的厚度大约为2μm。为了得到平坦的上表面，较佳的，应用CMP工艺去除一部分的氧化层103。通常，去除的氧化层103厚度为0.2μm。CMP工艺在氧化层103和铜层105之间具有高选择比，比如100:1。CMP工艺可以修复通孔102内铜层105的粗糙度。
参考图7所示，图7是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图，用于去除非凹进区域上的金属层105和阻挡层104。该TSV结构的平坦化工艺包括以下步骤：
步骤701：采用无应力抛光工艺去除非凹进区域上的大部分金属层105，并在非凹进区域上余留大约0.2μm-0.5μm的金属层105。SFP工艺为电化学工艺，晶圆101上的金属层105作为阳极，电解液喷头作为阴极。当阳极和阴极之间施加正电压时，金属层105被接触的电解液溶解、抛光。SFP工艺更详细的描述参见美国专利申请号10/590,460，标题为“Controlling removal rate uniformity of an electropolishing process inintegrated circuit fabrication”的专利，申请日为2005年2月23日，这件专利的全部内容都被引用到这里。
步骤703：采用化学机械平坦化工艺去除非凹进区域上余留的金属层105。通过化学机械平坦化工艺的过刻时间长度控制通孔102内的金属层凹陷。金属层105的材料为铜。
步骤705：采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层104。阻挡层104的材料包括钛，用于阻挡层化学湿法刻蚀工艺的化学品主要包括氢氟酸(HF)和添加剂，氢氟酸的浓度为0.1％-1％。在阻挡层湿法刻蚀工艺中，刻蚀剂在脉冲模式下被喷到晶圆表面，如图9所示。一个脉冲模式步骤包括一步刻蚀剂步骤和一步DIW步骤，例如，首先对晶圆进行10秒钟的化学湿法刻蚀，然后，对晶圆进行5秒钟的去离子水处理。多个周期性的步骤形成湿法刻蚀工艺处方。周期性的湿法刻蚀工艺优化了凹进区域侧壁上的阻挡层过刻。DIW将会填满凹进区域并降低该区域的刻蚀速率。晶圆固定在卡盘上并与卡盘一起转动，有利于湿法刻蚀工艺的晶圆转速为200RPM-600RPM。不同半径上刻蚀率与转速有关，转速越高导致晶圆边缘去除率越高、晶圆中心去除率越低，相反的，转速越低导致晶圆边缘去除率越低、晶圆中心去除率越高。此外，刻蚀剂喷头在工艺过程中是可移动的，刻蚀率受喷头的扫描速度和扫描区域位置的影响，最优的扫描速度为40mm/sec-100mm/sec。
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层104后，阻挡层104下方的氧化层103暴露出来，氧化层103的材料为SiO2，氧化层103的厚度大约为2μm。为了得到平坦的上表面，较佳的，应用CMP工艺去除一部分的氧化层103。通常，去除的氧化层103厚度为0.2μm。CMP工艺在氧化层103和铜层105之间具有高选择比，比如100:1。CMP工艺可以修复通孔102内铜层105的粗糙度。
参考图8所示，图8是本发明另一种具体实施方式的TSV结构的平坦化工艺的流程图，用于去除非凹进区域上的金属层105和阻挡层104。该TSV结构的平坦化工艺包括以下步骤：
步骤801：采用金属层化学湿法刻蚀工艺去除非凹进区域上的大部分金属层105，并在非凹进区域上保留大约0.2μm-0.5μm的金属层。金属层105的材料优选为铜，相应的，用于铜化学湿法刻蚀工艺的化学液主要包括双氧水(H2O2)、添加剂和氢氟酸，氢氟酸的浓度在2％-10％。
步骤803：采用化学机械平坦化工艺去除非凹进区域上余留的金属层105。通过化学机械平坦化工艺的过刻时间长度控制通孔102内的金属层凹陷。
步骤805：采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层104。阻挡层104的材料包括钛，用于阻挡层化学湿法刻蚀工艺的化学液主要包括氢氟酸(HF)和添加剂，氢氟酸的浓度为0.1％-1％。
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层104后，阻挡层104下方的氧化层103暴露出来，氧化层103的材料为SiO2，氧化层103的厚度大约为2μm。为了得到平坦的上表面，较佳的，应用CMP工艺去除一部分的氧化层103。通常，去除的氧化层103厚度为0.2μm。CMP工艺在氧化层103和铜层105之间具有高选择比，比如100:1。CMP工艺可以修复通孔102内铜层105的粗糙度。
参考图10所示，图10是本发明的TSV结构的平坦化装置的框图。装置包括EFEM(设备前端模块)1001、缓冲位1003、工艺机械手1005、叠放的两个SFP模块1007、CMP模块1009、测量模块1011、刷子清洗模块1013、湿法刻蚀模块1015和清洗模块1017。测量模块1011和刷子清洗模块1013叠放在一起，湿法刻蚀模块1015和清洗模块1017叠放在一起。该装置还包括电模块、气模块和管道模块。SFP模块1007用于对晶圆进行无应力抛光工艺去除晶圆的非凹进区域上的金属层。CMP模块1009用于对晶圆进行化学机械平坦化工艺去除非凹进区域上的金属层。湿法刻蚀模块1015用于对晶圆进行化学湿法刻蚀工艺去除非凹进区域上的金属层和/或阻挡层。化学湿法刻蚀工艺包括金属层化学湿法刻蚀工艺和/或阻挡层化学湿法刻蚀工艺。湿法刻蚀工艺采取脉冲模式，每个脉冲模式步骤包括一步刻蚀剂步骤和一步DIW步骤。
参考图11，图11所示为一种晶圆传输顺序的框图。设备前端模块机械手从装载端取走一片未加工的晶圆并将晶圆传输到缓冲位1003，工艺机械手1005从缓冲位1003取走晶圆并传输到测量模块1011以测量金属层的厚度。测量模块1011测量完金属层厚度后，工艺机械手1005从测量模块1011取走晶圆并传输到其中一个SFP模块1007。在SFP模块1007中，对晶圆进行SFP工艺去除非凹进区域上全部的金属层。SFP工艺完成后，工艺机械手1005从SFP模块1007取走晶圆并传输到清洗模块1017清洗晶圆。然后机械手1005从清洗模块1017取走晶圆并传输到CMP模块1009。在CMP模块1009中，对晶圆进行CMP工艺去除非凹进区域上的金属层残余。CMP工艺完成后，工艺机械手1005从CMP模块1009取走晶圆并传输到刷子清洗模块1013清洗晶圆。然后工艺机械手从刷子清洗模块1013取走晶圆并传输到湿法刻蚀模块1015。在湿法刻蚀模块1015，对晶圆进行阻挡层化学湿法刻蚀工艺去除非凹进区域上的阻挡层。阻挡层化学湿法刻蚀工艺完成后，工艺机械手1005从湿法刻蚀模块1015取走晶圆并传输到清洗模块1017清洗晶圆，然后工艺机械手1005从清洗模块1017取走晶圆并传输到缓冲位1003，最后，设备前端模块机械手从缓冲位1003取走晶圆并传输到晶圆装载端。
如果CMP模块1009没有测量金属层厚度的功能，在对晶圆进行CMP工艺前，晶圆应当被传输到测量模块1001测量SFP工艺后的金属层厚度，如图12所示。
除了以上晶圆传输顺序，使用该装置的其他传输顺序可以根据不同的工艺需求实施。
综上所述，与传统使用CMP工艺去除非凹进区域上的金属层、阻挡层和一部分氧化层的TSV结构平坦化工艺相比，本发明利用SFP工艺、金属层化学湿法刻蚀工艺和阻挡层化学湿法刻蚀工艺无应力的去除非凹进区域上的金属层105和阻挡层104，仅保留通孔102内的金属层105和阻挡层104，如图2所示，改善了TSV结构金属层凹陷的均匀性，减少了平坦化工艺过程中的应力，使晶圆产生微裂纹的可能性降至最低，缩短了CMP工艺持续时间，最终降低了平坦化工艺的成本以及减少了化学废液的排放。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (27)

1.一种TSV结构的平坦化工艺，该TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层，其特征在于，TSV结构的平坦化工艺包括：
采用无应力抛光工艺去除晶圆的非凹进区域上的全部金属层；以及
采用化学湿法刻蚀工艺去除非凹进区域上的金属层残余以及阻挡层，其中，所述化学湿法刻蚀工艺采取脉冲模式，每个脉冲模式步骤包括刻蚀剂步骤和DIW步骤，每个脉冲模式步骤的所述DIW步骤与下一个脉冲模式步骤的所述刻蚀剂步骤相邻，所述DIW步骤使DIW填满所述晶圆的凹进区域。
2.根据权利要求1所述的TSV结构的平坦化工艺，其特征在于，化学湿法刻蚀工艺包括阻挡层化学湿法刻蚀工艺。
3.根据权利要求2所述的TSV结构的平坦化工艺，其特征在于，金属层的材料为铜，阻挡层的材料包括钛，用于阻挡层化学湿法刻蚀工艺的化学品包括氢氟酸和添加剂。
4.根据权利要求1所述的TSV结构的平坦化工艺，其特征在于，采用化学湿法刻蚀工艺去除非凹进区域上的金属层残余以及阻挡层的步骤还包括：
采用金属层化学湿法刻蚀工艺去除晶圆的非凹进区域上的金属层残余；以及
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的阻挡层。
5.根据权利要求4所述的TSV结构的平坦化工艺，其特征在于，金属层的材料为铜，用于金属层化学湿法刻蚀工艺的化学品包括双氧水、添加剂和氢氟酸。
6.根据权利要求4所述的TSV结构的平坦化工艺，其特征在于，阻挡层的材料包括钛，用于阻挡层化学湿法刻蚀工艺的化学品包括氢氟酸和添加剂。
7.根据权利要求1所述的TSV结构的平坦化工艺，其特征在于，采用化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层后，阻挡层下方的氧化层暴露出来，采用CMP工艺去除一部分氧化层。
8.根据权利要求1所述的TSV结构的平坦化工艺，其特征在于，氧化层为SiO2。
9.一种TSV结构的平坦化工艺，该TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层，其特征在于，TSV结构的平坦化工艺包括：
采用无应力抛光工艺去除晶圆的非凹进区域上的大部分金属层，并在非凹进区域上保留部分厚度的金属层；
采用金属层化学湿法刻蚀工艺去除非凹进区域上余留的金属层，所述金属层化学湿法刻蚀工艺采取脉冲模式，每个脉冲模式步骤包括刻蚀剂步骤和DIW步骤，每个脉冲模式步骤的所述DIW步骤与下一个脉冲模式步骤的所述刻蚀剂步骤相邻，所述DIW步骤使DIW填满所述晶圆的凹进区域；以及
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层，所述阻挡层化学湿法刻蚀工艺采取脉冲模式，每个脉冲模式步骤包括刻蚀剂步骤和DIW步骤，每个脉冲模式步骤的所述DIW步骤与下一个脉冲模式步骤的所述刻蚀剂步骤相邻，所述DIW步骤使DIW填满所述晶圆的凹进区域。
10.根据权利要求9所述的TSV结构的平坦化工艺，其特征在于，无应力抛光工艺完成后，保留在非凹进区域上的金属层的厚度为0.2μm-0.5μm。
11.根据权利要求9所述的TSV结构的平坦化工艺，其特征在于，金属层的材料为铜，用于金属层化学湿法刻蚀工艺的化学品包括双氧水、添加剂和氢氟酸。
12.根据权利要求9所述的TSV结构的平坦化工艺，其特征在于，阻挡层的材料包括钛，用于阻挡层化学湿法刻蚀工艺的化学品包括氢氟酸和添加剂。
13.根据权利要求9所述的TSV结构的平坦化工艺，其特征在于，非凹进区域上的金属层残余和阻挡层被去除后，阻挡层下方的氧化层暴露出来，采用CMP工艺去除一部分氧化层。
14.一种TSV结构的平坦化工艺，该TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层，其特征在于，TSV结构的平坦化工艺包括：
采用无应力抛光工艺去除晶圆的非凹进区域上的全部金属层；
采用化学机械平坦化工艺去除非凹进区域上的金属层残余；以及
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的阻挡层，其中，所述阻挡层化学湿法刻蚀工艺采取脉冲模式，每个脉冲模式步骤包括刻蚀剂步骤和DIW步骤，每个脉冲模式步骤的所述DIW步骤与下一个脉冲模式步骤的所述刻蚀剂步骤相邻，所述DIW步骤使DIW填满所述晶圆的凹进区域。
15.根据权利要求14所述的TSV结构的平坦化工艺，其特征在于，阻挡层的材料包括钛，用于阻挡层化学湿法刻蚀工艺的化学品包括氢氟酸和添加剂。
16.根据权利要求14所述的TSV结构的平坦化工艺，其特征在于，非凹进区域上的阻挡层被去除后，阻挡层下方的氧化层暴露出来，采用CMP工艺去除一部分氧化层。
17.一种TSV结构的平坦化工艺，该TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层，其特征在于，TSV结构的平坦化工艺包括：
去除晶圆的非凹进区域上的大部分金属层，并在非凹进区域上保留部分厚度的金属层；
采用化学机械平坦化工艺去除非凹进区域上余留的金属层；以及
采用阻挡层化学湿法刻蚀工艺去除非凹进区域上的金属层残余和阻挡层，其中，所述阻挡层化学湿法刻蚀工艺采取脉冲模式，每个脉冲模式步骤包括刻蚀剂步骤和DIW步骤，每个脉冲模式步骤的所述DIW步骤与下一个脉冲模式步骤的所述刻蚀剂步骤相邻，所述DIW步骤使DIW填满所述晶圆的凹进区域。
18.根据权利要求17所述的TSV结构的平坦化工艺，其特征在于，采用无应力抛光工艺去除晶圆的非凹进区域上的大部分金属层。
19.根据权利要求17所述的TSV结构的平坦化工艺，其特征在于，采用金属层化学湿法刻蚀工艺去除晶圆的非凹进区域上的大部分金属层。
20.根据权利要求19所述的TSV结构的平坦化工艺，其特征在于，金属层的材料为铜，用于金属层化学湿法刻蚀工艺的化学品包括双氧水、添加剂和氢氟酸。
21.根据权利要求19所述的TSV结构的平坦化工艺，其特征在于，金属层化学湿法刻蚀工艺采取脉冲模式，每个脉冲模式步骤包括刻蚀剂步骤和DIW步骤。
22.根据权利要求17所述的TSV结构的平坦化工艺，其特征在于，阻挡层的材料包括钛，用于阻挡层化学湿法刻蚀工艺的化学品包括氢氟酸和添加剂。
23.根据权利要求17所述的TSV结构的平坦化工艺，其特征在于，保留在非凹进区域上的金属层的厚度为0.2μm-0.5μm。
24.根据权利要求17所述的TSV结构的平坦化工艺，其特征在于，非凹进区域上的金属层残余和阻挡层被去除后，阻挡层下方的氧化层暴露出来，采用CMP工艺去除一部分氧化层。
25.一种TSV结构的平坦化装置，该TSV结构包括晶圆、晶圆上的通孔、晶圆上的氧化层、氧化层上及通孔的底部和侧壁上的阻挡层、通孔内及阻挡层上的金属层，其特征在于，TSV结构的平坦化装置包括：
至少一个SFP模块，用于对晶圆进行无应力抛光工艺去除晶圆的非凹进区域上的金属层；
CMP模块，用于对晶圆进行化学机械平坦化工艺去除非凹进区域上的金属层；以及
湿法刻蚀模块，用于对晶圆进行化学湿法刻蚀工艺去除非凹进区域上的金属层和/或阻挡层，其中，所述化学湿法刻蚀工艺采取脉冲模式，每个脉冲模式步骤包括刻蚀剂步骤和DIW步骤，每个脉冲模式步骤的所述DIW步骤与下一个脉冲模式步骤的所述刻蚀剂步骤相邻，所述DIW步骤使DIW填满所述晶圆的凹进区域。
26.根据权利要求25所述的TSV结构的平坦化装置，其特征在于，化学湿法刻蚀工艺包括金属层化学湿法刻蚀工艺和/或阻挡层化学湿法刻蚀工艺。
27.根据权利要求25所述的TSV结构的平坦化装置，其特征在于，进一步包括：
测量模块，用于测量金属层的厚度；
刷子清洗模块，用于在化学机械平坦化工艺完成后清洗晶圆；
清洗模块，用于在无应力抛光工艺或化学湿法刻蚀工艺完成后清洗晶圆。
CN201680084216.8A 2016-04-07 2016-04-07 Tsv结构的平坦化工艺和装置 Active CN108886016B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2016/078656 WO2017173613A1 (en) 2016-04-07 2016-04-07 Tsv structure planarization process and apparatus

Publications (2)

Publication Number Publication Date
CN108886016A CN108886016A (zh) 2018-11-23
CN108886016B true CN108886016B (zh) 2023-03-10

Family

ID=60000123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680084216.8A Active CN108886016B (zh) 2016-04-07 2016-04-07 Tsv结构的平坦化工艺和装置

Country Status (5)

Country Link
KR (1) KR102599825B1 (zh)
CN (1) CN108886016B (zh)
SG (1) SG11201808636TA (zh)
TW (1) TWI774645B (zh)
WO (1) WO2017173613A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113059405A (zh) * 2019-12-30 2021-07-02 盛美半导体设备(上海)股份有限公司 半导体结构的加工方法及清洗装置
CN114156231B (zh) * 2021-11-04 2024-09-20 上海至临半导体技术有限公司 一种晶圆桥接导线结构改善方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740518A (zh) * 2008-11-20 2010-06-16 台湾积体电路制造股份有限公司 在栅极最后工艺中用于去除伪多晶硅的新方法
CN101882595A (zh) * 2009-05-08 2010-11-10 盛美半导体设备（上海）有限公司 阻挡层的去除方法和装置
CN103474394A (zh) * 2013-09-11 2013-12-25 华进半导体封装先导技术研发中心有限公司 免金属cmp的tsv工艺方法
CN103474395A (zh) * 2013-09-13 2013-12-25 华进半导体封装先导技术研发中心有限公司 一种tsv平坦化方法
CN105144363A (zh) * 2012-11-27 2015-12-09 盛美半导体设备（上海）有限公司 互连结构的形成方法
CN105336672A (zh) * 2014-07-24 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105390384A (zh) * 2015-10-29 2016-03-09 上海集成电路研发中心有限公司 一种无应力电化学抛光铜时去除二氧化硅的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020192941A1 (en) * 2001-06-19 2002-12-19 Chia-Lin Hsu Method for reducing dishing in copper chemical mechanical polishing process
US8372757B2 (en) * 2003-10-20 2013-02-12 Novellus Systems, Inc. Wet etching methods for copper removal and planarization in semiconductor processing
WO2010020092A1 (en) * 2008-08-20 2010-02-25 Acm Research (Shanghai) Inc. Barrier layer removal method and apparatus
US9305865B2 (en) * 2013-10-31 2016-04-05 Micron Technology, Inc. Devices, systems and methods for manufacturing through-substrate vias and front-side structures
US8956974B2 (en) * 2012-06-29 2015-02-17 Micron Technology, Inc. Devices, systems, and methods related to planarizing semiconductor devices after forming openings
KR102024122B1 (ko) * 2013-04-22 2019-09-23 에이씨엠 리서치 (상하이) 인코포레이티드 스루-실리콘 비아 노출을 위한 방법 및 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740518A (zh) * 2008-11-20 2010-06-16 台湾积体电路制造股份有限公司 在栅极最后工艺中用于去除伪多晶硅的新方法
CN101882595A (zh) * 2009-05-08 2010-11-10 盛美半导体设备（上海）有限公司 阻挡层的去除方法和装置
CN105144363A (zh) * 2012-11-27 2015-12-09 盛美半导体设备（上海）有限公司 互连结构的形成方法
CN103474394A (zh) * 2013-09-11 2013-12-25 华进半导体封装先导技术研发中心有限公司 免金属cmp的tsv工艺方法
CN103474395A (zh) * 2013-09-13 2013-12-25 华进半导体封装先导技术研发中心有限公司 一种tsv平坦化方法
CN105336672A (zh) * 2014-07-24 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105390384A (zh) * 2015-10-29 2016-03-09 上海集成电路研发中心有限公司 一种无应力电化学抛光铜时去除二氧化硅的方法

Also Published As

Publication number Publication date
TWI774645B (zh) 2022-08-21
WO2017173613A1 (en) 2017-10-12
KR20180133433A (ko) 2018-12-14
SG11201808636TA (en) 2018-10-30
KR102599825B1 (ko) 2023-11-08
CN108886016A (zh) 2018-11-23
TW201737417A (zh) 2017-10-16

Similar Documents

Publication Publication Date Title
US6274478B1 (en) Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
US6946397B2 (en) Chemical mechanical polishing process with reduced defects in a copper process
KR101615454B1 (ko) 화학 기계적 폴리싱 및 세정을 위한 시스템 및 방법
Banerjee et al. Chemical mechanical planarization historical review and future direction
US6635562B2 (en) Methods and solutions for cleaning polished aluminum-containing layers
TWI518765B (zh) 改善化學機械硏磨平坦化的方法與裝置
US6573173B2 (en) Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
KR20000004840A (ko) 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자
US10008391B2 (en) Method of forming copper interconnects
US20040121583A1 (en) Method for forming capping barrier layer over copper feature
US6555477B1 (en) Method for preventing Cu CMP corrosion
US20040253809A1 (en) Forming a semiconductor structure using a combination of planarizing methods and electropolishing
CN108886016B (zh) Tsv结构的平坦化工艺和装置
US20030224958A1 (en) Solutions for cleaning polished aluminum-containing layers
CN100449731C (zh) 双镶嵌结构的形成方法
CN100483675C (zh) 双镶嵌结构的形成方法
JP2007511095A (ja) 集積回路相互接続の製作システム及び方法
CN105742229A (zh) 半导体结构的形成方法
KR20150138071A (ko) 에칭 프로세스에서의 감소된 티타늄 언더컷
Balan et al. CMP process optimization for bonding applications
CN113782430A (zh) 去除阻挡层的方法
KR20070054932A (ko) 반도체 소자의 제조방법
CN106992115B (zh) 提高集成电路可靠性的方法
CN112259501B (zh) 一种接触孔化学机械平坦化的优化方法
US6211060B1 (en) Method for planarizing a damascene structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 201203 building 4, No. 1690, Cailun Road, free trade zone, Pudong New Area, Shanghai

Applicant after: Shengmei semiconductor equipment (Shanghai) Co.,Ltd.

Address before: 201203 Shanghai Zhangjiang High Tech Park of Pudong New Area Cailun Road No. fourth 1690

Applicant before: ACM (SHANGHAI) Inc.

GR01 Patent grant
GR01 Patent grant