KR20190064378A - 내장형 메모리 디바이스를 가진 구조 및 접촉 격리 스킴 - Google Patents

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Abstract

본 개시는 일부 실시형태에 따라 집적회로를 제조하는 방법을 제공한다. 방법은, 반도체 기판의 핀 활성 영역 상에 소스 및 드레인을 형성하는 단계; 소스 및 드레인 상에 ILD(interlayer dielectric) 층을 성막하는 단계; 각각 소스 및 드레인과 정렬되는 제1 콘택트 홀 및 제2 콘택트 홀을 형성하기 위해 ILD 층을 패터닝하는 단계; 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계; 및 각각 제1 콘택트 홀 및 제2 콘택트 홀 내에 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계를 포함한다.

Description

내장형 메모리 디바이스를 가진 구조 및 접촉 격리 스킴{STRUCTURE WITH EMBEDDED MEMORY DEVICE AND CONTACT ISOLATION SCHEME}
본 출원은 여기에 전체가 참조로 포함된 미국 가출원 62/592,810(출원일: 2017년 11월 30일)에 대한 우선권을 주장한다.
집적회로에서, 포토리소그래피 패터닝, 에칭, 성막, 및 주입을 포함하는 다수의 제조 기술을 사용하여 기판 상에 집적회로 패턴이 형성될 수 있다. 따라서, 형성된 집적회로는 함께 집적된 전계 효과 트랜지스터, 다이오드, 바이폴라 트랜지스터, 이미징 센서, 발광 다이오드, 메모리 셀, 저항기, 및 커패시터 등의 다수의 디바이스를 포함한다. 메모리 디바이스는, 전계 효과 트랜지스터와 같은 다른 디바이스와 연결된 커패시터 또는 저항기와 같은 수동 디바이스를 포함할 수 있다. 기존 기술에서, 저항기와 같은 수동 디바이스는 에칭을 포함하는 다수의 반도체 기술을 통해 형성된다. 이러한 기술은 수동 디바이스의 치수를 제한적이고 부정확하게 제어하며, 이는 디바이스 치수 및 디바이스 성능의 큰 변동을 야기한다. 경우에 따라, 디바이스 파라미터가 사양을 벗어나서 회로에 오류가 발생할 수 있다. 또한, 기존의 방법들은 큰 프로세싱 변동 및 작은 피쳐 사이즈로 인해 첨단 기술 노드에서 구현되기 어렵다. 특히, 반도체 기술이 7 nm 이하와 같은 더 작은 피처 사이즈의 첨단 기술 노드로 나아갈 때, 미스얼라인먼트(misalignment)는보다 적은 허용 오차를 가지며, 누설, 단락, 개방 또는 기타 오류 결함 또는 신뢰성 문제를 초래할 수 있다. 따라서, 본 발명은 상기 문제를 해결하기 위한 구조체 및 방법을 제공한다.
본 개시는 일부 실시형태에 따라 집적회로를 제조하는 방법을 제공한다. 방법은, 반도체 기판의 핀 활성 영역 상에 소스 및 드레인을 형성하는 단계; 소스 및 드레인 상에 ILD(interlayer dielectric) 층을 성막하는 단계; 각각 소스 및 드레인과 정렬되는 제1 콘택트 홀 및 제2 콘택트 홀을 형성하기 위해 ILD 층을 패터닝하는 단계; 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계; 및 각각 제1 콘택트 홀 및 제2 콘택트 홀 내에 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계를 포함한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처(feature)는 비례적으로 도시되어 있지 않다는 것을 강조한다. 실제로, 다양한 피쳐들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 일 실시형태에서 본 개시의 다양한 양상에 따라 구성되는 반도체 디바이스 구조체의 상면도이다.
도 1b 및 도 1c는, 일부 실시형태에 따른, 도 1a의 반도체 구조체의 각각 점선 AA' 및 BB'를 따른 단면도이다.
도 1d는 일부 실시형태에 따라 구성되는 도 1b에서의 반도체 디바이스 구조체의 게이트 스택의 단면도이다.
도 2a는 일부 실시형태들에 따른 집적회로(IC: integrated circuit) 구조체를 형성하는 방법의 플로우차트이다.
도 2b는 일부 실시형태에 따른 도 2a의 방법에서의 동작의 플로우차트이다.
도 3a 및 도 3b는 다수의 실시형태에 따른 도 2a의 방법에 의해 만들어지는 제조 스테이지에서의 예시적 집적회로 구조체의 단면도를 도시한다.
도 4, 도 5, 도 6, 도 7, 및 도 8은 다수의 실시형태에 따라 구성되는 도 2a의 방법에 의해 만들어지는 다수의 제조 스테이지 중의 예시적 집적회로 구조체의 단면도를 도시한다.
도 9a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 디바이스 구조체의 상면도이다.
도 9b 및 도 9c는, 일부 실시형태에 따른, 도 9a의 반도체 구조체의 각각 점선 AA' 및 BB'를 따른 단면도이다.
도 10a 및 도 10b는 일부 실시형태에 따른 도 2a의 방법에서의 각각의 동작의 플로우차트이다.
도 11, 도 12, 도 13, 및 도 14는 일부 실시형태에 따라 구성되는 다수의 제조 스테이지 중의 예시적 집적회로 구조체의 단면도를 도시한다.
도 15a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 디바이스 구조체의 상면도이다.
도 15b 및 도 15c는, 일부 실시형태에 따른, 도 15a의 반도체 구조체의 각각 점선 AA' 및 BB'를 따른 단면도이다.
도 16a, 도 16b, 및 도 16c는 다수의 실시형태에 따른 도 2a의 방법에서의 동작의 플로우차트이다.
도 17, 도 18, 도 19, 도 20, 및 도 21은 일부 실시형태에 따라 구성되는 다수의 제조 스테이지 중의 예시적 집적회로 구조체의 단면도를 도시한다.
도 22a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 디바이스 구조체의 상면도이다.
도 22b 및 도 22c는, 일부 실시형태에 따른, 도 22a의 반도체 구조체의 각각 점선 AA' 및 BB'를 따른 단면도이다.
도 23은 일부 실시형태에 따른 도 2a의 방법에서의 동작의 플로우차트이다.
도 24, 도 25, 도 26, 도 27, 도 28, 및 도 29는 일부 실시형태에 따라 구성되는 다수의 제조 스테이지 중의 예시적 집적회로 구조체의 단면도를 도시한다.
도 30a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 디바이스 구조체의 상면도이다.
도 30b 및 도 30c는, 일부 실시형태에 따른, 도 30a의 반도체 구조체의 각각 점선 AA' 및 BB'를 따른 단면도이다.
도 31a는 일부 실시형태에 따른 도 2a의 방법에서의 동작의 플로우차트이다.
도 32, 도 33, 도 34, 도 35, 도 36, 도 37, 및 도 38은 일부 실시형태에 따라 구성되는 다수의 제조 스테이지 중의 예시적 집적회로 구조체의 단면도를 도시한다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다. 이하의 설명은 다양한 실시형태의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 예컨대, 도면의 디바이스가 뒤집어지면, 다른 엘리먼트 또는 피쳐들의 "아래" 또는 "밑에" 로 설명된 엘리먼트는, 다른 엘리먼트 또는 피쳐들 "상부로" 배향된다. 따라서, 예시적 용어 "아래"는 위와 아래의 배향을 모두 포함할 수 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
도 1a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 구조체(또는 워크피스(work piece))(100)의 상면도이다. 도 1b는, 일부 실시형태에 따른, 반도체 구조체(100)의 점선 AA'를 따른 단면도이다. 도 1c는, 일부 실시형태에 따른, 반도체 구조체(100)의 점선 BB'를 따른 단면도이다. 반도체 구조체(100) 및 그 제조 방법은 집합적으로 도 1a 내지 도 1c 및 다른 도면들을 참조하여 설명된다. 일부 실시형태에서, 반도체 구조체(100)는 핀 활성 영역(fin active region)을 포함하고 그 위에 형성된 FinFET(fin field-effect transistor)를 포함한다. 일부 실시형태에서, 반도체 구조체(100)는 그 위에 평탄한 FET(field-effect transistor)가 형성된 평탄한 활성 영역(flat active region)을 포함할 수 있다. 반도체 구조체(100)는 n 타입 FET(nFET) 또는 p 타입 FET(pFET)이 될 수 있는 FET을 포함한다. 반도체 구조체(100)는 FET에 예컨대 FET의 소스에 전기적으로 접속된 커패시터를 더 포함한다. 한정이 아닌 예시만을 위한 실시예로서, FET은 nFET이다. FET과 커패시터가 접속되어 집합적으로 RRAM(resistive random-access memory) 또는 DRAM(dynamic RAM)과 같은 메모리 디바이스로서 기능한다. 일부 다른 실시예에서, 메모리 디바이스는 OTP(one-time programming) 메모리(예컨대, 내장형 OTP 메모리)이다.
반도체 구조체(100)는 기판(102)을 포함한다. 기판(102)은 벌크 실리콘 기판을 포함한다. 대안으로서, 기판(102)은, 결정 구조 내에 실리콘 또는 게르마늄 등의 기초 반도체; 실리콘 게르마늄(silicon germanium), 실리콘 카바이드(silicon carbide), 비화 갈륨(gallium arsenic), 인화 갈륨(gallium phosphide), 인화 인듐(indium phosphide), 비화 인듐(indium arsenide), 및/또는 안티몬화 인듐(indium antimonide), 또는 이들의 조합 등의 엘리멘터리 반도체(elementary semiconductor)를 포함할 수 있다. 또한, 가능한 기판(102)은 SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적합한 방법들을 사용하여 제조된다.
기판(102)은 또한 기판(102) 상에 형성되고 활성 영역(106)과 같은 기판(102) 상의 다수의 활성 영역을 규정하는 격리 피쳐(isolation feature)(104)와 같은 다수의 격리 피쳐를 포함한다. 격리 피쳐(104)는 다수의 활성 영역을 규정하고 전기적으로 격리시키기 위해 STI(shallow trench isolation) 등의 격리 기술을 사용한다. 격리 피쳐(104)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(silicon oxynitride), 다른 적합한 유전체 물질, 또는 이들의 조합을 포함한다. 격리 영역(104)은 임의의 적합한 프로세스에 의해 형성된다. 일 실시예로서, STI 피쳐를 형성하는 단계는, 기판의 일부를 노출시키기 위한 리소그래피 프로세스, (예컨대 건식 에칭 및/또는 습식 에칭을 사용함으로써) 기판의 노출 부분에 트렌치를 에칭하는 단계, (예컨대, 화학 증착 프로세스를 사용함으로써) 하나 이상의 유전체 물질로 트렌치를 충전하는 단계, 및 CMP(chemical mechanical polishing) 프로세스와 같은 연마 프로세스에 의해 기판을 평탄화하고 유전체 물질(들)의 초과 부분을 제거하는 단계를 포함한다. 일부 실시예에서, 충전된 트렌치는 서멀 옥사이드 라이너층(thermal oxide liner layer) 및 실리콘 질화물 또는 실리콘 산화물의 충전 층(filling layer)(들) 등의 멀티-레이어 구조를 가질 수 있다.
활성 영역(106)은 다수의 도핑된 피쳐가 형성되고 다이오드, 트랜지스터, 및/또는 다른 적합한 디바이스와 같은 하나 이상의 디바이스로 구성된 반도체 표면을 갖는 영역이다. 활성 영역은 기판(102)의 벌크 반도체 물질(실리콘 등)과 유사한 반도체 물질 또는 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC)과 같은 상이한 반도체 물질 또는 예컨대, 캐리어 이동성을 증가시키는 변형 효과와 같은 성능 향상을 위해, 에피택셜 성장에 의해 기판(102) 상에 형성된 다수의 반도체 물질 층(예컨대, 대안적인 실리콘 및 실리콘 게르마늄 층)을 포함할 수 있다. 본 실시예에서, 활성 영역(106)은 X 방향으로 배향된 장방 형상(elongated shape)을 갖는다.
본 실시형태에서, 활성 영역(106)은 격리 피쳐(104) 위로 연장되는 핀 활성 영역과 같이 3차원이다. 핀 활성 영역은 기판(102)으로부터 돌출되고 채널 영역(또는 간단히 채널이라 칭함)과 FET의 게이트 전극 사이를 더 효과적으로 연결하기 위해 3차원 프로파일을 갖는다. 핀 활성 영역(106)은, 격리 피쳐(104)를 리세싱하기 위한 선택적 에칭 또는 기판(102)과 동일하거나 상이한 반도체로 활성 영역을 성장시키기 위한 선택적 에피택셜 성장, 또는 이들의 조합에 의해 형성될 수 있다. 핀 활성 영역(106)은 간단히 핀(106)이라고도 칭해진다.
반도체 기판(102)은 다수의 디바이스 또는 디바이스의 콤포넌트를 형성하도록 구성된 n 타입 도핑 웰, p 타입 도핑 웰, 소스 및 드레인, 다른 도핑 피쳐, 또는 이들의 조합과 같은 다수의 도핑 피쳐를 더 포함한다. 일 실시형태에서, 반도체 구조체(100)는 핀 활성 영역(106) 상에 제1 타입 도펀트의 도핑 웰(110)을 포함한다. 도핑 웰(110)은 확산에 의해 격리 피쳐(104) 아래에 놓인 영역으로 연장될 수 있다. 예시만을 위해 위에서 설명한 바와 같이, 핀(106) 상에 형성된 FET은 nFET이다. 이 경우에, 도핑 웰(110)은 p 타입 도펀트로 도핑된다(따라서, p 웰이라 지칭함). 도핑 웰(110) 내의 도펀트(붕소 등)는 이온 주입 또는 다른 적합한 기술에 의해 핀(106)에 도입될 수 있다. 예컨대, 기판(102) 상에 개구 - 개구는 도핑 웰(110)을 위한 영역을 규정함 - 를 가진 패턴 마스크(patterned mask)를 형성하는 단계; 및 주입 마스크로서 패턴 마스크를 사용하여 핀(106)에 p 타입 도펀트(붕소 등)를 도입하기 위해 이온 주입을 수행하는 단계를 포함하는 절차(procedure)에 의해 도핑 웰(110)이 형성될 수 있다. 패턴 마스크는, 리소그래피에 의해 형성되는 패턴화된 레지스트 층 또는 성막, 리소그래피 프로세스, 에칭에 의해 형성되는 패턴 하드 마스크가 될 수 있다. 대안적 실시형태에서, 핀(106) 상의 FET은 pFET이고, 도핑 웰(110)은 인(phosphorous)과 같은 n 타입 도펀트로 도핑될 수 있다.
반도체 구조체(100)는 핀(106) 내에 배치되고 Y 방향으로 배향되는 장방 형상을 가진 게이트 스택(114)을 더 포함한다. Y 방향은 X 방향과 직교하고, X 방향과 Y 방향 양자는 기판(102)의 상부 표면을 규정한다. 상부 표면은 X 방향과 Y 방향 양자에 대하여 직교하는 Z 방향을 따른 법선 방향을 갖는다. 게이트 스택(114)은 게이트 유전체 층(116) 및 게이트 유전체 층 상에 형성되는 게이트 전극(120)을 포함한다. 게이트 스택(114)은 일부 실시예에 따라 10 nm 내지 20 nm 범위의 높이를 가질 수 있다.
게이트 유전체 층(116)은 실리콘 산화물과 같은 유전체 물질을 포함한다. 다른 실시형태에서, 게이트 유전체 층은 회로 성능 및 제조 통합을 위한 다른 적합한 유전체 물질을 대안적으로 또는 추가적으로 포함한다. 예컨대, 게이트 유전체 층(116)은 금속 산화물, 금속 질화물, 또는 금속 산질화물 등의 하이 k 유전체 물질 층을 포함한다. 다양한 실시예에서, 하이 k 유전체 물질 층은 MOCVD(metal organic chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition), 또는 MBE(molecular beam epitaxy) 등의 적합한 방법에 의해 형성되는 금속 산화물, 즉 ZrO2, Al2O3, 및 HfO2을 포함한다. 게이트 유전체 층은 반도체 기판(102)과 하이 k 유전체 물질 사이에 개재되는 계면 층(interfacial layer)을 더 포함할 수 있다. 일부 실시형태에서, 계면 층은 ALD, 열적 산화, 또는 자외선-오존 산화(ultraviolet-Ozone Oxidation)에 의해 형성되는 실리콘 산화물을 포함한다.
게이트 전극(120)은 알루미늄, 구리, 텅스텐, 금속 실리사이드, 금속 합금, 도핑된 폴리-실리콘, 다른 적절한 도전성 물질, 또는 이들의 조합과 같은 금속을 포함한다. 게이트 전극(120)은 캡핑 층(capping layer), 워크 펑션 금속 층(work function metal layer), 차단 층(blocking layer), 및 충전 금속 층(알루미늄 또는 텅스텐 등) 등과 같이 디자인된 다중 도전성 필름을 포함할 수 있다. 다중 도전성 필름은 nFET(또는 pFET)에 매칭되는 워크 펑션을 위해 디자인된다. 일부 실시형태에서, nFET을 위한 게이트 전극(120)은 4.2 eV 이하의 워크 펑션으로 디자인된 조성을 갖는 워크 펑션 금속을 포함한다. 다른 경우에, pFET을 위한 게이트 전극은 5.2 eV 이상의 워크 펑션으로 디자인된 조성을 갖는 워크 펑션 금속을 포함한다. 예컨대, nFET을 위한 워크 펑션 금속 층은 탄탈룸, 티타늄, 알루미늄, 티타늄 알루미늄 질화물, 또는 이들의 조합을 포함한다. 다른 실시예에서, pFET을 위한 워크 펑션 금속 층은 티타늄 질화물, 탄탈룸 질화물, 또는 이들의 조합을 포함한다.
게이트 스택(114)은 게이트 전극(120)의 측벽 상에 형성되는 게이트 스페이서(122)를 더 포함할 수 있다. 스페이서(122)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 유전체 물질, 또는 이들의 조합을 포함한다. 스페이서(122)는 다중층 구조를 가질 수 있고 유전체 물질을 성막한 후 플라즈마 에칭과 같은 이방성 에칭에 의해 형성될 수 있다.
게이트 스택(114)은 게이트-라스트 프로세스(gate-last process)와 같은 적합한 절차에 의해 형성되며, 더미 게이트가 먼저 형성되고, 소스 및 드레인의 형성 후에 금속 게이트로 대체된다. 대안적으로, 게이트 스택은 하이 k 라스트 프로세스에 의해 형성되고, 게이트 유전체 물질 층과 게이트 전극 양자는 소스 및 드레인의 형성 후에 각각 하이 k 유전체 물질과 금속으로 대체된다. 게이트 스택(114)은 게이트 물질 및 형성으로 인해 상이한 구조를 가질 수 있다. 하나의 예시적 게이트 스택(114)이 도 1d에 단면도로 도시되어 있다. 이것을 만드는 방법이 일부 실시형태에 따라 더 설명된다. 본 실시형태에서, 게이트 스택(114)은, 핀 상에 더미 게이트 스택이 형성되고; 소스 및 드레인이 형성되고; 소스 및 드레인 상에 ILD가 성막되고, 더미 게이트 스택이 제거되어 게이트 트렌치가 얻어지고; 금속 게이트 물질이 게이트 트렌치에 성막되고; 초과 게이트 물질을 제거하기 위해 CMP 프로세스가 적용되는 절차에 의해 형성되는 금속 게이트이다. 도 1d에 도시된 본 실시형태에서, 게이트 스택(114)은 하이 k 유전체 물질을 갖고 U자 형상인 게이트 유전체 층(116)을 포함한다. 게이트 전극(120)은 120A, 120B, 및 120C와 같은 다중 층들을 포함한다. 실시형태의 구현에서, 게이트 전극층(120A)은 내부 확산 및 다른 집적 고려를 방지하기 위한 캡핑 층이고; 게이트 전극층(120B)은 워크 펑션(또한 펑크 펑션 금속 층이라고도 지칭됨)을 조정(tune)하기 위한 금속층이고; 게이트 전극층(120C)은 텅스텐, 구리, 알루미늄, 구리 알루미늄 합금 또는 다른 저 저항 금속과 같은 충전 금속이다.
반도체 구조체(100)는 핀(106) 상에 규정되고 게이트 스택(114) 아래에 놓인 채널 영역(124)을 포함한다. 채널(124)은 소스와 드레인 사이에 전류 경로를 제공한다. 채널(124)은 도핑 웰(110)(본 실시예에서 p 웰)과 동일 타입의 도펀트를 갖지만, 애플리케이션 및 디바이스 사양에 따라 더 높은 도핑 농도를 갖는다. 채널(124)은 적절한 임계 전압 및 다른 파라미터들에 적합한 도펀트 농도로 이온 주입에 의해 조정될 수 있다.
반도체 구조체(100)는 채널(124)의 양 측 상의 핀(106) 상에 형성된 소스/드레인(S/D) 피쳐(또는 간단히 소스 및 드레인이라 칭함)를 포함한다. S/D 피쳐는 제1 타입 도펀트와 반대인 제2 타입 도펀트로 도핑된다. 이 경우에, S/D 피쳐는 (인과 같은) n 타입 도펀트로 도핑된다. S/D 피쳐는 이온 주입 및/또는 확산에 의해 형성될 수 있다. S/D 피쳐를 형성하기 위해 다른 프로세싱 단계가 더 포함될 수 있다. 예컨대, 주입된 도펀트를 활성화하기 위해 RTA(rapid thermal annealing) 프로세스가 사용될 수 있다. S/D 피쳐는 다단계 주입(multi-step implantation)에 의해 형성되는 상이한 도핑 프로파일을 가질 수 있다. 예컨대, LDD(light doped drain) 또는 DDD(double diffused drain) 등의 추가 도핑 피쳐가 포함될 수 있다. 또한, S/D 피쳐는 상승(raised), 오목(recessed), 또는 변형(strained)과 같은 상이한 구조를 가질 수 있다. 예컨대, S/D 피쳐의 형성은 소스 및 드레인 영역을 리세싱하기 위한 에칭; 인시투 도핑(in-situ doping)으로 에피택셜 S/D 피쳐를 형성하기 위한 선택적 에피택셜 성장; 및 활성화를 위한 어닐링을 포함할 수 있다. 따라서, 형성된 S/D 피쳐는 향상된 캐리어 이동도 및 디바이스 성능을 위한 변형 효과(straining effect)를 갖는 에피택셜 S/D 피쳐이다. S/D 피쳐는 실리콘(Si) 피쳐, 실리콘 게르마늄(SiGe) 피쳐, 실리콘 카바이드(SiC) 피쳐 및/또는 다른 적합한 반도체 피쳐가 소스 및 드레인 영역 내의 핀 상에서 결정 상태로 성장되는 하나 이상의 선택적 에피택셜 성장에 의해 형성될 수 있다. 이하의 설명의 편의상, S/D 피쳐는 각각 드레인(126) 및 소스(128)로 지칭된다.
소스(128), 드레인(126), 채널(124), 및 게이트 스택(114)은 FET을 형성하도록 구성된다. 본 실시형태에서, FET은 nFET이고, 이것은 한정이 아닌 예시만을 위한 것이다. 대안적 실시형태에서 FET은 pFET이다.
반도체 구조체(100)는 기판(102) 상에 배치되는 ILD(interlayer dielectric) 층(130)을 더 포함한다. ILD 층(130)은 다수의 디바이스 콤포넌트에 격리 기능을 제공하기 위해 하나 이상의 유전체 물질을 포함한다. ILD 층(130)은 실리콘 산화물, 로우 k 유전체 물질, 다른 적합한 유전체 물질, 또는 이들의 조합 등의 유전체 물질을 포함한다. 일부 실시예에서, 로우 k 유전체 물질은 FSG(fluorinated silica glass), 탄소 도핑 실리콘 산화물, 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소(amorphous fluorinated carbon), 파릴렌(Parylene), BCB(bis-benzocyclobutenes), 폴리이미드 및/또는 실질적으로 열 실리콘 산화물보다 낮은 유전 상수를 가진 다른 적합한 유전체 물질을 포함한다. ILD 층(130)의 형성은 예컨대 성막 및 CMP를 포함한다. 성막은 스핀-온 코팅, CVD, 다른 적합한 성막 기술, 또는 이들의 조합을 포함할 수 있다.
반도체 구조체(100)는 게이트 스택(114) 및 ILD 층(130) 상에 성막된 캡핑 층(132)도 포함한다. 캡핑 층(132)은 게이트 스택(114)을 커버하고, 후속 프로세스 중에 산화되거나 에칭 손상되는 것을 방지하는 것과 같은 게이트 스택(114)에 보호를 제공한다. 상기 캡핑 층(132)은 에치 스톱(etch-stop)과 같은 다른 기능을 수행할 수 있다. 캡핑 층(132)은 대응하는 에칭 손상을 제거하기 위해 에칭 없는 성막과 같은 기존 방법에 비해 몇가지 장점을 제공한다. 캡핑 층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 물질, 또는 이들의 조합 등의 유전체 물질을 포함한다. 캡핑 층(132)은 CVD 또는 ALD(atomic layer deposition) 등의 임의의 적합한 성막 기술에 의해 형성될 수 있다. 본 실시형태에서, 캡핑 층(132)은 게이트 스택(114) 및 ILD 층(130)의 상부 표면과 동일 평면인 하부 표면을 가진 평탄한 층이다. 일부 실시예에서, 캡핑 층(132)은 0.5 nm 내지 5 nm 범위의 두께를 갖는다. 다른 실시예에서, 캡핑 층(132)은 2 nm 내지 4 nm 범위의 두께를 갖는다.
반도체 구조체(100)는 캡핑 층(132) 상에 배치되는 제2 ILD 층(134)을 더 포함한다. 제2 ILD 층(134)은 조성 및 형성의 관점에서 ILD 층(130)과 유사하다. 예컨대, 제2 IlD 층(134)은, 로우 k 유전체 물질을 포함할 수 있고, 성막 및 CMP에 의해 형성될 수 있다.
반도체 구조체(100)는 전기적 접속을 제공하기 위해 제1 콘택트 피쳐(136) 및 제2 콘택트 피쳐(138)와 같은 콘택트 피쳐를 더 포함한다. 제1 콘택트 피쳐(136) 및 제2 콘택트 피쳐(138)는 금속 또는 금속 합금 등의 도전성 물질(들)을 포함하고, ILD 층(130 및 134)에 형성된다. 제1 콘택트 피쳐(136)는 드레인(126)과 정렬되고, 드레인(126) 상에 직접 랜딩(landing)된다. 제2 콘택트 피쳐(138)는 소스와의 직접 접촉 없이 소스(128)와 정렬된다. 제1 콘택트 피쳐 및 제2 콘택트 피쳐 각각은 접착제 층(140) 및 충전 금속(142)을 포함한다. 접착제 층(140)은 접착 및 상호 확산(inter-diffusion) 방지와 같은 다양한 기능을 제공한다. 본 실시형태에서, 접착제 층(140)은 티타늄 및 티타늄 질화물을 포함한다. 접착제 층(140)은 PVD(physical vapor deposition), ALD, 다른 적합한 성막, 또는 이들의 조합에 의해 성막될 수 있다. 충전 금속(142)은 텅스텐, 구리, 알루미늄, 구리 알루미늄 합금, 다른 적합한 도전성 물질, 또는 이들의 조합을 포함한다. 충전 금속(142)은 CVD, PVD, 도금(plating), 또는 이들의 조합 등의 임의의 적합한 기술에 의해 성막된다.
반도체 구조체(100)는 제1 콘택트 피쳐 및 제2 콘택트 피쳐를 둘러싸는 다른 유전체 물질 층(146)을 더 포함한다. 유전체 물질 층(146)은 캡핑 층(132)과 동일하거나 상이한 적합한 유전체 물질을 포함한다. 일부 실시예에서, 유전체 물질 층(146)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 다른 적합한 유전체 물질, 또는 이들의 조합과 같은 산화물, 질화물, 또는 탄화물을 포함한다. 유전체 물질 층(146)은 CVD, ALD, 또는 다른 적합한 기술에 의해 성막될 수 있다. 일부 실시예에서, 유전체 물질 층(146)은 0.5 nm 내지 5 nm 범위의 두께를 갖는다. 일부 실시예에서, 유전체 물질 층(146)은 1 nm 내지 2 nm 범위의 두께를 갖는다. 특히, 유전체 물질 층(146)의 두께(T) 및 게이트 스택(114)의 높이(H)는 일부 실시예에 따라 1/20 내지 1/2 범위의 비(T/H)를 갖는다.
특히, 유전체 물질 층(146)은 소스(128)와 제2 콘택트 피쳐(138) 사이로 연장되고 제2 콘택트 피쳐(138)로부터 소스(128)를 격리시킨다. 소스(128)와 제2 콘택트 피쳐(138) 사이에 개재되는 유전체 물질 층(146)의 연장 부분은 소스(128)와 제2 콘택트 피쳐(138) 사이에 샌드위칭된 커패시터로서 기능한다. 일부 실시형태에서, 소스(128), 제2 콘택트 피쳐(138), 및 유전체 물질 층(146)의 연장 부분은 커패시터로서 기능하고, 제2 콘택트 피쳐(138) 및 소스(128)는 커패시터의 2개의 전극으로서 기능한다. FET 및 커패시터는 RRAM 또는 DRAM 또는 eOTP 등의 메모리 디바이스를 형성한다.
콘택트 피쳐의 형성은, 콘택트 홀을 형성하기 위해 ILD 층을 패터닝하는 단계; 콘택트 홀 내에 유전체 물질 층(146)을 성막하는 단계; 드레인에 정렬되는 콘택트 홀의 하부 표면으로부터 유전체 물질 층(146)의 일부를 선택적으로 제거하는 단계; 접착제 층(140)을 성막하는 단계; 콘택트 홀 내의 접착제 층 상에 충전 금속(142)을 성막하는 단계; 및 ILD 층 상의 접착제 층(140) 및 초과 충전 금속(142)을 제거하기 위해 CMP 프로세스를 수행하는 단계를 포함한다. 드레인(126)에 대응하는 콘택트 홀의 하부 표면 상의 유전체 물질 층(146)의 일부의 선택적 제거는, 소스(128)에 대하여 콘택트 홀을 커버하고 드레인(126)에 대하여 콘택트 홀을 언커버(uncover)하기 위해 패턴화된 마스크를 형성하는 단계; 드레인에 정렬된 콘택트 홀 내의 하부 부분을 선택적으로 제거하기 위해 이방성 에칭 프로세스(건식 에칭 프로세스 등)를 수행하는 단계; 및 패턴화된 마스크 층을 제거하는 단계를 더 포함한다. 일 실시예에서, 유전체 물질 층(146)은 대응하는 두께로의 정밀한 제어로 ALD에 의해 성막된다.
반도체 구조체(100)는, 도 1a 및 도 1c에 도시된 바와 같이, 게이트 스택(114)과 정렬되고 격리 피쳐(104) 상에 게이트 스택(114)의 연장 부분 상에 놓여 있는 바와 같이 게이트 스택(114) 상에 직접 놓여 있는 제3 콘택트 피쳐(148)를 더 포함한다. 제3 콘택트 피쳐(148)는 제1 콘택트 피쳐 및 제2 콘택트 피쳐를 형성하기 위한 절차와 유사하지만 독립적인 절차에 의해 형성될 수 있다.
반도체 구조체(100)는 수평 전기 접속을 제공하기 위한 다중 금속 층으로부터의 금속 라인; 및 인접한 금속 층 내의 금속 라인 사이에 수직 접속을 제공하기 위한 비아를 더 포함하는 상호접속 구조체와 같은 다른 피쳐들을 포함할 수 있다.
개시된 방법 및 구조체를 구현함으로써, 저항기(또는 커패시터)는 성막에 의해 형성되고, 유전체 물질 층(146)의 두께에 의해 저항(또는 커패시턴스)이 결정된다. 성막에 의해 두께가 정밀하게 제어될 수 있기 때문에 저항이 더 정밀하게 제어될 수 있다. 또한, 프로세스는 구현이 용이하고 7 nm 기술 노드와 같은 향상된 기술 노드와 더 호환 가능하다.
도 2a는 반도체 구조체(100)와 같은 반도체 구조체를 제조하기 위한 방법(200)의 플로우차트이다. 도 2 및 다른 도면들을 참조하여 방법(200)과 반도체 웨이퍼(80)를 총괄하여 설명한다. 그러나, 반도체 구조체(100)는 일부 실시형태에 따른 방법(200)에 의해서만 제조되는 하나의 구조체이며 이것은 한정이 아니다. 후술하는 살명에서 확인되는 바와 같이, 다른 반도체 구조체가 방법(200)에 의해 제조될 수도 있다. 도 1a 내지 도 1d로 일부 설명이 제공되기 때문에 이들 설명은 이하에서 반복되지 않을 것이다.
도 2a 및 도 3a의 블록(202)을 참조하면, 방법(200)은 하나 이상의 활성 영역(106)을 규정하는 반도체 기판(102) 내의 격리 피쳐(104)를 형성하기 위한 동작을 포함한다. 격리 피쳐의 형성은 리소그래피에 의해 패턴화된 마스크를 형성하는 단계; 트렌치를 형성하기 위해 패턴화된 마스크의 개구를 통해 기판(102)을 에칭하는 단계; 하나 이상의 유전체 물리로 트렌치를 충전하는 단계; 및 CMP 프로세스를 수행하는 단계를 포함할 수 있다. 패턴화된 마스크는 격리 피쳐(104)의 영역을 규정하기 위한 개구를 포함한다. 패턴화된 마스크는 소프트 마스크(포토레지스트 층 등) 또는 하드 마스크(실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등)가 될 수 있다. 패턴화된 포토레지스트 층은 스핀 온 코팅, 노출, 현상, 및 하나 이상의 베이킹 단계를 더 포함하는 리소그래피 프로세스에 의해 형성된다. 패턴화된 하드 마스크의 형성은 하드 마스크 층을 성막하는 단계; 리소그래피 프로세스에 의해 패턴화된 레지스트 층을 형성하는 단계; 패턴화된 레지스트 층의 개구를 통해 하드 마스크를 에칭하는 단계; 및 습식 스트리핑 또는 플라즈마 에싱에 의해 패턴화된 레지스트 층을 제거하는 단계를 포함할 수 있다.
대안적 실시형태에서, 활성 영역(106)은 3차원 프로파일을 가진 핀 활성 영역이다. 이 경우에, 동작(202)은, 도 3b에 도시된 바와 같이, 격리 피쳐(104) 상으로 돌출된 핀 활성 영역(106)을 형성하는 단계를 더 포함한다. 반도체 구조체(100)는 집합적으로 핀 구조체로 지칭되는 다수의 핀 활성 영역을 포함할 수 있다. 일부 실시형태에서, 핀 구조체는 격리 피쳐(104)를 리세싱하기 위한 선택적 에칭에 의해 형성될 수 있다. 일부 실시형태에서, 핀 구조체는 하나 이상의 반도체 물질을 갖는 활성 영역으로 선택적 에피택셜 성장에 의해 형성될 수 있다. 또 일부 실시형태에서, 핀 구조체는 레시싱하기 위한 선택적 에칭 및 선택적 에피택셜 성장 모두를 갖는 하이브리드 절차에 의해 형성될 수 있다. 핀 구조체는 X 방향을 따라 배향되는 장방 형상을 가질 수 있다. 에피택셜 성장된 반도체 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 또는 다른 적합한 반도체 물질을 포함할 수 있다. 선택적 에칭 프로세스는 습식 에칭, 건식 에칭, 다른 적합한 에칭, 또는 이들의 조합을 포함할 수 있다. 이하의 도면에서, 반도체 구조체(100)는 평평한 활성 영역(106)을 나타내지만, 활성 영역(106)은 핀 활성 영역이 될 수 있는 것으로 이해된다.
방법(200)은, 도 3a(및 도 3b)에 도시된 바와 같이, 핀(106) 상의 도핑 웰(110)과 같은 도핑 웰을 형성하기 위한 동작을 포함할 수 있다. 본 실시형태에서, 도핑 웰(110)은 p 타입 도핑 웰(p 웰)이고, p 타입 도펀트(붕소 등)는 이온 주입과 같은 적합한 기술에 의해 핀(106)으로 도입된다.
도 2a 및 도 3a의 블록(204)을 참조하면, 방법(200)은 핀(106) 상의 게이트 스택(114)을 형성하기 위한 동작으로 진행된다. 게이트 스택(114)의 형성은 게이트 유전체 층을 성막하는 단계, 게이트 전극 물질(들)을 성막하는 단계, 및 게이트 스택을 형성하기 위해 성막된 게이트 물질을 패터닝하는 단계 등의 성막 단계 및 패터닝 단계를 포함한다. 일부 실시형태에서, 동작(204)은 폴리실리콘을 포함하는 더미 게이트 스택을 형성하고, 더미 게이트 스택은 소스 및 드레인의 형성 이후에 금속 게이트 스택으로 교체된다. 예컨대, 더미 게이트 스택은 성막 및 패터닝 프로세스에 의해 형성되고, 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 더 포함한다. 일 실시형태에서, 더미 게이트 스택을 형성하기 위한 절차는 열 산화에 의해 핀 상에 열 산화 층을 형성하는 단계; CVD에 의해 폴리-실리콘 층을 성막하는 단계; 포토리소그래피 프로세스에 의해 패턴화된 마스크 층을 형성하는 단계; 및 성막된 더미 게이트 물질에 에칭 프로세스를 수행하는 단계를 포함한다. 패턴화된 마스크 층은 더미 게이트 스택의 영역을 규정하기 위한 개구를 포함한다. 패턴화된 마스크 층은 소프트 마스크(포토레지스트 층 등) 또는 동작(202) 중에 격리 피쳐(104)를 위한 하드 마스크를 형성하기 위한 유사한 프로세스로 형성되는 하드 마스크(실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등)이 될 수 있다. 동작(204)은 게이트 스택의 측벽 상에 게이트 스페이서(122)를 형성하는 단계도 포함한다. 게이트 스페이서(122)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 하나 이상의 유전체 물질을 포함한다. 게이트 스페이서(122)의 형성은 더미 게이트 스택 상에 하나 이상의 유전체 물질 층을 성막하는 단계; 및 유전체 물질 층에 이방성 에칭 프로세스를 수행하는 단계를 포함할 수 있다. 일부 실시예에서, 이방성 에칭 프로세스는 불소 함유 가스 또는 염소 함유 가스 등의 적합한 에칭제를 사용하는 건식 에칭을 포함한다.
도 2a 및 도 3a의 블록(206)을 참조하면, 방법(200)은 핀(106) 상에 소스(128) 및 드레인(126)을 형성하기 위한 동작을 포함한다. 소스 및 드레인은 게이트 스택 아래에 놓인 채널(124)에 의해 삽입된다. 본 실시형태에서, 소스 및 드레인은 인과 같은 n 타입 도펀트로 도핑된다. 채널(124)은 붕소와 같은 p 타입 도펀트로 도핑된다. 소스 및 드레인은 다수의 단계에 의해 형성될 수 있다.
일부 실시형태에서, 소스 및 드레인은 에피택셜 소스 및 드레인이다. 에피택셜 소스 및 드레인은 향상된 캐리어 이동도 및 디바이스 성능을 갖는 변형 효과를 위한 선택적 에피택셜 성장에 의해 형성될 수 있다. 소스 및 드레인은 하나 이상의 에피택셜 성장 단계에 의해 형성되고, 실리콘(Si) 피쳐, 실리콘 게르마늄(SiGe) 피쳐, 실리콘 탄화물(SiC) 피쳐, 및/또는 다른 적합한 반도체 피쳐는 소스 및 드레인 영역(패턴화된 하드 마스크에 의해 규정됨) 내의 핀 상에 결정 상태로 성장된다. 대안적 실시형태에서, 에피택시 성장 전에 소스 및 드레인 영역 내의 활성 영역(106)의 부분을 리세싱하기 위해 에칭 프로세스가 적용된다. 에칭 프로세스는 또한 예컨대 게이트 측벽 피쳐의 형성 중에 소스/드레인 영역 상에 배치된 임의의 유전체 물질을 제거할 수 있다. 적합한 에피택셜 성장 프로세스는 CVD(chemical vapor deposition) 증착 기술[예컨대, VPE(vapor-phase epitaxy) 및/또는 UHV-CVD(ultra-high vacuum CVD)], 분자선 에피택셜법(molecular beam epitaxy), 및/또는 다른 적합한 프로세스를 포함한다. 소스 및 드레인은 인 또는 비소 함유 가스(또는 대안적으로 FET가 pFET인 경우에 p 타입 도펀트 함유 가스(예컨대, 붕소 또는 BF2 함유 가스)와 같은 에피택셜 전구체 내에 도펀트 함유 가스를 포함시킴으로써 에피택시 프로세스 중에 인 시투 도핑될(in-situ doped) 수 있다. 소스 및 드레인이 인 시투 도핑되지 않으면, 소스 및 드레인에 대응하는 도펀트를 도입하기 위해 주입 프로세스가 수행될 수 있다. 일부 다른 실시형태에서, 하나 이상의 반도체 물질 층으로 에피택셜 성장에 의해 상승된 소스 및 드레인이 형성된다. 일부 실시예에서, nFET의 소스 및 드레인을 형성하기 위해 핀(106) 상에 실리콘 층 또는 실리콘 탄화물이 에피책셜 성장되고, 또는 대안적으로 실리콘 게르마늄 층이 pFET의 소스 및 드레인을 형성하기 위해 핀(106) 상에 실리콘 게르마늄 층이 에피택셜 성장된다.
도 2a 및 도 3a의 블록(208)을 참조하면, 방법(200)은 핀(100) 상에 소스(128) 및 드레인(130)을 형성하기 위한 동작을 포함한다. ILD 층(130)은 다수의 디바이스 콤포넌트에 격리 기능을 제공하기 위해 하나 이상의 유전체 물질을 포함한다. ILD 층(130)은 실리콘 산화물, 로우 k 유전체 물질, 다른 적합한 유전체 물질, 또는 이들의 조합 등의 유전체 물질을 포함한다. 일부 실시예에서, 로우 k 유전체 물질은 FSG(fluorinated silica glass), 탄소 도핑 실리콘 산화물, 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소(amorphous fluorinated carbon), 파릴렌(Parylene), BCB(bis-benzocyclobutenes), 폴리이미드 및/또는 열 실리콘 산화물보다 낮은 유전 상수를 가진 다른 적합한 유전체 물질을 포함한다. ILD 층(130)의 형성은 예컨대 성막 및 CMP를 포함한다. 성막은 스핀-온 코팅, CVD, 다른 적합한 성막 기술, 또는 이들의 조합을 포함할 수 있다.
본 실시형태에서, 동작(204)은 더미 게이트 스택을 형성하고 동작(208) 후에 금속 게이트 스택으로 교체된다. 도 2a 및 도 3a의 블록(210)을 참조하면, 방법(200)은 더미 게이트 스택을 교체하기 위해 금속 게이트 스택(114)를 형성하는 동작을 포함한다. 금속 게이트 스택의 형성은 에칭, 성막, 및 CMP를 포함한다. 금속 게이트 스택(114)은 일부 실시예에 따른 도 1d에 도시된 구조체를 가진 게이트 전극(120) 및 게이트 유전체 층(116)을 포함한다.
도 2a 및 도 4의 블록(211)을 참조하면, 방법(200)은 게이트 스택(114) 및 ILD 층(130) 상에 캡핑 층(132)을 형성하는 동작을 포함할 수 있다. 캡핑 층(132)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등의 적합한 유전체 물질을 포함한다. 캡핑 층(132)은 CVD 또는 ALD(atomic layer deposition) 등의 적합한 성막 기술에 의해 형성될 수 있다. 본 실시형태에서, 캡핑 층(132)은 게이트 스택(114) 및 ILD 층(130)의 상부 표면과 동일 평면인 하부 표면을 가진 평탄한 층이다. 일부 실시예에서, 캡핑 층(132)은 0.5 nm 내지 5 nm 범위의 두께를 갖는다. 다른 실시예에서, 캡핑 층(132)은 2 nm 내지 4 nm 범위의 두께를 갖는다.
도 4를 참조하면, 방법(200)은 캡핑 층(132) 상에 다른 ILD 층(134)을 형성하는 동작을 포함할 수 있다. ILD 층(134)은 조성 및 형성의 관점에서 ILD 층(130)과 유사하다.
도 2a 및 도 5의 블록(212)을 참조하면, 방법(200)은 ILD 층 특히 ILD 층(130), 캡핑 층(132), 및 ILD 층(134)에 콘택트 홀(150 및 152)을 형성하는 동작을 포함한다. 콘택트 홀(150 및 152)은 각각 드레인(126) 및 소스(128)와 정렬되고 드레인(126) 및 소스(128)를 노출시킨다. 콘택트 홀의 형성은 리소그래피 프로세스를 사용하여 패턴화된 마스크를 형성하는 단계; 및 패턴화된 마스크의 개구를 통해 에칭하는 단계를 포함한다. 에칭 단계는 각각의 물질 층을 에칭하기 위한 적합한 에칭제에 의한 하나 이상의 에칭 단계를 포함할 수 있다. 본 실시형태에서, 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 패턴화된 마스크는 소프트 마스크(포토레지스트 등) 또는 하드 마스크(충분한 에칭 선택도를 갖는 유전체 물질 층 등)가 될 수 있다.
방법(200)은 콘택트 홀에 유전체 물질 층(146)을 형성하는 동작(214)으로 진행된다. 본 실시형태에서, 유전체 물질 층(146)은 소스(128)를 위한 콘택트 홀(152)의 측벽 및 하부 표면 상에 형성되지만, 드레인(126)의 콘택트 홀(150)에서는 측벽 상에만 형성되며, 콘택트 홀(150)의 하부 표면에는 유전체 물질 층(146)이 없다. 동작(214)은 다수의 하부 동작을 포함하는 동작(214)의 플로우차트로서 도 2b를 참조하여 더 설명된다.
도 2b 및 도 6의 블록(218)을 참조하면, 방법(214)은 ALD 또는 CVD 등의 적합한 성막 기술에 의해 콘택트 홀 내에 그리고 ILD 층(134) 상에 유전체 물질 층(146)을 성막하는 동작을 포함한다. 유전체 물질 층(146)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 이들의 조합과 같은 적합한 유전체 물질을 포함한다. 성막은 적절한 두께를 갖도록 제어된다. 유전체 물질 층(146)은 콘택트 홀(150 및 152)의 측벽 및 하부 표면 상에 형성된다. 일부 실시예에서, 유전체 물질 층(146)은 0.5 nm 내지 5 nm 범위의 두께를 갖는다. 일부 실시예에서, 유전체 물질 층(146)은 1 nm 내지 2 nm 범위의 두께를 갖는다.
도 2b 및 도 6의 블록(220)을 참조하면, 방법(214)은 제2 콘택트 홀(152)을 커버하고 제1 콘택트 홀(150)을 언커버하도록 패턴화된 마스크(소프트 마스크 또는 하드 마스크)(162)를 형성하는 동작을 포함한다.
도 2b 및 도 7의 블록(222)을 참조하면, 방법(214)은 에칭 마스크로서 패턴화된 마스크(162)를 사용하여 제1 콘택트 홀(150) 내의 유전체 물질 층(146)의 하부 부분을 제거하기 위해 건식 에칭 등의 이방성 에칭 프로세스를 수행하는 동작을 포함한다. 에칭 프로세스는 ILD 층(134) 상의 유전체 물질 층(146)의 일부를 제거할 수도 있다. 패턴화된 마스크(162)는 이방성 에칭 프로세스 후에 제거될 수 있다.
도 2a 및 도 8의 블록(216)을 참조하면, 방법(200)은 각각 콘택트 홀(150 및 152) 내에 콘택트 피쳐(136 및 138)를 형성하는 동작을 포함한다. 콘택트 피쳐의 형성은 ALD, PVD, 또는 이들의 조합에 의해 콘택트 홀 내에 접착제 층(140)을 성막하는 단계; PVD, 도금, ALD, 또는 이들의 조합에 의해 콘택트 홀을 충전시키기 위해 도전성 물질(142)을 성막하는 단계; 및 ILD 층(134) 상의 도전성 물질을 제거하기 위해 CMP 프로세스를 수행하는 단계를 포함한다. 접착제 층(140)은 본 실시예에서 티타늄 필름 및 티타늄 질화물을 포함한다. 도전성 물질(142)은, 일부 실시에에 따라 텅스텐, 구리, 알루미늄, 알루미늄 구리 합금, 또는 이들을 조합을 포함한다.
게이트 스택(114)에 대한 콘택트 피쳐(148)도 개별 프로세스로 형성된다. 콘택트 피쳐(148)의 형성은 게이트 스택(114)에 대한 개구로 패턴화된 마스크를 형성하는 단계; 게이트 스택에 정렬되는 콘택트 홀을 형성하기 위해 ILD를 에칭하는 단계; 접착제 층을 성막하는 단계; 콘택트 홀을 충전하기 위해 도전성 물질을 성막하는 단계; 및 CMP 프로세스를 수행하는 단계를 포함한다.
도 9a 내지 도 9c는 일부 다른 실시형태에 따른 방법(200)에 의해 형성되는 반도체 구조체(900)를 제공한다. 도 9a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 구조체(900)의 상면도이다. 도 9b는, 일부 실시형태에 따른, 반도체 구조체(900)의 점선 AA'를 따른 단면도이다. 도 9c는, 일부 실시형태에 따른, 반도체 구조체(900)의 점선 BB'를 따른 단면도이다. 반도체 구조체(900)는 반도체 구조체(100)와 유사하다. 유사한 피쳐의 설명은 반복되지 않는다. 또한, 반도체 구조체(900) 내의 제2 콘택트 피쳐(902)는, 도 9b에 도시된 바와 같이, 소스(128)와 정렬되고 ILD 층(130)의 부분(130A) 위에 놓인다. 소스(128)는 ILD 층(130)의 부분(130A)에 의해 콘택트 피쳐(902)로부터 분리되고 격리된다. 제2 콘택트 피쳐(902) 아래에 놓인 ILD 층(130)의 부분(130A)은 (제2 콘택트 피쳐(902) 및 소스(128)와 함께 집합적으로) 커패시터로서 기능한다. FET 및 커패시터는 함께 접속되어, RRAM, DRAM 또는 eOPT 등의 메모리 디바이스를 형성한다. 상이한 제조 스테이지에서 도 11 내지 도 14에 도시된 바와 같이 도 2의 방법(200)에 의해 다수의 피쳐들이 형성된다. 예컨대, 방법(200)은 격리 피쳐(104)를 형성하는 동작(202); 소스 및 드레인을 형성하는 동작(206); 금속 게이트 스택을 형성하는 동작(210); 콘택트 홀을 형성하는 동작(212); 유전체 물질 층(146)을 형성하는 동작(214) 등을 포함한다. 유사한 설명은 반복되지 않는다. 특히, 콘택트 홀을 형성하는 동작(212) 및 유전체 물질 층(146)을 형성하는 동작(214)은 도 10a 및 도 10b를 참조하여 상세히 설명된다.
본 실시형태에서, 반도체 구조체(900)의 제1 콘택트 피쳐(136) 및 제2 콘택트 홀(902)은 개별 절차로 형성된다. 실시형태의 구현에서, 제2 콘택트 피쳐(902)는 게이트 콘택트 피쳐(148)를 형성하기 위한 동일한 절차로 형성된다.
도 10a 및 도 13을 참조하면, 방법(212)은 도 5의 콘택트 홀(150)을 형성하는 유사한 절차에 의해 제1 콘택트 홀(150)을 형성하는 동작을 포함한다. 예컨대, 동작(1002)은 패턴화된 마스크를 형성하는 단계 및 에칭 마스크로서 패턴화된 마스크로 에칭하는 단계를 포함한다. 특히, 에칭 프로세스가 제1 ILD 층(130)을 통해 에칭되도록 제어되어, 드레인(126)이 제1 콘택트 홀(150) 내에서 노출된다.
방법(212)은 또한 게이트 스택(114)의 콘택트 홀(148)을 집합적으로 형성하는 다른 절차에 의해 제2 콘택트 홀(1302)을 형성하는 동작(1004)을 포함한다. 게이트 콘택트 피쳐(148) 및 콘택트 피쳐(902)는 동일 동작(1004)에 의해 집합적으로 형성되고, 콘택트 피쳐(136)는 다른 동작(1002)에 의해 형성된다.
동작(1004)은 또한 콘택트 홀의 영역을 규정하는 개구로 패턴화된 마스크를 형성하는 단계; 및 소스(128) 및 게이트 스택(114)에 정렬되는 대응하는 콘택트 홀을 형성하기 위해 ILD 층에 에칭 프로세스를 수행하는 단계를 포함한다. 대응하는 콘택트 홀(여기에 도시되지 않음) 내에서 게이트 스택(114)이 노출되게 하기 위해, 에칭 프로세스는 제2 ILD 층(134) 및 캡핑 층(132)을 통해 에칭하도록 제어된다. 또한, ILD 층(130)의 부분이 제2 콘택트 홀(1302)에서 원하는 두께로 남게 하기 위해, 에칭 프로세스는 제1 ILD 층(130)을 통해 에칭하도록 제어된다. 일부 실시형태에서, 에칭 프로세스는 각각의 에칭제에 의한 다수의 에칭 단계를 포함한다. 예컨대, 제1 에칭 단계는 제2 ILD 층(134)에 적용되고 캡핑 층(132)에서 중단되고; 제2 에칭 단계는 캡핑 층(132)을 에칭하기 위해 적용되고 게이트 스택(114)에서 중단되고; 제3 에칭 단계는 제1 ILD 층(130)을 선택적으로 에칭하기 위해 적용된다. 향상된 기술 노드에서, 게이트 스택과 S/D 피쳐 사이의 높이 차로 인해, 게이트 콘택트는 S/D 피쳐의 형성과 별도로 형성된다. 방법(212)에서, 소스(128)에 대한 제2 콘택트 피쳐(902)는 추가 포토마스크 및 리소그래피 프로세스를 사용하지 않고 게이트 콘택트와 그룹핑되어서 제조 비용이 감소된다.
도 10b 및 도 13을 참조하면, 유전체 물질 층(146)을 형성하는 방법(200)의 동작(214)은 드레인(126)에 정렬되는 제1 콘택트 피쳐(136)를 형성하기 위한 절차로 제1 콘택트 홀(150)에만 적용된다. 전술한 바와 같이, 제1 콘택트 홀(150)은 패턴화된 마스크를 형성하는 단계와 에칭 단계를 더 포함하는 동작(1002)에 의해 형성된다. 동작(1002) 후에, 동작(214)은 제1 콘택트 홀(150)에 유전체 물질 층(146)을 형성하기 위해 동일 패턴화된 마스크를 사용하여 계속된다. 특히, 도 13에 도시된 바와 같이, 동작(214)은, 제1 콘택트 홀(150)에 유전체 물질 층(146)을 성막하는 하부 동작(1006); 및 콘택트 홀(150) 내에서 드레인(126)이 노출되게 하기 위해, 제1 콘택트 홀(150)의 하부 표면으로부터 유전체 물질 층(146)을 제거도록 이방성 에칭 프로세스를 수행하는 하부 동작(1008)을 포함한다. 그 이후에, 도 14에 도시된 바와 같이, 동작(216)에 의해 콘택트 피쳐(136, 902, 및 148)가 형성된다.
도 15a 내지 도 15c는 일부 다른 실시형태에 따른 방법(200)에 의해 형성되는 반도체 구조체(1500)를 제공한다. 도 15a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 구조체(1500)의 상면도이다. 도 15b는, 일부 실시형태에 따른, 반도체 구조체(1500)의 점선 AA'를 따른 단면도이다. 도 15c는, 일부 실시형태에 따른, 반도체 구조체(1500)의 점선 BB'를 따른 단면도이다. 반도체 구조체(1500)는 반도체 구조체(100)와 유사하다. 유사한 피쳐의 설명은 반복되지 않는다. 또한, 반도체 구조체(1500) 내의 제2 콘택트 피쳐(1502)는, 소스(128)와 정렬되고 저항성 피쳐(또는 유전체 피쳐)(1504) 위에 놓인다. 소스(128)는 저항성 피쳐(1504)에 의해 콘택트 피쳐(1502)로부터 분리되고 격리된다. FET 및 저항성 피쳐(1504)는 eOPT(또는 대안적으로 RRAM)와 같은 메모리 디바이스를 형성한다. 일부 실시형태에서, 저항성 피쳐(1504)는 조성에 있어서 유전체 물질 층(146)과 상이하다. 도 17 내지 도 21에 도시된 바와 같이, 다수의 피쳐들이 방법(200)에 의해 형성된다. 예컨대, 방법(200)은 격리 피쳐(104)를 형성하는 동작(202); 소스 및 드레인을 형성하는 동작(206); 금속 게이트 스택(114)을 형성하는 동작(210); 콘택트 홀을 형성하는 동작(212); 유전체 물질 층(146)을 형성하는 동작(214) 등을 포함한다. 유사한 설명은 반복되지 않는다. 특히, 유전체 물질 층(146)을 형성하는 동작(또는 방법)(214)은, 저항성 피쳐(1504)를 형성하는 단계를 포함하고, 도 16a를 참조하여 상세히 설명된다.
도 16a 및 도 20의 블록(1602)을 참조하면, 방법(214)은 제1 콘택트 홀(150) 및 제2 콘택트 홀(152)에 유전체 물질 층(146)을 성막하는 동작을 포함한다.
도 16a 및 도 20의 블록(1604)을 참조하면, 방법(214)은 콘택트 홀에 유전체 물질 층(146)의 하부 부분을 제거하기 위해 이방성 에칭 프로세스를 수행하는 동작을 포함한다.
도 16a 및 도 20의 블록(1606)을 참조하면, 방법(214)은 제2 콘택트 홀(152)을 언커버하고 제1 콘택트 홀(150)을 커버하기 위해 패턴화된 마스크를 형성하는 동작을 포함한다.
도 16a 및 도 20의 블록(1608)을 참조하면, 방법(214)은 제2 콘택트 홀(152)에 제2 유전체 물질 층(또는 저항성 물질 층)(1504)을 성막하는 동작을 포함한다. 제2 유전체 물질 층(1504)은 제1 유전체 물질 층(146)과 상이한 임의의 유전체 물질을 포함하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이 k 유전체 물질(금속 산화물, 금속 질화물, 또는 금속 산질화물 등), 또는 이들의 조합을 포함할 수 있다. 성막 프로세스는 CVD, ALD, 또는 다른 적합한 성막 기술을 포함할 수 있다. 성막 프로세스는 원하는 두께로 제2 유전체 물질 층(1504)을 성막하도록 제어된다.
도 16a 및 도 20의 블록(1610)을 참조하면, 방법(214)은 제2 콘택트 홀(152)의 측벽으로부터 제2 유전체 물질 층(1504)을 제거하기 위해 이방성 에칭 프로세스를 수행하여 제2 콘택트 홀(152) 내의 유전체 피쳐(계속 1504로 라벨링됨)를 얻는 동작을 포함한다. 그 이후에, 동작(216)에 의해 136, 1502, 및 148을 포함하는 콘택트 피쳐가 각 콘택트 홀에 형성된다.
대안적 실시형태에서, 동일 구조체를 형성하는 방법(214)이 도 16b에 제공되고 상세히 설명된다.
도 16b 및 도 20을 참조하면, 방법(214)은, 제1 콘택트 홀(150) 및 제2 콘택트 홀(152)에 제2 유전체 물질 층(146)을 성막하는 동작(1602); 콘택트 홀에서 유전체 물질 층(146)의 하부 부분을 제거하기 위해 이방성 에칭 프로세스를 수행하는 동작(1604); 및 도 16a에서의 대응하는 동작과 마찬가지로, 제2 콘택트 홀(152)을 언커버하고 제1 콘택트 홀(150)을 커버하기 위해 패턴화된 마스크를 형성하는 동작(1606)을 포함한다.
도 16b 및 도 20의 블록(1612)을 참조하면, 방법(214)은 제2 콘택트 홀(152)을 충전하기 위해 제2 유전체 물질 층(1504)을 성막하는 동작을 포함한다. 제2 유전체 물질 층(1504)은 제1 유전체 물질 층(146)과 상이한 임의의 유전체 물질을 포함하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이 k 유전체 물질(금속 산화물, 금속 질화물, 또는 금속 산질화물 등), 또는 이들의 조합을 포함할 수 있다. 성막 프로세스는 CVD, ALD, 스핀 온 코팅, 또는 다른 적합한 성막 기술을 포함할 수 있다. 성막 프로세스는 제2 콘택트 홀(152)을 충전한다.
도 16b 및 도 20의 블록(1614)을 참조하면, 방법(214)은 ILD 층(134)으로부터 제2 유전체 물질 층(1504)을 제거하여 상부 표면을 평탄화하기 위해 CMP 프로세스를 수행하는 동작을 포함한다.
도 16b 및 도 20의 블록(1616)을 참조하면, 방법(214)은 제2 콘택트 홀(152) 내의 제2 유전체 물질 층(1504)을 원하는 두께까지 리세싱하기 위해 에칭 프로세스를 수행하여 제2 콘택트 홀(152) 내에 유전체 피쳐(1504)를 얻는 동작을 포함한다.
다른 대안적 실시형태에서, 동일 구조체를 형성하는 방법(214)이 도 16c에 제공되고 상세히 후술된다.
도 16c 및 도 20을 참조하면, 방법(214)은, 제1 콘택트 홀(150) 및 제2 콘택트 홀(152)에 유전체 물질 층(146)을 성막하는 동작(1602); 콘택트 홀에서 유전체 물질 층(146)의 하부 부분을 제거하기 위해 이방성 에칭 프로세스를 수행하는 동작(1604); 및 도 16a에서의 대응하는 동작과 마찬가지로, 제2 콘택트 홀(152)을 언커버하고 제1 콘택트 홀(150)을 커버하기 위해 패턴화된 마스크를 형성하는 동작(1606)을 포함한다.
도 16c 및 도 20의 블록(1622)을 참조하면, 방법(214)은 제2 콘택트 홀(152)의 하부 표면 상에 제2 유전체 물질 층(1504)을 성막하는 바텀업 성막 프로세스(bottom-up deposition process)를 수행하여 제2 콘택트 홀(152) 내에 저항기(1504)를 얻는 동작을 포함한다. 바텀업 금속 성막 프로세스는 바텀업으로부터 개구를 충전하고 스텝 커버리지 이슈(step coverage issue)를 갖지 않는다. 바텀업 성막은 유리 클러스터 이온 빔(GCIB: glass-cluster ion beam), iCVD(initiated CVD), 순환 성막 에칭(CDE: cyclic-deposition-etch), 또는 다른 적합한 성막 기술을 포함할 수 있다. 일부 실시예에서, 바텀업 성막 프로세스는 순환 성막 에칭 프로세스이고, 성막 및 에칭이 동시에 구현되고, 제2 콘택트 홀(152)의 측벽 상에 성막된 것은 에칭에 의해 제거되기 때문에, 제2 유전체 물질은 하부 표면에만 성막된다.
도 22a 내지 도 22c는 일부 다른 실시형태에 따른 방법(200)에 의해 형성되는 반도체 구조체(2200)를 제공한다. 도 22a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 구조체(2200)의 상면도이다. 도 22b는, 일부 실시형태에 따른, 반도체 구조체(2200)의 점선 AA'를 따른 단면도이다. 도 22c는, 일부 실시형태에 따른, 반도체 구조체(2200)의 점선 BB'를 따른 단면도이다. 반도체 구조체(2200)는 반도체 구조체(100)와 유사하다. 유사한 피쳐의 설명은 반복되지 않는다. 또한, 반도체 구조체(2200) 내의 제2 콘택트 피쳐(2202)는, 소스(128)와 정렬되고 소스(128) 상에 직접 놓인다. 제2 콘택트 피쳐(2202)는 형성 및 구조의 관점에서 제1 콘택트 피쳐(136)와 실질적으로 유사하다. 도 24 내지 도 29에 도시된 바와 같이, 다수의 피쳐들이 방법(200)에 의해 형성된다. 예컨대, 방법(200)은 격리 피쳐(104)를 형성하는 동작(202); 소스 및 드레인을 형성하는 동작(206); 금속 게이트 스택(114)을 형성하는 동작(210); 콘택트 홀을 형성하는 동작(212); 유전체 물질 층(146)을 형성하는 동작(214) 등을 포함한다. 유사한 설명은 반복되지 않는다. 특히, 유전체 물질 층(146)을 형성하는 동작(또는 방법)(214)은, 도 23을 참조하여 상세히 설명된다.
도 23 및 도 27의 블록(218)을 참조하면, 방법(214)은 제1 콘택트 홀(150) 및 제2 콘택트 홀(152)에 유전체 물질 층(146)을 성막하는 동작을 포함한다.
도 23 및 도 28의 블록(2302)을 참조하면, 방법(214)은 제1 및 제2 콘택트 홀로부터 유전체 물질 층(146)의 하부 부분을 제거하기 위해 이방성 에칭 프로세스를 수행하는 동작을 포함한다. 이방성 에칭 프로세스는 또한 ILD 층(134) 상의 유전체 물질 층(146)을 제거한다.
도 30a 내지 도 30c는 일부 다른 실시형태에 따른 방법(200)에 의해 형성되는 반도체 구조체(3000)를 제공한다. 도 30a는 일 실시형태에서 본 개시의 다양한 양태에 따라 구성되는 반도체 구조체(3000)의 상면도이다. 도 30b는, 일부 실시형태에 따른, 반도체 구조체(3000)의 점선 AA'를 따른 단면도이다. 도 30c는, 일부 실시형태에 따른, 반도체 구조체(3000)의 점선 BB'를 따른 단면도이다. 반도체 구조체(3000)는 반도체 구조체(2200)와 유사하다. 유사한 피쳐의 설명은 반복되지 않는다. 그러나, 반도체 구조체(3000)는 게이트 스택(114)에 자기 정렬된(self-aligned) 실리사이드 피쳐(silicide feature)(3002)를 포함한다. 실리사이드 피쳐(3002)는, 후속 프로세스 중에 산화 또는 에칭 손상으로부터 게이트 스택(114)을 보호하고, 게이트 전극(120)이 높은 저항(도 1d에 도시된 것 등)을 갖는 몇몇 도전성 물질들을 포함하기 때문에, 콘택트 저항을 감소시킨다. 도 32 내지 도 38에 도시된 바와 같이, 다수의 피쳐들이 방법(200)에 의해 형성된다. 예컨대, 방법(200)은 격리 피쳐(104)를 형성하는 동작(202); 소스 및 드레인을 형성하는 동작(206); 금속 게이트 스택(114)을 형성하는 동작(210); 콘택트 홀을 형성하는 동작(212); 유전체 물질 층(146)을 형성하는 동작(214); 및 콘택트 피쳐를 형성하는 동작(216)을 포함한다. 유사한 설명은 반복되지 않는다. 특히, 게이트 스택(114)을 형성하는 동작(또는 방법)(210)은, 또한 도 31을 참조하여 상세히 설명된다.
도 31 및 도 32의 블록(3102)을 참조하면, 방법(210)은 에칭 프로세스에 의해 더미 게이트 스택을 제거하여 게이트 트렌치를 얻는 동작을 포함한다.
도 31 및 도 32의 블록(3104)을 참조하면, 방법(210)은 도 1d에서 설명한 바와 같이, 게이트 트렌치에 다수의 게이트 물질(하이 k 유전체 물질, 워크 펑션 금속 및 충전 금속 등)을 성막하는 단계를 더 포함하는 절차에 의해 금속 게이트 스택(114)을 형성하는 동작을 포함한다.
도 31 및 도 32의 블록(3106)을 참조하면, 방법(210)은 CVD 등의 적합한 방법에 의해 금속 게이트 스택 상에 실리콘 층을 성막하는 동작을 포함한다.
도 31 및 도 32의 블록(3108)을 참조하면, 방법(210)은 게이트 전극(120) 상에 직접 실리사이드 피쳐(3002)를 형성하기 위해 실리콘 층과 금속 전극(120)을 반응시키기에 적합한 온도로 열적 어닐링 프로세스를 수행하는 동작을 포함한다. 일부 실시형태에서, 게이트 전극(120)이 다수의 금속 또는 금속 합금을 포함할 수 있기 때문에, 실리사이드 피쳐(3002)는 상이한 조성의 다수의 부분을 포함할 수 있다.
도 31 및 도 32의 블록(3110)을 참조하면, 방법(210)은 게이트 스택(114) 및 ILD 층(134)으로부터 미반응 실리콘을 선택적으로 제거하기 위해 에칭 프로세스를 수행하는 동작을 포함할 수 있다. 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 실리콘을 선택적으로 제거하기 위해 HNO3, H2O, 및 HF를 갖는 에칭 용액(etching solution)을 사용할 수 있다.
방법(200) 및 방법(200)에 의해 제조된 반도체 구조체가 다수의 실시형태로 제공된다. 방법(200)은 추가적으로 전술한 동작 이전, 도중, 이후에 다른 동작을 포함할 수 있다. 예컨대, 방법(200)은 집적회로를 형성하기 위해 소스, 드레인, 게이트 스택, 커패시터, 저항기, 또는 이들의 조합과 같은 다수의 피쳐들을 전기적으로 연결하는 상호접속 구조체를 형성하는 동작을 더 포함할 수 있다. 일부 실시예에서, 집적회로는 eOTP, RRAM, DRAM, 또는 이들의 조합과 같은 메모리 디바이스를 포함한다. 일부 실시형태에 대한 상기 설명에서, FET의 구조를 더 잘 이해하기 위해 소스(128) 및 드레인(126)이 특징적으로 그리고 구별되어 설명되었고, 또는 S/D 피쳐 중 하나를 가진 메모리 디바이스는 정렬된 콘택트 피쳐에 접속되고, S/D 피쳐 중 다른 하나는 정렬된 콘택트 피쳐로부터 분리된다. 그러나, 소스와 드레인은 다른 실시형태에 따라 교환될(swapped) 수 있다. 다른 실시형태에서, 반도체 구조체(300) 내의 금속 게이트 스택(114)에 자기 정렬된 실리사이드 피쳐(3002)는 반도체 구조체(100), 반도체 구조체(900), 반도체 구조체(1500), 및 반도체 구조체(2200)에 형성될 수도 있다.
본 개시는 다수의 실시형태로 반도체 구조체 및 반도체 구조체의 제조 방법을 제공한다. 반도체 구조체는, 콘택트 피쳐가 그 내부에 형성되기 전에 콘택트 홀에 유전체 물질이 성막되는 FET를 포함한다. 일부 실시형태에서, 유전체 물질 층은 콘택트 피쳐와 아래에 놓인 소스(또는 대안적으로 드레인) 사이로 연장되고, 커패시터(또는 저항기)로서 기능한다. 일부 실시형태에서, FET 및 커패시터는 RRAM 또는 DRAM 또는 eOTP 등의 메모리 디바이스를 형성한다. 또한, 콘택트 홀 내의 유전체 물질 층은 감소된 누설로 게이트와 소스/드레인 피쳐 사이에 격리를 제공한다. 일부 실시형태에서, 반도체 구조체는 금속 게이트 스택 상에 있고 게이트 전극과 정렬되는 실리사이드 피쳐를 형성하는 방법을 포함한다. 다양한 실시형태에서 개시된 방법을 구현함으로써, 이하에서 설명되는 장점들 중 일부가 나타날 수 있다. 그러나, 본 명세서에 개시된 상이한 실시형태는 상이한 장점을 제공하며 모든 실시형태에서 반드시 특별한 장점이 요구되지 않는다는 것이 이해된다. 일 실시예에서, 성막에 의해 콘택트 홀 내에 유전체 물질 층(146)이 형성되고, 유전체 물질 층(146)의 두께는 성막 프로세스에 의해 제어된다. 따라서, 에칭보다는 성막에 의해 두께가 더 정밀하게 제어될 수 있기 때문에, 유전체 물질 층의 전기 파라미터(커패시턴스 또는 저항 등)가 더 정밀하게 제어될 수 있다. 다른 실시예에서, 유전체 물질 층(146)은 콘택트 홀(들)의 측벽 상에 배치되고, 소스/드레인 피쳐(들)와 게이트 스택 사이에 격리를 제공하여 누설을 방지한다. 또한, 프로세스는 구현이 용이하고 7 nm 기술 노드와 같은 향상된 기술 노드와 더 호환 가능하다.
따라서, 본 개시는 일부 실시형태에 따라 집적회로를 제조하는 방법을 제공한다. 방법은, 반도체 기판의 핀 활성 영역 상에 소스 및 드레인을 형성하는 단계; 소스 및 드레인 상에 ILD(interlayer dielectric) 층을 성막하는 단계; 각각 소스 및 드레인과 정렬되는 제1 콘택트 홀 및 제2 콘택트 홀을 형성하기 위해 ILD 층을 패터닝하는 단계; 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계; 및 각각 제1 콘택트 홀 및 제2 콘택트 홀 내에 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계를 포함한다.
본 개시는 다른 실시형태에 따라 집적회로를 제조하는 방법을 제공한다. 방법은, 반도체 기판의 핀 활성 영역 상에 금속 게이트 스택을 형성하는 단계; 핀 활성 영역 상에 소스 및 드레인을 형성하는 단계; 금속 게이트 스택 상에 자기 정렬된 실리사이드 층을 형성하는 단계; 소스 및 드레인 상에 ILD(interlayer dielectric) 층을 형성하는 단계; 각각 소스 및 드레인과 정렬되는 제1 콘택트 홀 및 제2 콘택트 홀을 형성하기 위해 ILD 층을 패터닝하는 단계; 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계; 및 각각 제1 콘택트 홀 및 제2 콘택트 홀 내에 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계를 포함한다.
본 개시는 일부 실시형태에 따른 집적회로를 제공한다. IC 구조체는, 기판 상의 핀 활성 영역; 핀 활성 영역 상의 금속 게이트 스택; 핀 활성 영역 상의 소스 및 드레인(소스와 드레인 사이에 금속 게이트 스택이 개재됨); 소스 및 드레인 상에 배치된 ILD(interlayer dielectric) 층; ILD 층 내에 형성되고 각각 소스 및 드레인 상에 정렬된 제1 도전성 피쳐 및 제2 도전성 피쳐; 및 제1 도전성 피쳐와 제2 도전성 피쳐를 둘러싸는 유전체 물질 층을 포함한다. 유전체 물질 층은, 제1 도전성 피쳐의 하부 표면으로 연속적으로 연장되고 제1 도전성 피쳐와 소스 사이에 개재되는 부분을 포함한다. 제2 도전성 피쳐는 드레인에 직접 접촉한다.
1) 본 발명의 실시형태에 따른 집적회로의 제조 방법은, 반도체 기판의 핀 활성 영역 상에 소스 및 드레인을 형성하는 단계; 상기 소스 및 드레인 상에 ILD(interlayer dielectric) 층을 성막하는 단계; 상기 소스 및 드레인에 각각 정렬되는 제1 콘택트 홀 및 제2 콘택트 홀을 형성하기 위해 상기 ILD 층을 패터닝하는 단계; 상기 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계; 및 상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내에 각각 제1 도전성 피쳐(conductive feature) 및 제2 도전성 피쳐를 형성하는 단계를 포함한다.
2) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 제1 도전성 피쳐는 상기 유전체 물질 층에 의해 상기 소스로부터 분리된다.
3) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 유전체 물질 층을 형성하는 단계는 상기 제1 콘택트 홀 내의 상기 소스 바로 위에 상기 유전체 물질 층을 성막하는 단계를 포함하고, 상기 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계는 상기 제1 콘택트 홀 내의 상기 유전체 물질 층 바로 위에 상기 제1 도전성 피쳐를 형성하는 단계를 포함한다.
4) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계는, 상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내에 접착제 층을 성막하는 단계; 상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내의 상기 접착제 층 상에 도전성 물질을 충전하는 단계; 및 상기 ILD 층 상의 상기 도전성 물질의 초과 부분을 제거하기 위해 화학적 기계적 연마를 수행하는 단계를 포함한다.
5) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 핀 활성 영역 상에 있고 상기 소스와 상기 드레인 사이에 개재되는 게이트 스택을 형성하는 단계를 더 포함하고, 상기 게이트 스택, 상기 소스, 및 상기 드레인은 전계 효과 트랜지스터를 구성한다.
6) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 유전체 물질 층은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나를 포함한다.
7) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 접착제 층은 티타늄 필름 및 티타늄 질화물 필름을 포함하고, 상기 도전성 물질은 텅스텐, 구리, 알루미늄, 및 이들의 조합 중 하나를 포함한다.
8) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 소스 및 드레인 상의 상기 ILD 층의 성막 전에 상기 게이트 스택 및 상기 ILD 층 상에 유전체 캡핑 층을 형성하는 단계를 더 포함한다.
9) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계는, 상기 제1 콘택트 홀 내에 유전체 물질 층을 성막하는 단계; 및 상기 제1 콘택트 홀 내의 상기 유전체 물질 층의 하부 부분을 제거하여 상기 소스가 노출되도록 이방성 에칭 프로세스를 수행하는 단계를 포함한다.
10) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 제1 콘택트 홀 내에 유전체 피쳐를 형성하는 단계를 더 포함하고, 상기 유전체 피쳐는 상기 소스와 직접 접촉하는 하부 표면 및 상기 제1 유전체 물질 층과 직접 접촉하는 측벽을 갖는다.
11) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 제1 콘택트 홀 내에 유전체 피쳐를 형성하는 단계는 바텀업 성막(bottom-up deposition)을 수행하는 단계를 포함하고, 상기 유전체 피쳐는 상기 유전체 물질 층과 상이한 유전체 물질을 포함한다.
12) 본 발명의 실시형태에 따른 집적회로의 제조 방법에 있어서, 상기 핀 활성 영역 상에 금속 전극을 포함하는 게이트 스택을 형성하는 단계; 상기 금속 전극 상에 실리콘 층을 성막하는 단계; 상기 금속 전극의 금속과 상기 실리콘 층을 반응시켜서 상기 금속 전극 상에 실리사이드 층(silicide layer)을 형성하기 위해 어닐링하는 단계; 및 미반응 실리콘을 제거하기 위해 에칭하는 단계를 더 포함한다.
13) 본 발명의 다른 실시형태에 따른 방법은, 반도체 기판의 핀 활성 영역 상에 금속 게이트 스택을 형성하는 단계; 상기 핀 활성 영역 상에 소스 및 드레인을 형성하는 단계; 상기 금속 게이트 스택 상에 자기 정렬된(self-aligned) 실리사이드 층을 형성하는 단계; 상기 소스 및 드레인 상에 ILD 층을 형성하는 단계; 각각 상기 소스 및 드레인과 정렬된 제1 콘택트 홀 및 제2 콘택트 홀을 형성하기 위해 상기 ILD 층을 패터닝하는 단계; 상기 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계; 및 상기 제1 콘택트 홀 및 상기 제2 콘택트 홀에 각각 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계를 포함한다.
14) 본 발명의 다른 실시형태에 따른 방법에 있어서, 상기 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계는 상기 제1 콘택트 홀 내의 상기 소소 바로 위에 상기 유전체 물질 층을 성막하는 단계를 포함하고, 상기 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계는 상기 제1 콘택트 홀 내의 상기 유전체 물질 층 상에 상기 제1 도전성 피쳐를 형성하는 단계를 포함하고, 상기 제1 도전성 피쳐는 상기 유전체 물질 층에 의해 상기 소스로부터 분리된다.
15) 본 발명의 다른 실시형태에 따른 방법에 있어서, 상기 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계는, 상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내에 상기 유전체 물질 층을 성막하는 단계; 및 상기 제1 콘택트 홀 및 상기 제2 콘택트 홀의 하부 표면으로부터 상기 유전체 물질 층의 부분을 제거하는 단계를 포함한다.
16) 본 발명의 다른 실시형태에 따른 방법은, 상기 제1 콘택트 홀 내에 저항성 물질 층을 형성하는 단계를 더 포함하고, 상기 저항성 물질 층은 상기 유전체 물질 층에 의해 둘러싸이고 상기 소스 바로 위에 놓여 있고, 상기 제1 도전성 피쳐는 상기 저항성 물질 층 바로 위에 놓여 있다.
17) 본 발명의 다른 실시형태에 따른 방법은, 상기 제1 콘택트 홀을 커버하기 위해 상기 유전체 물질 층 상에 패턴화된 마스크 층을 형성하는 단계; 및 상기 제2 콘택트 홀 내의 상기 유전체 물질 층의 하부 부분을 제거하기 위해 에칭 프로세스를 수행하는 단계를 더 포함한다.
18) 본 발명의 다른 실시형태에 따른 방법에 있어서, 상기 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계는, 상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내에 접착제 층을 성막하는 단계; 상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내의 상기 접착제 층 상에 도전성 물질을 충전하는 단계; 및 상기 ILD 층 상의 상기 도전성 물질의 초과 부분을 제거하기 위해 화학적 기계적 연마를 수행하는 단계를 포함한다.
19) 본 발명의 다른 실시형태에 따른 방법에 있어서, 상기 금속 게이트 스택 상에 자기 정렬된 실리사이드 층을 형성하는 단계는, 상기 금속 게이트 스택 상에 실리콘 층을 성막하는 단계; 상기 금속 게이트 스택과 상기 실리콘 층을 반응시켜서 상기 금속 게이트 스택 상에 실리사이드 층을 형성하기 위해 어닐링하는 단계; 및 미반응 실리콘을 제거하기 위해 에칭하는 단계를 포함한다.
20) 본 발명의 또 다른 실시형태에 따른 집적회로(IC) 구조체는, 기판 상의 핀 활성 영역; 상기 핀 활성 영역 상의 금속 게이트 스택; 상기 핀 활성 영역 상의 소스 및 드레인으로서, 상기 소스와 상기 드레인 사이에 상기 금속 게이트 스택이 개재되어 있는, 상기 소스 및 드레인; 상기 소스 및 상기 드레인 상에 배치된 ILD 층; 상기 ILD 층 내에 형성되고 상기 소스 및 드레인 상에 각각 정렬되는 제1 도전성 피쳐 및 제2 도전성 피쳐; 및 상기 제1 도전성 피쳐 및 상기 제2 도전성 피쳐를 둘러싸는 유전체 물질 층을 포함하고, 상기 유전체 물질 층은, 상기 제1 도전성 피쳐의 하부 표면으로 연속적으로 연장되고, 상기 소스로부터 상기 제1 도전성 피쳐를 격리시키며, 상기 제2 도전성 피쳐는 상기 드레인에 직접 접촉한다.
통상의 기술자가 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명하였다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 집적회로의 제조 방법에 있어서,
    반도체 기판의 핀 활성 영역 상에 소스 및 드레인을 형성하는 단계;
    상기 소스 및 드레인 상에 ILD(interlayer dielectric) 층을 성막하는 단계;
    상기 소스 및 드레인에 각각 정렬되는 제1 콘택트 홀 및 제2 콘택트 홀을 형성하기 위해 상기 ILD 층을 패터닝하는 단계;
    상기 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계; 및
    상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내에 각각 제1 도전성 피쳐(conductive feature) 및 제2 도전성 피쳐를 형성하는 단계
    를 포함하는, 집적회로의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도전성 피쳐는 상기 유전체 물질 층에 의해 상기 소스로부터 분리되는 것인, 집적회로의 제조 방법.
  3. 제2항에 있어서,
    상기 유전체 물질 층을 형성하는 단계는 상기 제1 콘택트 홀 내의 상기 소스 바로 위에 상기 유전체 물질 층을 성막하는 단계를 포함하고,
    상기 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계는 상기 제1 콘택트 홀 내의 상기 유전체 물질 층 바로 위에 상기 제1 도전성 피쳐를 형성하는 단계를 포함하는 것인, 집적회로의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계는,
    상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내에 접착제 층을 성막하는 단계;
    상기 제1 콘택트 홀 및 상기 제2 콘택트 홀 내의 상기 접착제 층 상에 도전성 물질을 충전하는 단계; 및
    상기 ILD 층 상의 상기 도전성 물질의 초과 부분을 제거하기 위해 화학적 기계적 연마를 수행하는 단계
    를 포함하는 것인, 집적회로의 제조 방법.
  5. 제4항에 있어서,
    상기 핀 활성 영역 상에 있고 상기 소스와 상기 드레인 사이에 개재되는 게이트 스택을 형성하는 단계를 더 포함하고, 상기 게이트 스택, 상기 소스, 및 상기 드레인은 전계 효과 트랜지스터를 구성하는 것인, 집적회로의 제조 방법.
  6. 제5항에 있어서,
    상기 소스 및 드레인 상의 상기 ILD 층의 성막 전에 상기 게이트 스택 및 상기 ILD 층 상에 유전체 캡핑 층을 형성하는 단계를 더 포함하는, 집적회로의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계는,
    상기 제1 콘택트 홀 내에 유전체 물질 층을 성막하는 단계; 및
    상기 제1 콘택트 홀 내의 상기 유전체 물질 층의 하부 부분을 제거하여 상기 소스가 노출되도록 이방성 에칭 프로세스를 수행하는 단계
    를 포함하는 것인, 집적회로의 제조 방법.
  8. 제1항에 있어서,
    상기 핀 활성 영역 상에 금속 전극을 포함하는 게이트 스택을 형성하는 단계;
    상기 금속 전극 상에 실리콘 층을 성막하는 단계;
    상기 금속 전극의 금속과 상기 실리콘 층을 반응시켜서 상기 금속 전극 상에 실리사이드 층(silicide layer)을 형성하기 위해 어닐링하는 단계; 및
    미반응 실리콘을 제거하기 위해 에칭하는 단계
    를 더 포함하는, 집적회로의 제조 방법.
  9. 방법에 있어서,
    반도체 기판의 핀 활성 영역 상에 금속 게이트 스택을 형성하는 단계;
    상기 핀 활성 영역 상에 소스 및 드레인을 형성하는 단계;
    상기 금속 게이트 스택 상에 자기 정렬된(self-aligned) 실리사이드 층을 형성하는 단계;
    상기 소스 및 드레인 상에 ILD 층을 형성하는 단계;
    각각 상기 소스 및 드레인과 정렬된 제1 콘택트 홀 및 제2 콘택트 홀을 형성하기 위해 상기 ILD 층을 패터닝하는 단계;
    상기 제1 콘택트 홀 내에 유전체 물질 층을 형성하는 단계; 및
    상기 제1 콘택트 홀 및 상기 제2 콘택트 홀에 각각 제1 도전성 피쳐 및 제2 도전성 피쳐를 형성하는 단계
    를 포함하는, 방법.
  10. 집적회로(IC) 구조체에 있어서,
    기판 상의 핀 활성 영역;
    상기 핀 활성 영역 상의 금속 게이트 스택;
    상기 핀 활성 영역 상의 소스 및 드레인으로서, 상기 소스와 상기 드레인 사이에 상기 금속 게이트 스택이 개재되어 있는, 상기 소스 및 드레인;
    상기 소스 및 상기 드레인 상에 배치된 ILD 층;
    상기 ILD 층 내에 형성되고 상기 소스 및 드레인 상에 각각 정렬되는 제1 도전성 피쳐 및 제2 도전성 피쳐; 및
    상기 제1 도전성 피쳐 및 상기 제2 도전성 피쳐를 둘러싸는 유전체 물질 층
    을 포함하고,
    상기 유전체 물질 층은, 상기 제1 도전성 피쳐의 하부 표면으로 연속적으로 연장되고, 상기 소스로부터 상기 제1 도전성 피쳐를 격리시키며,
    상기 제2 도전성 피쳐는 상기 드레인에 직접 접촉하는 것인, 집적회로(IC) 구조체.
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