KR20110084166A - 금속―절연체―반도체 터널 컨택트 - Google Patents

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KR20110084166A
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insulating layer
conductive
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KR1020117007720A
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닐로이 머크허지
길버트 드웨이
매튜 브이 메츠
로버트 에스 차우
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인텔 코포레이션
카발리에로스 잭
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Abstract

소스 영역 또는 드레인 영역으로의 컨택트를 제공한다. 이 컨택트는 도전성 물질을 갖고 있지만, 이 도전성 물질은 절연체에 의해서 소스 혹은 드레인 영역으로부터 분리되어 있다.

Description

금속―절연체―반도체 터널 컨택트{METAL-INSULATOR-SEMICONDUCTOR TUNNELING CONTACTS}
집적 회로 제조시에, 트랜지스터와 같은 디바이스는, 웨이퍼 상에 형성되고, 다수의 금속층을 이용해서 서로 접속된다. 공지된 바와 같이, 금속층은 비아 및 상호 접속부를 포함하며, 이들은 디바이스를 상호 접속시키는 전기 통로로서 기능한다. 이 비아 및 상호 접속부를 디바이스에 접속시키는 것이 컨택트이다.
도 1은 도전성 컨택트 물질이, 접촉하고 있던 영역으로부터 절연체에 의해서분리되는 경우의, 전기 컨택트를 가진 디바이스를 나타내는 단면도이다.
도 2는 도 1에 도시된 디바이스가 제조될 수 있는 한 가지 방법을 나타내는 흐름도이다.
도 3은 반도체 상에 제 1 ILD 층이 증착되어 있는 것을 나타내는 단면도이다.
도 4는 제 1 ILD 층에 트렌치가 형성된 것을 나타내는 단면도이다.
도 5는 트렌치에 절연층이 증착된 것을 나타내는 단면도이다.
도 6은 절연층에 도전층이 증착된 것을 나타내는 단면도이다.
도 7은 충진재를 나타내는 단면도이다.
도 8은 추가 ILD 층 및 도전층을 나타내는 단면도이다.
도 9는 다중 게이트 트랜지스터를 나타내는 투시도이다.
도 10은 제 1 ILD 층을 나타내며, 핀(fin)의 소스 영역 부분을 절단한 단면도이다.
도 11은 제 1 ILD 층에 트렌치가 형성된 것을 나타내는 단면도이다.
도 12는 핀의 소스 영역의 상부면 및 측벽에 절연층이 형성되어 있고, 절연층에 도전층(116)이 형성되어 있으며, 트렌치의 나머지 공간을 충전재가 실질적으로 채우고 있는 것을 나타내는 단면도이다.
도 13은 충전재가 부족한 실시예를 나타내는 단면도이다.
도 14는 동일한 기판 상의 제 1 트랜지스터 및 제 2 트랜지스터를 나타내는 단면도이다.
이하의 설명에서는, 절연체가 반도체 디바이스로부터 도전성 컨택트를 분리시키는, 반도체 디바이스로의 컨택트의 다양한 실시예가 설명된다. 당업자라면, 하나 이상의 특정한 세부 사항이 없어도, 혹은 다른 대체 및/또는 추가적인 방법, 물질 혹은 구성 요소를 가지고도, 다양한 실시예가 실시될 수 있다는 것을 이해할 것이다. 다른 예로서, 본 발명의 다양한 실시예의 측면들을 불분명하게 하지 않기 위해서, 이미 알려져 있는 구조, 물질 혹은 동작은 도시 혹은 설명하지 않는다. 유사하게, 특정 수치, 물질 및 구성은 본 발명에 대한 완전한 이해를 제공하기 위한 설명의 목적으로 서술된다. 그러나, 본 발명은 특정한 세부 사항 없이도 실시될 수 있다. 또한, 도면에 도시된 다양한 실시예는 예시적으로 도시된 것으로 반드시 실축으로 도시된 것은 아니라는 점을 이해할 것이다.
본 명세서에서 "일실시예"를 참조한다는 것은 그 실시예와 관련된 특정한 특성, 구조, 물질 혹은 특징이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미하는 것으로, 이들이 모든 실시예에 해당된다는 것을 나타내는 것은 아니다. 따라서, 본 명세서의 다양한 부분에서의 "일실시예에서"라는 문구가, 반드시 본 발명의 동일한 실시예를 가리키는 것은 아니다. 또한, 특정한 특성, 구조, 물질 혹은 특징은, 하나 이상의 실시예에서, 적절한 방식으로 조합될 수 있다. 다른 실시예에서는, 다양한 추가적인 층 및/또는 구조가 포함될 수 있고 혹은 설명된 특성이 제외될 수도 있다.
본 발명의 이해를 더 돕도록, 다양한 동작들이 다수의 세분화된 동작들로 순서대로 설명될 것이다. 그러나, 설명의 순서가 이들 동작이 반드시 그 순서에 따라야 한다는 것을 의미한다는 것은 아니다. 특히, 이들 동작이 제시되는 순서로 수행되어야 하는 것도 아니다. 설명된 동작은 설명된 실시예와는 다른 순서로, 연속해서 혹은 동시에 수행될 수 있다. 또 다른 실시예에서는, 다양한 추가적인 동작인 수행될 수도 있고, 제외될 수도 있다.
도 1은 전기 컨택트를 가진 디바이스(110)를 나타내는 단면도로, 도전성 컨택트 물질(116)이, 절연체(114)에 의해서, 접촉하고 있던 영역(106, 108)으로부터 분리된 경우를 나타내고 있다. 일실시예에서, 디바이스(100)는 트랜지스터이다. 이 트랜지스터는 소스 영역(106) 및 드레인 영역(108)을 포함한다. 소스 및 드레인 영역(106, 108)으로의 컨택트가 존재한다. 이들 컨택트는, 절연 물질(114)에 의해서 소스 및 드레인 영역(106, 108)으로부터 분리된 도전성 물질(116)을 포함한다. 이렇게 배치함으로써 트랜지스터에 일반적인 실리사이드 컨택트(a silicide contact) 혹은 게르마나이드 컨택트(a germanide contact)의 필요성이 없어진다.
실리사이드 컨택트 혹은 게르마나이드 컨택트의 사용을 피함으로써, 디바이스(100)의 일부 실시예에서는 부합형(conformal) 컨택트 형성 처리의 이용이 가능해지고, 이로써 컨택트를 더 작은 트렌치에 형성할 수 있게 되며, 디바이스(100)의 크기를 더 작은 치수로 만들 수 있게 된다. 디바이스(100)의 일부 실시예에서는, 실리사이드 혹은 게르마나이드를 위해 필요한 초고순도 금속의 증착이 필요없어지기 때문에, 제조가 더욱 용이하게 된다. 또한, 디바이스(100)가 더 작아질수록, 실리사이드 혹은 게르마나이드를 형성하는데 이용할 수 있는 반도체 물질은 더 적어진다. 디바이스(100)의 일부 실시예는 실리사이드 혹은 게르마나이드를 이용하지 않으므로, 디바이스(100)의 일부를 형성하는 반도체 물질의 과소비 문제를 방지한다. 또한, 실리사이드 등을 형성하는 것은 디바이스에 대해 스트레인(strain)을 가할 수도 있고 혹은 다른 구조 및 물질에 의해 유도될 수 있는 스트레인을 제한할 수도 있다. 실리사이드를 제외시킴으로써, 가능한 스트레인의 변경 가능성을 높일 수도 있고, 이로써 디바이스(100)의 성능을 더 높일 수 있다.
도시된 실시예에서, 디바이스(100)는 기판(102)을 포함한다. 이 기판(102)은, 그 위에 반도체 디바이스가 제조되는 토대로서의 역할을 할 수 있는, 임의의 물질을 포함할 수 있다. 일실시예에서, 기판(102)은 실리콘 함유 기판이지만, 다른 예에서는 다른 물질이 사용될 수 있다. 기판(102)은 벌크 실리콘 혹은 절연체 상 실리콘 기판을 이용해서 형성될 수 있다. 다른 실시예에서, 기판(102)은, 실리콘과 결합될 수도, 결합되지 않을 수도 있는, 다른 물질을 이용해서 형성될 수 있으며, 이들 물질은 게르마늄, 안티몬화인듐, 텔루르화 납, 비소화인듐, 인화인듐, 비소화 갈륨, 안티몬화 갈륨 혹은 다른 Ⅲ-Ⅴ족 물질을 포함하지만 이에 한정되는 것은 아니다. 기판(102)은 단일 물질일 수도, 다중의 층을 가질 수도 있으며, 혹은 다중 구조를 가질 수 있다. 여기서 기판(102)을 이루는 물질의 몇가지 예가 설명되지만, 디바이스가 제조되는 토대의 역할을 할 수 있다면, 어떤 물질도 본 발명의 사상 및 범주에 들어간다.
도시된 예에서 디바이스(100)는 트랜지스터를 포함한다. 트랜지스터는 게이트(104), 소스 영역(106) 및 드레인 영역(108)을 포함한다. 트랜지스터는 몇 가지 다른 영역 및 구조를 포함할 수 있지만, 이들은 설명을 간략하고 명료하게 하기 위해서 생략한다. 전형적으로, 실리콘 기판을 토대로 하는 평면형 트랜지스터로서 설명되겠지만, 트랜지스터는 다중 게이트 트랜지스터가 될 수도 있고, 다른 타입의 물질(Ⅲ-Ⅴ족 물질과 같은)이 될 수도 있으며, 여기서 설명되는 컨택트는 특정 타입의 디바이스(100) 즉, 트랜지스터로 한정되는 것은 아니다.
도시된 예에서는, 트랜지스터 상에 제 1 층간 절연막(ILD) 층(110)이 존재한다. 소스 영역(106) 및 드레인 영역(108)으로의 컨택트는 제 1 ILD 층(110)을 지나는 트렌치 내에 형성된다. 명료하게 하기 위해서, 게이트(104)로의 컨택트는 여기서는 도시하지 않았지만, 일반적으로 존재하고 있다. 도시되고 설명된 소스 및 드레인 영역(106, 108)으로의 컨택트와 유사한, 게이트(104)로의 컨택트가 다양한 실시예에서 이용될 수 있다. 여기 설명된 컨택트는 소스 및 드레인 영역(106, 108)에 이용되는 것으로 한정되는 것은 아니며, 게이트(104) 혹은 다른 구성 요소와 함께 사용될 수도 있다. 이 컨택트는 트랜지스터의 동작을 가능하게 하고, 또한 다양한 트랜지스터 사이의, 그리고 디바이스(100)와 외부 디바이스 사이의 전기적인 통신을 가능하게 한다.
도시된 실시예에서, 컨택트는, 트렌치에 부합하며 소스 및 드레인 영역(106, 108)에 인접하는 절연층(114)을 포함한다. 절연층(114)에는 도전층(116)이 인접하고 있다. 절연층(114)은 도전층(116)을 소스 및 드레인 영역(106, 108)으로부터(혹은 컨택트가 접촉하는 어떤 구성 요소로부터) 분리시킨다. 도전층(116)이 소스 및 드레인 영역(106, 108)과 직접 접촉하지는 않지만, 전기적인 컨택트로서는 기능하고 있다. 이는 절연층(114)이 반도체 소스 및 드레인 영역(106, 108)으로부터 금속 페르미 준위를 완전히 혹은 부분적으로 디핑(depinning)함으로써 일어날 수 있다. 따라서, 도전층(116)과 소스 혹은 드레인 영역(106, 108) 사이에 절연층(114)이 존재하여도, 도체가 소스 혹은 드레인 영역(106, 108)과 직접 접촉하고 있는 것과 같이, 컨택트의 저항을 상당히 감소시킬 수 있다. 이러한 컨택트는 일부 실시예에서, 저농도 도핑된(도핑 레벨~1×1017 at/㎤) 실리콘에서, 약 1×10-7 옴-㎛2(옴 제곱마이크로미터) 이하의 특수 접촉 저항(Specific Contact Resistivity), ρc를 가능하게 하며, 이는 동일한 Si 도핑 레벨에서 종래의 실리사이드 컨택트(예컨대, NiSi, TiSi2, CoSi2)보다 5배~10배 낮다. 이러한 타입의 컨택트는, 최적의 디바이스(100) 성능을 위해 필요한 쇼트키 장벽 높이 및 접촉 저항의 튜닝도 가능하게 한다.
도시된 실시예에서는, 절연층(114) 및 도전층(116)이 채우지 못한, 제 1 ILD 층(110)을 지나는 트렌치의 나머지 공간을 실질적으로 채우는 충진재(118)가 존재한다. 충진재(118)는 금속 혹은 다른 도체가 될 수도 있고, 혹은 다른 타입의 물질이 될 수도 있다. 일부 실시예에서는, 별도의 충진재(118)가 있는 것이 아니다. 오히려, 절연층(114)이 채우지 못한 제 1 ILD 층(110)을 지나는 트렌치의 나머지 공간을 도전층(116)이 실질적으로 채울 수 있다.
도 2는 도 1에 도시된 디바이스(110)를 제조할 수 있는 한가지 방법을 나타내는 흐름도(200)이다. 다른 실시예에서는 다른 방법도 가능하다. 이 예시적인 방법은, 게이트(104), 소스(106) 및 드레인(108)을 포함하는 트랜지스터가, 기판(102)에 형성되는 것으로 시작한다. 이 트랜지스터 상에 제 1 ILD 층(110)이 증착된다(202).
도 3은 본 발명의 일실시예에 따라서, 제 1 ILD 층(110)이 트랜지스터 상에 증착된(202) 것을 나타내는 단면도이다. 제 1 ILD 층(110)은, 로우-k 유전체와 같이 집적 회로 구조의 유전층에 적용가능한 것으로 알려져 있는 물질을 이용해서 형성될 수 있다. 이러한 유전체는 이산화 규소(SiO2) 및 CDO(carbon doped oxide), 질화 규소, 퍼플루오로싸이클로부탄이나 폴리테트라플루오로에틸렌과 같은 유기 폴리머, FSG(fluorosilicate glass), 실세스퀴옥산과 같은 유기실리케이트, 실록산, 혹은 유기실리케이트 글래스와 같은 물질을 포함하지만, 이에 한정되는 것은 아니다. 유전성 제 1 ILD 층(110)은 그 유전 상수를 더 낮추기 위해서 공극 혹은 다른 공동부를 포함할 수 있다.
도 2로 돌아가면, 제 1 ILD 층(110)에는 개구부가 형성된다(204). 도 4는 제 1 ILD 층(110)에 트렌치(112)가 형성된(204) 것을 도시하는 단면도이다. 이 트렌치(112)를 형성(204)하는데는, 한번 이상의 습식 혹은 건식 에칭과 같은, 임의의 적절한 방법이 이용될 수 있다. 도시된 바와 같이, 트렌치(112)는 소스 및 드레인 영역(106, 108)만을 향하고 있다. 그러나, 여기에 상세하게 도시되거나 설명되지는 않았지만, 게이트(104)로의 트렌치(112) 및 컨택트가 형성될 수 있다.
도 2에 도시된 바와 같이, 트렌치(112)가 형성(204)된 이후에, 트렌치(112)에는 절연층(114)이 증착될 수 있다(206). 도 5는 트렌치(112)에 절연층(114)이 증착된 것을 나타내는 단면도이다. 일부 실시예에서, 절연층(114)은 화학 기상 증착(CVD), 원자층 증착(ALD)과 같은 부합형 증착 처리에 의해 증착될 수도 있고(206), (기판 물질의 산화물, 질화물 혹은 질산화물의 열성장과 같은) 열성장 처리에 의해 형성될 수도 있으며(206), 혹은 다른 적절한 증착 처리에 의해 형성될 수도 있다(206). 절연층(114)은 HfO2, AlO, ZrO, Si3N4, SiO2, SiON과 같은 유전체 혹은 다른 절연성 유전체를 포함할 수 있다. 일부 실시예에서, 절연층(114)의 두께는, 이후에 증착되는 도체의 페르미 준위의 언피닝(unpinning)을 가능하게 하는 정도로 선택된다. 일부 실시예에서, 절연층(114)은, 다양한 실시예에서 약 4 나노미터 이하, 약 3 나노미터 이하, 혹은 약 1 나노미터 이하와 같이 매우 얇게 되어서, 이를 성립시킬 수 있다. 일실시예에서, 절연층(114)은 약 5 옹스트롬과 10 옹스트롬 사이이다. 절연층(114)의 다른 두께가 이용될 수도 있다. 절연층(114)은 부합해서 증착되는 것으로 도시되어 있지만, 반드시 그래야 한다는 것은 아니라는 점에 주의한다. 절연층(114)이 열성장되는 실시예와 같은 일부 실시예에서는, 절연층(114)은 비부합적으로 형성될 수도 있다.
도 2로 다시 돌아가면, 이 절연층(114) 상에는 도전층(116)이 증착된다(208). 도 6은 절연층(114) 상에 도전층(116)이 증착된(208) 것을 나타내는 단면도이다. 도전층(116)은 화학 기상 증착(CVD), 원자층 증착(ALD)과 같은 부합 증착 처리, 무전해 도금, 혹은 다른 적절한 증착 처리에 의해 증착될 수 있다(208). 도전층(116)이 트렌치(112)의 나머지 공간을 채우는 실시예(도 13은 이러한 실시예를 나타내는 단면도이다) 혹은 트렌치(112)가 충분히 큰 실시예와 같은 일부 실시예에서는, 도전층을 증착(208)하는데 PVD와 같은 비부합형 증착 기법이 이용될 수 있다.
일부 실시예에서 도전층(116)은 금속이 될 수도 있고, 금속을 포함할 수도 있다. 다양한 금속이 이용될 수 있다. 일부 실시예에서, 도전층(116)의 물질은 그 타입의 트랜지스터의 적절한 일함수에 기초해서 선택될 수 있지만(PMOS 트랜지스터의 경우 높은 일함수의 금속, NMOS 트랜지스터의 경우 낮은 일함수의 금속, '높은' 일함수란 약 5eV 이상이고, '낮은' 일함수란 약 3.2eV 이하), 반드시 그런 것은 아니다. 도전층(116)에 사용되는 물질은, 알루미늄, 니켈, 마그네슘, 구리 혹은 다른 금속을 포함한다. 도전층(116)으로는 도전성 금속 탄화물, 질화물 혹은 다른 물질이 사용될 수도 있다. 도전층(116)에 대해서는 임의의 적절한 두께가 사용될 수 있다. 일부 실시예에서, 도전층(116)은 100 옹스트롬 이상이고, 일부 실시예에서 도전층(116)은 100 옹스트롬보다 훨씬 두껍다.
일부 실시예에서, 게이트(104)는 희생 게이트가 될 수 있으며, 이는 제 1 ILD 층(110)이 증착된 이후에 제거되고, 새로운 게이트가 형성된다. 이러한 실시예에서, 새로운 게이트는 도전층(114)과 동일한 처리로 동시에 형성될 수 있다.
절연층(114) 및 도전층(116)을 여기 설명한 바와 같이 형성함으로써, 매우 좁은 트렌치(112)에 컨택트를 형성할 수 있다. 실리사이드 및 게르마나이드에 사용되는 초고순도 금속을 형성하는데 사용되는 처리는 매우 좁은 트렌치(112)에 사용되면 문제를 일으킬 수 있다. 따라서, 절연체 컨택트 상의 도체를 여기 설명된 바와 같이 이용함으로써, 실리사이드 혹은 게르마나이드 컨택트가 사용되는 경우보다, 트렌치(112)의 크기를 매우 작은 치수로 만들 수 있다.
도 2를 다시 참조하면, 트렌치(112)의 나머지 공간이 채워진다(210). 도 7은 충진재(118)를 나타내는 단면도이다. 이 충진재(118)는 도전성 물질이 될 수도 있고, 혹은 다른 임의의 적절한 물질이 될 수도 있으며, 단일 물질이 될 수도 있고 혹은 다중 물질이 될 수도 있으며, 임의의 적절한 방법으로 증착될 수 있다. 상술한 바와 같이, 실시예에서, 도전층(116)이 트랜치를 채울 수 있다. 도 13에 도시된 바와 같이, 이러한 실시예에서는, 별도의 충진재(118)가 사용되지 않는다.
도 2로 돌아가면, 추가 ILD 층 및 도전층이 형성된다(212). 도 8은 추가 ILD 층 및 도전층을 나타내는 단면도이다. 도 8에서, 절연층(114), 도전층(116) 및 충진재(118)는 평탄화되어서, 제 1 ILD 층(110)의 상부면과 실질적으로 동일한 면이 된다. 평탄화 이후에, 소스 영역(106)쪽으로 이어지는 트렌치(112) 내의 도전층(116)은 드레인 영역(108)쪽으로 이어지는 트렌치(112) 내의 도전층(116)과 연속하지 않는다. 따라서, 도전층(116)은, 소스 영역(106)쪽으로 이어지는 좌측의 트렌치(112) 내의 제 1 도전층과, 드레인 영역(108)쪽으로 이어지는 우측의 트렌치 내의 제 2 도전층이 되는 것으로 생각할 수 있다.
제 1 ILD 층(110) 상에는 제 2 ILD 층(120)이 증착되었다. 제 2 ILD 층(120) 내의 비아(122) 및 라인(124)은 트렌치(112) 내의 컨택트에 의해서 소스 및 드레인 영역(106, 108)에 도전적으로 접속되어 있다. 제 2 ILD 층(120) 상에는 제 3 ILD 층(126)이 증착되었다. 제 3 ILD 층(126) 내의 비아(122) 및 라인(124)은 트렌치(112) 내의 컨택트에 의해서 소스 및 드레인 영역(106, 108)에 도전적으로 접속되어 있다. 다른 실시예에서는 추가적인 ILD 층 및 도체가 제공될 수 있다.
도 9는 다중 게이트 트랜지스터를 나타내는 투시도이다. 도 1 및 도 3~8이 평면형 트랜지스터에 형성된 컨택트를 도시하고 있지만, 동일한 절연체 상 도전체(conductor-on-insulator) 컨택트가, 트리게이트 트랜지스터(trigate transistor)와 같은, 다른 타입의 트랜지스터에서도 사용될 수 있다. 도 9에 도시된 트리게이트 트랜지스터는 핀(fin)(130)을 포함한다. 이 핀(130)의 양쪽에는 분리 영역(138)이 존재한다. 이 핀(130) 상에서, 이 핀(130)의 상부 및 양측벽에 인접해서 게이트 전극(132)이 존재한다. 게이트 전극(132)의 한쪽에는 소스 영역(134)이 있고, 게이트 전극(132)의 다른쪽에는 드레인 영역이 있다. 도 9에서, 소스 및 드레인 영역(134, 136)의 화살표가 핀(132)의 상부면만을 가리키고 있지만, 소스 및 드레인 영역(134, 136)은 핀(130)의 상부면 및 측벽을 따라서 연장할 수도 있다는 점에 주의한다.
도 10은 핀(130)의 소스 영역(134) 부분을 따라서 자른 단면도로, 도 3에 도시된, 제 1 ILD 층(110)이 평면형 트랜지스터 상에 형성되는 방법과 유사하게, 제 1 ILD 층(110)이 형성된 것을 도시하고 있다. 도 11은 제 1 ILD 층(110)에 트렌치(112)가 형성된 것을 나타내는 단면도이다. 이 트렌치(112)에 의해서 소스 영역(134)이 노출된다.
도 12는 절연층(114)이 핀(130)의 소스 영역(134)의 상부면 및 측벽에 형성되고, 도전층(116)이 절연층(114) 상에 형성되며, 충진재(118)가 트렌치(112)의 나머지 공간을 실질적으로 채우고 있는 것을 나타내는 단면도이다. 이들 물질은 상기 평면형 트랜지스터에 관해서 설명한 바와 유사하게 형성될 수 있다. 평면형 트랜지스터에서는, 절연층(114)이 도전층(116)을 소스 영역(134)으로부터 분리시키고 있지만, 이는 도체가 터널링을 통해서 소스 영역과 접촉하는 경우에 비해서 접촉 저항을 더 낮출 수 있다. 또한, 절연체(114) 및 도체(116)를 부합 증착함으로써 핀(130)은 실질적으로 그대로 남겨둔다. 실리사이드, 게르마나이드 혹은 유사한 컨택트가 형성되는 경우에, 이 컨택트는 핀(130)의 반도체 물질의 상당량을 소비할 것이며, 따라서 핀(130)이 극히 작은 경우에는, 디바이스가 제대로 기능하지 못할 수도 있다.
도 14는 제 1 트랜지스터(302) 및 제 2 트랜지스터(304)가 동일 기판(120) 상에 형성된 것을 나타내는 단면도이다. 트랜지스터(304)는 실리사이드, 게르마나이드 등을 포함하는 컨택트(306)를 갖거나, 혹은 소스 및 드레인 영역(106, 108)과 접촉하는 도체를 갖고 있다. 곡선 A-A는 트랜지스터(302, 304)가 서로 바로 옆에 있지 않고 서로 분리될 수 있다는 것을 나타낸다. 일부 실시예에서, 트랜지스터(302)와 같은, 기판(102) 상의 일부 트랜지스터는, 절연층(114)에 의해서 소스 및/또는 드레인 영역(106, 108)으로부터 분리된 도체(116)와의 컨택트를 포함할 수 있지만, 트랜지스터(304)와 같은, 동일 기판 상의 다른 트랜지스터는, 실리사이드, 게르마나이드 혹은 다른 물질로 형성된, 소스 및/또는 드레인 영역(106, 108)과 접촉하고 있는 도체와의 컨택트(306)를 포함할 수 있다. 예컨대, 절연층(114)에 의해서 소스 및 드레인 영역(106, 108)으로부터 분리된 도체(116)를 갖고 있는 컨택트를 구비한 트랜지스터(302)가 NMOS 트랜지스터이고, 트랜지스터(304)가 PMOS 트랜지스터일 수 있지만, 그 반대로 될 수도 있다. 기판 상의 한가지 타입(N형 혹은 P형)의 모든 트랜지스터가 한가지 타입의 컨택트를 가질 수도 있지만, 일실시예에서 반대 타입의 모든 트랜지스터가 다른 타입의 컨택트를 가질 수 있다. 대안의 실시예에서, 일부 선택된 트랜지스터가, 절연층(114)에 의해서 소스 및/또는 드레인 영역(106, 108)로부터 분리된 도체(116)와의 컨택트를 구비하고, 나머지 트랜지스터가 종래의 컨택트(306)를 구비할 수 있다. 이들 선택된 트랜지스터는 한가지 타입(N형 혹은 P형)이 될 수도 있고, 혹은 복수 타입의 트랜지스터(N형 및 P형)를 포함할 수 있다. 또 다른 실시예에서, 기판(102) 상의 모든 트랜지스터는 절연층(114)에 의해서 소스 및/또는 드레인 영역(106, 108)으로부터 분리된 도체(116)와의 컨택트를 구비할 수 있다. 또 다른 실시예에서, 한가지 타입의 트랜지스터 중 일부 혹은 전체는, 다른 타입의 트랜지스터의 절연층, 도전층 및 (적용가능한 경우에는) 충진층(114, 116, 118)과는 다른 물질을 포함하는 절연층, 도전층 및 (적용가능한 경우에는) 충진층(114, 116, 118)을 가질 수 있다. 예컨대, N형 트랜지스터가 절연층, 도전층 및 (적용가능한 경우에는) 충진층(114, 116, 118)을 포함하는 제 1 물질 세트를 갖고, 동일 기판(102)상의 P형 트랜지스터가 절연층, 도전층 및 (적용가능한 경우에는) 충진층(114, 116, 118)을 포함하는, 다른 제 2 물질 세트를 가질 수 있다.
상술한 본 발명의 실시예의 설명은 예시 및 설명의 목적으로 제공된 것이다. 다른 예가 있을 수도 있으며, 개시된 정확한 형태로 본 발명을 한정하는 것도 아니다. 상세한 설명 및 후속하는 청구의 범위는, 좌측, 우측, 상부, 하부, 위의, 아래의, 상위, 하위, 제 1, 제 2 등과 같은 용어를 포함하지만, 이는 설명의 목적으로만 사용된 것으로 한정하는 의미는 아니다. 예컨대, 상대적으로 세로의 위치를 가리키는 용어는, 기판 혹은 집적 회로의 디바이스 측(혹은 활성 표면)이 그 기판의 "상부"면인 상황을 나타내지만, 기판은 실질적으로 어떤 방향으로도 있을 수 있으며, 따라서 기준인 표준 지구 프레임에서 기판의 "상부"면이 "하부"면 아래에 있을 수도 있지만, 여전히 용어 "상부"의 의미에 포함된다. 여기서(청구의 범위 포함) 용어 "상(上)"은, 특별한 언급이 없는 한, 제 2 층 "상"의 제 1 층이 제 2 층의 바로 위에서 제 2 층과 바로 접촉하고 있다는 것을 의미하는 것은 아니며, 제 1 층과 제 1 층 상의 제 2 층 사이에 제 3 층, 즉 다른 구조가 있을 수 있다. 여기 개시된 디바이스, 즉 물품의 실시예는, 다양한 위치 및 방향으로 제조, 이용 혹은 이송될 수 있다. 당업자라면, 상기 교시로부터 다양한 수정 및 변형이 가능하다는 것을 이해할 것이다. 당업자라면, 도면에 도시된 다양한 구성 요소에 대한, 여러 가지 균등한 조합 및 대체물을 인식할 것이다. 따라서, 본 발명의 범주는 이 상세한 설명에 의해 한정되는 것이 아니라, 첨부된 청구 범위에 의해 한정되는 것이다.

Claims (20)

  1. 소스 영역 및 드레인 영역을 가진 트랜지스터와,
    상기 트랜지스터에 인접한 제 1 층간 유전층과,
    상기 제 1 층간 유전층을 지나서 상기 소스 영역으로 이어지는 트렌치와,
    상기 트렌치 내의 도전성 소스 컨택트를 포함하고,
    상기 소스 컨택트는 절연층에 의해서 상기 소스 영역으로부터 분리되어 있는
    디바이스.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 핀(a fin)을 포함하는 멀티게이트 트랜지스터인
    디바이스.
  3. 제 2 항에 있어서,
    상기 절연층은 상기 핀의 상부면과 측벽 상에 위치하는
    디바이스.
  4. 제 1 항에 있어서,
    상기 절연층의 두께는 약 4 나노미터 이하인
    디바이스.
  5. 제 1 항에 있어서,
    제 2 층간 유전층과,
    상기 제 2 층간 유전층에 인접하며, 복수의 도전성 비아 및 복수의 도전성 라인을 갖고 있는 제 1 금속층과,
    상기 제 2 층간 유전층 상의 제 3 층간 유전층과,
    상기 제 3 층간 유전층에 인접하며, 복수의 도전성 비아 및 복수의 도전성 라인을 갖고 있는 제 2 금속층
    을 더 포함하며,
    상기 제 1 금속층의 상기 복수의 도전성 비아 및 상기 복수의 도전성 라인 중 적어도 일부와, 상기 제 2 금속층의 상기 복수의 도전성 비아 및 상기 복수의 도전성 라인 중 적어도 일부는, 상기 도전성 소스 컨택트에 도전성 접속되어 있는
    디바이스.
  6. 제 1 항에 있어서,
    상기 도전성 소스 컨택트의 두께는 100 나노미터 이하인
    디바이스.
  7. 제 6 항에 있어서,
    상기 도전성 소스 컨택트 상에서, 상기 트랜치를 실질적으로 채우고 있는 충진 도체를 더 포함하는
    디바이스.
  8. 제 1 항에 있어서,
    상기 트랜지스터는 P형 트랜지스터이고, 상기 도전성 소스 컨택트는 약 5eV 이상의 일함수를 가진 금속을 포함하는
    디바이스.
  9. 제 1 항에 있어서,
    상기 트랜지스터는 N형 트랜지스터이고, 상기 도전성 소스 컨택트는 약 3.2eV 이하의 일함수를 가진 금속을 포함하는
    디바이스.
  10. 제 1 항에 있어서,
    상기 도전성 소스 컨택트는 Al 또는 Ni을 포함하는
    디바이스.
  11. 트랜지스터를 구비한 기판 상에 유전층을 증착하는 단계와,
    상기 유전층 내에, 소스 영역으로 연장하는 제 1 개구부를 에칭하는 단계와,
    상기 소스 영역 상에 절연체를 형성하는 단계와,
    상기 절연체 상에 컨택트 금속을 형성하는 단계- 상기 절연체는 상기 컨택트 금속을 상기 소스 영역으로부터 분리시킴 - 와,
    상기 제 1 개구부의 실질적으로 전체를 충진하는 단계를 포함하며,
    상기 컨택트 금속은 상기 제 1 개구부가 충진된 이후에도 상기 소스 영역으로부터 분리되어 있는
    컨택트 형성 방법.
  12. 제 11 항에 있어서,
    상기 절연층의 두께는 약 4 나노미터 이하인
    컨택트 형성 방법.
  13. 제 12 항에 있어서,
    상기 절연층의 두께는 약 1 나노미터 이하인
    컨택트 형성 방법.
  14. 제 12 항에 있어서,
    상기 절연층을 형성하는 단계는, 상기 절연층의 부합층(a conformal layer)을 형성하는 단계를 포함하는
    컨택트 형성 방법.
  15. 제 11 항에 있어서,
    상기 트랜지스터는 멀티게이트 트랜지스터이고,
    상기 절연체는 상기 멀티게이트 트랜지스터의 핀의 상면과 측벽 상에 형성되어서, 절연체 상면과 절연체 측벽을 형성하고,
    상기 컨택트 금속은 상기 절연체 상면과 상기 절연체 측벽 상에 형성되는
    컨택트 형성 방법.
  16. 소스 영역 및 드레인 영역을 가진 트랜지스터와,
    상기 소스 영역에 직접 접하지 않는 소스 컨택트 - 상기 소스 컨택트는 제 1 절연층에 의해서 상기 소스 영역으로부터 분리되어 있음 - 와,
    상기 드레인 영역에 직접 접하지 않는 드레인 컨택트 - 상기 드레인 컨택트는 제 2 절연층에 의해서 상기 드레인 영역으로부터 분리되어 있음 - 를 포함하는
    디바이스.
  17. 제 16 항에 있어서,
    상기 트랜지스터는 멀티게이트 트랜지스터이고,
    상기 소스 영역은 상면 및 측벽을 가지며,
    상기 드레인 영역은 상면 및 측벽을 갖는
    디바이스.
  18. 제 16 항에 있어서,
    상기 소스 컨택트와 상기 드레인 컨택트 모두 실리사이드를 포함하지 않는
    디바이스.
  19. 제 16 항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층은 HfO2를 포함하는
    디바이스.
  20. 제 16 항에 있어서,
    상기 트랜지스터는 Ⅲ-Ⅴ족 물질을 포함하는 채널 영역을 갖고 있는
    디바이스.
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