CN113555340A - 半导体元件 - Google Patents

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drain
semiconductor
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谌俊元
苏焕傑
王培宇
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体元件，包含第一源极/漏极特征、第二源极/漏极特征、半导体通道、栅极介电层、内部间隔物、第一导电特征和间隔物内衬。半导体通道在第一及第二源极/漏极特征之间。栅极介电层在半导体通道上。内部间隔物形成在栅极介电层与第二源极/漏极特征之间。第一导电特征形成在第一源极/漏极特征上。间隔物内衬与内部间隔物、栅极介电层及第二源极/漏极特征接触。还提供一种形成具有减小的Cgd及增大的速度的背向金属接触件的方法。漏极侧上的源极/漏极特征，或无背向金属接触件的源极/漏极特征自背向凹陷至内部间隔物的水平以减小Cgd。本揭示案使用牺牲内衬在背向处理期间保护背向对准特征，因而，防止金属导体的形状腐蚀并提高元件效能。

Description

半导体元件
技术领域
本揭示内容是关于一种半导体元件。
背景技术
由于各种电子部件的整合密度的不断提高，半导体行业已经历持续的快速增长。在大多数情况下，整合密度的此提高来自于最小特征尺寸的反复减小，从而允许将更多部件整合至给定晶片面积中。随着最小特征尺寸减小，金属间连接层中的金属层路由亦变得更复杂。因此，需要解决以上问题。
发明内容
本揭示内容提供一种半导体元件，包含第一源极/漏极特征、第二源极/漏极特征、半导体通道、栅极介电层、内部间隔物、第一导电特征和间隔物内衬。半导体通道在第一及第二源极/漏极特征之间。栅极介电层在半导体通道上。内部间隔物形成在栅极介电层与第二源极/漏极特征之间。第一导电特征形成在第一源极/漏极特征上。间隔物内衬与内部间隔物、栅极介电层及第二源极/漏极特征接触。
附图说明
当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1为根据本揭示案的实施例的用于制造半导体基板的方法的流程图；
图2至图6、图7A至图7C直至图14A至图14C、图15A至图15D直至图21A至图21D以及图22A至图22C根据本揭示案的实施例示意性地绘示制造半导体元件的各种阶段；
图23A至图23C根据本揭示案的一个实施例示意性地绘示半导体元件；
图24A至图24C根据本揭示案的一个实施例示意性地绘示半导体元件。
【符号说明】
10:基板
10b:后表面
10f:前表面
12:缓冲层
14:第一半导体层
16:第二半导体层
16c:半导体通道
16f:最顶部第二半导体层
18:半导体堆叠
20:半导体鳍片
20a:主动部分
20w:阱部分
22:隔离层
22s:垂直侧壁
24:覆层
26:内衬层
26s:侧壁
28:介电填充层
30:混合鳍片
30s:侧壁
32:牺牲栅电极层
34:衬垫层
36:遮罩层
38:牺牲栅极结构
40:侧壁间隔物
42:图案化的保护层
44:背向接触件对准特征
44s:垂直侧壁
46:内部间隔物
46f:第一区段
46s:表面
48:过渡磊晶层
48s:垂直侧壁
50:磊晶源极/漏极特征
50d:磊晶源极/漏极特征
50dt:顶表面
50p:凹陷表面
50s:磊晶源极/漏极特征
50st:顶表面
50v:源极/漏极空间
52:接触蚀刻终止层(CESL)
54:层间介电(ILD)层
56:栅极介电层
56s:表面
58:栅电极层
60:第二ILD层
62:阻障层
64:硅化物层
66:前侧源极/漏极接触件
68:导电特征
70:前侧互连结构
72:载体晶圆
74:牺牲内衬
76:间隔物内衬
76a:间隔物内衬
76b:间隔物内衬
77:介电特征
77l:第二部分
77u:第一部分
78:再填介电层
78a:填充介电层
78b:填充介电层
80:扩散阻障层
82:硅化物层
84:背向源极/漏极接触件
86:背向互连结构
100:方法
102:操作
104:操作
106:操作
108:操作
110:操作
112:操作
114:操作
116:操作
118:操作
120:操作
122:操作
124:操作
126:操作
128:操作
130:操作
132:操作
134:操作
136:操作
138:操作
140:操作
142:操作
144:操作
146:操作
148:操作
150:操作
152:操作
154:操作
156:操作
158:操作
160:操作
x,y,z:方向
具体实施方式
以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单，可在本文中使用诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“在……之上”、“顶部”、“上部”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。装置可以其他方式定向(旋转64度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
前文概略地概述了此揭示案中所述实施例的一些态样。虽然在纳米片通道FET的上下文中描述了本文中所述的一些实施例，但本揭示案的一些态样的实施可用在其他制程中及/或其他元件中，诸如，平面FET、Fin-FET、水平环绕式栅极(horizontal gate allaround；HGAA)FET、垂直环绕式栅极(vertical gate all around；VGAA)FET及其他适当元件。一般熟悉此项技术者将容易地理解，预期可作出的其他修改在此揭示案的范畴内。另外，尽管可以特定次序来描述方法实施例，但各种其他方法实施例可以任何逻辑次序执行且可包括比本文中所述步骤更少或更多的步骤。在本揭示案中，源极/漏极代表源极及/或漏极。可互换地使用源极及漏极。
可通过任何适当方法来图案化鳍片。举例而言，可使用一或多个光微影制程来图案化鳍片，包括双图案化或多图案化制程。大体而言，双图案化或多图案化制程组合了光微影制程及自对准制程，从而允许创建例如间距比另外使用单个、直接光微影制程可获得的图案小的图案。举例而言，在一个实施例中，牺牲层形成在基板之上，并使用光微影制程来图案化。使用自对准制程在已图案化的牺牲层旁边形成间隔物。接着移除牺牲层，并可接着使用剩余间隔物来图案化鳍片。
集成电路(integrated circuit；IC)通常包括多个半导体元件，诸如，场效晶体管以及形成于半导体基板上的金属互连层。设计成将半导体元件连接至电源、输入/输出信号以及彼此连接的互连层可包括信号线及电能轨，诸如，正电压导轨(positive voltagerail；VDD)及地面导轨(ground rail；GND)。随着半导体元件的尺寸缩小，用于金属电能轨及信号线的空间减小。
本揭示案的实施例提供具有用于连接至形成于基板的背向上的电能轨的金属接触件的半导体元件，以及用于制造此种半导体元件的方法。当在基板的背向上形成电能轨时，可使用数目已减小的具有改良的效能的遮罩来制造后段制程(back end of line；BEOL)中的金属层，场效晶体管(field-effector transistor；FET)中的栅极的宽度可扩大，且电能轨的宽度亦可增大。
通过背向制程形成在背向及背向电能轨上的金属接触件，此些背向制程是在完成BEOL制程并将基板翻转之后执行。形成背向源极/漏极接触件的当前技术导致栅电极与源极/漏极区域之间增大的电容。增大的电容可导致元件效能降级。根据本揭示案的实施例，源极/漏极特征的一部分在背向接触件的形成期间凹陷至内部间隔物的水平，以避免栅电极与源极/漏极区域之间的高电容。在一些实施例中，在源极/漏极特征的凹陷期间使用牺牲内衬，以保护隔离区域及/或背向接触对准特征以防止结构劣化。
图1为根据本揭示案的实施例的用于制造半导体基板的方法100的流程图。图2至图6、图7A至图7C直至图14A至图14C、图15A至图15D直至图21A至图21D以及图22A至图22C示意性地绘示根据方法100的制造半导体元件的各种阶段。可在方法100中的操作/制程之前、在其期间及在其之后提供额外操作，且可替换或消除以下所述操作中的一些而获得方法的额外实施例。操作/制程的次序可互换。
方法100在操作102处开始，此处在基板10之上形成多个半导体鳍片20，如图2及图3中所示，图2及图3为在操作102期间基板10的示意性透视图。
在图2中，提供基板10以在其上形成半导体元件。基板10可包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。取决于电路设计，基板10可包括各种掺杂配置。举例而言，可在基板10中为不同元件类型(诸如，n型场效晶体管(NFET)及p型场效晶体管(PFET))设计的区域中形成不同掺杂分布，例如，n阱、p阱。在一些实施例中，基板10可为绝缘体上硅(silicon-on-insulator,SOI)基板，其包括用于增强的绝缘体结构(未示出)。
基板10具有前表面10f及后表面10b。在一些实施例中，在基板10的前表面10f上的区域之上形成缓冲层12。缓冲层12用以将晶格常数自基板10的晶格常数逐渐改变为将形成在基板10之上的通道区域及源极/漏极区域的晶格常数。缓冲层12可由磊晶生长的单晶半导体材料形成，诸如但不限于Si、SiGe、SiGe、SiGeB、SiP、SiAs或其他与Si有关的材料。在一些实施例中，缓冲层12具有在约5nm与约50nm之间的厚度。
接着在缓冲层12之上形成半导体堆叠18。半导体堆叠18包括由不同材料制成的交替半导体层，以促进纳米片通道在多栅极元件(诸如，纳米片通道FET)中的形成。在一些实施例中，半导体堆叠18包括插入有第二半导体层16的第一半导体层14。第一半导体层14及第二半导体层16具有不同的氧化速率及/或蚀刻选择性。
在随后制造阶段中，第二半导体层16的部分形成多栅极元件中的纳米片通道。如图2中所绘示，作为实例，交替地布置五个第一半导体层14及五个第二半导体层16。取决于要形成的半导体元件中通道的期望数目，半导体堆叠18中可包括更多或更少的第一半导体层14及第二半导体层16。在一些实施例中，第二半导体层16的数目在1与10之间。
可通过分子束磊晶(molecular beam epitaxy；MBE)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)制程及/或其他适当的磊晶生长制程来形成第一半导体层14及第二半导体层16。在一些实施例中，第二半导体层16包括与基板10相同的材料。在一些实施例中，第一半导体层14及第二半导体层16包括与基板10不同的材料。在一些实施例中，第一半导体层14及第二半导体层16由具有不同晶格常数的材料制成。在一些实施例中，第一半导体层14包括磊晶生长硅锗(SiGe)层，且第二半导体层16包括磊晶生长硅(Si)层。或者，在一些实施例中，第一半导体层14及第二半导体层16中的任一者可包括其他材料，诸如，Ge；化合物半导体，诸如，SiC、GeAs、GaP、InP、InAs及/或InSb；合金半导体，诸如，SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP、或其组合。
在一些实施例中，每一第二半导体层16具有在约5nm与约30nm之间的范围中的厚度。在其他实施例中，每一第二半导体层16具有在约10nm与约20nm之间的范围中的厚度。在一些实施例中，每一第二半导体层16具有在约6nm与约12nm之间的范围中的厚度。在一些实施例中，半导体堆叠18中的第二半导体层16厚度均匀。通道区域中的第一半导体层14可最终被移除且用以为随后形成的多栅极元件限定相邻通道之间的垂直距离。在一些实施例中，第一半导体层14的厚度等于或大于第二半导体层16的厚度。在一些实施例中，每一半导体层14具有在约5nm与约50nm之间的范围中的厚度。在其他实施例中，每一第一半导体层14具有在约10nm与约30nm之间的范围中的厚度。
在图3中，半导体鳍片20由半导体堆叠18、缓冲层12以及基板10的一部分形成。可通过图案化形成在半导体堆叠18上的硬遮罩(未示出)以及一或多个蚀刻制程来形成半导体鳍片20。每一半导体鳍片20具有由第一半导体层14、第二半导体层16及缓冲层12形成的主动部分20a，及由基板10形成的阱部分20w。在图3中，半导体鳍片20是沿x方向形成。半导体鳍片20沿y方向的宽度W1在约3nm与约44nm之间的范围中。在一些实施例中，半导体鳍片20沿y方向的宽度W1在约20nm与约30nm之间的范围中。
在操作104中，在半导体鳍片20之间的沟槽中形成隔离层22，如图4中所示。隔离层22形成在基板10之上以覆盖半导体鳍片20的阱部分20w。可通过高密度电浆化学气相沉积(high density plasma chemical vapor deposition；HDP-CVD)、可流动CVD(flowableCVD；FCVD)或其他适当沉积制程来形成隔离层22。在一些实施例中，隔离层22可包括氧化硅、氮化硅、氧氮化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低介电常数介电质、其组合。在一些实施例中，通过诸如原子层沉积(atomic layer deposition；ALD)的适当沉积制程形成隔离层22以覆盖半导体鳍片20，且接着使用适当的各向异性蚀刻制程进行凹蚀以暴露半导体鳍片20的主动部分20a。在一些实施例中，隔离层22经蚀刻而暴露半导体鳍片20中的缓冲层12的一部分。在其他实施例中，隔离层22经蚀刻而暴露缓冲层12的整个厚度。
在操作106中，在隔离层22经凹蚀而暴露半导体鳍片20的主动部分20a之后，在半导体鳍片20的被暴露侧壁上形成覆层24，如图4中所示。在一些实施例中，覆层24包括半导体材料，例如，SiGe。在一些实施例中，覆层24可直接由被暴露的半导体鳍片20磊晶生长。在其他实施例中，可通过一制程来形成覆层24，此制程包括首先形成半导体内衬(诸如，保形地在基板10的被暴露表面之上的硅内衬)，其后进行蚀刻制程以移除半导体内衬的形成在隔离层22之上的部分，并接着自半导体内衬磊晶生长覆层24。
在一些实施例中，在半导体鳍片20的主动部分20a的侧壁上的覆层24用作在半导体鳍片20的侧壁上的牺牲栅电极层。选择形成于半导体鳍片20的侧壁上的覆层24的厚度T1，以限定适合于围绕将形成的多通道FinFET元件(诸如，纳米片FinFET元件)的通道的栅极堆叠的空间。在一些实施例中，厚度T1可在约0.5nm与约10nm之间的范围中。若覆层24的厚度T1小于0.5nm，则通过随后移除覆层24而产生的空间可能太小而无法形成栅电极层。另一方面，若覆层24的厚度大于10nm，则制造成本在无明显优势的情况下增大。
在一些实施例中，在每一侧壁上的半导体鳍片20及覆层24的组合宽度W2可在约4nm与约44nm之间的范围中。根据将形成的元件的源极/漏极区域的期望宽度来选择W2。
在操作108中，在形成覆层24之后，如图4中所示，在相邻半导体鳍片20之间的沟槽中形成混合鳍片30。亦称作虚设鳍片或介电鳍片的混合鳍片30包括高介电常数介电材料层、低介电常数介电材料层，或包括高介电常数之上部部分及低介电常数的下部部分的双层介电材料。在一些实施例中，混合鳍片30包括高介电常数金属氧化物，诸如，HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3及其类似者；低介电常数材料，诸如，SiONC、SiCN、SiOC；或其他介电材料。在图4的实例中，混合鳍片30为包括内衬层26及介电填充层28的双层结构。在一些实施例中，内衬层26可包括低介电常数材料，诸如，SiONC、SiCN、SiOC，或在替换栅极制程期间提供蚀刻抵抗性的其他介电材料。介电填充层28可为低介电常数介电材料，诸如，氧化硅。
在一些实施例中，混合鳍片30沿y方向的宽度W3在自约3nm至约50nm的范围中。在一些实施例中，混合鳍片30可延伸至缓冲层12的水平。举例而言，混合鳍片30的底部可沿Z轴在缓冲层12的顶部下方的高度H1处。在一些实施例中，高度H1在约5nm与50nm之间的范围中。
在操作104、106及108中的制程期间，在操作102中用以形成半导体鳍片20的遮罩层可保留在半导体鳍片20上，以保护半导体鳍片20的顶层。在形成覆层24及混合鳍片30之后，执行诸如CMP的平坦化操作，以暴露半导体鳍片20上的最顶部的第二半导体层16。
在操作110中，如图5中所示，形成牺牲栅极结构38。牺牲栅极结构38是形成在半导体鳍片20及混合鳍片30之上。牺牲栅极结构38形成于半导体鳍片20的将为通道区域的部分之上。牺牲栅极结构38可包括牺牲栅电极层32、衬垫层34及遮罩层36。
牺牲栅电极层32可毯覆沉积在半导体鳍片20及混合鳍片30之上。牺牲栅电极层32包括硅，诸如，多晶硅或非晶硅。牺牲栅电极层32的厚度在约70nm与约200nm之间的范围中。在一些实施例中，牺牲栅电极层32经历平坦化操作。使用CVD(包括LPCVD及PECVD)、PVD、ALD或其他适当制程来沉积牺牲栅电极层32。
随后，在牺牲栅电极层32之上形成衬垫层34及遮罩层36。衬垫层34可包括氮化硅。遮罩层36可包括氧化硅。接下来，对遮罩层36、衬垫层34、牺牲栅电极层32执行图案化操作，以形成牺牲栅极结构38。
在操作112中，在每一牺牲栅极结构38的侧壁上形成侧壁间隔物40，如图6中所示。在形成牺牲栅极结构38之后，通过毯覆沉积绝缘材料，其后进行各向异性蚀刻以自水平表面移除绝缘材料，来形成侧壁间隔物40。侧壁间隔物40可具有在约2nm与约10nm之间的范围中的厚度。在一些实施例中，侧壁间隔物40的绝缘材料为基于氮化硅的材料，诸如，SiN、SiON、SiOCN或SiCN，及其组合。
图6中的线A-A、B-B及C-C指示以下所述的图7A至图7C直至图24至图24C中的各种视图的切割线。特定而言，图7A至图24A为沿图6中的线A-A的示意性横截面图。图7B至图24B为沿图6中的线B-B的示意性横截面图。图7C至图24C为沿图6中的线C-C的示意性横截面图。
在操作114中，凹蚀在牺牲栅极结构38的相对侧上的半导体鳍片20，从而在牺牲栅极结构38的任一侧上的相邻混合鳍片30之间形成源极/漏极空间50v，如图7A至图7C中所示。使用蚀刻操作在牺牲栅极结构38的两侧上向下蚀刻半导体鳍片20中的第一半导体层14及第二半导体层16。在一些实施例中，蚀刻半导体鳍片20的半导体堆叠18中的所有层以及缓冲层12，以暴露半导体鳍片20的阱部分20w。在一些实施例中，可使用适当的干式蚀刻及/或湿式蚀刻，以便一起地或单独地移除第一半导体层14、第二半导体层16及缓冲层12。如图7A中所示，混合鳍片30将在牺牲栅极结构38的一个侧上的相邻源极/漏极空间50v分离开。如图7C中所示，源极/漏极空间50v是形成在牺牲栅极结构38的相对侧上。
在操作116中，如图8A至图8C中所示，通过移除半导体鳍片20中的阱部分20w的一部分而形成背向接触件对准特征44。背向接触件对准特征44选择性地形成在源极/漏极空间50v之下，其中形成在源极/漏极空间50v中的源极/漏极特征将连接至背向电能轨。
在一些实施例中，图案化的保护层42可沉积在基板之上并经图案化以显露源极/漏极空间50v，在此些源极/漏极空间50v的下将形成背向接触件对准特征44。图案化的保护层42可为包括光阻层及硬遮罩层的已图案化的堆叠。图案化的保护层42用以暴露其中将形成背向接触件对准特征44的区域，并保护其中不会形成背向接触件对准特征44的区域。在形成图案化的保护层42之后，执行适当的干式蚀刻及/或湿式蚀刻，以移除半导体鳍片20的已暴露阱部分20w的至少部分。
接着通过任何适当方法形成背向接触件对准特征44，诸如，通过CVD、CVD磊晶、分子束磊晶(MBE)或任何适当沉积技术。在一些实施例中，通过选择性沉积制程形成背向接触件对准特征44。背向接触件对准特征44将被移除，以便在稍后阶段中在基板10中形成背向接触件孔。
背向接触件对准特征44是由相对于基板10的材料、半导体鳍片20的阱部分20w中的材料以及隔离层22中的绝缘材料具有蚀刻选择性的材料形成。在一些实施例中，在移除了半导体鳍片20的阱部分20w的部分之后，背向接触件对准特征44可填充形成于隔离层22中的凹槽。如图8C中所示，每一背向接触件对准特征44具有高度“H2”。在一些实施例中，高度H2在约10nm与约30nm之间的范围中。
在背向制程之后，背向接触件对准特征44的材料允许选择性地移除半导体鳍片20的在通道区域及相对的源极/漏极区域中的部分。另外，可在不蚀刻隔离层22中的介电材料的情况下选择性地移除背向接触件对准特征44。
在一些实施例中，背向接触件对准特征44可包括SiGe，诸如，单晶SiGe材料。在一些实施例中，背向接触件对准特征44是由具有约50％与95％之间的锗成分百分比的SiGe形成。或者，背向接触件对准特征44可包括其他材料，诸如，Si、Ge；化合物半导体，诸如，SiC、GeAs、GaP、InP、InAs及/或InSb；合金半导体，诸如，GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或其组合。
在牺牲栅极结构38的一个侧上形成了背向接触件对准特征44之后，移除形成在牺牲栅极结构38的另一侧上的图案化的保护层42。
在操作118中，如图9A至图9C中所示，在牺牲栅极结构38之下的第一半导体层14的被暴露端上形成内部间隔物46。首先沿x方向水平地蚀刻暴露于源极/漏极空间50v的第一半导体层14，以形成空腔。在一些实施例中，可通过使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(tetramethylammonium hydroxide；TMAH)、乙二胺邻苯二酚(ethylenediamine pyrocatechol；EDP)或氢氧化钾(KOH)溶液的湿式蚀刻剂来选择性地蚀刻第一半导体层14。在一些实施例中，第一半导体层14的蚀刻量沿x方向在约2nm与约10nm之间的范围中。通过选择第一半导体层14的适当结晶定向以及蚀刻剂，在第一半导体层14的端部处的空腔可具有不同形状，以在其中形成各种形状的内部间隔物，诸如，图9C中所示的矩形形状，或开三角形形状(未示出)。
在第一半导体层14的相对侧处形成空腔之后，可通过保形地沉积并接着部分地移除绝缘层在此些空腔中形成内部间隔物46。可通过ALD或任何其他适当方法来形成绝缘层。后续蚀刻制程移除了在空腔内部以外的绝缘层的大部分，从而导致内部间隔物46。如图9C中所示，内部间隔物46包括两个或多个区段，其交替地与第二半导体层16堆叠在一起。
内部间隔物46可由介电材料的单个层或多个层形成。在一些实施例中，内部间隔物46可包括氮化硅(SiN)及氧化硅(SiO2)、SiONC或其组合中的一者。内部间隔物46可具有沿x方向的厚度T1。在一些实施例中，内部间隔物46的厚度T1在自约0.5nm至约15nm的范围中。若内部间隔物46的厚度T1比0.5nm薄，则内部间隔物46不够厚以致于无法使源极/漏极特征与将形成在内部间隔物46的任一侧上的栅极结构绝缘。若内部间隔物46的厚度T1大于15nm，则内部间隔物46将占据过多的通道长度，从而导致包裹在第二半导体层16周围的栅极结构的量不足，而并未提供额外优势。
在操作120中，如图10A至图10C中所示，在源极/漏极空间50v的底部中形成过渡磊晶层48。在一些实施例中，可在过渡磊晶层48在源极/漏极空间50v中磊晶生长之前执行预清洁制程。过渡磊晶层48可自在源极/漏极空间50v中的背向接触件对准特征44的被暴露表面以及半导体鳍片20的阱部分20w的被暴露表面磊晶地生长。过渡磊晶层48亦可自半导体鳍片20的在牺牲栅极结构38之下的被暴露表面(诸如，缓冲层12的被暴露表面)生长。过渡磊晶层48用以在现有半导体特征(诸如，背向接触件对准特征44或半导体鳍片20的其余部分)与将形成在源极/漏极空间50v中的磊晶源极/漏极特征之间提供晶格结构的桥接。在一些实施例中，过渡磊晶层48是由Si、SiGe、SiGeB、SiP、SiAs以及其他与硅有关的磊晶材料形成。
在一些实施例中，选择过渡磊晶层48的材料以相对于基板10的材料、缓冲层12的材料以及背向接触件对准特征44具有不同的蚀刻及/或氧化速率。在一些实施例中，当背向接触件对准特征44由SiGe形成时，过渡磊晶层48是由SiGeB形成。
根据本揭示案的实施例，如图10A中所示，过渡磊晶层48生长以沿y方向填充源极/漏极空间50v的宽度。或者，过渡磊晶层48可比在源极/漏极空间50v中生长得窄，以使得在过渡磊晶层48与混合鳍片30之间形成缝隙。
在一些实施例中，过渡磊晶层48沿z方向具有在约5nm与约50nm之间的范围中的高度H3。在一些实施例中，过渡磊晶层48的高度H3大体上类似于缓冲层12的厚度。
在操作122中，如图10A至图10C中所示，在源极/漏极空间50v中形成磊晶源极/漏极特征50s、50d(统称为50)。磊晶源极/漏极特征50s连接至来自基板10的背向的电能轨。磊晶源极/漏极特征50d将连接至形成于前侧互连结构中的信号线。在一些实施例中，磊晶源极/漏极特征50s可用作源极区域，且磊晶源极/漏极特征50d可用作漏极区域。
磊晶源极/漏极特征50形成在源极/漏极空间50v内的过渡磊晶层48之上。在一些实施例中，可在磊晶源极/漏极特征50于源极/漏极空间50v中的磊晶生长之前执行预清洁制程。通过使用CVD、ALD或分子束磊晶(MBE)的磊晶生成方法来形成磊晶源极/漏极特征50。磊晶源极/漏极特征50可包括用于NFET的Si、SiP、SiC及SiCP或用于PFET的Si、SiGe、Ge的一或多个层。对于PFET，亦可在磊晶源极/漏极特征50中包括p型掺杂剂，诸如，硼(B)。
如图10C中所示，磊晶源极/漏极特征50形成为与在牺牲栅极结构38之下的第二半导体层16接触。在一些实施例中，磊晶源极/漏极特征50生长通过最顶部的半导体通道(亦即，在牺牲栅极结构38之下的第二半导体层16)以与侧壁间隔物40接触。在牺牲栅极结构38之下的第一半导体层14通过内部间隔物46与磊晶源极/漏极特征50分离开。
根据本揭示案的实施例，磊晶源极/漏极特征50生长以沿如图10A中所示的y方向填充源极/漏极空间50v的宽度。或者，磊晶源极/漏极特征50可比在源极/漏极空间50v中生长得窄，以使得在磊晶源极/漏极特征50与混合鳍片30之间形成缝隙。磊晶源极/漏极特征50具有沿y方向的宽度W4。宽度W4可小于、大于或等于图4中所示的通道宽度W3。磊晶源极/漏极特征50具有沿z方向的高度H4。高度H4可为根据设计适当的任何适当值。在一些实施例中，高度H4在约10nm与约70nm之间的范围中。
在一些实施例中，宽度W4在约4nm与约60nm之间的范围中。磊晶源极/漏极特征50具有沿x方向的长度L1。在一些实施例中，长度L1在约5nm与约200nm之间的范围中。
在操作124中，如图10A至图10C中所示，在已暴露表面之上形成接触蚀刻终止层(contact etch stop layer；CESL)52及层间介电(ILD)层54。CESL 52经形成在磊晶源极/漏极特征50、侧壁间隔物40及混合鳍片30上。在一些实施例中，CESL 52具有在约1nm与约15nm之间的范围中的厚度。CESL 52可包括Si3N4、SiON、SiCN或任何其他适当材料，且可通过CVD、PVD或ALD形成。
层间介电(interlayer dielectric；ILD)层54形成在接触蚀刻终止层(CESL)52之上。用于ILD层54的材料包括化合物，此些化合物包括Si、O、C及/或H，诸如，氧化硅、SiCOH及SiOC。可将诸如聚合物的有机材料用于ILD层54。在形成ILD层54之后，执行诸如CMP的平坦化操作，以暴露牺牲栅电极层32用于随后移除牺牲栅极结构38。在移除牺牲栅极结构38期间，ILD层54保护磊晶源极/漏极特征50。
图11A至图11C为在操作126、128及130之后半导体元件的示意性横截面图。在操作126中，移除牺牲栅电极层32。可使用电浆干式蚀刻及/或湿式蚀刻来移除牺牲栅电极层32。当牺牲栅电极层32为多晶硅且ILD层54为氧化硅时，可使用诸如四甲基氢氧化铵(TMAH)溶液的湿式蚀刻剂选择性地移除牺牲栅电极层32，而不会移除ILD层54、CESL 52及侧壁间隔物40的介电材料。
在操作128中，移除覆层24。在移除牺牲栅电极层32之后，覆层24被暴露。可使用电浆干式蚀刻及/或湿式蚀刻来移除覆层24。在一些实施例中，使用利用包括氟碳化物的蚀刻剂进行的各向同性电浆蚀刻。在其他实施例中，可使用适当的湿式蚀刻来移除覆层24。
在操作130中，如图11A至图11C中所示，移除第一半导体层14，留下第二半导体层16。在移除牺牲栅电极层32及覆层24之后，第一半导体层14及第二半导体层16被暴露。如图11C中所示，可选择性地移除第一半导体层14，从而产生半导体通道16c，此半导体通道16c包括连接磊晶源极/漏极特征50的第二半导体层16。
可使用可相对于第二半导体层16选择性地蚀刻第一半导体层14的蚀刻剂来移除第一半导体层14。当第一半导体层14为Ge或SiGe且第二半导体层16为Si时，可使用湿式蚀刻剂选择性地移除第一半导体层14，诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液。
在操作132中，替代于被移除的第一半导体层14、覆层24及牺牲栅电极32，形成替换栅极结构。如图12A至图12C中所示，在第二半导体层16中的每一者周围形成栅极介电层56，且在栅极介电层56上形成栅电极层58。栅极介电层56及栅电极层58可称作替换栅极结构。
可通过CVD、ALD或任何适当方法形成栅极介电层56。在一个实施例中，使用诸如ALD的高度保形沉积制程形成栅极介电层56，以便确保在第二半导体层16中的每一者周围形成具有均匀厚度的栅极介电层56。在一些实施例中，栅极介电层56的厚度在约1nm与约6nm之间的范围中。
栅极介电层56包括介电材料的一或多个层，诸如，氧化硅、氮化硅或高介电常数介电材料、其他适当介电材料及/或其组合。高介电常数介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高介电常数介电材料，及/或其组合。
在一些实施例中，在第二半导体层16与栅极介电层56之间形成界面层(未示出)。在一些实施例中，在栅极介电层56与栅电极层58之间插入一或多个功函数调整层(未示出)。
栅电极层58形成在栅极介电层56上，以环绕第二半导体层16(亦即，每一通道)及栅极介电层56中的每一者。栅电极层58包括导电材料的一或多个层，诸如，多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAIN、TaCN、TaC、TaSiN、金属合金、其他适当材料，及/或其组合。
可通过CVD、ALD、电镀或其他适当方法形成栅电极层58。在形成栅电极层58之后，执行诸如CMP制程的平坦化制程，以移除栅电极材料的过量沉积并暴露ILD层54的顶表面。
在操作134中，如图13A至图13C中所示，在ILD层54中形成前侧源极/漏极接触件66。在形成前侧源极/漏极接触件66之前，在ILD层54中形成接触件孔。使用适当的光微影及蚀刻技术来形成穿过各种层(包括ILD层54及CESL 52)的接触件孔，以暴露磊晶源极/漏极特征50。
在形成接触件孔之后，在磊晶源极/漏极特征50的顶表面之上选择性地形成硅化物层64。硅化物层64以导电方式将磊晶源极/漏极特征50耦合至随后形成的前侧源极/漏极特征66。可通过在基板10之上沉积金属源层以覆盖磊晶源极/漏极特征50以及执行快速热退火制程来形成硅化物层64。在一些实施例中，金属源层包括选自W、Co、Ni、Ti、Mo及Ta的金属层，或选自氮化钨、氮化钴、氮化镍、氮化钛、氮化钼及氮化钽的金属氮化物层。在形成金属源层之后，执行快速热退火制程，例如，在约700℃与约900℃之间的温度下的快速退火。在快速退火制程期间，金属源层的在磊晶源极/漏极特征50之上的部分与磊晶源极/漏极特征50中的硅反应，以形成硅化物层64。继而移除金属源层的未反应部分。在一些实施例中，硅化物层64包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或更多者。在一些实施例中，硅化物层64具有在约4nm与10nm之间(例如，在5nm与6nm之间)的范围中的厚度。
在形成硅化物层64之后，通过CVD、ALD、电镀或其他适当方法在接触件孔中形成前侧源极/漏极接触件66。前侧源极/漏极接触件66可与硅化物层64接触。前侧源极/漏极接触件66可包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或更多者。在一些实施例中，可在形成前侧源极/漏极接触件66之前，在接触件孔的侧壁上形成阻障层62。
根据电路设计，在磊晶源极/漏极特征50中的一些之上选择性地形成前侧源极/漏极接触件66。形成于磊晶源极/漏极特征50d之上的前侧源极/漏极接触件66可连接至随后形成的前侧互连结构中的信号线。在一些实施例中，前侧源极/漏极接触件66并不形成在磊晶源极/漏极特征50s之上，此些磊晶源极/漏极特征50s连接至安置于基板10的背向上的电能轨(诸如，VDD或GND)。在其他实施例中，前侧源极/漏极接触件66是形成在磊晶源极/漏极特征50s之上，用于元件中的结构平衡。然而，与磊晶源极/漏极特征50s(其连接至基板10的背向上的电能轨，诸如，VDD或GND)接触的前侧源极/漏极接触件66不再进一步连接至随后形成于前侧互连结构中的任何接触件。
在操作136中，如图13A至图13C中所示，在第一ILD层54之上形成第二ILD层60，且在第二ILD层60中形成导电特征68。导电特征68可形成为提供至源极/漏极接触件66中的一些的电连接及/或提供至栅电极层58的电连接。
在操作138中，如图14A至图14C中所示，在第二ILD层60之上形成前侧互连结构70并将其电连接至基板10上的主动半导体元件。前侧互连结构70包括多个介电层，此些介电层具有形成于其中的金属接线及介层孔(未示出)。前侧互连结构70中的金属接线及介层孔可由铜或铜合金形成，且可使用一或更多种镶嵌制程形成。前侧互连结构70可包括多组层间介电(ILD)层及金属间介电(inter-metal dielectrics；IMD)层。
在一些实施例中，前侧互连结构70包括用于仅连接信号线而不连接至电能轨的金属接线及介层孔，或至电能轨的连接件。在其他实施例中，前侧互连结构70包括电能轨的一部分。电能轨指示连接于磊晶源极/漏极特征50与电源(诸如，VDD及VSS(GND))之间的导线。
在操作140中，如图14A至图14C中所示，在形成前侧互连结构70之后，将载体晶圆72临时地接合至前侧互连结构70的顶侧。载体晶圆72用以为前侧互连结构70及形成于基板10上的元件提供机械支撑。
在将载体晶圆72接合至基板10之后，将载体晶圆72连同基板10一起翻转，以使得基板10的背向(亦即，后表面10b)朝上，以用于如图15A至图15D直至图21A至图21D中所示的背向处理。图15A至图21A为沿图6中的线A-A的示意性横截面图。图15B至图21B为沿图6中的线B-B的示意性横截面图。图15C至图21C为沿图6中的线C-C的示意性横截面图。图15D至图21D为在各种阶段中所制造的半导体的局部透视截面图。
在操作142中，如图15A至图15D中所示，执行背向研磨以暴露隔离层22、半导体鳍片20的阱部分20w以及背向接触件对准特征44。
在操作144中，如图16A至图16D中所示，通过一或多个蚀刻制程自背向移除半导体鳍片20的已暴露的阱部分20w以及与栅极介电层56接触的缓冲层12。
可使用蚀刻制程来移除半导体鳍片20的阱部分20w，此蚀刻制程具有相对于背向接触件对准特征44及过渡磊晶层48的材料而言对半导体鳍片20的阱部分20w的材料的蚀刻选择性。在一些实施例中，可通过使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液的湿式蚀刻剂来选择性地蚀刻半导体鳍片20的阱部分20w。可使用相同或不同的蚀刻制程来移除缓冲层12。
如图16D中所示，在移除半导体鳍片20及缓冲层12之后，栅极介电层56的表面56s以及内部间隔物46的表面46s被暴露。背向接触件对准特征44的垂直侧壁44s以及过渡磊晶层48的垂直侧壁48s亦被暴露。隔离层22的垂直侧壁22s亦被暴露。
在操作146中，如图17A至图17D中所示，形成牺牲内衬74以覆盖被暴露的垂直侧壁44s、垂直侧壁48s及垂直侧壁22s。可首先通过适当沉积制程(诸如，通过原子层沉积(ALD))在所有被暴露表面之上保形地沉积牺牲内衬74。其后进行各向异性蚀刻，以自水平表面移除牺牲内衬74，例如，以暴露未被背向接触件对准特征44所覆盖的过渡磊晶层48。
在一些实施例中，牺牲内衬74可包括高介电常数的材料(诸如，HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3及其类似者)，或其他介电材料。选择牺牲内衬74的材料以相对于将移除的过渡磊晶层48的材料具有蚀刻选择性。在一些实施例中，牺牲内衬74为高介电常数金属氧化物，诸如，Al2O3。
如图17D中所示，牺牲内衬74在暴露过渡磊晶层48的水平表面的同时覆盖隔离层22的侧壁22s以及背向接触件对准特征44的侧壁44s，而不会覆盖背向接触件对准特征44。
在操作148中，如图18A至图18D中所示，执行一或多个蚀刻制程，以移除过渡磊晶层48，以便暴露在下面的源极/漏极特征50d。通过任何适当蚀刻制程移除过渡磊晶层48，以暴露磊晶源极/漏极特征50d的顶表面。在一些实施例中，通过干式蚀刻方法移除过渡磊晶层48。举例而言，可通过各向同性蚀刻方法移除过渡磊晶层48。在一些实施例中，通过使用基于氟的蚀刻剂(诸如，CF4、NF3、SF6)的干式蚀刻制程移除过渡磊晶层48。
如图18D中所示，在移除过渡磊晶层48之后，内部间隔物46的表面46s及混合鳍片30的侧壁26s被暴露。背向接触件对准特征44亦经回蚀，但仍维持对下方过渡磊晶层48的覆盖。因为牺牲内衬74覆盖了背向接触件对准特征44的垂直侧壁44s、过渡磊晶层48的侧壁48s以及隔离层22的侧壁22s，所以背向接触件对准特征44、在背向接触件对准特征44之下的过渡磊晶层48以及隔离层22在操作148期间得以维持其尺寸，从而避免形状劣化。
可选地，可在移除过渡磊晶层48之后使磊晶源极/漏极特征50d凹陷。在一些实施例中，可通过用以移除过渡磊晶层48的同一蚀刻制程使磊晶源极/漏极特征50d凹陷。在其他实施例中，可通过适当且不同的蚀刻制程使磊晶源极/漏极特征50d凹陷。取决于用以使磊晶源极/漏极特征50d凹陷的制程配方，磊晶源极/漏极特征50的凹陷表面50p可具有平面轮廓，或非平面轮廓，诸如，凹入轮廓(碟形的)或凸起轮廓(突出的)。在图18A至图18D中，磊晶源极/漏极特征50d的凹陷表面50p具有大体上平直的轮廓。
在一些实施例中，在操作148之后，磊晶源极/漏极特征50d在内部间隔物46的第一区段46f的水平处在z方向上于通道区域处停止，且保持对半导体通道16c的最顶部第二半导体层16f的完全覆盖。通过凹陷厚度H5表示沿z方向凹陷的磊晶源极/漏极特征50d的量。在一些实施例中，凹陷厚度H5沿z方向小于约15nm。若磊晶源极/漏极特征50d未凹陷，则磊晶源极/漏极特征50可延伸超过内部间隔物46的最顶部区段46f，且处于栅电极层58的直接视线当中，而无内部间隔物46在其间，且与栅电极层58的部分产生高电容，从而负面地影响元件效能。若磊晶源极/漏极特征50d凹陷大于15nm，则第二半导体层16可能会暴露，且主动区域的尺寸会不必要地减小。
在操作150中，如图19A至图19D中所示，移除牺牲内衬74。通过诸如湿式蚀刻制程的适当蚀刻制程来移除牺牲内衬74。在一些实施例中，使用包括NH4OH及H2O2的湿式蚀刻剂来移除牺牲内衬74。此移除制程为用以移除牺牲内衬74的选择性移除制程，而其他已暴露材料(诸如，内部间隔物46、栅极介电层56及隔离层22)不受影响。
在操作152中，如图20A至图20D中所示，在已暴露表面之上形成间隔物内衬76。在一些实施例中，通过保形沉积来沉积间隔物内衬76。间隔物内衬76可包括氮化物材料，诸如，氮化硅、氧氮化硅(SiON)、硅碳氮化物(SiCN)、硅碳氧氮化物(SiCON)或其任何组合；氧化硅、氧碳化硅(SiOC)或碳化硅(SiC)。可通过(例如)ALD、CVD、PVD、PECVD、远端电浆CVD或任何适当的沉积技术形成间隔物内衬76。在一些实施例中，间隔物内衬76包括SiONC。在一些实施例中，间隔物内衬76是由与内部间隔物46相同的材料形成。举例而言，间隔物内衬76及内部间隔物46均由SiONC形成。
在一些实施例中，间隔物内衬76具有在约1nm与约10nm之间的范围中的厚度。若间隔物内衬76比1nm薄，则间隔物内衬76不够厚以致于无法在后续蚀刻制程期间为间隔物内衬76内所填充的介电材料提供保护。若间隔物内衬76比10nm厚，则保护不会有明显改良，且可能占用空间。
如图20A至图20D中所示，间隔物内衬76是形成在磊晶源极/漏极特征50d、内部间隔物46、栅极介电层56、隔离层22、混合鳍片30的内衬层26及背向接触件对准特征44的侧壁44s以及过渡磊晶层48的侧壁48s之上。
在操作154中，如图20A至图20D中所示，在间隔物内衬76所限定的空腔中形成再填介电层78。再填介电层78沉积在间隔物内衬76之上，以填充空腔，此些空腔是由半导体鳍片20的阱部分20w、在栅极介电层56之上的缓冲层12、在磊晶源极/漏极特征50d上的过渡磊晶层48以及磊晶源极/漏极特征50d的凹陷部分(若存在)腾空。在形成再填介电层78之后，执行诸如CMP的平坦化制程，以暴露背向接触件对准特征44。
在一些实施例中，再填介电层78包括氧化硅、可转换为氧化硅的材料、硅酸盐玻璃(silicate glass；USG)、烷氧基硅烷化合物(例如，四乙氧基硅烷(tetraethoxysilane；TEOS)、四甲氧基硅烷(tetramethoxysilane；TMOS))、热氧化物或任何适当的介电材料或其任何组合，且可通过FCVD、旋涂制程或任何适当沉积技术形成。
在一些实施例中，再填介电层78是由与间隔物内衬76相同的材料形成。举例而言，再填介电层78及间隔物内衬76均由SiONC形成。在一些实施例中，再填介电层78、间隔物内衬76及内部间隔物46是由相同材料形成。
间隔物内衬76及再填介电层78形成介电特征77，此介电特征77与磊晶源极/漏极特征50d以及形成在磊晶源极/漏极特征50s与磊晶源极/漏极特征50d之间的栅极结构齐平。如图20A中所示，介电特征77形成在隔离层22中，且延伸至混合鳍片30之间的源极/漏极空间中。介电特征77与磊晶源极/漏极特征50d接触，此磊晶源极/漏极特征50d在背向上不具有导电接触件。介电特征77包括形成于隔离层22中的第一部分77u，及形成于混合鳍片30之间并与磊晶源极/漏极特征50d接触的第二部分77l。在一些实施例中，介电特征77的第二部分77l比介电特征77的第一部分77u宽。在一些实施例中，介电特征77的第二部分77l在混合鳍片30之间扩展且与混合鳍片30的侧壁30s接触。
如图20C中所示，间隔物内衬76与内部间隔物46的最顶部区段46f重叠，从而增大了栅电极层58与磊晶源极/漏极特征50d之间的介电材料的量。
在操作156中，移除背向接触件对准特征44及过渡磊晶层48，以形成接触件孔并暴露在下面的磊晶源极/漏极特征50s以用于金属形成。
移除背向接触件对准特征44以暴露过渡磊晶层48。可使用任何适当蚀刻制程来移除背向接触件对准特征44。因为过渡磊晶层48形成在背向接触件对准特征44上，且磊晶源极/漏极特征50s形成在过渡磊晶层48上，所以背向接触件对准特征44与对应的磊晶源极/漏极特征50s对准。在不使用任何光微影及图案化制程的情况下，由背向接触件对准特征44腾空的接触件孔与磊晶源极/漏极特征50s对准。
通过适当蚀刻制程移除过渡磊晶层48，以暴露磊晶源极/漏极特征50s的顶表面。在一些实施例中，通过干式蚀刻方法移除过渡磊晶层48。举例而言，通过使用基于氟的蚀刻剂(诸如，CF4、NF3、SF6)的干式蚀刻制程移除过渡磊晶层48。
在操作158中，如图21A至图21D中所示，在接触件孔中形成背向源极/漏极接触件84。在一些实施例中，在沉积背向源极/漏极接触件84之前执行预清洁制程，以移除在移除过渡磊晶层48之后留下的残余物。可使用电浆制程来执行预清洁制程。
在预清洁之后，可在接触件孔的表面上形成扩散阻障层80。扩散阻障层80可包括W、Co、Ni、Ti、Mo及Ta，或选自氮化钨、氮化钴、氮化镍、氮化钛、氮化钼及氮化钽的金属氮化物层。在扩散阻障层80的沉积之后为在自约700℃至约900℃的范围中的温度下的快速热退火制程，以使用扩散阻障层80作为金属源层在磊晶源极/漏极特征50s的已暴露表面上形成硅化物层82。在一些实施例中，硅化物层82包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或更多者。在一些实施例中，硅化物层82具有在约4nm与10nm之间(例如，在5nm与6nm之间)的范围中的厚度。
接着通过在扩散阻障层80及硅化物层82所限定的空腔中填充导电材料而形成背向源极/漏极接触件84。此导电材料可为Co、W、Mo、Ru、Al或其化合物中的一或更多者。在一些实施例中，通过CVD、ALD、电镀或其他适当方法在接触件孔中填充导电材料。在一些实施例中，可在填充接触件孔以形成背向源极/漏极接触件84之后执行诸如CMP的平坦化制程。
在操作160中，如图22A至图22C中所示，形成背向互连结构86，以提供至背向源极/漏极接触件84的连接。在一些实施例中，背向源极/漏极接触件84用以经由背向互连结构84将磊晶源极/漏极特征50s连接至电能轨，诸如，正电压导轨(VDD)及地面导轨(GND)。
在形成背向源极/漏极接触件84之后，如图22A中所示，磊晶源极/漏极特征50d的顶表面50dt及磊晶源极/漏极特征50s的顶表面50st沿z方向处于不同水平。在一些实施例中，磊晶源极/漏极特征50d的顶表面50dt沿z方向低于磊晶源极/漏极特征50s的顶表面50st，因为在形成间隔物内衬76之前磊晶源极/漏极特征50d已凹陷。在其他实施例中，磊晶源极/漏极特征50d的顶表面50dt沿z方向高于磊晶源极/漏极特征50s的顶表面50st。在其他实施例中，磊晶源极/漏极特征50d的顶表面50dt及磊晶源极/漏极特征50s的顶表面50st处于相同水平。
如图18A至图18D中所论述，磊晶源极/漏极特征50d的凹陷表面50p可具有平面轮廓，或非平面轮廓，诸如，凹入轮廓(碟形的)或凸起轮廓(突出的)。由间隔物内衬76及填充介电层78组成的介电特征的形状视凹陷表面50p的轮廓而变化。图23A至图23C示意性地绘示当凹陷表面50p为凹表面时包括具有间隔物内衬76a及填充介电层78a的介电结构的半导体元件。图24A至图24C示意性地绘示当凹陷表面50p为凸表面时包括具有间隔物内衬76b及填充介电层78b的介电结构的半导体元件。
本文中所描述的各种实施例或实例提供了胜于最新技术的多个优势。本揭示案的实施例提供一种用于形成具有减小的Cgd及增大的速度的背向金属接触件的方法。特定而言，漏极侧上的源极/漏极特征，或无背向金属接触件的源极/漏极特征自背向凹陷至内部间隔物的水平以减小Cgd。本揭示案的一些实施例使用牺牲内衬在背向处理期间保护背向对准特征，因而，防止金属导体的形状腐蚀并提高元件效能。
应理解，未必已在本文中论述了所有优势，对于所有实施例或实例而言无特定优势为必需，且其他实施例或实例可提供不同优势。
本揭示案的一些实施例提供一种半导体元件。此半导体元件包括第一源极/漏极特征；第二源极/漏极特征；半导体通道，在第一及第二源极/漏极特征之间；栅极介电层，在半导体通道上；内部间隔物，形成在栅极介电层与第二源极/漏极特征之间；第一导电特征，形成在第一源极/漏极特征上；以及间隔物内衬，与内部间隔物、栅极介电层及第二源极/漏极特征接触。
在一些实施方式中，半导体通道包括两个或多个半导体层，内部间隔物包括两个或多个区段，两个或多个半导体层及两个或多个区段交替地堆叠，且间隔物内衬与内部间隔物的最顶部区段接触。
在一些实施方式中，半导体元件进一步包括形成在间隔物内衬之上的填充介电材料。
在一些实施方式中，间隔物内衬及填充介电材料是由同一材料形成。
在一些实施方式中，第一源极/漏极特征沿第一表面接触第一导电特征，第二源极/漏极特征沿第二表面接触间隔物内衬，且第一表面及第二表面处于不同水平。
在一些实施方式中，半导体元件进一步包括第一混合鳍片和第二混合鳍片。第二混合鳍片平行于第一混合鳍片，其中第一源极/漏极特征、第二源极/漏极特征及半导体通道设置在第一及第二混合鳍片之间，且间隔物内衬与第一及第二混合鳍片的侧壁接触。
在一些实施方式中，半导体元件进一步包括与第二源极/漏极特征接触的第二导电特征，其中第二导电特征及间隔物内衬形成在第二源极/漏极特征的相对层上。
本揭示案的一些实施例提供一种半导体元件。此半导体元件包括隔离层；第一及第二介电鳍片，与此隔离层接触；第一源极/漏极特征，形成在第一及第二介电鳍片之间；第二源极/漏极特征，形成在第一及第二介电鳍片之间；第一导电特征，形成在隔离层中且在第一及第二介电鳍片之间延伸以接触第一源极/漏极特征；以及介电特征，与第二源极/漏极特征接触，其中此介电特征包括形成在隔离层中的第一部分，及形成在第一及第二介电鳍片之间的第二部分，且第二部分比第一部分宽。
在一些实施方式中，介电特征与第一及第二介电鳍片的侧壁接触。
在一些实施方式中，介电特征包括间隔物内衬和填充介电材料。填充介电材料设置在间隔物内衬之上，其中间隔物内衬接触第一及第二介电鳍片的这些侧壁。
在一些实施方式中，半导体元件进一步包括半导体通道和栅极介电层。半导体通道连接第一及第二源极/漏极特征。栅极介电层环绕半导体通道，其中介电特征与栅极介电层接触。
在一些实施方式中，半导体元件进一步包括内部间隔物形成在第二源极/漏极特征与栅极介电层之间，其中介电特征与内部间隔物接触，半导体通道包括两个或多个半导体层，内部间隔物包括两个或多个区段，且两个或多个半导体层及两个或多个区段交替地堆叠。
在一些实施方式中，介电特征及内部间隔物是由同一材料形成。
在一些实施方式中，第二源极/漏极特征的顶表面低于第一源极/漏极特征的顶表面。
在一些实施方式中，第二源极/漏极特征的顶表面具有非平面轮廓。
一些实施例提供一种形成半导体元件的方法。此方法包括在半导体基板上形成半导体鳍片；形成隔离层以覆盖半导体鳍片的一部分；在半导体鳍片的被隔离层覆盖的部分中形成接触件对准特征；在半导体鳍片之上形成第一源极/漏极特征及第二源极/漏极特征，其中第一源极/漏极特征与接触件对准特征对准；在形成第一及第二源极/漏极特征之后，移除半导体鳍片的在隔离层中的此部分；形成牺牲内衬以覆盖隔离层及接触件对准特征的垂直侧壁；以及执行蚀刻制程以暴露第二源极/漏极特征，其中此牺牲内衬覆盖隔离层及对准特征的侧壁。
在一些实施方式中，执行一蚀刻制程包括凹蚀第二源极/漏极特征。
在一些实施方式中，形成半导体元件的方法进一步包括以下操作。移除牺牲内衬。在第二源极/漏极特征之上形成间隔物内衬。
在一些实施方式中，形成半导体元件的方法进一步包括以下操作。移除接触件对准特征以暴露第一源极/漏极特征。在第一源极/漏极特征之上形成导电特征。
在一些实施方式中，凹蚀第二源极/漏极特征包括凹蚀第二源极/漏极特征以暴露形成于第二源极/漏极特征与栅极结构之间的内部间隔物的部分。
前文概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭示案的态样。熟悉此项技术者应了解，他们可容易地使用本揭示案作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭示案的精神及范畴，且他们可在不脱离本揭示案的精神及范畴的情况下在本文作出各种改变、代替及替换。

Claims (1)

1.一种半导体元件，其特征在于，包括：
一第一源极/漏极特征；
一第二源极/漏极特征；
一半导体通道，在该第一及第二源极/漏极特征之间；
一栅极介电层，在该半导体通道上；
一内部间隔物，形成在该栅极介电层与该第二源极/漏极特征之间；
一第一导电特征，形成在该第一源极/漏极特征上；以及
一间隔物内衬，与该内部间隔物、该栅极介电层及该第二源极/漏极特征接触。
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