CN113948572A - 具有背面电源轨的半导体器件及其形成方法 - Google Patents

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简宏仲
陈昭宏
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及具有背面电源轨的半导体器件及其形成方法。一种制造半导体器件的方法，包括：在衬底之上形成鳍结构，在鳍结构之上形成牺牲栅极结构，以及蚀刻鳍结构的源极/漏极(S/D)区域以形成S/D凹部。该鳍结构包括交替堆叠的第一半导体层和第二半导体层。该方法还包括在S/D凹部中沉积绝缘电介质层，在绝缘电介质层的底部部分之上沉积蚀刻保护层，以及部分地去除绝缘电介质层。该方法还包括在S/D凹部中生长外延S/D特征。绝缘电介质层的底部插入外延S/D特征和衬底。

Description

具有背面电源轨的半导体器件及其形成方法
技术领域
本公开涉及具有背面电源轨的半导体器件及其形成方法。
背景技术
半导体集成电路(IC)产业经历了指数级增长。IC材料和设计的技术进步产生了一代又一代的IC，其中每一代都比上一代具有更小且更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域内互连器件的数量)通常增加了，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))却减小了。这种缩小工艺通常通过提高生产效率和降低相关联的成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。
近年来，为了通过提高栅极-沟道耦合改进栅极控制，降低断态电流，减少短沟道效应(SCE)，引入了多栅极器件。引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字来源于鳍状结构，鳍状结构从形成其的衬底延伸，并且用于形成FET沟道。所引入的部分为了解决与FinFET相关联的性能挑战的另一种多栅极器件是栅极环绕式(GAA)晶体管。GAA晶体管的名字来源于栅极结构，栅极结构可以围绕沟道区域延伸，从而在四侧上提供对沟道的控制。GAA晶体管与常规的互补金属氧化物半导体(CMOS)工艺兼容，并且其结构允许它在保持栅极控制和减轻SCE的同时进行大规模缩放。
常规地，多栅极器件(例如，FinFET和GAA晶体管)以堆叠方式构建，在最低水平处具有晶体管并且在晶体管顶部处具有互连(过孔和导线)以提供到晶体管的连接。电源轨(例如，用于电压源和接地平面的金属线)也位于晶体管上方，并且可以是互连的部分。随着集成电路继续缩小，电源轨也在不断缩小。这不可避免地导致电源轨两端的电压降增加，以及集成电路的功耗增加。因此，尽管半导体制造中的现有方法对于它们的预期目的已经基本上是足够的，但是它们在所有方面都不是完全令人满意的。感兴趣的一个领域是如何在具有减小的电阻和减小的耦合电容的IC背侧上形成电源轨和过孔。
发明内容
根据本公开的一个实施例，提供了一种形成半导体结构的方法，包括：在衬底的顶部部分中形成牺牲特征；在所述牺牲特征之上形成鳍；在源极/漏极(S/D)区域中使所述鳍凹陷，从而形成暴露所述牺牲特征的S/D沟槽；在所述S/D沟槽中形成S/D外延特征；去除所述衬底的底部部分，从而从所述衬底的背面暴露所述牺牲特征；以及用导电特征替换所述牺牲特征。
根据本公开的另一实施例，提供了一种形成半导体结构的方法，包括：提供具有正面和背面的结构，所述结构包括位于所述结构的背面的衬底和位于所述结构的正面的鳍，其中，所述衬底包括位于所述鳍之下的牺牲特征，并且其中，所述鳍包括交替布置的多个牺牲层和多个沟道层；从所述结构的正面凹陷所述鳍，从而在源极/漏极(S/D)区域中暴露所述牺牲特征；在所述牺牲特征之上形成S/D外延特征；从所述结构的背面减薄所述结构，直到所述牺牲特征被暴露；从所述结构的背面蚀刻所述牺牲特征以形成暴露所述S/D外延特征的沟槽；在所述沟槽中沉积导电特征；以及在所述结构的背面形成金属布线层，其中，所述金属布线层通过所述导电特征电耦合到所述S/D外延特征。
根据本公开的又一实施例，提供了一种半导体结构，包括：第一源极/漏极(S/D)外延特征和第二S/D外延特征；一个或多个沟道结构，连接所述第一S/D外延特征和第二S/D外延特征；栅极结构，接合所述一个或多个沟道结构，其中，所述第一S/D外延特征和第二S/D外延特征、所述一个或多个沟道结构和所述栅极结构位于所述半导体结构的正面；金属布线层，位于所述半导体结构的背面；以及导电特征，连接所述金属布线层和所述第一S/D外延特征，其中，所述导电特征延伸到所述一个或多个沟道结构正下方的位置。
附图说明
当结合附图进行阅读时，通过以下详细描述可最佳地理解本公开的各个方面。要强调的是，根据行业的标准惯例，各种特征没有按比例绘制。事实上，为了讨论的清楚，可以任意地增大或缩小各种特征的尺寸。
图1A和图1B示出了根据本公开的一些实施例的用于制造半导体器件的示例性方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A和图23A示出了根据一些实施例的根据图1A和图1B中的方法构造的半导体器件的透视图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B和图23B示出了根据本公开的一些实施例的在根据图1A和图1B的方法的制造工艺期间的相应透视图中垂直于半导体器件的沟道结构的纵向方向的截面视图。
图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C和图23C示出了根据本公开的一些实施例的在根据图1A和图1B的方法的制造工艺期间的相应透视图中沿着半导体器件的沟道结构的纵向方向的截面视图。
图24、图25和图26示出了根据本公开的一些替代实施例的在根据图1A和图1B的方法的制造工艺期间沿着半导体器件的沟道结构的纵向方向的截面视图。
图27示出了根据本公开的又一替代实施例的在根据图1A和图1B的方法的制造过程期间垂直于半导体器件的沟道结构的纵向方向的截面视图。
具体实施方式
下面的公开内容提供了用于实现本公开的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，其本身并不规定所讨论的各种实施例和/或配置之间的关系。此外，在下面的本公开中，在一个特征上形成另一特征、一个特征连接到另一特征和/或耦合到另一特征，可以包括这些特征以直接接触的方式形成的实施例，还可以包括在这些特征之间形成附加特征使得这些特征不直接接触的实施例。此外，空间相关术语(例如，“下部”、“上部”、“水平”、“竖直”、“上方”“之上”、“下方”、“之下”、“上”、“下”、“顶部”、“底部”等及它们的派生词(例如，“水平地”、“向下”、“向上”等))用于方便理解本公开的一个特征与另一特征的关系。空间相对术语旨在涵盖包括特征的器件的不同取向。更进一步地，当用“大约”、“近似”等来描述数字或数字范围时，该术语旨在包括在包括所描述的数字的合理范围内的数字，例如在所描述的数字或本领域技术人员理解的其他值的+/-10％内。例如，术语“约5nm”包含从4.5nm到5.5nm的尺寸范围。
本公开通常涉及半导体器件中的多栅极晶体管的半导体制造。如本文所使用的，半导体器件指代例如一个或多个晶体管、集成电路、半导体芯片(例如，存储器芯片、半导体管芯上的逻辑芯片)、半导体芯片堆叠、半导体封装、半导体晶圆等。术语“多栅极晶体管”是指具有设置在晶体管的沟道结构的多侧上的(一种或多种)栅极材料的晶体管，例如鳍式场效应晶体管(FinFET)。在一些示例中，当(一种或多种)栅极材料被设置在多栅极晶体管的沟道结构的至少四侧上时，多栅极晶体管被称为栅极环绕式(GAA)晶体管。术语“沟道结构”在本文中用于指定具有纳米尺度或甚至微尺度尺寸且具有细长形状的任何材料部分，而不管该部分的截面形状如何。因此，该术语指定圆形和基本圆形截面的细长材料部分，以及束形或条形材料部分，例如包括圆柱形或基本矩形截面。在一些示例中，沟道结构被称为“纳米线”、“纳米片”等，如本文所使用的沟道结构包括各种几何形状(例如，圆柱形、条形)和各种尺寸的沟道结构。
随着半导体工业为了追求更高的器件密度、更高的性能和更低的成本而进一步向亚10纳米(nm)技术工艺节点迈进，IC中的电源轨需要进一步改进，以提供所需的性能提升和降低功耗。本公开的目的在于设计包含晶体管(例如，GAA晶体管和/或FinFET晶体管)的结构的背侧(或背面)上的电源轨(或电源布线)，以及在该结构的正侧(或正面)上的互连结构(也可以包括电源轨)。这增加了结构中可用于直接连接到源极/漏极(S/D)接触件和过孔的金属轨道的数量。这还增加了栅极密度，比没有背面电源轨的现有结构具有更大的器件集成度。背面电源轨可以具有比结构正面的第一级金属(M0)轨道更宽的尺寸，这有利地降低电源轨的电阻。根据一些实施例，在正面中形成沟道结构之前，在晶圆背面上形成牺牲(虚设)接触过孔，并且在稍后的处理阶段用导电接触过孔替换该牺牲接触过孔(例如，在晶圆的背面处理期间)。通过形成背面牺牲接触过孔，可以在S/D外延特征和背面电源轨之间保留大的接触区域，从而有效地降低接触电阻并改进器件性能。此外，本文公开的实施例提供了大大改进的套刻控制。
下面结合附图描述本公开的结构和制造方法的细节，附图示出了根据一些实施例的制造GAA晶体管的过程。GAA晶体管由于其更好的栅极控制能力、更低的泄漏电流和完全的FinFET器件布局兼容性，是将CMOS带到下一阶段路线的有希望的候选者。为了简单起见，本公开使用GAA晶体管作为示例。本领域的普通技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构(例如FinFET器件)的基础，以实行本文介绍的实施例的相同目的和/或实现其相同优点。
图1A和图1B示出了根据本公开的各种实施例的用于制造半导体器件的方法100的流程图。本发明考虑了附加处理。可以在方法100之前、期间和之后提供附加操作，并且对于方法100的附加实施例，可以移动、替换或消除所描述的一些操作。下面结合图2A到图27描述了图1A和图1B，图2A到图27示出了根据一些实施例的在根据方法100的各种制造步骤中的半导体器件(或器件)200的各种顶视图和截面视图。在一些实施例中，器件200是IC芯片、片上系统(SoC)的一部分，包括各种无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅极场效应晶体管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器器件、其他合适的组件、或它们的组合。为了更清楚地理解本公开的发明构思，对图2A到图27进行了简化。可以在器件200中添加附加特征，并且可以在器件200的其他实施例中替换、修改或消除下面描述的一些特征。
在操作102，方法100(图1A)提供具有衬底202的器件200，如图2A-2C所示。图2A示出了器件200的透视图，并且图2B和图2C分别示出了沿着图2A中的A-A线和B-B线的器件200的部分的截面视图。具体地，A-A线是沿着要形成的栅极结构的纵向方向(方向“Y”或Y方向)截取的，B-B线是沿着要形成的半导体鳍的纵向方向(方向“X”或X方向)截取的。图3A到图27中的A-A线和B-B线被类似地配置。在一些实施例中，衬底202是绝缘体上硅(SOI)衬底，其可以包括基底半导体层204、埋置绝缘层206和上覆半导体层208。基底半导体层204和上覆半导体层208两者都可以包括体单晶硅。在一些实施例中，埋置绝缘层206是埋置氧化物层。替代地，基底半导体层204和上覆半导体层208可以包括相同或不同的半导体组合物，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InP或它们的组合。
在操作104，方法100(图1A)形成嵌入在上覆半导体层208中的牺牲(虚设)接触过孔特征210，如图3A-3C所示。牺牲接触过孔特征210为要形成的S/D接触过孔保留空间，并且基于器件性能考虑选择其厚度。在一些实施例中，牺牲接触过孔特征210具有从约10nm到约200nm的厚度。牺牲接触过孔特征210的形成可以包括图案化工艺以在上覆半导体层208中形成开口并且随后在开口中沉积电介质材料。在一些实施例中，使用诸如光刻工艺之类的任何合适方法对上覆半导体层208进行图案化，所述合适方法可以包括：在器件200上形成抗蚀剂层(未示出)；通过光刻曝光工艺曝光抗蚀剂层；执行曝光后烘烤工艺；显影该抗蚀剂层以形成图案化抗蚀剂层，该图案化抗蚀剂层暴露上覆半导体层208的一部分；蚀刻上覆半导体层208以形成暴露埋置绝缘层206的开口；以及最终去除图案化抗蚀剂层。光刻工艺可替代地由其它合适的技术代替，例如电子束写入、离子束写入、无掩模图案化或分子印刷。牺牲接触过孔特征210的电介质材料可以通过以下方式沉积在开口中：化学气相沉积(CVD)，包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)；物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺。还可执行平坦化操作，例如化学机械抛光(CMP)工艺，以去除多余的电介质材料以暴露上覆半导体层208的顶表面。选择电介质材料使得上覆半导体层208与牺牲接触过孔特征210之间具有高蚀刻选择性。在一些实施例中，上覆半导体层208包括硅(Si)，并且牺牲接触过孔特征210包括SiN、SiC、SiOCN、SiOC、其他硅衍生材料或金属氧化物(例如，Al2O3)。在一些实施例中，沿着Y方向的牺牲接触过孔特征210的长度L0在约40nm到约240nm的范围内。在一些实施例中，沿着X方向的牺牲接触过孔特征210的宽度W0在约40nm到约120nm的范围内。
在操作106，方法100(图1A)在衬底202之上形成外延堆叠212，如图4A-4C所示。外延堆叠212包括由第二组合物的外延层216插入的第一组合物的外延层214。第一组合物和第二组合物可以不同。在一个实施例中，外延层214是SiGe层，外延层216是Si层。然而，其他实施例可以包括提供具有不同氧化速率和/或蚀刻选择性的第一组合物和第二组合物的层。注意，在图4A-4C中示出了外延层214和216中的每一个的四(4)层，其仅用于说明目的，并且不旨在限制权利要求书中具体叙述的内容。可以理解，可以在外延堆叠212中形成任何数量的外延层；层的数量取决于器件200的沟道结构的期望数量。在一些实施例中，外延层214或外延层216的数量在2到10之间，例如3或5。
举例来说，可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的外延生长工艺来执行外延堆叠212的外延生长。在一些实施例中，外延生长层(例如外延层216)包括与上覆半导体层208相同的材料，例如Si。在一些实施例中，外延层214和216中的任一者可以包括不同于上覆半导体层208的材料。在进一步的实施例中，外延层214和216中的任一者可以包括其他材料，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。如所讨论的，可以基于提供不同的氧化和蚀刻选择性性质来选择外延层214和216的材料。如上所述，在至少一些示例中，外延层214包括Ge摩尔比在约10-55％范围内的外延生长SiGe层，并且外延层216包括外延生长Si层。在进一步的示例中，最底部外延层214可以包括与其他上部外延层214不同的Ge摩尔比。例如，最底部外延层214可以包括外延生长的Si1-xGex层(例如，x约为10-15％)，并且其他上部外延层214可以包括外延生长的Si1-yGey层(y>x，例如y约为25-55％)。在各种实施例中，外延层214和216基本上不含掺杂剂(即，具有从约0cm-3到约1x1017cm-3的非本征掺杂剂浓度)，其中例如，在外延生长工艺期间不执行有意掺杂。在又一些替代实施例中，最底部外延层216可以具有比其他上部外延层216更高的杂质浓度，例如由于底部n-阱和/或p-阱的形成。
在一些实施例中，外延层214具有从约3nm到约6nm的厚度。在进一步的实施例中，外延堆叠212中的外延层214可以在厚度上基本均匀。在又一些替代实施例中，最底部外延层214可以比其他上部外延层214更厚，例如厚约20％至约50％。在一些实施例中，外延层216具有从约4nm到约12nm的厚度。在进一步的实施例中，外延堆叠212中的外延层216在厚度上基本均匀。如下面更详细地描述的，外延层216用作随后形成的多栅极器件的沟道结构，并且基于器件性能考虑来选择厚度。外延层214用于为随后形成的多栅极器件在相邻的沟道结构之间保留间距(或称为间隙)，并且也基于器件性能考虑来选择厚度。因此，外延层214也被称为牺牲层214，并且外延层216也被称为沟道层216或沟道结构216。
此外，在操作106，在外延堆叠212之上形成掩模层218。在一些实施例中，掩模层218包括第一掩模层218A和第二掩模层218B。第一掩模层218A是由可以通过热氧化工艺形成的氧化硅制成的衬垫氧化物层。第二掩模层218B由氮化硅(SiN)制成，其通过化学气相沉积(CVD)形成，包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺。
在操作108，方法100(图1A)对外延堆叠212进行图案化以形成半导体鳍220(也称为鳍220)，如图5A-5C所示。在各种实施例中，每个鳍220包括交错的外延层214和216的顶部部分以及通过对上覆半导体层208进行图案化而形成的底部部分。通过使用包括光刻和蚀刻的图案化操作将掩模层218图案化为掩模图案。在一些实施例中，操作108使用包括双重图案化或多重图案化工艺的合适工艺来对外延堆叠212进行图案化。通常，双重图案化或多重图案化工艺将光刻和自对准工艺结合，允许图案被创建具有例如比使用单一直接光刻工艺以其他方式获得的间距更小的间距。例如，在一个实施例中，在衬底之上形成材料层，并且使用光刻工艺对其进行图案化。使用自对准工艺沿着图案化材料层形成间隔件。然后去除材料层，并且剩余的间隔件或心轴随后可用于通过在图案化掩模层218中限定的开口在蚀刻工艺(例如，干法蚀刻(例如，反应离子蚀刻)、湿法蚀刻和/或其他合适的工艺)中对外延堆叠212进行图案化。选择蚀刻剂使得埋置绝缘层206和牺牲接触过孔特征210保持基本完整。由此，堆叠的外延层214和216以及上覆半导体层208被图案化成在相邻鳍之间具有沟槽222的鳍220。
仍参考图5A-5C，每个鳍220在Z方向上向上突出得高于埋置绝缘层206并且在X方向上纵向延伸。在图5A-5C中，两(2)个鳍220沿Y方向间隔开。但是鳍的数量不限于两个，可以小到一个或两个以上。在一些实施例中，在鳍220的两侧上形成一个或多个虚设鳍结构(未示出)，以提高图案化操作中的图案保真度。在一些实施例中，鳍220的上部部分沿着Y方向的鳍宽度W1在约6nm到约40nm的范围内。在一些实施例中，相邻两个鳍220沿着Y方向的相对侧壁之间的鳍距离S1在约36nm到约150nm或甚至更大的范围内。在一些实施例中，相邻两个鳍220沿着Y方向的鳍间距P1(P1＝W1+S1)在约40nm到约200nm或甚至更高的范围内。在一些实施例中，鳍220沿着Z方向的高度H1(从埋置绝缘层206的暴露顶表面测量到的)在约100nm到约200nm的范围内。在一些实施例中，牺牲接触过孔特征210沿着Y方向的长度L0大于鳍距离S1但小于鳍间距P1和鳍宽度W1的总和(即，S1<L0<P1+W1)，例如在一个示例中等于一个鳍间距P1(例如，L0＝P1)，使得沿着Y方向，牺牲接触过孔特征210的每个侧端被鳍220中的一个覆盖，而牺牲接触过孔特征210的中心部分暴露在沟槽222中。在一些其他实施例中，牺牲接触过孔特征210的长度L0可以大于鳍间距P1和鳍宽度W1的总和(即L0>P1+W1)，例如在一个示例中等于鳍间距P1的两倍或多倍(例如，L0＝n*P1,n＝2,3,…)，使得沿着Y方向，牺牲接触过孔特征210的每个侧端从鳍220中突出(如图5B中的虚线矩形框210’所示)。换言之，每个鳍220的两个侧壁可以连接在牺牲接触过孔特征210的顶表面上。作为比较，参考图5C，在各种实施例中，牺牲接触过孔特征210的宽度W0在X方向上小于鳍220的长度。
在操作110，方法100(图1A)在相邻鳍220之间的沟槽222中沉积电介质材料以形成隔离特征224，如图6A-6C所示。隔离特征224可以包括一个或多个电介质层。用于隔离特征224的合适的电介质材料可以包括氧化硅、氮化硅、碳化硅、氟硅酸盐玻璃(FSG)、低K电介质材料和/或其他合适的电介质材料。可以通过包括热生长、CVD、HDP-CVD、PVD、ALD和/或旋涂技术的任何合适技术沉积电介质材料。然后，执行诸如CMP工艺之类的平坦化操作，使得最顶部半导体层216的上表面从隔离特征224暴露。隔离特征224随后凹陷以形成浅沟槽隔离(STI)特征(因此也被表示为STI特征224)。可以使用任何合适的蚀刻技术来使隔离特征224凹陷，包括干法蚀刻、湿法蚀刻、RIE和/或其他蚀刻方法，并且在示例性实施例中，使用各向异性干法蚀刻来选择性地去除隔离特征224的电介质材料而不蚀刻鳍220。在一些实施例中，通过在使隔离特征224凹陷之前执行的CMP工艺去除掩模层218。在一些实施例中，通过用于使隔离特征224凹陷的蚀刻剂去除掩模层218。在所示的实施例中，STI特征224保持覆盖牺牲接触过孔特征210。例如在所示的实施例中，STI特征224的顶表面可以在最底部外延层216的顶表面和底表面之间。替代地，根据一些其他实施例，STI特征224的顶表面可以在最底部外延层214的顶表面和底表面之间。
在操作112，方法100(图1A)形成牺牲(虚设)栅极结构226，如图7A-7C所示。牺牲栅极结构226形成在鳍220将成为沟道区域的部分之上。牺牲栅极结构226限定了要形成的GAA晶体管的沟道区域。每个牺牲栅极结构226包括牺牲栅极电介质层228和牺牲栅极电极层230。通过首先在鳍220之上均厚沉积牺牲栅极电介质层228来形成牺牲栅极结构226。然后在牺牲栅极电介质层228上和鳍220之上沉积牺牲栅极电极层230。牺牲栅极电极层230包括诸如多晶硅或非晶硅之类的硅。在一些实施例中，牺牲栅极电介质层228的厚度在约1nm到约5nm的范围内。在一些实施例中，牺牲栅极电极层230的厚度在约100nm到约200nm的范围内。在一些实施例中，牺牲栅极电极层230经受平坦化操作。牺牲栅极电介质层228和牺牲栅极电极层230可以使用CVD(包括LPCVD和PECVD、PVD、ALD或其他合适的工艺)来沉积。随后，在牺牲栅极电极层之上形成掩模层232。掩模层232可以包括衬垫氧化硅层232A和氮化硅掩模层232B。随后，对掩模层232执行图案化操作，并且将牺牲栅极电介质和电极层图案化成牺牲栅极结构226。通过图案化牺牲栅极结构226，鳍220部分暴露在牺牲栅极结构226的相对侧上，从而限定S/D区域。在本过孔中，源极和漏极可以互换地使用，并且其结构基本相同。
在所示的实施例中，形成两(2)个牺牲栅极结构226，但是牺牲栅极结构226的数量不限于一个、两个或更多个牺牲栅极结构，这些牺牲栅极结构沿着X方向布置。在一些实施例中，牺牲栅极结构226沿着X方向的上部部分的栅极宽度W2在约20nm到约100nm的范围内。在一些实施例中，相邻两个牺牲栅极结构226沿着X方向的相对侧壁之间的栅极距离S2在约20nm到约150nm的范围内。在一些实施例中，相邻两个牺牲栅极结构226沿着X方向的栅极间距P2(P2＝W2+S2)在从约40nm到约250nm的范围内。在一些实施例中，牺牲接触过孔特征210在X方向上的宽度W0大于栅极距离S2，但小于栅极间距P2和栅极宽度W2的总和(即，S2<W0<P2+W2)，例如在一个示例中等于一个栅极间距P2(例如，W0＝P2)，使得沿着X方向，牺牲接触过孔特征210的每个侧端位于牺牲栅极结构226之一正下方。在一些其他实施例中，牺牲接触过孔特征210的宽度W0可以大于栅极间距P2和栅极宽度W2的总和(即，W0>P2+W2)，例如在一个示例中等于栅极间距P2的两倍或多倍(例如，W0＝n*P2,n＝2,3,…)，使得沿着X方向，牺牲接触过孔特征210的每个侧端从牺牲栅极结构226中突出(如图7C中的虚线矩形框210”所示)。换言之，每个牺牲栅极结构226的两个侧壁可以位于牺牲接触过孔特征210的顶表面正上方。
在操作114，方法100(图1A)在牺牲栅极结构226的侧壁上形成栅极间隔件234，如图8A-8C所示。栅极间隔件234还可以覆盖鳍220的侧壁，对于栅极间隔件的这个部分，这些侧壁被称为鳍间隔件234’。栅极间隔件234可以包括电介质材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或它们的组合。在一些实施例中，栅极间隔件234包括多层，例如主间隔件壁、内衬层等。举例来说，可以通过使用诸如CVD工艺、亚大气CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它合适的工艺等工艺以共形方式在牺牲栅极结构226之上均厚沉积电介质材料层来形成栅极间隔件234。在所示的实施例中，沉积电介质材料层之后进行回蚀刻(例如，各向异性地)工艺以从水平表面去除电介质材料层并且暴露牺牲栅极结构226的顶表面和邻近但未被牺牲栅极结构226覆盖的鳍220的顶表面(例如，S/D区域)。电介质材料层可以保持在牺牲栅极结构226的侧壁上作为栅极间隔件234(和/或在鳍220的侧壁上作为鳍间隔件234’)。在一些实施例中，回蚀工艺可以包括湿法蚀刻工艺、干法蚀刻工艺、多步蚀刻工艺和/或它们的组合。根据一些实施例，栅极间隔件234可以具有在约5nm到约20nm之间的厚度。
仍参考图8A-8C，在操作116，方法100(图1A)使鳍220的部分凹陷以在S/D区域中形成S/D沟槽(凹部)236。堆叠外延层214和216在S/D区域处被向下蚀刻。在许多实施例中，操作116通过合适的蚀刻工艺(例如干法蚀刻工艺、湿法蚀刻工艺或RIE工艺)形成S/D沟槽236。操作116的蚀刻工艺可以使用包括含溴气体(例如，HBr和/或CHBR3)、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、其他合适气体或它们的组合的蚀刻剂来实施干法蚀刻工艺。选择蚀刻剂使得上覆半导体层208、牺牲接触过孔特征210和STI特征224保持基本完整并且在S/D沟槽236中被暴露。
在操作118，方法100(图1A)横向蚀刻外延层214的端部，从而形成空腔238，如图9A-9C所示。在一些实施例中，外延层214的蚀刻量在约1nm到约4nm的范围内。可以通过使用湿法蚀刻剂(例如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)选择性蚀刻外延层214。替代地，操作118可以首先选择性地氧化暴露在S/D沟槽236中的外延层214的侧端，以增加外延层214和216之间的蚀刻选择性。在一些示例中，可以通过将器件200暴露于湿法氧化工艺、干法氧化工艺或它们的组合来执行氧化工艺。此外，如上所述，在形成最底部外延层214期间，其可以包括不同于其他上部外延层214(例如，更小)的Ge摩尔比，并且选择性蚀刻工艺可以被调谐为对上外延层214具有更高的蚀刻速率，从而限制空腔238形成为邻接上外延层214的凹陷侧端而不是最底端，如所示实施例中所示。
在操作120，方法100(图1A)在上外延层214的凹陷侧端上形成内部间隔件240，如图10A-10C所示。举例来说，操作120可以包括在S/D沟槽236中均厚沉积内部间隔件材料层。具体地，内部间隔件材料层沉积在暴露在空腔238中的上外延层214的凹陷侧端上，以及沉积在暴露在S/D凹部236中的最底部外延层214和外延层216的侧壁上。内部间隔件材料层可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅和/或其他合适的电介质材料。在一些实施例中，内部间隔件材料层沉积为共形层，在不同表面上具有基本均匀的厚度。内部间隔件材料层可以通过ALD或任何其他合适的方法形成。通过共形地形成内部间隔件材料层，空腔238的体积减小或被完全填充。在沉积内部间隔件材料层之后，执行蚀刻操作以从S/D沟槽236部分去除内部间隔件材料层。具体地，从最底部外延层214和外延层216的侧壁去除内部间隔件材料层。通过该蚀刻，由于空腔的小体积，内部间隔件材料层基本保持在空腔238内。通常，等离子体干法蚀刻蚀刻宽且平坦的区域中的层比蚀刻凹面(例如，孔、槽和/或狭缝)部分中的层更快。因此，内部间隔件材料层可以保持在空腔238内部。空腔238内的内部间隔件材料层的剩余部分在要形成的金属栅极结构和要形成的S/D外延特征之间提供隔离，该隔离被称为内部间隔件240。
在操作122，方法100(图1A)去除最底部外延层214，如图11A-11C所示。在一些实施例中，在选择性蚀刻工艺中从S/D沟槽236去除最底部外延层214，而外延层216、内部间隔件240、上覆半导体层208和牺牲接触过孔特征210保持基本完整。选择性蚀刻工艺可以包括干法蚀刻、湿法蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。
在操作124，方法100(图1B)在最底部外延层216之下形成自对准接触(SAC)层242，并且在操作122填充通过去除最底部外延层214形成的空间，如图12A-12C所示。SAC层242可以包括氧化硅(SiO2)、氧化铝(Al2O3)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)或碳氮氧化硅(SiCON)。根据一些实施例，SAC层242可以包括与内部间隔件240相同或不同的电介质材料组合物。通常，选择SAC层242和牺牲接触过孔特征210的组合物，使得它们之间具有高蚀刻选择性。如将在下文中进一步详细讨论的，SAC层242在稍后去除牺牲接触过孔特征210的蚀刻工艺期间用作蚀刻停止层。在一些实施例中，SAC层242首先使用CVD、PVD、ALD或其他合适的工艺沉积在S/D沟槽236中，填充最底部外延层216之下和S/D沟槽236的侧壁之上的空间。随后，执行回蚀工艺以从S/D沟槽236的侧壁去除SAC层242的部分，而在最底部外延层216下方的SAC层242的其他部分保留。任何合适的蚀刻技术可用于从S/D沟槽236部分地去除SAC层242，包括干法蚀刻、湿法蚀刻、RIE和/或其他蚀刻方法，并且在示例性实施例中，使用各向异性干法蚀刻。
在操作126，方法100(图1B)在S/D沟槽236中形成S/D外延特征244，如图13A-13C所示。在一些实施例中，S/D外延特征244包括外延生长的半导体材料，例如外延生长的硅、锗或硅锗。S/D外延特征244可以由包括化学气相沉积(CVD)技术(例如，气相外延和/或超高真空CVD)、分子束外延、其他合适的外延生长工艺或它们的组合的任何外延工艺形成。S/D外延特征244可以掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中，对于n型晶体管，S/D外延特征244包括硅，并且可以掺杂碳、磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si:CS/D外延特征、Si:P S/D外延特征或Si:C:P S/D外延特征)。在一些实施例中，对于p型晶体管，S/D外延特征244包括硅锗或锗，并且可以掺杂硼、其他p型掺杂剂或它们的组合(例如，形成Si:Ge:B S/D外延特征)。S/D外延特征244可以包括具有不同掺杂密度水平的多个外延半导体层。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活S/D外延特征244中的掺杂剂。
在操作128，方法100(图1B)在S/D外延特征244之上形成接触蚀刻停止层(CESL)246，并且在CESL层246之上形成层间电介质(ILD)层248，如图14A-14C所示。CESL层246可以包括氮化硅、氮氧化硅、含氧(O)或碳(C)元素的氮化硅和/或其他材料；并且可以通过CVD、PVD(物理气相沉积)、ALD或其他合适的方法形成。ILD层248可以包括正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其他合适的电介质材料。ILD层248可以由PECVD或FCVD(可流动CVD)或其他合适的方法形成。在一些实施例中，形成ILD层248还包括执行CMP工艺以使器件200的顶表面平坦化，从而去除牺牲栅极结构226的顶部部分之上的掩模层232。
仍参考图14A-14C，在操作130，方法100(图1B)用金属栅极结构250替换牺牲栅极结构226。举例来说，操作130可以首先去除牺牲栅极结构226以在蚀刻工艺(例如，等离子体干法蚀刻和/或湿法蚀刻)中形成栅极沟槽。栅极沟槽暴露沟道区域中的外延层214和216。操作130然后从沟道区域释放沟道结构。在所示的实施例中，沟道结构是纳米片形式的外延层216。在本实施例中，外延层216包括硅，并且外延层214包括硅锗。可以选择性地去除外延层214。在一些实施方式中，选择性去除工艺包括使用诸如臭氧之类的合适氧化剂氧化外延层214。此后，可以选择性地从栅极沟槽去除氧化外延层214。为了进一步实施本实施例，操作130包括例如通过在约500℃至约700℃的温度下施加HCl气体、或施加CF4、SF6和CHF3的气体混合物来选择性地去除外延层214的干法蚀刻工艺。为了简单清楚，在沟道结构释放之后，外延层216被表示为沟道结构216。随后，操作130在栅极沟槽中形成金属栅极结构250，在沟道区域中环绕每个沟道结构216。内部间隔件240将金属栅极结构250与S/D外延特征244分隔开。
金属栅极结构250包括在沟道区域中环绕每个沟道结构216的栅极电介质层252和在栅极电介质层252上形成的栅极电极层254。在一些实施例中，栅极电介质层252包括一层或多层电介质材料，例如氧化硅、氮化硅、或高k电介质材料、其他合适的电介质材料和/或它们的组合。高k电介质材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k电介质材料和/或它们的组合。在一些实施例中，栅极电介质层252包括在沟道结构和高k电介质材料之间形成的界面层。栅极电介质层252可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，使用诸如ALD之类的高度共形沉积工艺形成栅极电介质层252，以确保围绕每个沟道层形成具有均匀厚度的栅极电介质层。栅极电极层254形成在栅极电介质层252上以围绕每个沟道结构216。栅极电极层254包括一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。栅极电极层256可以通过CVD、ALD、电镀或其他合适的方法形成。在本公开的某些实施例中，在栅极电介质层和栅极电极层之间插入一个或多个功函数调整层。功函数调整层由导电材料制成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或由这些材料中的两种或多种组成的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一者或多者用作功函数调整层，对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一者或多者用作功函数调整层。功函数调整层可以由ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，功函数调整层可以针对可以使用不同金属层的n型晶体管和p型晶体管分别形成。
在操作132，方法100(图1B)形成一个或多个互连层260，其中接触件、过孔和导线嵌入在电介质层中，如图15A-15C所示。一个或多个互连层260连接各种晶体管的栅极、源极和漏极电极以及器件200中的其他电路，以部分或完全形成集成电路。在一些实施例中，操作132包括执行一个或多个中段制程(MEOL)和后段制程(BEOL)工艺。这可以包括：形成金属接触插塞(例如，图24中的金属接触插塞288)到源极/漏极特征、附加蚀刻停止层(例如，蚀刻停止层262)和ILD层(例如，ILD层264)形成、形成栅极接触过孔(例如，栅极接触过孔266)和源极/漏极接触过孔(未示出)、形成金属间电介质(IMD)层(例如，IMD层268)、金属线(例如，金属线270)、接触衬垫(未示出)等。器件200还可以包括钝化层(例如，钝化层272)和/或构建在器件200正面上的其他层。这些层和一个或多个互连层共同用标签260表示。
在操作134，方法100(图1B)将器件200的正面附接到载体274，如图16A-16C所示。在一些实施例中，载体370可以是硅晶圆。操作134可以使用任何合适的附接工艺，例如直接接合、混合接合、使用粘合剂或其他接合方法。在所示的实施例中，在器件200的正面上形成粘合层276，并且将载体370邻接到器件200的正面。操作134还可以包括对准、退火和/或其他工艺。载体274的附接允许器件200上下翻转。这使得可以从器件200的背面访问设备200以进行进一步处理。注意，在图17A-17C中，器件200被上下翻转。
在操作136，方法100(图1B)从器件200的背面减薄器件200，直到埋置的绝缘层206从器件200的背面暴露，如图18A-18C所示。减薄工艺可以包括机械研磨工艺和/或化学减薄工艺。可以在机械研磨工艺期间首先从衬底202去除大量基底半导体层204。之后，化学减薄工艺可以将蚀刻化学品施加至衬底202的背面以完全去除基底半导体层204以暴露埋置绝缘层206。
在操作138，方法100(图1B)从器件200的背面进一步减薄器件200，直到牺牲接触过孔特征210从器件200的背面暴露，如图19A-19C所示。与操作136类似，减薄工艺可以包括机械研磨工艺和/或化学减薄工艺。可以在机械研磨工艺期间首先从衬底202去除大量埋置绝缘层206。随后，化学减薄工艺可以将蚀刻化学品施加到衬底202的背面以完全去除埋置绝缘层206以暴露埋置绝缘层206、上覆半导体层208和STI特征224。
在操作140，方法100(图1B)选择性地蚀刻牺牲接触过孔特征210以在S/D外延特征244的背面之上形成沟槽280，如图20A-20C所示。沟槽280从背面暴露上覆半导体层208、STI特征224、SAC层242和S/D外延特征244的表面。在一些实施例中，操作140应用蚀刻工艺，该蚀刻工艺被调谐为对牺牲接触过孔特征210的中的材料(例如，硅衍生材料或金属氧化物)具有选择性，并且对上覆半导体层208、STI特征224、SAC层242以及S/D外延特征244无(或最小)蚀刻。在所示的实施例中，SAC层242和S/D外延特征244的暴露表面基本上是水平的。在替代实施例中，蚀刻工艺还蚀刻S/D外延特征244以将暴露表面凹陷至低于SAC层242的暴露表面的水平。在又一替代实施例中，蚀刻工艺还蚀刻SAC层242以将其暴露表面凹陷至低于S/D外延特征244的暴露表面的水平，使得S/D外延特征244从SAC层242突出。操作108可以应用多于一种蚀刻工艺。例如，操作108可以应用第一蚀刻工艺以选择性地去除牺牲接触过孔特征210，然后应用第二蚀刻工艺以选择性地将S/D外延特征244凹陷到所需水平或选择性地将SAC层242凹陷到所需水平，其中，第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，例如使用不同的蚀刻剂。(一种或多种)蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻或其他蚀刻方法。
在操作142，方法100(图1B)在通过去除牺牲接触过孔特征210而形成的沟槽280中形成背面导电接触过孔282，如图21A-21C所示。背面导电接触孔282可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他金属，并且可通过CVD、PVD、ALD、电镀或其他合适的工艺形成。在所示的实施例中，背面导电接触过孔282直接接触S/D外延特征244。替代地，在一个实施例中，操作142可选地在S/D外延特征244和背面导电接触过孔282之间形成硅化物特征(未示出)，以进一步降低接触电阻。在进一步的实施例中，操作142首先将一种或多种金属沉积到沟槽280中，对器件200执行退火工艺以使一种或多种金属与S/D外延特征244之间发生反应以产生硅化物特征，并且去除一种或多种金属的未反应部分，将硅化物特征留在沟槽280中。一种或多种金属可以包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或它们的组合(例如，两种或两种以上金属的合金)，并且可以使用CVD、PVD、ALD或其他合适方法沉积一种或多种金属。硅化物特征可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、它们的组合或其他合适的化合物。
在操作144，方法100(图1B)形成一个或多个背面互连层284，背面电源轨嵌入在器件200背面上的电介质层中。根据实施例，在图22A-22C中示出了所产生的结构。背面电源轨电连接到背面导电接触过孔282。在一个实施例中，可以使用镶嵌工艺、双重镶嵌工艺、金属图案化工艺或其他合适的工艺形成背面电源轨。背面电源轨可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他金属，并且可以通过CVD、PVD、ALD、电镀或其他合适的工艺来沉积。尽管图22A-22C中未显示，但背面电源轨可以包括接触件、过孔、导线和/或其他导电特征。具有背面电源轨有益地增加了器件200中可用于直接连接到源极/漏极接触件和过孔(包括背面导电接触件过孔282)的金属轨道的数量。背面电源轨可以具有比器件200正面的第一级金属(M0)轨道更宽的尺寸，这有利于减少背面电源轨电阻。通过在形成有源区域(例如，鳍)之前形成牺牲接触过孔特征，可以在S/D外延特征和电源轨之间保留相对较大的接触区域，从而有效地进一步降低接触电阻并改进器件性能。此外，相对较大的接触面积在过孔和接触结构之间提供更好的套刻控制。要注意的是，尽管如图22A-22C所示的所产生的结构未示出器件200正面上的其他S/D接触件(或接触件插塞)，但在各种其它实施例中，这样的金属特征(例如，图24中所示的金属接触插塞288)可以形成在器件200的正面上，其提供与不受背面电源轨偏置的其他S/D外延特性的电气连接。如上文结合操作132讨论的，金属接触插塞288可以在一个或多个MEOL或BEOL工艺中形成。
现在参考图23A-23C，图23A-23C示出了在操作144之后所产生的结构的替代实施例。用于形成半导体器件200的一些工艺和材料可以类似于先前结合图1A-22C所描述的工艺和材料或与之相同，在此不再重复。一个不同之处在于，用电介质层286替换与背面导电接触过孔282邻接的上覆半导体层208。通过用电介质材料替换上覆半导体层208中的半导体材料，S/D外延特征244和背面互连层284之间的隔离得到改进，这进而抑制背面泄漏电流并提高IC的TDDB(时间相关电介质击穿)性能。在一些实施例中，电介质层286中的电介质材料包括氧化硅(SiO2)、氧化铝(Al2O3)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)或碳氮氧化硅(SiCON)。在进一步的实施例中，电介质层286和SAC层242可以在一个示例中包括相同的材料组合物或在另一示例中包括不同的材料组合物。在各种实施例中，形成电介质层286可以包括在背面减薄工艺中暴露上覆半导体层208的操作138之后在选择性蚀刻工艺中去除上覆半导体层208以形成沟槽，然后通过ALD、PVD、CVD或其他合适的工艺将电介质材料沉积在沟槽中。随后，方法100继续进行到操作140，即在形成电介质层286之后去除牺牲接触过孔特征210。
现在参考图25。图25示出了在操作144之后所产生的结构的又一替代实施例的沿B-B线的截面视图。用于形成半导体器件200的一些工艺和材料可以类似于先前结合图1A-22C所描述的工艺和材料或与之相同，在此不再重复。一个不同之处在于，S/D外延特征244从SAC层242中突出并且延伸(嵌入)到背面导电接触过孔282中。如以上结合操作140所讨论的，S/D外延特征的突出部分可以通过在形成沟槽280(图20A-20C)期间或之后的一个或多个蚀刻工艺中使SAC层242凹陷而形成。(一个或多种)蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻或其他蚀刻方法。
现在参考图26。图26示出了在操作144之后所产生的结构的又一替代实施例的沿B-B线的截面视图。用于形成半导体器件200的一些工艺和材料可以类似于先前结合图1A-22C所描述的工艺和材料或与之相同，在此不再重复。一个不同之处在于，S/D外延特征244凹陷得低于SAC层242，使得背面导电接触过孔282突出到SAC层242中。如以上结合操作140所讨论的，背面导电接触过孔282的突出部分可以通过在形成沟槽280(图20A-20C)期间或之后的一个或多个蚀刻工艺中使S/D外延特征244凹陷而形成。(一个或多种)蚀刻工艺可以是干法蚀刻、湿法蚀刻、反应离子蚀刻或其他蚀刻方法。
现在参考图27。图27示出了在操作144之后所产生的结构的又一替代实施例的沿A-A线的截面视图。用于形成半导体器件200的一些工艺和材料可以类似于先前结合图1A-22C所描述的工艺和材料或与之相同，在此不再重复。一个不同之处在于，S/D外延特征244的底表面完全连接在背面导电接触过孔282上，而不是部分在背面导电接触过孔282上以及部分在上覆半导体层208(图22B)或电介质层286(图23B)上。如上面结合操作108所讨论的，牺牲接触过孔特征210沿着Y方向的长度L0(因此，背面导电接触过孔282的长度)可以大于鳍间距P1和鳍宽度W1的总和(如图5B中的虚线矩形框210’所示)，例如在一个示例中等于鳍间距P1的两倍或多倍(例如，L0＝n*P1,n＝2,3,…)，使得每个鳍220(因此S/D外延特征244)的两个侧壁可以连接在牺牲接触过孔特征210的顶表面上(因此背面导电接触过孔282)。
在操作146，方法100(图1B)对器件200执行进一步的制造工艺。例如，其可以在器件200的背面上形成一个或多个互连层，在器件200的背面上形成钝化层，执行其他BEOL工艺，并且去除载体274。
尽管不旨在进行限制，但本过孔的实施例提供了以下一个或多个优点。例如，本发明的实施例在正面形成沟道结构之前，在晶圆背面形成牺牲(虚设)接触过孔特征。这有利地保留相对较大的接触面积以在源极/漏极外延特征和背面电源轨之间形成导电接触过孔，这降低了接触电阻并改进了器件性能。此外，本公开的实施例形成背面布线层，例如背面电源轨，以增加集成电路中可用的金属轨道的数量，并且增加栅极密度以实现更大的器件集成。本公开的实施例可以容易地集成到现有的半导体制造工艺中。
在一个示例性方面中，本公开涉及一种方法。所述方法包括：在衬底的顶部部分中形成牺牲特征；在所述牺牲特征之上形成鳍；在源极/漏极(S/D)区域中使所述鳍凹陷，从而形成暴露所述牺牲特征的S/D沟槽；在所述S/D沟槽中形成S/D外延特征；去除所述衬底的底部部分，从而从所述衬底的背面暴露所述牺牲特征；以及用导电特征替换所述牺牲特征。在一些实施例中，用所述导电特征替换所述牺牲特征包括：在选择性蚀刻工艺中去除所述牺牲特征，从而形成暴露所述S/D外延特征的沟槽，以及在所述沟槽中沉积所述导电特征。在一些实施例中，所述沟槽还暴露所述衬底的顶部部分，并且其中，用所述导电特征替换所述牺牲特征还包括：在去除所述牺牲特征之前，从所述沟槽去除所述衬底的顶部部分，以及邻接所述牺牲特征沉积电介质层。在一些实施例中，所述导电特征与所述S/D外延特征实体接触。在一些实施例中，所述衬底包括埋置绝缘层，并且其中，形成所述牺牲特征包括：对所述衬底的顶部部分进行图案化，从而形成暴露所述埋置绝缘层的开口，以及在所述开口中沉积所述牺牲特征，从而覆盖所述埋置绝缘层。在一些实施例中，去除所述衬底的底部部分包括去除所述埋置绝缘层。在一些实施例中，所述衬底的顶部部分包括上覆半导体层，并且其中，所述鳍具有位于所述上覆半导体层正上方的第一侧壁和位于所述牺牲特征正上方的第二侧壁。在一些实施例中，所述鳍具有第一侧壁和第二侧壁，这两个侧壁都位于所述牺牲特征正上方。在一些实施例中，所述方法还包括：去除所述鳍的底部部分；以及形成堆叠在所述鳍和所述牺牲特征之间的蚀刻停止层，而所述导电特征与所述蚀刻停止层实体接触。
在另一示例性方面中，本公开涉及一种方法。所述方法包括：提供具有正面和背面的结构，所述结构包括位于所述结构的背面的衬底和位于所述结构的正面的鳍，其中，所述衬底包括位于所述鳍之下的牺牲特征，并且其中，所述鳍包括交替布置的多个牺牲层和多个沟道层；从所述结构的正面凹陷所述鳍，从而在源极/漏极(S/D)区域中暴露所述牺牲特征；在所述牺牲特征之上形成S/D外延特征；从所述结构的背面减薄所述结构，直到所述牺牲特征被暴露；从所述结构的背面蚀刻所述牺牲特征以形成暴露所述S/D外延特征的沟槽；在所述沟槽中沉积导电特征；以及在所述结构的背面形成金属布线层，其中，所述金属布线层通过所述导电特征电耦合到所述S/D外延特征。在一些实施例中，所述衬底包括围绕所述牺牲特征的半导体层，并且其中，减薄所述结构还暴露所述半导体层。在一些实施例中，所述方法还包括：在所述结构的正面沉积隔离特征，所述隔离特征覆盖所述牺牲特征和所述鳍的侧壁的底部部分，其中，所述沟槽还暴露所述隔离特征。在一些实施例中，所述隔离特征的顶表面高于最底部牺牲层的顶表面。在一些实施例中，所述方法还包括：从所述鳍去除最底部牺牲层，从而在所述鳍和所述牺牲特征之间形成开口；以及在所述开口中沉积电介质层。在一些实施例中，所述沟槽还暴露所述电介质层。在一些实施例中，所述方法还包括：使所述电介质层从所述结构的背面凹陷，使得所述S/D外延特征的一部分从经凹陷的电介质层突出。
在另一示例性方面中，本公开涉及一种半导体结构。所述半导体结构包括：第一源极/漏极(S/D)外延特征和第二S/D外延特征；一个或多个沟道结构，连接所述第一S/D外延特征和第二S/D外延特征；栅极结构，接合所述一个或多个沟道结构，其中，所述第一S/D外延特征和第二S/D外延特征、所述一个或多个沟道结构和所述栅极结构位于所述半导体结构的正面；金属布线层，位于所述半导体结构的背面；以及导电特征，连接所述金属布线层和所述第一S/D外延特征，其中，所述导电特征延伸到所述一个或多个沟道结构正下方的位置。在一些实施例中，所述第一S/D外延特征的底表面部分地接触所述导电特征。在一些实施例中，所述第一S/D外延特征的一部分嵌入在所述导电特征中。在一些实施例中，所述导电特征是第一导电特征，还包括：在一些实施例中，所述第二导电特征与所述第二S/D外延特征实体接触。
前述内容概述了若干个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种形成半导体结构的方法，包括：在衬底的顶部部分中形成牺牲特征；在所述牺牲特征之上形成鳍；在源极/漏极(S/D)区域中使所述鳍凹陷，从而形成暴露所述牺牲特征的S/D沟槽；在所述S/D沟槽中形成S/D外延特征；去除所述衬底的底部部分，从而从所述衬底的背面暴露所述牺牲特征；以及用导电特征替换所述牺牲特征。
示例2是示例1所述的方法，其中，用所述导电特征替换所述牺牲特征包括：在选择性蚀刻工艺中去除所述牺牲特征，从而形成暴露所述S/D外延特征的沟槽，以及在所述沟槽中沉积所述导电特征。
示例3是示例2所述的方法，其中，所述沟槽还暴露所述衬底的顶部部分，并且其中，用所述导电特征替换所述牺牲特征还包括：在去除所述牺牲特征之前，从所述沟槽去除所述衬底的顶部部分，以及邻接所述牺牲特征沉积电介质层。
示例4是示例1所述的方法，其中，所述导电特征与所述S/D外延特征实体接触。
示例5是示例1所述的方法，其中，所述衬底包括埋置绝缘层，并且其中，形成所述牺牲特征包括：对所述衬底的顶部部分进行图案化，从而形成暴露所述埋置绝缘层的开口，以及在所述开口中沉积所述牺牲特征，从而覆盖所述埋置绝缘层。
示例6是示例5所述的方法，其中，去除所述衬底的底部部分包括：去除所述埋置绝缘层。
示例7是示例1所述的方法，其中，所述衬底的顶部部分包括上覆半导体层，并且其中，所述鳍具有位于所述上覆半导体层正上方的第一侧壁和位于所述牺牲特征正上方的第二侧壁。
示例8是示例1所述的方法，其中，所述鳍具有第一侧壁和第二侧壁，这两个侧壁都位于所述牺牲特征正上方。
示例9是示例1所述的方法，还包括：去除所述鳍的底部部分；以及形成堆叠在所述鳍和所述牺牲特征之间的蚀刻停止层，其中，所述导电特征与所述蚀刻停止层实体接触。
示例10是一种形成半导体结构的方法，包括：提供具有正面和背面的结构，所述结构包括位于所述结构的背面的衬底和位于所述结构的正面的鳍，其中，所述衬底包括位于所述鳍之下的牺牲特征，并且其中，所述鳍包括交替布置的多个牺牲层和多个沟道层；从所述结构的正面凹陷所述鳍，从而在源极/漏极(S/D)区域中暴露所述牺牲特征；在所述牺牲特征之上形成S/D外延特征；从所述结构的背面减薄所述结构，直到所述牺牲特征被暴露；从所述结构的背面蚀刻所述牺牲特征以形成暴露所述S/D外延特征的沟槽；在所述沟槽中沉积导电特征；以及在所述结构的背面形成金属布线层，其中，所述金属布线层通过所述导电特征电耦合到所述S/D外延特征。
示例11是示例10所述的方法，其中，所述衬底包括围绕所述牺牲特征的半导体层，并且其中，减薄所述结构还暴露所述半导体层。
示例12是示例10所述的方法，还包括：在所述结构的正面沉积隔离特征，所述隔离特征覆盖所述牺牲特征和所述鳍的侧壁的底部部分，其中，所述沟槽还暴露所述隔离特征。
示例13是示例12所述的方法，其中，所述隔离特征的顶表面高于最底部牺牲层的顶表面。
示例14是示例10所述的方法，还包括：从所述鳍去除最底部牺牲层，从而在所述鳍和所述牺牲特征之间形成开口；以及在所述开口中沉积电介质层。
示例15是示例14所述的方法，其中，所述沟槽还暴露所述电介质层。
示例16是示例14所述的方法，还包括：使所述电介质层从所述结构的背面凹陷，使得所述S/D外延特征的一部分从经凹陷的电介质层突出。
示例17是一种半导体结构，包括：第一源极/漏极(S/D)外延特征和第二S/D外延特征；一个或多个沟道结构，连接所述第一S/D外延特征和第二S/D外延特征；栅极结构，接合所述一个或多个沟道结构，其中，所述第一S/D外延特征和第二S/D外延特征、所述一个或多个沟道结构和所述栅极结构位于所述半导体结构的正面；金属布线层，位于所述半导体结构的背面；以及导电特征，连接所述金属布线层和所述第一S/D外延特征，其中，所述导电特征延伸到所述一个或多个沟道结构正下方的位置。
示例18是示例17所述的半导体结构，其中，所述第一S/D外延特征的底表面部分地接触所述导电特征。
示例19是示例17所述的半导体结构，其中，所述第一S/D外延特征的一部分嵌入在所述导电特征中。
示例20是示例17所述的半导体结构，其中，所述导电特征是第一导电特征，还包括：位于所述半导体结构的正面的第二导电特征，其中，所述第二导电特征与所述第二S/D外延特征实体接触。

Claims (10)

1.一种形成半导体结构的方法，包括：
在衬底的顶部部分中形成牺牲特征；
在所述牺牲特征之上形成鳍；
在源极/漏极S/D区域中使所述鳍凹陷，从而形成暴露所述牺牲特征的S/D沟槽；
在所述S/D沟槽中形成S/D外延特征；
去除所述衬底的底部部分，从而从所述衬底的背面暴露所述牺牲特征；以及
用导电特征替换所述牺牲特征。
2.根据权利要求1所述的方法，其中，用所述导电特征替换所述牺牲特征包括：
在选择性蚀刻工艺中去除所述牺牲特征，从而形成暴露所述S/D外延特征的沟槽，以及
在所述沟槽中沉积所述导电特征。
3.根据权利要求2所述的方法，其中，所述沟槽还暴露所述衬底的顶部部分，并且其中，用所述导电特征替换所述牺牲特征还包括：
在去除所述牺牲特征之前，从所述沟槽去除所述衬底的顶部部分，以及
邻接所述牺牲特征沉积电介质层。
4.根据权利要求1所述的方法，其中，所述导电特征与所述S/D外延特征实体接触。
5.根据权利要求1所述的方法，其中，所述衬底包括埋置绝缘层，并且其中，形成所述牺牲特征包括：
对所述衬底的顶部部分进行图案化，从而形成暴露所述埋置绝缘层的开口，以及
在所述开口中沉积所述牺牲特征，从而覆盖所述埋置绝缘层。
6.根据权利要求5所述的方法，其中，去除所述衬底的底部部分包括：去除所述埋置绝缘层。
7.根据权利要求1所述的方法，其中，所述衬底的顶部部分包括上覆半导体层，并且其中，所述鳍具有位于所述上覆半导体层正上方的第一侧壁和位于所述牺牲特征正上方的第二侧壁。
8.根据权利要求1所述的方法，其中，所述鳍具有第一侧壁和第二侧壁，这两个侧壁都位于所述牺牲特征正上方。
9.一种形成半导体结构的方法，包括：
提供具有正面和背面的结构，所述结构包括位于所述结构的背面的衬底和位于所述结构的正面的鳍，其中，所述衬底包括位于所述鳍之下的牺牲特征，并且其中，所述鳍包括交替布置的多个牺牲层和多个沟道层；
从所述结构的正面凹陷所述鳍，从而在源极/漏极S/D区域中暴露所述牺牲特征；
在所述牺牲特征之上形成S/D外延特征；
从所述结构的背面减薄所述结构，直到所述牺牲特征被暴露；
从所述结构的背面蚀刻所述牺牲特征以形成暴露所述S/D外延特征的沟槽；
在所述沟槽中沉积导电特征；以及
在所述结构的背面形成金属布线层，其中，所述金属布线层通过所述导电特征电耦合到所述S/D外延特征。
10.一种半导体结构，包括：
第一源极/漏极S/D外延特征和第二S/D外延特征；
一个或多个沟道结构，连接所述第一S/D外延特征和第二S/D外延特征；
栅极结构，接合所述一个或多个沟道结构，其中，所述第一S/D外延特征和第二S/D外延特征、所述一个或多个沟道结构和所述栅极结构位于所述半导体结构的正面；
金属布线层，位于所述半导体结构的背面；以及
导电特征，连接所述金属布线层和所述第一S/D外延特征，其中，所述导电特征延伸到所述一个或多个沟道结构正下方的位置。
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