FR3059146A1 - Procede de formation d'au moins une discontinuite electrique dans une partie d'interconnexion d'un circuit integre, et circuit integre correspondant - Google Patents

Procede de formation d'au moins une discontinuite electrique dans une partie d'interconnexion d'un circuit integre, et circuit integre correspondant Download PDF

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Pascal FORNARA
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Mathieu Lisart
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STMicroelectronics Rousset SAS
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Abstract

Circuit intégré, comprenant une partie d'interconnexion (PITX) comportant au moins un niveau de vias (Vn) situé entre un niveau de métallisation inférieur (Mn) recouvert d'une couche d'encapsulation isolante (C1) et un niveau de métallisation supérieur (Mn+1), et au moins une discontinuité électrique (C10) entre au moins un premier via (V1) dudit niveau de vias et au moins une première piste (P1) dudit niveau de métallisation inférieur, située au niveau de ladite couche d'encapsulation (C1).

Description

© N° de publication : 3 059 146 (à n’utiliser que pour les commandes de reproduction) (© N° d’enregistrement national : 16 61348 ® RÉPUBLIQUE FRANÇAISE
INSTITUT NATIONAL DE LA PROPRIÉTÉ INDUSTRIELLE
COURBEVOIE © Int Cl8 : H 01 L 21/04 (2017.01), H 05 K 1/02
DEMANDE DE BREVET D'INVENTION A1
©) Date de dépôt : 22.11.16. © Demandeur(s) : STMICROELECTRONICS (ROUS-
(30) Priorité : SET) SAS — FR.
@ Inventeur(s) : RIVERO CHRISTIAN, FORNARA
PASCAL, BOUTON GUILHEM et LISART MATHIEU.
(43) Date de mise à la disposition du public de la
demande : 25.05.18 Bulletin 18/21.
©) Liste des documents cités dans le rapport de
recherche préliminaire : Se reporter à la fin du
présent fascicule
(© Références à d’autres documents nationaux ® Titulaire(s) : STMICROELECTRONICS (ROUSSET)
apparentés : SAS.
©) Demande(s) d’extension : (© Mandataire(s) : CASALONGA.
FR 3 059 146 - A1 (□4/ PROCEDE DE FORMATION D'AU MOINS UNE DISCONTINUITE ELECTRIQUE DANS UNE PARTIE D'INTERCONNEXION D'UN CIRCUIT INTEGRE, ET CIRCUIT INTEGRE CORRESPONDANT.
©) Circuit intégré, comprenant une partie d'interconnexion (PITX) comportant au moins un niveau de vias (Vn) situé entre un niveau de métallisation inférieur (Mn) recouvert d'une couche d'encapsulation isolante (C 1 ) et un niveau de métallisation supérieur (Mn+1), et au moins une discontinuité électrique (C10) entre au moins un premier via (V1) dudit niveau de vias et au moins une première piste (P1 ) dudit niveau de métallisation inférieur, située au niveau de ladite couche d'encapsulation (C1).
IC2
i
Procédé de formation d’au moins une discontinuité électrique dans une partie d’interconnexion d’un circuit intégré, et circuit intégré correspondant
Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés et plus particulièrement leur protection contre de l’ingénierie inverse (« reverse engineering » en anglais) effectuée à partir de vues de dessus photographiques de différentes couches du circuit intégré.
Selon un mode de mise en œuvre et de réalisation, il est proposé un circuit intégré dont la structure et le procédé de fabrication rendent compliquée voire quasiment impossible une reconnaissance automatique de motifs utilisée lors de l’ingénierie inverse, notamment en augmentant le taux d’erreurs d’extractions de façon à rendre quasiment impossible l’extraction de la description (« netlist » en langue anglaise) du circuit intégré à partir d’une vue de dessous du schéma d’implantation (« layout »).
A cet égard, il est en particulier proposé de réaliser au moins une discontinuité électrique dans la partie d’interconnexion (communément désignée par l’homme du métier sous l’acronyme anglo-saxon BEOL : « Back End Of Line ») du circuit intégré et plus particulièrement entre au moins un via d’un niveau de vias séparant un niveau de métallisation inférieur d’un niveau de métallisation supérieur, et, au moins une piste métallique dudit niveau de métallisation inférieur.
La partie d’interconnexion (BEOL) se situe au-dessus d’un substrat du circuit intégré. En conséquence, on entend par niveau de métallisation inférieur un niveau de métallisation qui se situe plus près du substrat qu’un niveau de métallisation supérieur.
Ainsi, selon un aspect, il est proposé un procédé de formation d’au moins une discontinuité électrique dans au moins un niveau de vias situé entre un niveau de métallisation inférieur et un niveau de métallisation supérieur d’une partie d’interconnexion d’un circuit intégré, comprenant une réalisation du niveau de métallisation inférieur recouvert d’une couche d’encapsulation isolante, et une formation de ladite au moins une discontinuité électrique entre au moins un premier via dudit niveau de vias et au moins une première piste dudit niveau de métallisation inférieur au niveau de ladite couche d’encapsulation, avant la formation de tous les vias du niveau de vias et de toutes les pistes métalliques du niveau de métallisation supérieur.
Ainsi, une telle discontinuité électrique, réalisée au niveau de la couche d’encapsulation du niveau de métallisation inférieur sous un via est quasiment voire totalement non détectable par une photographie en vue de dessus et permet par exemple de faire croire, lorsque la piste métallique située en vis-à-vis du via pourvu de cette discontinuité électrique, est par exemple connectée à une zone de drain d’un transistor, que ce transistor est électriquement fonctionnel alors qu’en fait il est constamment éteint (OFF) c’est-à-dire fonctionnellement inactif de par la présence de cette discontinuité.
Plusieurs variantes sont possibles pour former cette ou ces discontinuités électriques.
Ainsi, selon une première variante, la formation de chaque discontinuité électrique comprend
- une formation à l’emplacement de chaque premier via, d’un orifice trouant ladite couche d’encapsulation et s’étendant dans une partie de chaque première piste métallique sous-jacente correspondante,
- une formation d’une première couche isolante recouvrant ladite couche d’encapsulation et tapissant la paroi interne et le fond de chaque orifice de façon à former la discontinuité électrique correspondante, et le procédé comprend en outre
- une formation sur ladite première couche isolante, d’une deuxième couche isolante, et
- une formation dans la deuxième couche isolante, la première couche isolante et la couche d’encapsulation, de tous les vias du niveau de vias et de toutes les pistes métalliques du niveau de métallisation supérieur, chaque premier via étant séparé de chaque première piste correspondante par la discontinuité électrique correspondante tandis que les autres vias viennent en contact électrique avec les pistes correspondantes du niveau de métallisation inférieur.
Cela étant, bien que parfaitement réalisable, une telle variante s’avère assez délicate car elle nécessite de prendre des précautions particulières dans le procédé de réalisation de façon à éviter de percer la première couche isolante qui assure la discontinuité électrique.
Aussi, selon une autre variante, plus robuste en termes de procédé, la formation de chaque discontinuité électrique comprend
- une formation sur ladite couche d’encapsulation d’une couche isolante inter-niveaux de métallisation (généralement connue par l’homme du métier sous l’acronyme anglosaxon IMD : »InterMetal Dielectric »),
- une formation dans ladite couche isolante inter-niveaux de métallisation, d’orifices destinés à accueillir tous les vias du niveau de vias et toutes les pistes métalliques du niveau de métallisation supérieur et débouchant sur ladite couche d’encapsulation,
- une gravure localisée de ladite couche d’encapsulation à travers lesdits orifices à l’exception de chaque première partie de cette couche située à l’emplacement de chaque premier via, chaque première partie formant la discontinuité électrique correspondante, et le procédé comprend en outre un remplissage desdits orifices avec au moins un matériau de remplissage électriquement conducteur de façon à former tous les vias du niveau de vias et toutes les pistes métalliques du niveau de métallisation supérieur, chaque premier via étant séparé de chaque première piste correspondante par la discontinuité électrique correspondante.
Selon encore une autre variante possible, la formation de chaque discontinuité électrique comprend
- une gravure localisée à l’emplacement de chaque premier via, d’une première partie correspondante de ladite couche d’encapsulation de façon à découvrir une deuxième partie correspondante d’une piste métallique sous-jacente correspondante,
- une oxydation de chaque deuxième partie de façon à recouvrir chaque deuxième partie par une couche isolante d’oxyde métallique correspondante et former ladite discontinuité électrique correspondante, et le procédé comprend en outre
- une formation sur ladite couche d’encapsulation et sur chaque couche isolante d’oxyde métallique, d’une couche isolante interniveaux de métallisation,
- une formation dans ladite couche isolante inter-niveaux de métallisation, d’orifices destinés à accueillir tous les vias du niveau de vias et toutes les pistes métalliques du niveau de métallisation supérieur et débouchant tous sur ladite couche d’encapsulation à l’exception de chaque orifice destinés à accueillir le premier via correspondant qui débouche sur la couche isolante d’oxyde métallique correspondante, et
- un remplissage de tous les orifices avec au moins un matériau de remplissage électriquement conducteur de façon à former tous les vias du niveau de vias et toutes les pistes métalliques du niveau de métallisation supérieur, chaque premier via étant séparé de la première piste correspondante par la discontinuité électrique correspondante.
Selon un autre aspect, il est proposé un circuit intégré, comprenant d’une partie d’interconnexion comportant au moins un niveau de vias situé entre un niveau de métallisation inférieur recouvert d’une couche d’encapsulation isolante et un niveau de métallisation supérieur, et au moins une discontinuité électrique entre au moins un premier via dudit niveau de vias et au moins une première piste dudit niveau de métallisation inférieur, située au niveau de ladite couche d’encapsulation.
Selon un mode de réalisation, le circuit intégré comprend à l’emplacement de chaque premier via, un orifice trouant ladite couche d’encapsulation et s’étendant dans une partie de chaque première piste métallique sous-jacente correspondante, la paroi interne et le fond dudit orifice étant tapissés par une première couche isolante, chaque premier via étant séparé de chaque première piste correspondante par une partie correspondante de la première couche isolante formant la discontinuité électrique correspondante tandis que les autres vias du niveau de vias sont en contact électrique avec les pistes correspondantes du niveau de métallisation inférieur à travers ladite couche d’encapsulation.
Selon un autre mode de réalisation, chaque premier via est séparé de chaque première piste correspondante par une première partie correspondante de la couche d’encapsulation formant la discontinuité électrique correspondante tandis que les autres vias du niveau de vias sont en contact électrique avec les pistes correspondantes du niveau de métallisation inférieur à travers ladite couche d’encapsulation.
Selon encore un autre mode de réalisation, le circuit intégré comprend à l’emplacement de chaque premier via, une zone d’interruption de la couche d’encapsulation, remplie par une couche isolante d’oxyde métallique recouvrant une deuxième partie correspondante d’une piste métallique sous-jacente correspondante, chaque premier via étant séparé de la première piste correspondante par la couche isolante d’oxyde métallique correspondante formant la discontinuité électrique correspondante tandis que les autres vias du niveau de vias sont en contact électrique avec les pistes correspondantes du niveau de métallisation inférieur à travers ladite couche d’encapsulation.
Selon un autre aspect, il est proposé un objet, par exemple une carte à puce ou un appareil électronique, tel que par exemple un téléphone mobile cellulaire ou une tablette, comportant un circuit intégré tel que défini ci-avant.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 4 illustrent schématiquement des premiers modes de mise en œuvre et de réalisation de l’invention,
- les figures 5 à 7 illustrent schématiquement des deuxièmes modes de mise en œuvre et de réalisation de l’invention,
- les figures 8 à 12 illustrent schématiquement des troisièmes modes de mise en œuvre et de réalisation de l’invention et,
- la figure 13 illustre schématiquement une carte à puce selon l’invention.
Sur la figure 1, la référence ICI désigne un circuit intégré dont on a représenté ici schématiquement le substrat SB dans et sur lequel sont réalisés des composants comportant par exemple des transistors TR.
Le circuit intégré ICI comporte, au-dessus du substrat, une partie d’interconnexion PITX (BEOL) comportant généralement plusieurs niveaux de métallisation ainsi que plusieurs niveaux de vias entre ces niveaux de métallisation.
Sur la figure 1, à des fins de simplification, on a représenté un seul niveau de métallisation Mn qui, dans la suite sera désigné par niveau de métallisation inférieur.
Ce niveau de métallisation inférieur Mn a été réalisé de façon classique et comporte des pistes métalliques PI, P2 encapsulées dans un matériau diélectrique inter-lignes 1.
Le niveau de métallisation Mn est recouvert d’une couche d’encapsulation isolante Cl, par exemple en carbonitrure de silicium (SiCN).
Comme illustré sur la figure 1, on forme sur la couche Cl un masque de résine RS présentant un orifice ORO qui va permettre, comme on va le voir ci-après, de réaliser une discontinuité électrique au niveau d’un premier via.
Sur les figures 2 à 4, le substrat SB du circuit intégré ICI n’a pas été représenté à des fins de simplification et seule une portion de la partie d’interconnexion PITX a été représentée.
Comme illustré sur la figure 2, on grave à travers l’orifice ORO un orifice OR1 trouant la couche d’encapsulation Cl et s’étendant dans une partie de la première piste métallique sous-jacente PI du niveau de métallisation inférieur Mn.
Puis, on dépose sur cette structure une première couche isolante C2 recouvrant la couche d’encapsulation Cl et tapissant la paroi interne et le fond de l’orifice ORI.
Cette première couche isolante C2 peut comporter par exemple du tétra orthosilicate de silicium (TEOS).
Puis, comme illustré sur la figure 3, on forme, par exemple par dépôt, sur la première couche isolante C2, une deuxième couche isolante C3 qui peut être également en TEOS ou bien comporter un matériau à faible constante diélectrique par exemple du type SiOC.
Cette couche isolante C3 est une couche isolante interniveaux de métallisation et est généralement connue par l’homme du métier sous l’acronyme anglo-saxon IMD (« Inter Métal Dielectric »).
Puis, comme illustré sur la figure 4, on forme par gravure, dans la deuxième couche isolante C3, la première couche isolante C2, des orifices OR2 comportant chacun une partie OR21 destinée à recevoir une piste métallique du niveau de métallisation supérieur Mn+1 et une partie inférieure OR20 destinée à recevoir un via du niveau de via Vn.
Cela étant, comme on le voit sur la figure 4, alors que l’orifice OR20 de la partie gauche de la figure 4 vient trouer la couche d’encapsulation Cl pour déboucher sur la piste métallique sous-jacente P2, l’orifice OR20 de la partie droite de la figure 4, ne débouche pas sur la partie métallique sous-jacente PI en raison de la présence de l’orifice ORI tapissé par la première couche isolante C2.
A cet égard, la profondeur de l’orifice ORI a été choisie de façon à éviter un percement de cette première couche isolante C2 lors de la réalisation classique des orifices OR20.
L’homme du métier saura choisir la valeur de cette profondeur en fonction de la technologie utilisée.
Les orifices OR2 sont ensuite remplis de façon classique par au moins un métal de remplissage, par exemple du cuivre, de façon à former les pistes P10 et P20 du niveau de métallisation supérieur Mn+1 ainsi que le via VI et V2 du niveau de vias Vn.
Cela étant, on voit que la partie C20 de la deuxième couche isolante C2 située dans l’orifice ORI forme une discontinuité électrique entre le premier via VI et la piste métallique sous-jacente PI.
Et, cette discontinuité électrique C20 a été formée avant la formation de tous les vias et de toutes les pistes métalliques du niveau de métallisation supérieur.
Ainsi, comme illustré sur la figure 4, on obtient un circuit intégré comprenant à l’emplacement de chaque premier via VI un orifice OR1 trouant la couche d’encapsulation Cl et s’étendant dans une partie de la première piste métallique sous-jacente correspondante PI.
La paroi interne et le fond de l’orifice OR1 sont tapissés par la première couche isolante C2.
Et, le premier via VI est séparé de la piste PI correspondante par une partie correspondante C20 de la première couche isolante formant la discontinuité électrique correspondante tandis que les autres vias V2 du niveau de vias sont en contact électrique avec les pistes correspondantes P2 du niveau de métallisation inférieur à travers la couche d’encapsulation Cl.
Cela étant, cette variante de mise en œuvre s’avère assez délicate en termes de procédé pour éviter de percer la couche isolante C20 lors de la réalisation des orifices OR20.
Aussi, est-il possible d’utiliser une autre variante de mise en œuvre telle que celle illustrée schématiquement sur les figures 5 à 7.
Là encore, sur ces figures, le substrat SB du circuit intégré IC2 n’a pas été représenté à des fins de simplification et seule une portion de la partie d’interconnexion PITX a été représentée.
Sur la figure 5, le niveau de métallisation inférieur Mn qui repose sur la couche isolante inter métal inférieure C3 comporte ici une piste métallique PI séparée des autres pistes métalliques du niveau Mn par une région isolante inter-lignes 1.
Le niveau de métallisation Mn est là encore recouvert par la couche d’encapsulation Cl.
Comme illustré sur la figure 5, on forme sur la couche d’encapsulation Cl, la couche isolante inter-niveaux de métallisation
C3 (couche IMD) et on forme dans la couche isolante inter-niveaux C3, de façon classique par gravure GR1, des orifices OR1 OR2 comportant des premières parties ORIO OR20 destinées à accueillir toutes les pistes métalliques du niveau de métallisation supérieur ainsi que des parties inférieures OR11 et OR21 destinées à accueillir tous les vias du niveau de vias Vn.
Tous ces orifices OR1, OR2 débouchent sur la couche d’encapsulation Cl.
Puis, après avoir déposé une résine RS dans l’orifice OR1 (figure 6) on procède à une gravure localisée GR1 de la couche d’encapsulation Cl à travers tous les orifices, ici l’orifice OR2, à l’exception bien entendu de chaque partie de la couche d’encapsulation Cl qui est protégée par la résine RS et qui est située à l’emplacement d’un futur premier via VI.
Puis, comme illustré sur la figure 7, on procède au remplissage classique des orifices avec au moins un matériau de remplissage électriquement conducteur, par exemple du cuivre, de façon à former tous les vias VI et V2 du niveau de vias Vn ainsi que toutes les pistes métalliques P10, P20 du niveau de métallisation supérieur Mn+1.
Par contre, on voit que le premier via VI n’est pas en contact électrique avec la piste métallique sous-jacente Pl en raison de la présence d’une discontinuité électrique formée ici par une partie CIO de la couche d’encapsulation Cl.
Par contre, tous les autres vias, en l’espèce le via V2, est bien en contact électrique avec la piste métallique sous-jacente Pl à travers la couche d’encapsulation Cl.
Et, là encore, cette discontinuité électrique CIO a été formée avant la réalisation de tous les vias et de toutes les pistes métalliques du niveau de métallisation supérieur.
Il est également possible de former une discontinuité électrique en utilisant une autre variante de mise en œuvre telle que celle illustrée schématiquement sur les figures 8 à 12.
Là encore, à des fins de simplification, sur ces figures seule une portion de la partie d’interconnexion PITX du circuit intégré IC3 a ίο été représentée, et le substrat de ce circuit intégré IC3 n’a pas été représenté.
Là encore, comme illustré sur la figure 8, le niveau de métallisation Mn repose sur la couche isolante inter métal inférieure C3 et comporte ici une piste métallique PI recouverte par la couche d’encapsulation Cl.
Là encore, la piste métallique PI est séparée des autres pistes métalliques du niveau de métallisation inférieur Mn par une région isolante inter-lignes 1.
On procède à une gravure localisée GR3 de la couche d’encapsulation Cl à l’emplacement d’un futur premier via et à l’emplacement de la future discontinuité électrique.
Cette gravure localisée GR3, classique et connue, permet de créer une zone d’interruption de la couche d’encapsulation 1 et de découvrir une deuxième partie P12 de la piste métallique PI.
Puis, on procède à une oxydation de la deuxième partie P12 (figure 9) de façon à recouvrir cette deuxième partie par une couche isolante d’oxyde métallique C4.
Cette oxydation peut s’effectuer par exemple à l’aide d’une solution d’eau oxygénée H2O2 ou bien à l’aide d’une oxydation rapide en utilisant de l’oxygène (oxydation « flash 02 »).
On dépose ensuite, comme illustré sur la figure 10, la couche isolante inter-niveaux C3 sur la couche d’encapsulation Cl et sur la couche isolante d’oxyde métallique C4.
Cette couche C3 peut comporter par exemple un matériau du type SiOC.
Puis, comme illustré sur la figure 11, on procède à une gravure classique et connue GR4 de façon à former dans la couche C3 des orifices ORI et OR2 comportant des parties OR10 et OR20 destinées à recevoir les futures pistes métalliques du niveau de métallisation supérieur Mn+1 et des parties inférieures OR11 et OR21 destinées à recevoir les futurs vias du niveau de vias Vn.
Il convient de noter ici que la gravure GR4 va graver à travers l’orifice OR21 la couche d’encapsulation Cl de façon à découvrir la piste métallique PI mais va graver seulement très partiellement voire pas du tout la couche isolante d’oxyde métallique C4 en raison de la forte sélectivité de gravure entre le matériau, par exemple du SiCN, de la couche d’encapsulation et l’oxyde métallique de la couche C4.
Puis, comme illustré sur la figure 12, on procède à un remplissage classique des orifices ORI et OR2 de façon à former tous les vias VI et V2 du niveau de vias Vn et toutes les pistes métalliques P10 et P20 du niveau de métallisation supérieur Mn+1.
Et, on remarque alors que le via V2 vient en contact électrique avec la piste métallique sous-jacente PI à travers la couche d’encapsulation Cl tandis que le premier via VI n’est pas en contact électrique avec la piste métallique PI sous-jacente, en raison de la présence de la discontinuité électrique C4 formée par la couche isolante d’oxyde métallique remplissant la zone d’interruption de la couche d’encapsulation Cl.
Un tel circuit intégré ICi, que ce soit le circuit intégré ICI, IC2 ou IC3 peut être incorporé dans tout objet notamment une carte à puce CP comme illustré très schématiquement sur la figure 13.

Claims (10)

  1. REVENDICATIONS
    1. Procédé de formation d’au moins une discontinuité électrique dans au moins un niveau de vias (Vn) situé entre un niveau de métallisation inférieur (Mn) et un niveau de métallisation supérieur (Mn+1) d’une partie d’interconnexion (PITX) d’un circuit intégré, comprenant une réalisation du niveau de métallisation inférieur (Mn) recouvert d’une couche d’encapsulation isolante (Cl), et une formation au niveau de ladite couche d’encapsulation, de ladite au moins une discontinuité électrique (C20, CIO, C4) entre au moins un premier via (VI) dudit niveau de vias (Vn) et au moins une première piste (PI) dudit niveau de métallisation inférieur, avant la formation de tous les vias du niveau de vias et de toutes les pistes métalliques du niveau de métallisation supérieur.
  2. 2. Procédé selon la revendication 1, dans lequel la formation de chaque discontinuité électrique (C20) comprend
    - une formation à l’emplacement de chaque premier via (VI), d’un orifice (OR1) trouant ladite couche d’encapsulation (Cl) et s’étendant dans une partie de chaque première piste métallique sousjacente correspondante (PI), de façon à former la discontinuité électrique correspondante, et le procédé comprend en outre
    - une formation d’une première couche isolante (C2) recouvrant ladite couche d’encapsulation (Cl) et tapissant la paroi interne et le fond de chaque orifice (OR1),
    - une formation sur ladite première couche isolante (C2), d’une deuxième couche isolante (C3), et
    - une formation dans la deuxième couche isolante (C3), la première couche isolante (C2) et la couche d’encapsulation (Cl) de tous les vias du niveau de vias et de toutes les pistes métalliques du niveau de métallisation supérieur, chaque premier via (VI) étant séparé de chaque première piste correspondante par la discontinuité électrique correspondante (C20) tandis que les autres vias (V2) viennent en contact électrique avec les pistes correspondantes du niveau de métallisation inférieur (Mn).
  3. 3. Procédé selon la revendication 1, dans lequel la formation de chaque discontinuité électrique comprend
    - une formation sur ladite couche d’encapsulation (Cl) d’une couche isolante inter-niveaux de métallisation,
    - une formation dans ladite couche isolante inter-niveaux de métallisation (C3), d’orifices (OR1, OR2) destinés à accueillir tous les vias du niveau de vias et toutes les pistes métalliques du niveau de métallisation supérieur (Mn+1) et débouchant sur ladite couche d’encapsulation (Cl),
    - une gravure localisée (GR1) de ladite couche d’encapsulation à travers lesdits orifices à l’exception de chaque première partie de cette couche située à l’emplacement de chaque premier via, chaque première partie (CIO) formant la discontinuité électrique correspondante, et le procédé comprend en outre un remplissage desdits orifices avec au moins un matériau de remplissage électriquement conducteur de façon à former tous les vias du niveau de vias et toutes les pistes métalliques du niveau de métallisation supérieur, chaque premier via (VI) étant séparé de chaque première piste correspondante (PI) par la discontinuité électrique correspondante (CIO).
  4. 4. Procédé selon la revendication 1, dans lequel la formation de chaque discontinuité électrique comprend
    - une gravure localisée (GR3) à l’emplacement de chaque premier via (VI), d’une première partie correspondante de ladite couche d’encapsulation (Cl) de façon à découvrir une deuxième partie correspondante (P12) d’une piste métallique sous-jacente correspondante (PI),
    - une oxydation de chaque deuxième partie (P12) de façon à recouvrir chaque deuxième partie par une couche isolante d’oxyde métallique correspondante (C4), et former ladite discontinuité électrique correspondante, et le procédé comprend en outre
    - une formation sur ladite couche d’encapsulation (Cl) et sur chaque couche isolante d’oxyde métallique (C4), d’une couche isolante inter-niveaux de métallisation (C3),
    - une formation dans ladite couche isolante inter-niveaux de métallisation, d’orifices (OR1, OR2) destinés à accueillir tous les vias du niveau de vias et toutes les pistes métalliques du niveau de métallisation supérieur et débouchant tous sur ladite couche d’encapsulation (Cl) à l’exception de chaque orifice destinés à accueillir le premier via correspondant (VI) qui débouche sur une couche isolante d’oxyde métallique correspondante (C4), et
    - un remplissage de tous les orifices avec au moins un matériau de remplissage électriquement conducteur de façon à former tous les vias du niveau de vias et toutes les pistes métalliques du niveau de métallisation supérieur, chaque premier via (VI) étant séparé de la première piste correspondante (PI) par la discontinuité électrique correspondante (C4).
  5. 5. Circuit intégré, comprenant une partie d’interconnexion (PITX) comportant au moins un niveau de vias (Vn) situé entre un niveau de métallisation inférieur (Mn) recouvert d’une couche d’encapsulation isolante (Cl) et un niveau de métallisation supérieur (Mn+1), et au moins une discontinuité électrique (C20, CIO, C4) entre au moins un premier via (VI) dudit niveau de vias et au moins une première piste (PI) dudit niveau de métallisation inférieur, située au niveau de ladite couche d’encapsulation (Cl).
  6. 6. Circuit intégré selon la revendication 5, comprenant à l’emplacement de chaque premier via, un orifice (OR1) trouant ladite couche d’encapsulation (Cl) et s’étendant dans une partie de chaque première piste métallique sous-jacente correspondante (PI), la paroi interne et le fond dudit orifice étant tapissés par une première couche isolante (C2), chaque premier via (VI) étant séparé de chaque première piste correspondante par une partie correspondante (C20) de la première couche isolante formant la discontinuité électrique correspondante tandis que les autres vias (V2) du niveau de vias sont en contact électrique avec les pistes correspondantes du niveau de métallisation inférieur à travers ladite couche d’encapsulation.
  7. 7. Circuit intégré selon la revendication 5, dans lequel chaque premier via (VI) est séparé de chaque première piste correspondante par une première partie correspondante (CIO) de la couche d’encapsulation formant la discontinuité électrique correspondante tandis que les autres vias (V2) du niveau de vias sont en contact électrique avec les pistes correspondantes du niveau de métallisation inférieur à travers ladite couche d’encapsulation.
  8. 8. Circuit intégré selon la revendication 5, comprenant, à l’emplacement de chaque premier via (VI), une zone d’interruption de la couche d’encapsulation (Cl), remplie par une couche isolante d’oxyde métallique (C4) recouvrant une deuxième partie correspondante (P12) d’une piste métallique sous-jacente correspondante (PI), chaque premier via (VI) étant séparé de la première piste correspondante par la couche isolante d’oxyde métallique correspondante (C4) formant la discontinuité électrique correspondante tandis que les autres vias (V2) du niveau de vias sont en contact électrique avec les pistes correspondantes du niveau de métallisation inférieur à travers ladite couche d’encapsulation.
  9. 9. Objet contenant un circuit intégré (ICi) selon l’une des revendications 5 à 8.
  10. 10. Objet selon la revendication 9 formant une carte à puce (CP).
    Ρ2
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