JP2008205019A - 半導体集積回路およびその製造方法 - Google Patents
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Abstract
【課題】 第三者によるリバースエンジニアリングが困難なICの構造およびその製造方法を提供する。
【解決手段】回路素子が形成された半導体基板1上に形成された第1の絶縁層2と、この上に形成され、前記回路素子間を接続する第1の配線層3と、この上に積層された第2の絶縁層4と、この第2の絶縁層4内に形成され、下端が前記第1の配線層3上に達する複数個のヴィアコンタクトホール5、6、7と、これらのヴィアコンタクトホールのうち、特定のヴィアコンタクトホール6の底面に形成された第3の絶縁層8と、この第3の絶縁層8が底面に形成されたヴィアコンタクトホールを含む前記複数個のヴィアコンタクトホール5、6、7内に充填された導電性のプラグ材9と、このプラグ材9が充填された前記第2の絶縁層4上に形成された第2の配線層10と、を備えた集積回路。
【選択図】図2
【解決手段】回路素子が形成された半導体基板1上に形成された第1の絶縁層2と、この上に形成され、前記回路素子間を接続する第1の配線層3と、この上に積層された第2の絶縁層4と、この第2の絶縁層4内に形成され、下端が前記第1の配線層3上に達する複数個のヴィアコンタクトホール5、6、7と、これらのヴィアコンタクトホールのうち、特定のヴィアコンタクトホール6の底面に形成された第3の絶縁層8と、この第3の絶縁層8が底面に形成されたヴィアコンタクトホールを含む前記複数個のヴィアコンタクトホール5、6、7内に充填された導電性のプラグ材9と、このプラグ材9が充填された前記第2の絶縁層4上に形成された第2の配線層10と、を備えた集積回路。
【選択図】図2
Description
本発明は、半導体集積回路およびその製造方法に関し、特に、リバースエンジニアリング対策を施した半導体集積回路およびその製造方法に関するものである。
一般的に、高集積度の半導体集積回路(以下ICという。)においては、多層配線構造が広く用いられている。このような集積回路においては、回路配線は同一面内における素子間接続と、ヴィアコンタクトホールによる多層配線層間の接続によって形成される。
しかし、このような高度に集積された複雑なICの回路情報は、半導体チップを分解し、顕微鏡(光学、電子等)を用いて観察する、いわゆるリバースエンジニアリングによって、第三者が容易に分析、解析することができる。このようなICの内部の回路構成を第三者がリバースエンジニアリングする行為自体は違法ではないが、ICに組み込まれる回路情報には、顧客が作成したROMコードのように、秘密に保持すべき情報もあり、これを第三者に容易に知られてしまうことは、秘密保持上問題があった。
このため、従来から、ICに構造的な工夫を施すことにより、第三者によるリバースエンジニアリングを技術的に防止する試みがなされてきた。例えば、配線の接続情報を隠蔽するための多層配線の上層にダミー回路を配置し、下層に形成された真の回路構造の解析を困難にする方法等が知られている(特許文献1)。
しかし、この方法においては、真の回路の他にダミー回路を形成することは回路構成が複雑化すると共に、製造工程も増加するため、製造コストが高くなる欠点がある。また、この方法においては、上層に配置されたダミー回路を研磨除去あるいは化学的な処理により剥離することにより、真の回路が露呈してしまうという問題点もある。
特開2003-158185号公報
本発明はこのような問題を解消するためになされたもので、回路情報のリバースエンジニアリングを困難にする安全性の高い半導体集積回路およびその製造方法を提供することを目的とする。
本発明の集積回路は、回路素子が形成された半導体基板と、この半導体基板上に形成された第1の絶縁層と、この第1の絶縁層上に形成され、前記回路素子間を接続する第1の配線層と、この第1の配線層の上に積層された第2の絶縁層と、この第2の絶縁層に形成され、下端が前記第1の配線層上に達する複数個のヴィアコンタクトホールと、これらの複数個のヴィアコンタクトホールのうち、特定のヴィアコンタクトホールの底面に形成された第3の絶縁層と、この第3の絶縁層が底面に形成されたヴィアコンタクトホールを含む前記複数個のヴィアコンタクトホール内に充填された導電性のプラグ材と、このプラグ材が充填された前記第2の絶縁層上に形成された第2のメタル配線層とを備えたことを特徴とするものである。
また、本発明の別の様態をあらわす集積回路の製造方法は、回路素子が形成された半導体基板上に第1の絶縁層を形成する工程と、この工程により形成された第1の絶縁層上に前記回路素子間を接続する第1の配線層を形成する工程と、この工程により形成された第1の配線層上に第2の絶縁層を形成する工程と、この工程により形成された前記第2の絶縁層に形成され、下端が前記第1の配線層上に達する複数個のヴィアコンタクトホールを形成する工程と、この工程により形成されたヴィアコンタクトホール内面を含む前記第2の絶縁層表面に第3の絶縁層を形成する工程と、この工程により形成された第3の絶縁層の内、前記複数個のヴィアコンタクトホールのうち、特定のヴィアコンタクトホールの底面上に形成された第3の絶縁層を除去して前記第1の配線層の表面を露出する工程と、この工程により第3の絶縁層が除去された底面を有するヴィアコンタクトホールおよび前記第3の絶縁層で被覆された底面を含むダミーコンタクトホールを含む前記複数個のヴィアコンタクトホール内に導電性のプラグ材を充填する工程とを含むことを特徴とするものである。
本発明によれば、回路情報のリバースエンジニアリングを困難にする安全性の高い半導体集積回路を提供することができる。
以下本発明の実施形態について図面を参照して詳細に説明する。図1は本発明の一実施形態に係るICの回路構成を示す上面図であり、図2は図1の点線で示した箇所の断面図を示す。
半導体基板1には、図示しないがトランジスタ、抵抗あるいはキャパシタなどの回路素子が形成されており、その表面上には、第1の絶縁層2を介して第1の配線層3が形成されている。第1の配線層3は、半導体基板1に形成された回路素子を相互に接続するために、第1の絶縁層2上に配線される。
この第1の配線層3上には第2の絶縁層4が積層され、この第2の絶縁層4には複数個のヴィアコンタクトホール5、6、7が形成されている。これらのヴィアコンタクトホール5、6、7のうち、ヴィアコンタクトホール5、7にはそれらの底面に第3の絶縁層8が形成されているが、ヴィアコンタクトホール6の底面には絶縁層は形成されていない。これらのヴィアコンタクトホール5、6、7内には、接続用の導電性のプラグ材9が充填されている。導電性のプラグ材9が充填されたヴィアコンタクトホール5、6、7の表面を含む第3の絶縁層8上には、第2の配線層10が形成されている。ここで、図1には、第1の配線層3と第2の配線層10とを、両者の関係を理解しやすくするため、重ねて表示している。
ヴィアコンタクトホール6は、第1の配線層3と第2の配線層10とを相互に接続するが、ヴィアコンタクトホール5、7はそれらの底面に第3の絶縁層8が形成されているため、それらの内部に充填された導電性のプラグ材9は第1の配線層3と第2の配線層10とを相互に接続することはできない。したがって、これらのヴィアコンタクトホール5、7は本来の接続機能を備えていないため、以下ではダミーコンタクトホールと呼ぶこととする。
これらのダミーコンタクトホール5、7は、真のヴィアコンタクトホール6とその形状は同じであるため、第三者がリバースエンジニアリングを行った場合、両者の接続機能の有無を識別することは困難である。したがって、本来接続されていないダミーコンタクトホール5、7においても回路接続が行われているものと誤って解析する結果となる。
図3乃至図7は、図1、2に示したICの製造プロセスを説明するための工程図である。
図3はヴィアコンタクトホール加工を示す図である。
図3に示すように、Siからなる半導体基板1の上にSiO2からなる第1の絶縁層2が形成され、その上にスパッタやメッキによりAl、Cuなどのメタル配線あるいはポリシリコンにより構成される第1の配線層3が積層される。ここで、半導体基板1の表面領域には、図示しないが、前述したように回路素子が形成されている。第1の配線層3は、半導体基板1の表面領域に形成された回路素子を、第1の絶縁層2に形成されたコンタクトホール(図示せず)を介して相互に接続する。第1の配線層3の上には、SiO2からなる第2の絶縁層4が積層され、この第2の絶縁層4には、RIEエッチングによって複数個のヴィアコンタクトホール5、6、7が形成される。
次に、図4に示すように、ヴィアコンタクトホール5、6、7が形成された第2の絶縁層4の表面前面に第3の絶縁層8が形成される。
次に、図5に示すように、ヴィアコンタクトホール5、6、7のうち、真のヴィアコンタクトホール6の底面を含む内面に形成されたSiO2からなる第3の絶縁層8を選択的に除去する。そしてダミーコンタクトホール5、7に対しては、それらの底面を含む内面に形成された第3の絶縁層8はそのままに残しておく。
次に、図6に示すように、全てのヴィアコンタクトホール5、6、7を含む全面に、例えばWからなる導電体からなるプラグ材9を堆積し、ヴィアコンタクトホール5、6、7をプラグ材9により充填する。
次に、図7に示すように、堆積された導電体を平坦加工により除去し、第3の絶縁層8を露出させる。この結果、全てのヴィアコンタクトホール5、6、7内にはプラグ材9が充填され、接続用プラグが形成される。
次に、第3の絶縁層8上に、露出された接続用プラグ材9間を相互に接続するための第2の配線層10が形成され、図2に示すような半導体集積回路が形成される。
以上の工程により製造された多層配線構造のICにおいては、真のヴィアコンタクトホール6内に充填されたプラグ材9によって第1、第2の配線層3、10が接続される。そして、ダミーコンタクトホール5、7においては第3の絶縁層8が形成されているため導電体9が充填されていてもこのプラグ材9により第1、第2の配線層3、10間が接続されない。このようにして製造されたICにおける配線各部の接続について確認するためには、FIB(集束イオンビーム)等による断面構造解析が必要となり回路追跡はほぼ不可能となる。
本発明の実施の形態に係るICによれば、特別な回路を付加することなく、本来の回路形成において、ヴィアコンタクトホールの製造プロセスに簡単な変更を加えるだけで、第三者による構造解析を困難にするICが製造できる。
本発明は以上説明した実施の形態に限られるものではなく、本発明の思想の範囲内で種々の変型が可能である。例えば、半導体基板、絶縁層、配線層、プラグを構成する材料は、実施形態で用いた材料に限定されるものではなく、各種の材料が用いられる。また、ヴィアコンタクトホールその他の製造工程に関しても、RIEに限らず、CDEあるいは化学的エッチングを用いることも可能である。
1…半導体基板
2…第1の絶縁層
3…第1の配線層
4…第2の絶縁層
5…ダミーコンタクトホール
6…ヴィアコンタクトホール
7…ダミーコンタクトホール
8…第3の絶縁層
9…プラグ材
10…第2の配線層
2…第1の絶縁層
3…第1の配線層
4…第2の絶縁層
5…ダミーコンタクトホール
6…ヴィアコンタクトホール
7…ダミーコンタクトホール
8…第3の絶縁層
9…プラグ材
10…第2の配線層
Claims (5)
- 回路素子が形成された半導体基板と、
この半導体基板上に形成された第1の絶縁層と、
この第1の絶縁層上に形成され、前記回路素子間を接続する第1の配線層と、
この第1の配線層の上に積層された第2の絶縁層と、
この第2の絶縁層に形成され、下端が前記第1の配線層上に達する複数個のヴィアコンタクトホールと、
これらの複数個のヴィアコンタクトホールのうち、特定のヴィアコンタクトホールの少なくとも底面に形成された第3の絶縁層と、
この第3の絶縁層が底面に形成されたヴィアコンタクトホールを含む前記複数個のヴィアコンタクトホール内に充填された導電性のプラグ材と
を備えたことを特徴とする半導体集積回路。 - 前記半導体基板はSiからなり、前記第1の絶縁層および第2の絶縁層はSiO2からなることを特徴とする請求項1記載の半導体集積回路。
- 前記第1の配線層および第2の配線層はAlまたはCuからなり、前記導電性のプラグ材はWを含む導電体によって形成されることを特徴とする請求項2記載の半導体集積回路。
- 前記第3の絶縁層はSiO2からなることを特徴とする請求項3記載の半導体集積回路。
- 回路素子が形成された半導体基板上に第1の絶縁層を形成する工程と、
この工程により形成された第1の絶縁層上に前記回路素子間を接続する第1の配線層を形成する工程と、
この工程により形成された第1の配線層上に第2の絶縁層を形成する工程と、
この工程により形成された前記第2の絶縁層に形成され、下端が前記第1の配線層上に達する複数個のヴィアコンタクトホールを形成する工程と、
この工程により形成されたヴィアコンタクトホール内面を含む前記第2の絶縁層表面に第3の絶縁層を形成する工程と、
この工程により形成された第3の絶縁層の内、前記複数個のヴィアコンタクトホールのうち、特定のヴィアコンタクトホールの底面上に形成された第3の絶縁層を除去して前記第1の配線層の表面を露出する工程と、
この工程により第3の絶縁層が除去された底面を有するヴィアコンタクトホールおよび前記第3の絶縁層で被覆された底面を含むダミーコンタクトホールを含む前記複数個のヴィアコンタクトホール内に導電性のプラグ材を充填する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
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JP2007036531A JP2008205019A (ja) | 2007-02-16 | 2007-02-16 | 半導体集積回路およびその製造方法 |
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JP2007036531A Pending JP2008205019A (ja) | 2007-02-16 | 2007-02-16 | 半導体集積回路およびその製造方法 |
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2007
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