KR100582410B1 - 반도체 장치 및 반도체 장치의 제조방법 - Google Patents
반도체 장치 및 반도체 장치의 제조방법 Download PDFInfo
- Publication number
- KR100582410B1 KR100582410B1 KR1020040050139A KR20040050139A KR100582410B1 KR 100582410 B1 KR100582410 B1 KR 100582410B1 KR 1020040050139 A KR1020040050139 A KR 1020040050139A KR 20040050139 A KR20040050139 A KR 20040050139A KR 100582410 B1 KR100582410 B1 KR 100582410B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- insulating film
- interlayer insulating
- metal wiring
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 71
- 239000002184 metal Substances 0.000 claims abstract description 71
- 239000011229 interlayer Substances 0.000 claims abstract description 60
- 239000010410 layer Substances 0.000 claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 229910052741 iridium Inorganic materials 0.000 claims description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 장치의 금속배선을 제조하는 데 있어서 2개의 층에 형성되는 금속배선을 하나의 층에 형성할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 반도체 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막상에 상기 제1 층간절연막과는 식각선택비가 다른 제2 층간절연막을 형성하는 단계; 상기 제1 층간절연막이 노출되도록 상기 제2 층간절연막을 패터닝하여 제1 금속배선이 형성될 제1 영역과 제2 영역을 형성하는 단계; 제2 금속배선이 형성될 영역의 상기 제2 층간절연막 패턴을 선택적으로 제거하되, 상기 제1 층간절연막이 노출되지 않는 제3 영역을 형성하는 단계; 상기 제3 영역이 형성된 상기 제2 층간절연막 패턴의 하단에 형성된 제1 층간절연막을 선택적으로 제거하여 상기 제1 영역과 제2 영역과 통하는 홀을 형성하는 단계; 및 상기 제1 영역과 제2 영역과 상기 홀에 제1 금속배선을 형성하고, 상기 제3 영역에 상기 제2 금속배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체, 금속배선, 크로스, 실리콘질화막, 실리콘산화막.
Description
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 도면.
도2는 종래기술에 의해 금속배선을 형성할 때의 평면도.
도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판
31 : 제1 층간절연막
32 : 제2 층간절연막
34 : 제1 금속배선
35 : 제2 금속배선
본 발명은 반도체장치에 관한 것으로, 특히 반도체 장치의 금속배선에 관한 것이다.
일반적으로 반도체 소자는 스택(Stack) 구조로 형성되고 있으며, 이에 따라, 각 층들간의 전기적 연결을 위한 금속배선도 다층 구조로 형성되고 있다. 이러한 다층 구조의 금속배선은 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.
그러나 다층으로 금속배선을 형성하려면 각층별로 절연막으로 절연을 시켜야 하며, 많은 공정이 필수적으로 포함되기 때문에, 신뢰성있게 제조하기가 어려워진다.
한 층에 모든 금속배선을 형성하게 되면, 반도체 장치를 제조하는 공정시간은 크게 단축이 되나, 고집적화된 반도체 장치에서 하나의 층에 모든 배선을 레이아웃하기는 매우 어렵다.
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 도면이다. 도1a 내지 도1d의 도면에서 우측의 도면은 평면도이며, 좌측도면은 우측되면의 A - A'를 자른 단면이다.
도1a에 도시된 바와 같이, 종래 반도체 장치의 제조방법은 먼저 기판상에 층간절연막(11)을 형성한다.
이어서 도1b에 도시된 바와 같이, 층간절연막(12)을 형성하고, 제1 금속배선 이 형성될 영역의 층간절연막(12)를 선택적으로 제거한다.
이어서 도1c에 도시된 바와 같이 층간절연막(12)이 선택적으로 제거된 영역에 제1 금속배선(13)을 형성하고, 그 상부에 층간절연막(14)을 형성한다.
이어서 층간절연막(14)상에 제2 금속배선(14)을 형성한다.
전술한 바와 같이, 종래기술에 의한 금속배선의 형성공정은 하나의 층에 금속배선을 형성하고, 층간절연막을 형성하고, 그 상부에 다시 금속배선을 형성하는 방식으로 진행되었다.
따라서 금속배선을 다층으로 형성하기 위해서는 금속배선을 패터닝하는 공정 및 금속배선과 금속배선의 사이사이에는 층간절연막을 형성해야 하는등 매우 복잡한 공정이 필요하였다.
도2는 종래기술에 의해 금속배선을 형성할 때의 평면도이다.
하나의 층에 두개의 금속배선을 형성하려면 도2와 같이 서로 크로스시켜 형성할 방법이 없기 때문에, 금속배선을 형성하는데 큰 제약이 따른다.
본 발명은 반도체 장치의 금속배선을 제조하는 데 있어서 2개의 층에 형성되는 금속배선을 하나의 층에 형성할 수 있는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.
본 발명은 소정공정이 완료된 반도체 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막상에 상기 제1 층간절연막과는 식각선택비가 다른 제2 층간절연막을 형성하는 단계; 상기 제1 층간절연막이 노출되도록 상기 제2 층간절연막을 패터닝하여 제1 금속배선이 형성될 제1 영역과 제2 영역을 형성하는 단계; 제2 금속배선이 형성될 영역의 상기 제2 층간절연막 패턴을 선택적으로 제거하되, 상기 제1 층간절연막이 노출되지 않는 제3 영역을 형성하는 단계; 상기 제3 영역이 형성된 상기 제2 층간절연막 패턴의 하단에 형성된 제1 층간절연막을 선택적으로 제거하여 상기 제1 영역과 제2 영역과 통하는 홀을 형성하는 단계; 및 상기 제1 영역과 제2 영역과 상기 홀에 제1 금속배선을 형성하고, 상기 제3 영역에 상기 제2 금속배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한 본 발명은 일부 영역에서 움푹 들어간 홀이 형성된 제1 절연막; 상기 홀로 인해 상기 제1 절연막과 일정 거리 이격되어 상기 제1 절연막 상부에 형성된 제2 절연막; 상기 제1 및 제2 절연막에 걸쳐 상기 제1 및 제2 절연막 내에 상기 홀을 매립시켜 형성된 제1 금속배선; 및 상기 제1 금속배선과 전기적으로 분리되어 상기 제1 금속배선과 수직 방향으로 교차되도록 상기 제2 절연막 내부에 형성된 제2 금속배선을 구비하는 반도체 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방 법을 나타내는 도면이다. 도3a 내지 도3d의 도면에서 우측의 도면은 평면도이며, 좌측도면은 우측되면의 B - B'를 자른 단면이다.
본 실시예에 따른 반도체 장치의 제조방법은 먼저 도3a에 도시된 바와 같이, 먼저 기판상에 제1 층간절연막(31)을 형성한다.
제1 층간절연막(31)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 도3b에 도시된 바와 같이, 제1 층간절연막(31)상에 제2 층간절연막(32)을 형성하고, 제1 금속배선이 형성될 영역(X)의 제2 층간절연막(32)을 선택적으로 제거하여 패터닝한다.
이 때 제2 층간절연막(32)은 제1 층간절연막(31)과는 식각선택비가 다른 막을 형성하는데, 예를 들어 제1 층간절연막(31)이 전술한 바와 같이 실리콘산화막 계역의 막으로 형성하면 제2 층간절연막(32)은 실리콘질화막으로 형성한다.
이어서 도3c에 도시된 바와 같이, 패터닝된 제2 층간절연막(32)중 제2 금속배선이 형성될 영역(Y)의 제2 층간절연막(32)을 선택적으로 제거한다. 이 때 제2 층간절연막(32)를 전부 제거하는 것이 아니라 도시된 바와 같이 바닥에 일정부분 남도록 한다.
여기서 제1 금속배선이 형성될 영역(X)과 제2 금속배선이 형성될 영역(Y)을 한번의 공정으로 형성할 수도 있다.
이어서 도3d에 도시된 바와 같이, 제1 층간절연막(31)만 선택적으로 제거할 수 있는 물질을 이용하여, 제2 층간절연막(32)의 하단에 홀(Z)이 생기도록 제1 층간절연막(31)을 선택적으로 제거한다.
이어서 도3e에 도시된 바와 같이, 제1 및 제2 금속배선이 형성될 영역(X,Y,Z)에 금속배선으로 사용될 금속막(33)을 매립시킨다. 금속막(33)을 매립시킬 때에는 스텝 커버리지(step coverage)가 좋은 화학기상증착법을 이용한다.
이어서, 도3f에 도시된 바와 같이, 화학적기계적 연마 공정을 이용하여 제2 층간절연막(32)이 노출되도록 금속막(33)을 제거한다. 여기서 금속막(33)은 알루미늄, 구리, 텅스텐, 백금, 이리듐, 루세늄등을 이용한다.
따라서 제1 금속배선이 형성될 영역(X,Z)에는 제1 금속배선(33)이 형성되어 있고, 제2 금속배선이 형성될 영역(Y)에는 제2 금속배선(34)이 형성되어 있다.
전술한 바와 같이 반도체 장치의 금속배선을 형성하게 되면, 하나의 층에 크로스되는 두개의 금속배선을 형성할 수 있다. 따라서 2개의 층으로 금속배선 공정을 진행하던 것을 하나의 층으로 형성할 수 있으므로, 반도체 장치의 제조공정 단계가 많이 줄어든다.
또한, 종래에 없던 크로스배선을 형성할 수 있으므로, 직각과 수직방향의 금속배선의 배치가 가능하며, 이로 인해 반도체 집적회로의 설계시 서로 다른 회로에서 연결되는 금속배선을 크로스시킬 수 있어, 레이아웃도 종래보다 간편하게 할 수 있으며, 반도체 집적회로의 면적이 줄어든다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 바와 같이 반도체 장치의 금속배선을 형성하게 되면, 하나의 층에 크로스되는 두개의 금속배선을 형성할 수 있다. 따라서 2개의 층으로 금속배선 공정을 진행하던 것을 하나의 층으로 형성할 수 있으므로, 반도체 장치의 제조공정단계가 많이 줄어든다.
또한, 종래에 없던 크로스배선을 형성할 수 있으므로, 직각과 수직방향의 금속배선의 배치가 가능하며, 이로 인해 반도체 집적회로의 설계시 서로 다른 회로에서 연결되는 금속배선을 크로스시킬 수 있어, 레이아웃도 종래보다 간편하게 할 수 있으며, 반도체 집적회로의 면적이 줄어든다.
Claims (4)
- 소정공정이 완료된 반도체 기판상에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막상에 상기 제1 층간절연막과는 식각선택비가 다른 제2 층간절연막을 형성하는 단계;상기 제1 층간절연막이 노출되도록 상기 제2 층간절연막을 패터닝하여 제1 금속배선이 형성될 제1 영역과 제2 영역을 형성하는 단계;제2 금속배선이 형성될 영역의 상기 제2 층간절연막 패턴을 선택적으로 제거하되, 상기 제1 층간절연막이 노출되지 않는 제3 영역을 형성하는 단계;상기 제3 영역이 형성된 상기 제2 층간절연막 패턴의 하단에 형성된 제1 층간절연막을 선택적으로 제거하여 상기 제1 영역과 제2 영역과 통하는 홀을 형성하는 단계; 및상기 제1 영역과 제2 영역과 상기 홀에 제1 금속배선을 형성하고, 상기 제3 영역에 상기 제2 금속배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 제1 영역과 제2 영역과 상기 홀에 제1 금속배선을 형성하고, 상기 제3 영역에 상기 제2 금속배선을 형성하는 단계는상기 제1 내지 제3 영역과 상기 홀에 금속막을 매립하는 단계; 및화학적기계적 연마공정을 이용하여 상기 제2 층간절연막이 노출되도록 하여, 상기 제1 영역과 상기 제2 영역과 상기 홀에 제1 금속배선을 형성시키고, 상기 제3 영역에는 제2 금속배선을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 금속막은 텅스텐, 알루미늄, 구리, 백금, 루세늄 또는 이리듐중 선택된 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 일부 영역에서 움푹 들어간 홀이 형성된 제1 절연막;상기 홀로 인해 상기 제1 절연막과 일정 거리 이격되어 상기 제1 절연막 상부에 형성된 제2 절연막;상기 제1 및 제2 절연막에 걸쳐 상기 제1 및 제2 절연막 내에 상기 홀을 매립시켜 형성된 제1 금속배선; 및상기 제1 금속배선과 전기적으로 분리되어 상기 제1 금속배선과 수직 방향으로 교차되도록 상기 제2 절연막 내부에 형성된 제2 금속배선을 구비하는 반도체 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040050139A KR100582410B1 (ko) | 2004-06-30 | 2004-06-30 | 반도체 장치 및 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040050139A KR100582410B1 (ko) | 2004-06-30 | 2004-06-30 | 반도체 장치 및 반도체 장치의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060001111A KR20060001111A (ko) | 2006-01-06 |
KR100582410B1 true KR100582410B1 (ko) | 2006-05-22 |
Family
ID=37104303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040050139A KR100582410B1 (ko) | 2004-06-30 | 2004-06-30 | 반도체 장치 및 반도체 장치의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100582410B1 (ko) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6265345A (ja) | 1985-09-17 | 1987-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS6265346A (ja) | 1985-09-17 | 1987-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH03229421A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 半導体装置の製造方法 |
KR20010059994A (ko) * | 1999-12-31 | 2001-07-06 | 박종섭 | 배선 형성 방법 |
-
2004
- 2004-06-30 KR KR1020040050139A patent/KR100582410B1/ko not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6265345A (ja) | 1985-09-17 | 1987-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS6265346A (ja) | 1985-09-17 | 1987-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH03229421A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 半導体装置の製造方法 |
KR20010059994A (ko) * | 1999-12-31 | 2001-07-06 | 박종섭 | 배선 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20060001111A (ko) | 2006-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7223654B2 (en) | MIM capacitor and method of fabricating same | |
US8039963B2 (en) | Semiconductor device having seal ring structure | |
JP4334589B2 (ja) | 半導体装置、およびその製造方法 | |
KR100861855B1 (ko) | 금속-절연체-금속 커패시터 및 그 제조 방법 | |
KR100729126B1 (ko) | 반도체 소자의 금속 배선 및 그 형성 방법 | |
CN103000612B (zh) | 半导体器件以及制造半导体器件的方法 | |
US7488643B2 (en) | MIM capacitor and method of making same | |
CN103811414B (zh) | 铜蚀刻集成方法 | |
US20160254225A1 (en) | Copper etching integration scheme | |
CN112838070B (zh) | 内连线结构、内连线布局结构及其制作方法 | |
US7323736B2 (en) | Method to form both high and low-k materials over the same dielectric region, and their application in mixed mode circuits | |
JP5285612B2 (ja) | 半導体デバイスおよび相互接続構造体の形成方法 | |
KR101925685B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
KR100582410B1 (ko) | 반도체 장치 및 반도체 장치의 제조방법 | |
KR100591185B1 (ko) | 반도체 소자에서 금속배선의 형성방법 및 그 반도체 소자 | |
JP2009071283A (ja) | 半導体装置 | |
TWI555122B (zh) | 半導體元件之內連線結構其製備方法 | |
US8164197B2 (en) | Semiconductor device having multilayer interconnection structure | |
KR100602123B1 (ko) | 다층 배선을 구비한 반도체 소자 및 그 제조방법 | |
KR20020086098A (ko) | 다층 배선의 콘택 구조 및 그 형성 방법 | |
KR20070000777A (ko) | 반도체 소자의 다층배선 형성방법 | |
KR20040069849A (ko) | 반도체 소자 및 그 제조 방법 | |
KR20070036497A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR20090070442A (ko) | 반도체 소자의 제조 방법 | |
KR20060072836A (ko) | 반도체 소자의 금속 배선 형성방법 및 그 반도체 소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |