KR20070036497A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 층간절연막의 매립 특성을 개선하여 배선과 배선간의 브릿지를 방지하는데 적합한 반도체 소자의 금속 배선 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상부에 층간절연막에 매립되는 콘택을 형성하는 단계; 상기 콘택 상부에 금속 배선을 형성하되, 상기 금속 배선은 상기 콘택을 완전히 덮지 않도록 형성하는 단계; 및 상기 금속 배선이 형성된 결과물의 전면에 층간절연막을 형성하는 단계를 포함하고, 이에 따라 본 발명은 콘택과 좁촉하는 상부 배선의 커버리지를 100% 미만으로 하여 배선과 배선 사이에 증착되는 층간절연막의 매립 한계를 증대하고, 후속에 오픈되는 콘택과 콘택의 브릿지를 방지하여 소자의 수율을 향상시키는 효과를 얻을 수 있다.
금속 배선, 층간절연막, 커버리지

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도와 공정 평면도,
도 3은 본 발명의 일실시예에 따른 반도체 소자의 금속 배선을 나타낸 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 콘택홀
23 : 콘택 24 : 금속 배선
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 반도체 소자의 배선 형성에 따른 층간절연막 매립 방법에 관한 것이다.
일반적으로 반도체 소자, 특히 메모리 소자에서 주로 사용되는 게이트, 비트라인 또는 금속 배선을 절연하기 위한 층간절연막으로 BPSG, PSG, HDP, USG와 같은 실리콘 산화막을 주로 사용하고 있다.
이러한 층간절연막은 배선과 배선 사이의 전기적 절연을 통하여 원하는 반도체 소자 동작을 확보하기 위함이다.
통상적으로 콘택과 연결되는 상위 배선이 콘택을 100% 커버리지를 갖는 레이 아웃으로 설계 및 제작되었다.
그러나, 디바이스의 슈링크(Device Shrink)에 따라(특히, 메모리 소자) 배선과 배선 사이의 간격(Spacing)이 좁아져 층간절연막의 매립이 점점 힘들어지고 있는 실정이다.
특히, 층간절연막의 매립 불량이 발생하는 경우, 후속 공정에서 오픈되는 층간절연막 사이의 콘택과 콘택 간의 브릿지(Bridge)가 발생하여 수율의 저하를 초래하게 된다. 특히, 전도성 배선과의 접촉 저항을 최소화하기 위하여 콘택 오픈 후에 산화막 에쳔트를 사용하여 세정을 진행하는 층간절연막의 작은 매립 불량에도 브릿지가 발생한다.
도 1은 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한다. 층간절연막(12)의 소정 영역을 식각하여 콘택홀을 형성하고, 콘택홀에 콘택 물질을 매립하여 콘택(13)을 형성한다.
이어서, 콘택(13) 상에 금속 배선(14)을 형성하는데, 금속 배선(14)은 콘택과 접촉 마진을 증가시키기 위해 콘택을 완전히 덮도록 형성한다.
그러나, 상술한 종래 기술은 금속 배선 형성시, 콘택과 금속 배선간의 접촉 마진을 증가시키기 위해 콘택을 완전히 덮도록 형성하는데 이에 따라, 금속 배선과 금속 배선 사이의 간격이 좁아져 후속 공정에서 층간절연막 증착시 매립이 힘들어지고, 층간절연막 매립 불량에 따른 콘택과 콘택간의 브릿지와 같은 문제가 발생한다.
따라서, 층간절연막의 매립 특성을 개선하는 방안이 요구되고 있는 실정이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 층간절연막의 매립 특성을 개선하여 배선과 배선간의 브릿지를 방지하는데 적합한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상부에 층간절연막에 매립되는 콘택을 형성하는 단계, 상기 콘택 상부에 금속 배선을 형성하되, 상기 금속 배선은 상기 콘택을 완전히 덮지 않도록 형성하는 단계, 및 상기 금속 배선이 형성된 결과물의 전면에 층간절연막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 평면도와 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 콘택홀(22)을 형성한다. 이 때, 콘택홀(22)은 랜딩 콘택홀, 비트라인 콘택홀 또는 스토리지노드콘택홀이다.
도 2b에 도시된 바와 같이, 콘택홀(22)이 형성된 결과물 상에 전도성 물질을 매립하여 콘택(23)을 형성한다. 전도성 물질은 알루미늄, 텅스텐 및 구리와 같은 물질 중에서 선택된 메탈을 사용한다.
자세히는, 콘택홀(22)에 전도성 물질을 매립하고, 콘택홀(22)에 전도성 물질이 모두 매립되는 타겟으로 에치 백(Etch Back) 또는 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 콘택(23)을 형성한다.
콘택(23)을 형성하고, 700℃의 어닐(anneal) 공정을 진행한다. 이는, 평탄도 개선을 통한 콘택(23)과 접촉되는 상부 전도성 라인 패턴(후속 공정에서 형성)의 구현을 쉽게 하기 위함이다.
도 2c에 도시된 평면도(a)와 평면도(a)를 A1∼A2 방향으로 절취한 도면, (b)에 도시된 바와 같이, 콘택(23) 상에 금속 배선용 전도막을 증착하고 마스크(Mask), 식각 공정을 실시하여 금속 배선(24)을 형성한다. 이 때, 금속 배선(24)의 콘택 커버리지(Coverage)는 50∼100% 의 범위로 진행한다. 예컨대, 콘택 커버리지를 61% 로 하면, 원형 콘택의 경우에 있어서, 콘택의 절반 만큼 배선을 형성하면 된다.
한편, 간격(d)는 100% 콘택 커버리지 대비 넓어진 간격을 나타내며, 금속 배선과 금속 배선 사이의 간격이 넓은 영역(메모리 소자의 경우 셀 영역)은 콘택 커버리지를 종래와 동일하게 진행해도 무방하다.
콘택(23)에 대한 금속 배선의 콘택 커버리지 정도는 후속 공정에서 증착하는 층간절연막의 매립 능력에 따라 조절할 수 있다. 또한, 콘택(23)과 금속 배선(24)과의 콘택 커버리지 감소에 따른 저항 증가를 완화시키기 위하여, 콘택(23) 내부에 매립되는 전도성 물질보다 비저항이 낮은 전도성 물질을 주로 사용하여 금속 배선(24)을 증착 및 형성해도 무방하다. 예컨대, 금속 배선(24)은 폴리실리콘으로 형성한다.
콘택 커버리지 100% 대비 넓어진 금속 배선(24)간 간격(d)으로 후속 공정의 층간절연막의 증착 및 매립이 용이한 효과가 있다.
도 3은는 콘택 커버리지가 100% 미만인 콘택(23)과 연결되는 금속 배선을 나타낸 TEM 사진으로 콘택 커버리지 대비 넓어진 간격(d)을 갖는 금속 배선(24)을 형성함을 알 수 있다. 따라서, 금속 배선과 금속 배선의 간격은 더 넓어지게 되어, 후속 층간절연막의 증착 및 매립이 용이한 효과가 있다.
상술한 바와 같이, 금속 배선과 금속 배선간의 간격을 증가시킴으로써, 층간절연막의 매립 특성을 좋게 하여, 후속 공정에서 오픈되는 콘택과 콘택의 브릿지를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 콘택과 접촉하는 상부 배선의 커버리지를 100% 미만으로 하여 배선과 배선 사이에 증착되는 층간절연막의 매립 한계를 증대하고, 후속 공정에서 오픈되는 콘택과 콘택의 브릿지를 방지하여 소자의 수율을 향상시키는 효과를 얻을 수 있다.

Claims (7)

  1. 반도체 기판 상부에 층간절연막에 매립되는 콘택을 형성하는 단계;
    상기 콘택 상부에 금속 배선을 형성하되, 상기 금속 배선은 상기 콘택을 완전히 덮지 않도록 형성하는 단계; 및
    상기 금속 배선이 형성된 결과물의 전면에 층간절연막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 배선은 상기 콘택을 완전히 덮지 않도록 형성하는 단계는,
    상기 콘택과 상기 금속 배선의 콘택 커버리지를 50∼100% 로 형성하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 금속 배선은 상기 콘택 물질보다 작은 비저항 값을 갖는 물질로 형성하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속 배선은...로 형성하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 콘택은 알루미늄, 텅스텐 또는 구리로 형성하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판 상부에 층간절연막에 매립되는 콘택을 형성하는 단계는,
    상기 콘택을 형성하기 전 단계로, 에치백, CMP 또는 어닐 공정을 진행하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 어닐은 600∼800℃로 형성하는 반도체 소자 제조 방법.
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