JP5117791B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
近年、半導体装置の高性能化が進むとともに、半導体装置製造プロセスにおいて、比誘電率がＳｉＯ２より低い、いわゆる「low-k膜（低誘電率絶縁膜）」と呼ばれる絶縁膜形成技術が導入されるようになっている。この「low-k膜」には様々な種類があるが、一般的に密着性や機械強度が弱い。そのため、ウェハのダイシング工程で発生する膜剥離やクラックの伝播を防止できないという問題があった。
図２６は、従来のシールリング構造を示す図である。シールリングは、低誘電率膜への水分の侵入を防止するために半導体チップの周辺に沿って設けられる隔壁で、通常は配線層によって形成される。図２６（ａ）は、半導体装置１０の横断平面図、図２６（ｂ）は、半導体装置１０の縦断正面図である。図２６（ｂ）は、図２６（ａ）のＨ−Ｈ’断面図に該当する。
半導体装置１０は、たとえばシリコン基板である基板１２、たとえばＳｉＯ２膜である下層絶縁膜１４、および低誘電率膜を含む層間絶縁膜１６がこの順で積層された構造を有する。図中、破線の左側はチップ内部、破線の右側はシールリング部である。シールリング部のさらに外周に、ダイシングライン（不図示）が存在する。素子形成領域であるチップ内部において、層間絶縁膜１６中には、配線層３２およびビア層３０がこの順で交互に形成される。また、シールリング部において、下層絶縁膜１４中にはＷシールリング３４が、層間絶縁膜１６中には、配線層２４およびビア層２２がこの順で交互に形成される。配線層２４およびビア層２２は、チップ内部の配線層３２とビア層３０とそれぞれ同層に形成される。また、配線およびビアは、バリアメタル膜１８および銅含有メタル膜２０により構成される。
しかし、このような構成において、図中右側のダイシングライン側からクラックや膜剥離４０が発生すると、このクラックや膜剥離４０がビアと配線との間の部分で内部に伝播し、チップ内部のクラックや膜剥離に発展するという問題があった。
特許文献１（特開２００６−５０１１号公報）には、幅が広いシールリング配線内に複数の縞状の絶縁体が形成された構成が記載されている。これにより、配線形成時のＣＭＰ時に幅が広いシールリング配線内でディッシングおよびエロージョンが生じるのを防ぎ、配線間の短絡発生をなくすようにした構成が記載されている。
特許文献２（特開２００５−１６７１９８号公報）には、シールリングにおいて、デュアルダマシン配線を構成するビアおよび配線が設けられている層間絶縁膜につなぎ目のないシールビアが設けられた構成が記載されている。このシールリング部のつなぎ目の数を低減させた構造を用いることにより、つなぎ目が多いシールリング構造と比較して、つなぎ目からの不純物等の侵入を効果的に防ぐことができ、強固なシールリング構造を実現できるとされている。
特開２００６−５０１１号公報 特開２００５−１６７１９８号公報
しかし、特許文献１に記載の技術では、シールリング部においても、素子形成層のビア層と配線層と同じ高さにビア層と配線層とが交互に形成されており、シールリングのつなぎ目がその周囲の絶縁膜の接面と同じ高さとなっている。そのため、外周からの剥離やクラックを内部に伝播してしまうという課題が解決できていない。
また、特許文献２に記載の技術では、つなぎ目の数を低減しているが、シールリングのつなぎ目は、チップ領域の配線とビアとのつなぎ目と同じ高さに設けられており、さらにその周囲の絶縁膜の接面と同じ高さとなっている。そのため、膜剥離が生じた場合に、シールリングのつなぎ目に外周からの剥離やクラックが伝達するとともに内部にも伝播してしまうという課題が解決できない。
本発明によれば、
基板と、
前記基板上に形成され、ビアおよび配線が形成される素子形成領域と、
前記基板上に形成され、平面視において前記素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリングと、
を含み、
前記シールリングは、平面視において前記素子形成領域を囲むように形成された貫通孔を有する第１のメタル層と、前記第１のメタル層上に当該第１のメタル層に接して形成された第２のメタル層と、を含み、
前記第１のメタル層の前記貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第２のメタル層を構成するメタル材料がくい込んで形成された半導体装置が提供される。
本発明によれば、
素子形成領域と、当該素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリング部と、を含む半導体装置の製造方法であって、
基板上に形成された第１の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第１の溝、および前記シールリング部において平面視で前記素子形成領域を取り囲むように第１のシールリング溝を形成する工程と、
前記第１の溝および前記第１のシールリング溝をメタル材料で埋め込み、次いで前記第１の溝および前記第１のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第１の溝内にビアまたは配線を形成するとともに、前記第１のシールリング溝内に第１のメタル層を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第２の溝、および前記シールリング部において前記第１のシールリング溝上に第２のシールリング溝を形成する工程と、
前記第２の溝および前記第２のシールリング溝をメタル材料で埋め込み、次いで前記第２の溝および前記第２のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第２の溝内にビアまたは配線を形成するとともに、前記第２のシールリング溝内に、前記第１のメタル層に接する第２のメタル層を形成する工程と、
を含み、
前記第１のシールリング溝を形成する工程において、当該第１のシールリング溝は、当該第１のシールリング溝内に、前記第１の絶縁膜を残して形成され、
前記第１のシールリング溝内に第１のメタル層を形成する工程において、前記第１のシールリング溝に残して形成された前記第１の絶縁膜により、当該第１のメタル層には貫通孔が形成され、
前記第２のシールリング溝を形成する工程において、前記第２のシールリング溝底面に前記第１の絶縁膜が露出した後、当該露出した前記第１の絶縁膜の上部分を除去して、前記第１のメタル層の前記貫通孔の下部分に前記第１の絶縁膜を残し、
前記第２のメタル層を形成する工程において、前記第１のメタル層の前記貫通孔の上部分に、当該第２のメタル層をくい込ませる半導体装置の製造方法が提供される。
素子形成領域は、略四辺形を有する構成とすることができ、シールリングは、素子形成領域の四方を囲む構成とすることができる。さらに、シールリングの外周にダイシングラインが設けられる。
本発明の構成によれば、第２のメタル層が第１のメタル層に接して形成されるとともに、第２のメタル層を構成するメタル材料が第１のメタル層の貫通孔内にくい込んでいる。すなわち、シールリングは、貫通孔の下部分に絶縁性材料が形成されている以外はすべてメタル材料により構成されている。そのため、メタル層間の接触面積が大きくなり、メタル層間の密着性を高めることができ、ダイシング工程で発生する膜剥離やクラックがチップ内部の素子形成領域に伝搬するのを防ぐことができる。また、耐湿性を高めることができる。これにより、半導体装置の歩留まりを向上させることができる。
また、第２のメタル層を構成するメタル材料が第１のメタル層の貫通孔内にくい込むとともに、貫通孔の下部分には絶縁性材料が形成されている。すなわち、第２のメタル層の底面には、下方に突出する凸部が形成されており、その凸部が第１のメタル層に形成された貫通孔内に嵌め込まれた構成となっている。そのため、第２のメタル層の貫通孔内の底面は、第２のメタル層のそれ以外の領域の底面および第１のメタル層の貫通孔の底面とは異なる高さに位置することになり、メタル層間の接面に段差が生じている。このような構成によれば、ダイシング時の衝撃で生じる水平方向の応力がシールリングに伝搬されて、たとえば第１のメタル層と第２のメタル層との間にクラックが生じても、そのクラックは、第１のメタル層の貫通孔内に伝搬した後、当該貫通孔内で第１のメタル層の壁面で止められ、それ以上のクラックの進行を防ぐことができる。これにより、半導体装置の歩留まりを向上させることができる。
また、本発明のシールリングは、多層配線構造の配線およびビアをシングルダマシンプロセスまたはデュアルダマシンプロセスで作成するのと同時に、シールリング部において素子形成領域のパターンと異なるパターンを形成するようにするだけで、新たな工程を追加することなく製造することができる。さらに、シールリング部において、シールリング形成用の溝を形成する際に、当該溝内に絶縁膜が残されるので、メタル材料をＣＭＰにより除去する際のディッシングを防ぐことができる。
本発明によれば、ダイシング工程で発生する膜剥離やクラックがチップ内部に伝播するのを防ぐことにより、半導体装置の歩留まりを向上させることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成を示す断面図である。図２は、図１に示した半導体装置１００の横断平面図である。図２（ａ）は、図１のＡ−Ａ’断面図、図２（ｂ）は、図１のＢ−Ｂ’断面図に該当する。図１は、図２（ａ）および図２（ｂ）のＣ−Ｃ’断面図に該当する。
半導体装置１００は、たとえばシリコン基板の表面にトランジスタ等の素子（不図示））が形成されている基板１０２と、基板１０２上に形成された下層絶縁膜１０４と、下層絶縁膜１０４上に形成され、低誘電率膜を含む層間絶縁膜１０６とを含む。下層絶縁膜１０４は、たとえばＳｉＯ２膜により構成することができる。図中、破線の左側は素子形成領域であるチップ内部２０２、破線の右側はシールリング部２０４である。シールリング部２０４のさらに外周（図中右側）に、ダイシングラインが存在する。
図３は、基板１０２上に複数のチップ２０３が形成された構成を示す平面図である。図３に示すように、各チップ２０３は略四辺形を有する。シールリング部２０４は、平面視においてチップ内部２０２を囲むようにチップ内部２０２の外周に形成される。また、ダイシングライン２０６は、平面視においてシールリング部２０４を囲むようにシールリング部２０４の外周に形成される。また、各チップ２０３の間には、アライメントマーク２０８が配置されている。図１および図２は、図３の破線Ｄで囲った部分を示す図である。
図１に戻り、チップ内部２０２において、層間絶縁膜１０６中には、配線層１３２およびビア層１３０がこの順で交互に形成される。ここでは、デュアルダマシン構造を有する配線を示している。
シールリング部２０４において、下層絶縁膜１０４には、Ｗ（タングステン）シールリング１３４が形成される。さらに、シールリング部２０４において、層間絶縁膜１０６中には、下層メタル層１２１、第１のメタル層１２２、および第２のメタル層１２４がこの順で形成される。
ここで、ビア層１３０、配線層１３２、下層メタル層１２１、第１のメタル層１２２、および第２のメタル層１２４は、それぞれバリアメタル膜１１８および銅含有メタル膜１２０により構成することができる。バリアメタル膜１１８は、高融点金属を含む構成とすることができる。バリアメタル膜１１８は、たとえば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ等により構成することができる。銅含有メタル膜１２０は、銅を主成分として含むことができる。銅含有メタル膜１２０は、さらに、Ａｇ、Ａｌ、Ａｕ、Ｐｔ、Ｃｒ、Ｍｏ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ｈｇ、Ｓｉ、Ｚｒ、Ｔｉ、または、Ｓｎから選択される一又は二以上の異種元素を含む構成とすることもできる。銅含有メタル膜１２０は、たとえばめっき法により形成することができる。また、銅含有メタル膜１２０の表面は、たとえばシリサイド膜が形成された構成とすることもできる。
本実施の形態において、下層メタル層１２１は、チップ内部２０２の層間絶縁膜１０６中の最下層の配線層１３２と同じ膜厚を有するように形成される。下層メタル層１２１は、平面視において島状に形成された複数の貫通孔１２１ａ（図１では１つのみ表示）を有する。第１のメタル層１２２は、下層メタル層１２１上に下層メタル層１２１に接して形成されるとともに、平面視において下層メタル層１２１の複数の貫通孔１２１ａとは重ならない位置に島状に形成された複数の貫通孔１２２ａを有する。ここで、下層メタル層１２１の複数の貫通孔１２１ａの下部分にはそれぞれ層間絶縁膜１０６を構成する絶縁性材料が形成され、当該複数の貫通孔１２１ａの絶縁性材料が形成された箇所以外の上部分にはそれぞれ第１のメタル層１２２を構成するメタル材料がくい込んで形成されている。すなわち、下層メタル層１２１の貫通孔１２１ａは、下部分が絶縁性材料で埋め込まれ、上部分がメタル材料で埋め込まれている。本実施の形態において、第１のメタル層１２２は、下層メタル層１２１の貫通孔１２１ａが形成された箇所以外の箇所では、チップ内部２０２のビア層１３０と配線層１３２との合計の膜厚と同じ膜厚を有する。
第２のメタル層１２４は、第１のメタル層１２２上に第１のメタル層１２２に接して形成されるとともに、平面視において第１のメタル層１２２の複数の貫通孔１２２ａとは重ならない位置に島状に形成された複数の貫通孔１２４ａ（図１では１つのみ表示）を有する。ここで、第１のメタル層１２２の複数の貫通孔１２２ａの下部分にはそれぞれ層間絶縁膜１０６を構成する絶縁性材料が形成され、当該複数の貫通孔１２２ａの絶縁性材料が形成された箇所以外の上部分にはそれぞれ第２のメタル層１２４を構成するメタル材料がくい込んで形成されている。すなわち、第１のメタル層１２２の貫通孔１２２ａは、下部分が絶縁性材料で埋め込まれ、上部分がメタル材料で埋め込まれている。本実施の形態において、第２のメタル層１２４は、第１のメタル層１２２の貫通孔１２２ａが形成された箇所以外の箇所では、チップ内部２０２のビア層１３０と配線層１３２との合計の膜厚と同じ膜厚を有する。
なお、図示していないが、半導体装置１００は、チップ内部２０２において、配線層１３２上にさらにビア層１３０および配線層１３２が順次交互に形成されるとともに、シールリング部２０４において、第２のメタル層１２４上にさらに第１のメタル層１２２および第２のメタル層１２４と同様の構成のメタル層（第３のメタル層）が順次交互に形成された構成とすることができる。シールリング部２０４において、このようなメタル層の積層構造により、シールリングが構成される。図１に示した例において、下層メタル層１２１の複数の貫通孔と、第２のメタル層１２４の複数の貫通孔とは、平面視において略等しい位置に形成されている。
図２に示すように、第１のメタル層１２２の貫通孔１２２ａおよび第２のメタル層１２４の貫通孔１２４ａは、それぞれ、平面視において格子状に配置することができる。本実施の形態において、貫通孔１２２ａおよび貫通孔１２４ａは、それぞれ千鳥格子状に配置することができる。
また、シールリング部２０４において、内周から外周に延在する直線（図２のＣ−Ｃ’直線）で切断した断面において、内周から外周の方向に、第１のメタル層１２２の貫通孔１２２ａが形成された列と第２のメタル層１２４の貫通孔１２４ａが形成された列とが交互に配置されている。また、図２の例では、シールリング部２０４の長軸方向（Ｃ−Ｃ’直線に垂直な方向）の断面においても、貫通孔１２２ａ（図２中破線で表示）が形成された列と貫通孔１２４ａが形成された列とが交互に配置されている。
さらに、シールリング部２０４では、内周から外周に延在する直線（図２のＣ−Ｃ’直線）で切断した断面（図１）において、層間絶縁膜１０６が分散配置された構造を有する。すなわち、本実施の形態において、シールリング部２０４では、図３で示した帯状のシールリング部２０４のほぼ全体がメタル材料により構成され、当該メタル材料中に絶縁性材料が水平方向および積層方向のいずれにおいても島状に分散配置された構造を有する。
本実施の形態における半導体装置１００の構成によれば、シールリングは、貫通孔の下部分に絶縁性材料が形成されている以外はすべてメタル材料により構成されている。そのため、メタル層間の接触面積が大きくなり、メタル層間の密着性を高めることができ、ダイシング工程で発生する膜剥離やクラックがチップ内部の素子形成領域に伝搬するのを防ぐことができる。また、耐湿性を高めることができる。これにより、半導体装置の歩留まりを向上させることができる。
さらに、第２のメタル層１２４の底面には、下方に突出する凸部が形成されており、その凸部が第１のメタル層１２２に形成された貫通孔１２２ａ内に嵌め込まれた構成となっている。そのため、第２のメタル層１２４の底面に段差が生じ、第２のメタル層１２４が貫通孔１２２ａ内にくい込んだ部分の底面は、第１のメタル層１２２の貫通孔１２２ａの底面とは異なる高さに位置することになる。このような構成によれば、図１に示したように、ダイシング時の衝撃で生じる水平方向の応力がシールリングに伝搬されて、たとえば第１のメタル層１２２と第２のメタル層１２４との間にクラックや膜剥離１４０が生じても、そのクラックや膜剥離１４０は、第１のメタル層１２２の貫通孔１２２ａ内に伝搬した後、貫通孔１２２ａ内において第２のメタル層１２４の壁面で止められ、それ以上のクラックや膜剥離１４０の進行を防ぐことができる。これにより、半導体装置１００の歩留まりを向上させることができる。
なお、貫通孔１２２ａおよび貫通孔１２４ａは、種々の配置とすることができる。図２５は、貫通孔１２２ａおよび貫通孔１２４ａの配置を模式的に示す平面図である。図１に示したように、貫通孔１２４ａおよび貫通孔１２２ａは、異なるメタル層に設けられているが、ここではわかりやすくするために貫通孔１２２ａおよび貫通孔１２４ａを同一平面上に示し、貫通孔１２２ａを破線で示している。たとえば図２５（ａ）に示したように、シールリング部２０４の長軸方向（図中縦方向）においては、列毎に貫通孔１２４ａのみ、または貫通孔１２２ａのみがそれぞれ配置されるようにすることもできる。
さらに、図２５（ｂ）および図２５（ｃ）に示すように、平面視で同一列または同一行に配置される貫通孔は、厳密に一直線上に配置される必要はなく、貫通孔１２２ａおよび貫通孔１２４ａは、略格子状に配置されていればよい。
さらに、貫通孔１２２ａおよび貫通孔１２４ａは、必ずしも格子状に配置される必要はなく、チップ内部２０２を囲むように配置されたシールリング部２０４において適宜分散配置されていればよい。すなわち、貫通孔１２２ａおよび貫通孔１２４ａは、第２のメタル層１２４の底面に分散配置して形成された複数の凸部が、貫通孔１２２ａ内に嵌め込まれ、さらに第２のメタル層１２４上に形成されるメタル層の底面に分散配置して形成された複数の凸部が貫通孔１２４ａに嵌め込まれる構成の繰り返し構造となっていれば、どのような配置となっていてもよい。このような構成とすることにより、上述したのと同様、クラックや膜剥離がチップ内部２０２に伝搬するのを防ぐことができる。さらに、貫通孔１２２ａおよび貫通孔１２４ａは、略均等に分散配置されることが好ましい。これにより、後述する製造手順において、ディッシングを防ぐことができ、半導体装置の製造効率を高めることができる。なお、シールリング部２０４において、外部から伝搬されるクラックや膜剥離がチップ内部２０２に伝搬するのを防ぐためには、第１のメタル層１２２の貫通孔１２２ａおよび第２のメタル層１２４の貫通孔１２４ａは、それぞれ、チップ内部２０２の周囲全体を取り囲むように、チップ内部２０２の外周に略均等に設けられることが好ましい。
次に、図１および図２に示した半導体装置１００の製造手順の一例を説明する。図４〜図７は、半導体装置１００の製造手順を示す工程断面図である。図８〜図１１は、半導体装置１００の製造途中の構成を示す平面図である。ここでは、Ｗシールリング１３４の記載を省略しているが、半導体装置１００の下層絶縁膜１０４中には、図１に示したように、Ｗシールリング１３４が形成された構成とすることができる。また、ここで、層間絶縁膜１０６は、第１の層間絶縁膜１５０、第２の層間絶縁膜１５２、および第３の層間絶縁膜１５４の積層構造により構成される。
まず、図４（ａ）に示す構造の製造手順を説明する。下層絶縁膜１０４上に第１の層間絶縁膜１５０を形成する。次いで、第１の層間絶縁膜１５０上に反射防止膜および配線層１３２および下層メタル層１２１に対応するパターンを有するレジスト膜をこの順で形成し、レジスト膜および反射防止膜をマスクとして、第１の層間絶縁膜１５０をパターニングする。図８は、このときの第１の層間絶縁膜１５０の構成を示す平面図である。図中、白抜きの部分は、第１の層間絶縁膜１５０が除去され下層絶縁膜１０４が露出した箇所を示す。図中、ドットパターンの部分は、第１の層間絶縁膜１５０が除去されることなくそのまま残っている箇所を示す。チップ内部２０２においては、配線溝１９０が形成される。一方、シールリング部２０４においては、シールリング溝１９２が全体に形成され、その中に部分的に第１の層間絶縁膜１５０がエッチング除去されていない島状絶縁膜１５０ａが複数千鳥格子状に形成されている。
つづいて、基板１０２上全面にバリアメタル膜１１８を形成する。これにより、配線溝１９０の内壁、シールリング溝１９２の内壁、および島状絶縁膜１５０ａの周囲にバリアメタル膜１１８が形成される。次いで、バリアメタル膜１１８上に銅含有メタル膜１２０を形成し、配線溝１９０およびシールリング溝１９２を銅含有メタル膜１２０により埋め込む。その後、ＣＭＰにより配線溝１９０およびシールリング溝１９２外に露出した銅含有メタル膜１２０およびバリアメタル膜１１８を除去する。このとき、ＣＭＰ工程において、シールリング溝１９２中には島状絶縁膜１５０ａが形成されているため、ディッシングを防ぐことができる。これにより、配線層１３２および下層メタル層１２１が形成され、図９に示した構成となる。図４（ａ）は、図８および図９のＣ−Ｃ’断面部分に該当する。
図４（ａ）に戻り、基板１０２上全面の第１の層間絶縁膜１５０、配線層１３２および下層メタル層１２１上に、第２の層間絶縁膜１５２および第３の層間絶縁膜１５４をこの順で積層する。ここで、第１の層間絶縁膜１５０および第３の層間絶縁膜１５４は、ＳｉＯＣ等の低誘電率膜により構成することができる。低誘電率絶縁膜は、たとえば比誘電率膜が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらのポーラス膜を用いることもできる。第１の層間絶縁膜１５０および第３の層間絶縁膜１５４は、同じ材料により構成しても、異なる材料により構成してもいずれでもよい。
第２の層間絶縁膜１５２は、ビアホールや配線溝を形成する際のエッチング阻止膜として機能するとともに、銅含有メタル膜１２０中の銅の拡散を防止する機能を有する材料により構成することができる。第２の層間絶縁膜１５２は、たとえば、ＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦまたはＳｉＯＮ等により構成することができる。
さらに、第３の層間絶縁膜１５４上に反射防止膜１５６および所定のパターンを有するレジスト膜１５８をこの順で積層する。これにより、図４（ａ）に示した構造となる。ここで、レジスト膜１５８は、チップ内部２０２ではビアホールに対応するパターン１５８ａが開口したパターンを有する。レジスト膜１５８は、シールリング部２０４では、後述するシールリング溝１６０に対応するパターン１５８ｂが開口するとともに、シールリング溝１６０中で後述する島状絶縁膜１５４ａが分散配置されるように島状絶縁膜１５４ａをマスクする部分１５８ｃおよび１５８ｄを残したパターンを有する。
このように形成されたレジスト膜１５８および反射防止膜１５６をマスクとして、第３の層間絶縁膜１５４および第２の層間絶縁膜１５２をエッチングして、ビアホール１６２（第１の溝）およびシールリング溝１６０（第１のシールリング溝）を形成する。つづいて、レジスト膜１５８および反射防止膜１５６をアッシング等により除去する。このとき、シールリング溝１６０中には、島状絶縁膜１５４ａが形成される（図４（ｂ））。ここで、幅の狭いビアホール１６２においては、エッチングの進行も遅いため、第２の層間絶縁膜１５２が残っているが、幅が広いシールリング溝１６０においては、エッチングの進行が早く、第２の層間絶縁膜１５２もエッチングされる。このとき、第２の層間絶縁膜１５２の下に銅含有メタル膜１２０またはバリアメタル膜１１８が存在する場合は、これらのメタル膜がエッチング阻止膜として機能し、ここでエッチングが止まる。一方、第２の層間絶縁膜１５２の下に第１の層間絶縁膜１５０（島状絶縁膜１５０ａ）が存在する場合は、第２の層間絶縁膜１５２がエッチング除去された後、第１の層間絶縁膜１５０もエッチングされ、下層メタル層１２１の貫通孔中に凹部が形成される。
次いで、第３の層間絶縁膜１５４、第２の層間絶縁膜１５２、下層メタル層１２１、第１の層間絶縁膜１５０上の全面に、これらの間の段差がなくなるように下層レジスト膜１６４を形成する。さらに下層レジスト膜１６４上に、低温酸化膜（レジストが変質しない程度の低温、たとえば２００℃で形成される酸化膜）１６６、反射防止膜１６８および所定パターンを有する上層レジスト膜１７０をこの順で積層する（図５（ａ））。ここで、上層レジスト膜１７０は、チップ内部２０２において配線溝に対応するパターン１７０ａが開口したパターンを有する。このとき、上層レジスト膜１７０はシールリング部２０４には開口したパターンを有さない。そのため、以降のエッチング工程において、シールリング部２０４はエッチングされない。その後、上層レジスト膜１７０、反射防止膜１６８、低温酸化膜１６６および下層レジスト膜１６４をマスクとして、第３の層間絶縁膜１５４をエッチングして、配線溝１７２を形成する。これにより、チップ内部２０２にビアホール１６２および配線溝１７２により構成されたデュアルダマシン配線溝（第１の溝）が形成される。つづいて、上層レジスト膜１７０、反射防止膜１６８、低温酸化膜１６６、および下層レジスト膜１６４をアッシング等により除去する（図５（ｂ））。
図１０は、このときの半導体装置１００の構成を示す平面図である。図５（ｂ）は、図１０のＣ−Ｃ’断面図に該当する。図１０において、図中、チップ内部２０２の白抜きの部分は、第３の層間絶縁膜１５４に配線溝１７２が形成された箇所を示す。図中、ドットパターンの部分は、第３の層間絶縁膜１５４が除去されることなくそのまま残っている箇所を示す。すなわち、チップ内部２０２において、ドットパターンで示した箇所も、白抜きで示した箇所も表面には第３の層間絶縁膜１５４が露出しているが、高さが異なっている。シールリング部２０４においては、シールリング溝１６０内では、バリアメタル膜１１８および銅含有メタル膜１２０が露出した箇所、および第１の層間絶縁膜１５０が露出した箇所が存在する。また、シールリング溝１６０中には、第３の層間絶縁膜１５４がエッチング除去されていない島状絶縁膜１５４ａが複数千鳥格子状に形成されている。
次いで、図６（ａ）に示すように、基板１０２上全面にバリアメタル膜１１８を形成する。これにより、配線溝１７２およびビアホール１６２の内壁、シールリング溝１６０の内壁、島状絶縁膜１５４ａの周囲および下層メタル層１２１の貫通孔の島状絶縁膜１５０ａが除去された上部分の内壁にバリアメタル膜１１８が形成される。次いで、バリアメタル膜１１８上に銅含有メタル膜１２０を形成し、配線溝１７２およびビアホール１６２ならびにシールリング溝１６０を銅含有メタル膜１２０により埋め込む。その後、ＣＭＰにより配線溝１７２およびシールリング溝１６０外に露出した銅含有メタル膜１２０およびバリアメタル膜１１８を除去する。これにより、配線層１３２および第１のメタル層１２２が形成される（図６（ｂ））。ＣＭＰ工程において、シールリング溝１６０内には島状絶縁膜１５４ａが形成されているため、ディッシングを防ぐことができる。
図１１（ａ）は、図６（ｂ）の状態を示す平面図、図１１（ｂ）は、図６（ｂ）のＥ−Ｅ’断面図である。図６（ｂ）は、図１１（ａ）および図１１（ｂ）のＣ−Ｃ’断面図に該当する。
その後、基板１０２上全面に層間絶縁膜１５２’、層間絶縁膜１５４’、反射防止膜１５６’、および所定のパターンを有するレジスト膜１５８’を形成する。層間絶縁膜１５２’および層間絶縁膜１５４’は、それぞれ、上述した第２の層間絶縁膜１５２および第３の層間絶縁膜１５４と同様の材料により構成することができる。ここで、レジスト膜１５８’は、チップ内部２０２ではビアホールに対応するパターン１５８’ａが開口したパターンを有する。レジスト膜１５８’は、シールリング部２０４では、シールリング溝に対応するパターン１５８’ｂが開口するとともに、シールリング溝中で、層間絶縁膜１５４’が平面視で前述した島状絶縁膜１５４ａとは重ならない位置に島状に分散配置されるように層間絶縁膜１５４’をマスクする部分１５８’ｃを残したパターンを有する（図７）。この後、レジスト膜１５８’および反射防止膜１５６’をマスクとして用いて、層間絶縁膜１５４’および層間絶縁膜１５２’をエッチングして、チップ内部２０２にビアホール（第２の溝）、シールリング部２０４にシールリング溝（第２のシールリング溝）を形成する。次いで、第１のメタル層１２２を形成したのと同様の手順で、チップ内部２０２の層間絶縁膜１５４’をエッチングして配線溝を形成し、デュアルダマシン配線溝（第２の溝）を形成する。この後、溝をメタル材料で埋め込み、次いで溝外部に露出したメタル材料を除去することにより、チップ内部２０２にデュアルダマシン配線、シールリング部２０４に第２のメタル層１２４を形成する。以上により、図１に示した構造の半導体装置１００が製造される。
以上のように、本実施の形態における半導体装置１００の製造手順によれば、チップ内部２０２において多層配線構造の配線およびビアをデュアルダマシンプロセスで作成するのと同時に、シールリング部２０４においてチップ内部２０２のパターンと異なるパターンを形成するようにするだけで、新たな工程を追加することなくシールリングを製造することができる。さらに、シールリング溝を形成する際に、当該溝内に絶縁膜が島状に残されるので、メタル材料をＣＭＰにより除去する際のディッシングを防ぐことができる。
さらに、同様の処理を繰り返すことにより、配線層１３２上にさらにビア層１３０および配線層１３２が順次交互に形成されるとともに、シールリング部２０４において、第２のメタル層１２４上にさらに第１のメタル層１２２および第２のメタル層１２４と同様の構成のメタル層（第３のメタル層）が順次交互に形成された構成の半導体装置１００を製造することができる。
次に、図１および図２に示した半導体装置１００の製造手順の他の例を説明する。図１２〜図１５は、半導体装置１００の製造手順を示す工程断面図である。ここでも、Ｗシールリング１３４の記載を省略しているが、半導体装置１００の下層絶縁膜１０４中には、図１に示したように、Ｗシールリング１３４が形成された構成とすることができる。本例では、多層ハードマスクを用いてパターニングを行う点で、図４〜図１１を参照して説明した例と異なる。
まず、図４（ａ）を参照して説明したのと同様にして、第１の層間絶縁膜１５０中に配線層１３２および下層メタル層１２１を形成する。つづいて、第１の層間絶縁膜１５０、配線層１３２、および下層メタル層１２１上に第２の層間絶縁膜１５２および第３の層間絶縁膜１５４をこの順で積層する。次いで、第３の層間絶縁膜１５４上に第１のハードマスク１７４、第２のハードマスク１７６、および第３のハードマスク１７８を形成する（図１２（ａ））。第１のハードマスク１７４、第２のハードマスク１７６、および第３のハードマスク１７８は、それぞれ、ＳｉＯ２、ＳｉＮ、ＳｉＣにより構成される。
その後、第３のハードマスク１７８上に反射防止膜１８０および所定のパターンを有するレジスト膜１８２をこの順で積層する（図１２（ｂ））。ここで、レジスト膜１８２は、チップ内部２０２ではビアホールに対応するパターン１８２ａが開口したパターンを有する。レジスト膜１８２は、シールリング部２０４では、シールリング溝に対応するパターン１８２ｂが開口するとともに、シールリング溝中で後述する島状絶縁膜１５４ａが分散配置されるように島状絶縁膜１５４ａをマスクする部分１８２ｃおよび１８２ｄを残したパターンを有する。
このように形成されたレジスト膜１８２および反射防止膜１８０をマスクとして、第３のハードマスク１７８および第２のハードマスク１７６をエッチングして、ビアホールパターン１９４および開口部１９６を形成する。つづいて、レジスト膜１８２および反射防止膜１８０をアッシング等により除去する（図１３（ａ））。
次いで、第１のハードマスク１７４、および第３のハードマスク１７８上の全面に、これらの間の段差をなくすように反射防止膜１８３を形成する。さらに反射防止膜１８３上に所定パターンを有するレジスト膜１８４を形成する（図１３（ｂ））。ここで、レジスト膜１８４は、チップ内部２０２において配線溝に対応するパターン１８４ａが開口したパターンを有する。このとき、レジスト膜１８４はシールリング部２０４には開口したパターンを有さない。そのため、以降のエッチング工程において、シールリング部２０４はエッチングされない。その後、レジスト膜１８４および反射防止膜１８３をマスクとして、チップ内部２０２の第３のハードマスク１７８をエッチングして、配線溝パターン１９８を形成する（図１４（ａ））。
次いで、まず第２のハードマスク１７６をマスクとして、下層をエッチングする。所定の深さエッチングされた後、第３のハードマスク１７８をマスクとして、下層をエッチングする。これにより、第２の層間絶縁膜１５２、および第３の層間絶縁膜１５４中に、チップ内部２０２においてはビアホール１６２および配線溝１７２により構成されたデュアルダマシン配線溝（第１の溝）が、シールリング部２０４においてはシールリング溝１６０（第１のシールリング溝）がそれぞれ形成される（図１４（ｂ））。このとき、第２の層間絶縁膜１５２の下に銅含有メタル膜１２０またはバリアメタル膜１１８が存在する場合は、これらのメタル膜がエッチング阻止膜として機能し、ここでエッチングが止まる。一方、第２の層間絶縁膜１５２の下に第１の層間絶縁膜１５０（島状絶縁膜１５０ａ）が存在する場合は、第２の層間絶縁膜１５２がエッチング除去された後、第１の層間絶縁膜１５０もエッチングされ、下層メタル層１２１の貫通孔中に凹部が形成される。また、シールリング溝１６０中には、第２のハードマスク１７６、第１のハードマスク１７４、第３の層間絶縁膜１５４および第２の層間絶縁膜１５２がエッチング除去されていない島状絶縁膜１５４ａが複数千鳥状に形成されている。
つづいて、基板１０２上全面にバリアメタル膜１１８を形成する。これにより、配線溝１７２およびビアホール１６２の内壁、シールリング溝１６０の内壁、島状絶縁膜１５４ａの周囲および下層メタル層１２１の貫通孔の島状絶縁膜１５０ａが除去された上部分の内壁にバリアメタル膜１１８が形成される。次いで、バリアメタル膜１１８上に銅含有メタル膜１２０を形成し、配線溝１７２およびビアホール１６２ならびにシールリング溝１６０を銅含有メタル膜１２０により埋め込む（図１５（ａ））。その後、ＣＭＰにより配線溝１７２およびシールリング溝１６０外に露出した銅含有メタル膜１２０およびバリアメタル膜１１８、ならびに第２のハードマスク１７６を除去する（図１５（ｂ））。ＣＭＰ工程において、シールリング溝１６０内には島状絶縁膜１５４ａが形成されているため、ディッシングを防ぐことができる。
この後、同様の手順を繰り返し、第１のメタル層１２２上に第２のメタル層１２４、さらにその上にメタル層を順次積層する。これにより、シールリング部２０４において、各メタル層の底面で下方に突出する凸部が下層のメタル層に形成された貫通孔内の上部分にくい込んだ構成のメタル層の積層構造を得ることができる。
図１６は、図１に示した半導体装置１００の他の例を示す図である。図１６（ａ）は、半導体装置１００の横断平面図、図１６（ｂ）は、半導体装置１００の縦断正面図である。図１６（ｂ）は、図１６（ａ）のＦ−Ｆ’断面図に該当し、図１６（ａ）は、図１６（ｂ）のＧ−Ｇ’断面図に該当する。
本例では、チップ内部２０２のビア層１３０および配線層１３２がシングルダマシン構造を有する点で、図１に示した例と異なる。この例では、シールリング部２０４において、下層メタル層１２１、第１のメタル層１２２、および第２のメタル層１２４は、それぞれチップ内部２０２の配線層１３２、ビア層１３０、および配線層１３２と略等しい膜厚を有する。具体的には、下層メタル層１２１は、チップ内部２０２の配線層１３２と同じ膜厚を有する。第１のメタル層１２２は、下層メタル層１２１の貫通孔１２１ａにくい込んだ箇所以外の箇所では、チップ内部２０２のビア層１３０と同じ膜厚を有する。同様に、第２のメタル層１２４は、第１のメタル層１２２の貫通孔１２２ａにくい込んだ箇所以外の箇所では、チップ内部２０２の配線層１３２と同じ膜厚を有する。すなわち、チップ内部２０２におけるビア層１３０や配線層１３２の膜厚が図１に示した半導体装置１００のビア層１３０や配線層１３２と等しい場合、図１６に示した半導体装置１００の下層メタル層１２１、第１のメタル層１２２、および第２のメタル層１２４は、図１に示した対応メタル層よりも膜厚が薄くなる。
次に、図１６に示した半導体装置１００の製造手順の一例を説明する。図１７〜図２４は、半導体装置１００の製造手順を示す工程断面図である。ここでも、層間絶縁膜１０６は、第１の層間絶縁膜１５０、第２の層間絶縁膜１５２、および第３の層間絶縁膜１５４の積層構造により構成される。
図４（ａ）を参照して説明したのと同様にして、第１の層間絶縁膜１５０中に配線層１３２、および下層メタル層１２１を形成する（図１７）。つづいて、基板１０２上全面の第１の層間絶縁膜１５０、配線層１３２および下層メタル層１２１上に、第２の層間絶縁膜１５２を形成する（図１８）。ここで、第２の層間絶縁膜１５２は、第１の層間絶縁膜１５０および後述する第３の層間絶縁膜１５４と同様の低誘電率膜とすることができる。さらに、第２の層間絶縁膜１５２上に反射防止膜３００および所定のパターンを有するレジスト膜３０２をこの順で積層する（図１９）。ここで、レジスト膜３０２は、チップ内部２０２ではビアホールに対応するパターン３０２ａが開口したパターンを有する。レジスト膜３０２は、シールリング部２０４では、後述するシールリング溝３０６に対応するパターン３０２ｂが開口するとともに、シールリング溝３０６中で後述する島状絶縁膜１５２ａが分散配置されるように島状絶縁膜１５２ａをマスクする部分３０２ｃおよび３０２ｄを残したパターンを有する。
このように形成されたレジスト膜３０２および反射防止膜３００をマスクとして、第２の層間絶縁膜１５２をエッチングして、ビアホール３０４（第１の溝）およびシールリング溝３０６（第１のシールリング溝）を形成する。このとき、シールリング溝３０６中には、島状絶縁膜１５２ａが形成される。つづいて、レジスト膜３０２および反射防止膜３００をアッシング等により除去する（図２０）。このとき、第２の層間絶縁膜１５２の下に銅含有メタル膜１２０またはバリアメタル膜１１８が存在する場合は、これらのメタル膜がエッチング阻止膜として機能し、ここでエッチングが止まる。一方、第２の層間絶縁膜１５２の下に第１の層間絶縁膜１５０が存在する場合は、第２の層間絶縁膜１５２がエッチング除去された後、貫通孔１２１ａ中の第１の層間絶縁膜１５０もエッチングされ、下層メタル層１２１の貫通孔１２１ａ中に凹部が形成される。
次いで、基板１０２上全面にバリアメタル膜１１８および銅含有メタル膜１２０をこの順で形成し、ビアホール３０４およびシールリング溝３０６をバリアメタル膜１１８および銅含有メタル膜１２０により埋め込む。その後、ＣＭＰによりビアホール３０４およびシールリング溝３０６外に露出した銅含有メタル膜１２０およびバリアメタル膜１１８を除去する。これにより、ビア層１３０および下層メタル層１２１が形成される（図２１）。ＣＭＰ工程において、シールリング溝３０６内には島状絶縁膜１５２ａが形成されているため、ディッシングを防ぐことができる。
その後、基板１０２上全面の第２の層間絶縁膜１５２、ビア層１３０および第１のメタル層１２２上に、第３の層間絶縁膜１５４、反射防止膜３０８および所定のパターンを有するレジスト膜３１０をこの順で積層する（図２２）。ここで、レジスト膜３１０は、チップ内部２０２では配線溝に対応するパターン３１０ａが開口したパターンを有する。レジスト膜３１０は、シールリング部２０４では、後述するシールリング溝３１４に対応するパターン３１０ｂが開口するとともに、シールリング溝３１４中で後述する島状絶縁膜１５４ａが分散配置されるように島状絶縁膜１５４ａをマスクする部分３１０ｃを残したパターンを有する。
このように形成されたレジスト膜３１０および反射防止膜３０８をマスクとして、１５４をエッチングして、配線溝３１２（第２の溝）およびシールリング溝３１４（第２のシールリング溝）を形成する。次いで、レジスト膜３１０および反射防止膜３０８をアッシング等により除去する（図２３）。このとき、第３の層間絶縁膜１５４の下に銅含有メタル膜１２０またはバリアメタル膜１１８が存在する場合は、これらのメタル膜がエッチング阻止膜として機能し、ここでエッチングが止まる。ここで、シールリング溝３１４は、配線溝３１２よりも開口パターンが大きいため、シールリング溝３１４においては、エッチングの進行が早く、第３の層間絶縁膜１５４下に第２の層間絶縁膜１５２がある部分では、第３の層間絶縁膜１５４がエッチング除去された後、第２の層間絶縁膜１５２もエッチングされ、第１のメタル層１２２の貫通孔中に凹部が形成される。
つづいて、基板１０２上全面にバリアメタル膜１１８および銅含有メタル膜１２０をこの順で形成し、配線溝３１２およびシールリング溝３１４をバリアメタル膜１１８および銅含有メタル膜１２０により埋め込む（図２４）。その後、ＣＭＰにより配線溝３１２およびシールリング溝３１４外に露出した銅含有メタル膜１２０およびバリアメタル膜１１８を除去する。これにより、配線層１３２および第２のメタル層１２４が形成され、図１６に示した構造の半導体装置１００が製造される。ＣＭＰ工程において、シールリング溝３１４内には島状絶縁膜１５４ａが形成されているため、ディッシングを防ぐことができる。
以上の処理を繰り返すことにより、配線層１３２上にさらにビア層１３０および配線層１３２が順次交互に形成されるとともに、シールリング部２０４において、第２のメタル層１２４上にさらに第１のメタル層１２２および第２のメタル層１２４と同様の構成のメタル層（第３のメタル層）が順次交互に形成された構成の半導体装置１００を製造することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態において、層間絶縁膜１０６、第１の層間絶縁膜１５０、第２の層間絶縁膜１５２、および第３の層間絶縁膜１５４等を例示したが、これらは、低誘電率膜と、エッチング阻止膜や保護膜等との積層構造とすることができる。たとえば、低誘電率膜の上部には、ＣＭＰ時に低誘電率膜を保護する保護膜が形成された構成とすることもできる。
また、以上の実施の形態において、メタル層中に絶縁性材料が平面視において島状に分散配置される例を示したが、絶縁性材料が、シールリング部２０４の長軸方向に延在するスリット状に形成された構成とすることもできる。このような構成としても、実施の形態で説明した構成と同様、メタル層の底面に段差が生じ、下層のメタル層の貫通孔内でクラックや膜剥離の伝搬の進行を防ぐことができる。
また、図２に示した例では、メタル層中に分散配置された島状絶縁膜が略正方形を有するが、島状絶縁膜は、たとえばシールリング部２０４の長軸方向に長辺を有する長方形や、円形等種々の形状とすることができる。
なお、本発明は、以下の構成を適用することも可能である。
（１）
基板と、
前記基板上に形成され、ビアおよび配線が形成される素子形成領域と、
前記基板上に形成され、平面視において前記素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリングと、
を含み、
前記シールリングは、平面視において前記素子形成領域を囲むように形成された貫通孔を有する第１のメタル層と、前記第１のメタル層上に当該第１のメタル層に接して形成された第２のメタル層と、を含み、
前記第１のメタル層の前記貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第２のメタル層を構成するメタル材料がくい込んで形成された半導体装置。
（２）
（１）に記載の半導体装置において、
前記第１のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第２のメタル層がくい込んで形成された半導体装置。
（３）
（２）に記載の半導体装置において、
前記第１のメタル層の前記複数の貫通孔は、平面視において格子状に配置された半導体装置。
（４）
（１）から（３）いずれかに記載の半導体装置において、
前記シールリングは前記第２のメタル層上に、当該第２のメタル層に接して形成された第３のメタル層をさらに含み、
前記第２のメタル層は、平面視において前記第１のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を囲むように形成された貫通孔を有し、当該貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第３のメタル層を構成するメタル材料がくい込んで形成された半導体装置。
（５）
（４）に記載の半導体装置において、
前記第２のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第３のメタル層がくい込んで形成された半導体装置。
（６）
（５）に記載の半導体装置において、
前記第２のメタル層の前記複数の貫通孔は、平面視において格子状に配置された半導体装置。
（７）
（４）から（６）いずれかに記載の半導体装置において、
前記シールリングは、前記第１のメタル層下に、当該第１のメタル層に接して形成された下層メタル層をさらに含み、
前記シールリングは、内周から外周に延在する直線で切断した断面において、前記下層メタル層、前記第１のメタル層、前記第２のメタル層、および前記第３のメタル層をそれぞれ構成するメタル材料中に前記絶縁性材料が島状に分散配置された構造を有する半導体装置。
（８）
（４）から（７）いずれかに記載の半導体装置において、
前記シールリングは、内周から外周に延在する直線で切断した断面において、内周から外周の方向に、前記第１のメタル層の前記貫通孔が形成された列と前記第２のメタル層の前記貫通孔が形成された列とが交互に配置された半導体装置。
（９）
素子形成領域と、当該素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリング部と、を含む半導体装置の製造方法であって、
基板上に形成された第１の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第１の溝、および前記シールリング部において平面視で前記素子形成領域を取り囲むように第１のシールリング溝を形成する工程と、
前記第１の溝および前記第１のシールリング溝をメタル材料で埋め込み、次いで前記第１の溝および前記第１のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第１の溝内にビアまたは配線を形成するとともに、前記第１のシールリング溝内に第１のメタル層を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第２の溝、および前記シールリング部において前記第１のシールリング溝上に第２のシールリング溝を形成する工程と、
前記第２の溝および前記第２のシールリング溝をメタル材料で埋め込み、次いで前記第２の溝および前記第２のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第２の溝内にビアまたは配線を形成するとともに、前記第２のシールリング溝内に、前記第１のメタル層に接する第２のメタル層を形成する工程と、
を含み、
前記第１のシールリング溝を形成する工程において、当該第１のシールリング溝は、当該第１のシールリング溝内に、前記第１の絶縁膜を残して形成され、
前記第１のシールリング溝内に第１のメタル層を形成する工程において、前記第１のシールリング溝に残して形成された前記第１の絶縁膜により、当該第１のメタル層には貫通孔が形成され、
前記第２のシールリング溝を形成する工程において、前記第２のシールリング溝底面に前記第１の絶縁膜が露出した後、当該露出した前記第１の絶縁膜の上部分を除去して、前記第１のメタル層の前記貫通孔の下部分に前記第１の絶縁膜を残し、
前記第２のメタル層を形成する工程において、前記第１のメタル層の前記貫通孔の上部分に、当該第２のメタル層をくい込ませる半導体装置の製造方法。
（１０）
（９）に記載の半導体装置の製造方法において、
前記第１のシールリング溝を形成する工程において、当該第１のシールリング溝は、当該第１のシールリング溝内に、平面視で前記素子形成領域を取り囲むように前記第１の絶縁膜が島状に分散配置されるように当該第１の絶縁膜を残して形成され、
前記第１のシールリング溝内に第１のメタル層を形成する工程において、前記第１のシールリング溝に残して形成された前記第１の絶縁膜により、当該第１のメタル層には複数の貫通孔が形成される半導体装置の製造方法。
（１１）
（９）または（１０）に記載の半導体装置の製造方法において、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に、前記素子形成領域においてビアまたは配線を形成するための第３の溝、および前記シールリング部において前記第２のシールリング溝上に第３のシールリング溝を形成する工程と、
前記第３の溝および前記第３のシールリング溝をメタル材料で埋め込み、次いで前記第３の溝および前記第３のシールリング溝外部に露出した前記メタル材料を除去することにより、前記第３の溝内にビアまたは配線を形成するとともに、前記第３のシールリング溝内に、前記第２のメタル層に接する第３のメタル層を形成する工程と、
をさらに含み、
前記第２のシールリング溝を形成する工程において、当該第２のシールリング溝は、当該第２のシールリング溝内に、平面視で前記第１のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を取り囲むように当該第２の絶縁膜を残して形成され、
前記第２のシールリング溝内に第２のメタル層を形成する工程において、前記第２のシールリング溝に残して形成された前記第２の絶縁膜により、当該第２のメタル層には貫通孔が形成され、
前記第３のシールリング溝を形成する工程において、前記第３のシールリング溝底面に前記第２の絶縁膜が露出した後、当該露出した前記第２の絶縁膜の上部分を除去して、前記第２のメタル層の前記貫通孔の下部分に前記第２の絶縁膜を残し、
前記第３のメタル層を形成する工程において、前記第２のメタル層の前記貫通孔の上部分に、当該第３のメタル層をくい込ませる半導体装置の製造方法。
（１２）
（１１）に記載の半導体装置の製造方法において、
前記第２のシールリング溝を形成する工程において、当該第２のシールリング溝は、当該第２のシールリング溝内に、平面視で前記素子形成領域を取り囲むように前記第２の絶縁膜が島状に分散配置されるように当該第２の絶縁膜を残して形成され、
前記第２のシールリング溝内に第２のメタル層を形成する工程において、前記第２のシールリング溝に残して形成された前記第２の絶縁膜により、当該第２のメタル層には複数の貫通孔が形成される半導体装置の製造方法。
本発明の実施の形態における半導体装置の構成を示す断面図である。 図１に示す半導体装置の横断平面図である。 基板上に複数のチップが形成された構成を示す平面図である。 図１に示す半導体装置の製造手順の一例を示す工程断面図である。 図１に示す半導体装置の製造手順の一例を示す工程断面図である。 図１に示す半導体装置の製造手順の一例を示す工程断面図である。 図１に示す半導体装置の製造手順の一例を示す工程断面図である。 図１に示す半導体装置の製造途中の構成を示す平面図である。 図１に示す半導体装置の製造途中の構成を示す平面図である。 図１に示す半導体装置の製造途中の構成を示す平面図である。 図１に示す半導体装置の製造途中の構成を示す平面図である。 図１に示す半導体装置の製造手順の他の例を示す工程断面図である。 図１に示す半導体装置の製造手順の他の例を示す工程断面図である。 図１に示す半導体装置の製造手順の他の例を示す工程断面図である。 図１に示す半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の他の例を示す図である。 図１６に示す半導体装置の製造手順を示す工程断面図である。 図１６に示す半導体装置の製造手順を示す工程断面図である。 図１６に示す半導体装置の製造手順を示す工程断面図である。 図１６に示す半導体装置の製造手順を示す工程断面図である。 図１６に示す半導体装置の製造手順を示す工程断面図である。 図１６に示す半導体装置の製造手順を示す工程断面図である。 図１６に示す半導体装置の製造手順を示す工程断面図である。 図１６に示す半導体装置の製造手順を示す工程断面図である。 第１のメタル層および第２のメタル層にそれぞれ形成される貫通孔の配置の他の例を示す平面図である。 従来の半導体装置の問題点を説明するための断面図である。
符号の説明
１００ 半導体装置
１０２ 基板
１０４ 下層絶縁膜
１０６ 層間絶縁膜
１１８ バリアメタル膜
１２０ 銅含有メタル膜
１２１ 下層メタル層
１２１ａ 貫通孔
１２２ 第１のメタル層
１２２ａ 貫通孔
１２４ 第２のメタル層
１２４ａ 貫通孔
１３０ ビア層
１３２ 配線層
１３４ Ｗシールリング
１４０ クラックや膜剥離
１５０ 第１の層間絶縁膜
１５０ａ 島状絶縁膜
１５２ 第２の層間絶縁膜
１５２ａ 島状絶縁膜
１５２’ 層間絶縁膜
１５４ 第３の層間絶縁膜
１５４ａ 島状絶縁膜
１５４’ 層間絶縁膜
１５６ 反射防止膜
１５６’ 反射防止膜
１５８ レジスト膜
１５８ａ パターン
１５８ｂ パターン
１５８ｃ 部分
１５８ｄ 部分
１５８’ レジスト膜
１５８’ａ パターン
１５８’ｂ パターン
１５８’ｃ 部分
１６０ シールリング溝
１６２ ビアホール
１６４ 下層レジスト膜
１６６ 低温酸化膜
１６８ 反射防止膜
１７０ 上層レジスト膜
１７０ａ パターン
１７２ 配線溝
１７４ 第１のハードマスク
１７６ 第２のハードマスク
１７８ 第３のハードマスク
１８０ 反射防止膜
１８２ レジスト膜
１８２ａ パターン
１８２ｂ パターン
１８２ｃ 部分
１８２ｄ 部分
１８３ 反射防止膜
１８４ レジスト膜
１８４ａ パターン
１９０ 配線溝
１９２ シールリング溝
１９４ ビアホールパターン
１９６ 開口部
１９８ 配線溝パターン
２０２ チップ内部
２０３ チップ
２０４ シールリング部
２０６ ダイシングライン
２０８ アライメントマーク
３００ 反射防止膜
３０２ レジスト膜
３０２ａ パターン
３０２ｂ パターン
３０２ｃ 部分
３０２ｄ 部分
３０４ ビアホール
３０６ シールリング溝
３０８ 反射防止膜
３１０ レジスト膜
３１０ａ パターン
３１０ｂ パターン
３１０ｃ 部分
３１２ 配線溝
３１４ シールリング溝

Claims (9)

  1. 基板と、
    前記基板上に形成され、ビアおよび配線が形成される素子形成領域と、
    前記基板上に形成され、平面視において前記素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリングと、
    を含み、
    前記シールリングは、平面視において前記素子形成領域を囲むように形成された貫通孔を有する第１のメタル層と、前記第１のメタル層上に当該第１のメタル層に接して形成された第２のメタル層と、を含み、
    前記第１のメタル層の前記貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第２のメタル層を構成するメタル材料がくい込んで形成され、
    前記第１のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第２のメタル層がくい込んで形成された半導体装置。
  2. 基板と、
    前記基板上に形成され、ビアおよび配線が形成される素子形成領域と、
    前記基板上に形成され、平面視において前記素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリングと、
    を含み、
    前記シールリングは、平面視において前記素子形成領域を囲むように形成された貫通孔を有する第１のメタル層と、前記第１のメタル層上に当該第１のメタル層に接して形成された第２のメタル層と、を含み、
    前記第１のメタル層の前記貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第２のメタル層を構成するメタル材料がくい込んで形成され、
    前記シールリングは前記第２のメタル層上に、当該第２のメタル層に接して形成された第３のメタル層をさらに含み、
    前記第２のメタル層は、平面視において前記第１のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を囲むように形成された貫通孔を有し、当該貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第３のメタル層を構成するメタル材料がくい込んで形成され、
    前記第２のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第３のメタル層がくい込んで形成された半導体装置。
  3. 基板と、
    前記基板上に形成され、ビアおよび配線が形成される素子形成領域と、
    前記基板上に形成され、平面視において前記素子形成領域を囲むように当該素子形成領域の外周に形成されたシールリングと、
    を含み、
    前記シールリングは、平面視において前記素子形成領域を囲むように形成された貫通孔を有する第１のメタル層と、前記第１のメタル層上に当該第１のメタル層に接して形成された第２のメタル層と、を含み、
    前記第１のメタル層の前記貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第２のメタル層を構成するメタル材料がくい込んで形成され、
    前記シールリングは前記第２のメタル層上に、当該第２のメタル層に接して形成された第３のメタル層をさらに含み、
    前記第２のメタル層は、平面視において前記第１のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を囲むように形成された貫通孔を有し、当該貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第３のメタル層を構成するメタル材料がくい込んで形成され、
    前記シールリングは、前記第１のメタル層下に、当該第１のメタル層に接して形成された下層メタル層をさらに含み、
    前記シールリングは、内周から外周に延在する直線で切断した断面において、前記下層メタル層、前記第１のメタル層、前記第２のメタル層、および前記第３のメタル層をそれぞれ構成するメタル材料中に前記絶縁性材料が島状に分散配置された構造を有する半導体装置。
  4. 請求項２または３に記載の半導体装置において、
    前記第１のメタル層の前記貫通孔は、平面視で複数の貫通孔が前記素子形成領域を囲むように分散配置されることにより構成され、前記複数の貫通孔の下部分にはそれぞれ前記絶縁性材料が形成され、当該複数の貫通孔の前記絶縁性材料が形成された箇所以外の上部分には、それぞれ前記第２のメタル層がくい込んで形成された半導体装置。
  5. 請求項１、請求項２に従属する請求項４、請求項３に従属する請求項４いずれかに記載の半導体装置において、
    前記第１のメタル層の前記複数の貫通孔は、平面視において格子状に配置された半導体装置。
  6. 請求項１または請求項１に従属する請求項５に記載の半導体装置において、
    前記シールリングは前記第２のメタル層上に、当該第２のメタル層に接して形成された第３のメタル層をさらに含み、
    前記第２のメタル層は、平面視において前記第１のメタル層の前記貫通孔とは重ならない位置において、前記素子形成領域を囲むように形成された貫通孔を有し、当該貫通孔の下部分には絶縁性材料が形成され、当該貫通孔の前記絶縁性材料が形成された箇所以外の上部分には前記第３のメタル層を構成するメタル材料がくい込んで形成された半導体装置。
  7. 請求項２、請求項２に従属する請求項４、請求項２に従属する請求項４に従属する請求項５いずれかに記載の半導体装置において、
    前記第２のメタル層の前記複数の貫通孔は、平面視において格子状に配置された半導体装置。
  8. 請求項２、７、請求項２に従属する請求項４、請求項２に従属する請求項４に従属する請求項５いずれかに記載の半導体装置において、
    前記シールリングは、前記第１のメタル層下に、当該第１のメタル層に接して形成された下層メタル層をさらに含み、
    前記シールリングは、内周から外周に延在する直線で切断した断面において、前記下層メタル層、前記第１のメタル層、前記第２のメタル層、および前記第３のメタル層をそれぞれ構成するメタル材料中に前記絶縁性材料が島状に分散配置された構造を有する半導体装置。
  9. 請求項２から４、６から８、請求項２に従属する請求項４に従属する請求項５、請求項３に従属する請求項４に従属する請求項５いずれかに記載の半導体装置において、
    前記シールリングは、内周から外周に延在する直線で切断した断面において、内周から外周の方向に、前記第１のメタル層の前記貫通孔が形成された列と前記第２のメタル層の前記貫通孔が形成された列とが交互に配置された半導体装置。
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TW097129661A TWI398913B (zh) 2007-08-22 2008-08-05 具有密封環結構之半導體裝置及其製造方法
CN200810144560.9A CN101373742B (zh) 2007-08-22 2008-08-22 具有密封环结构的半导体器件及其形成方法
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8959762B2 (en) 2005-08-08 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
US8061012B2 (en) 2007-06-27 2011-11-22 Rf Micro Devices, Inc. Method of manufacturing a module
US20080265445A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Marks for the Alignment of Wafer-Level Underfilled Silicon Chips and Method to Produce Same
JP2009259967A (ja) * 2008-04-15 2009-11-05 Nec Corp 配線構造、半導体装置及び半導体装置の製造方法
US8227708B2 (en) * 2009-12-14 2012-07-24 Qualcomm Incorporated Via structure integrated in electronic substrate
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
US9137934B2 (en) 2010-08-18 2015-09-15 Rf Micro Devices, Inc. Compartmentalized shielding of selected components
US8835226B2 (en) 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
US9627230B2 (en) 2011-02-28 2017-04-18 Qorvo Us, Inc. Methods of forming a microshield on standard QFN package
CN102853081B (zh) * 2011-06-29 2015-07-15 麦丰密封科技股份有限公司 一种用于半导体制造设备中的密封环
US9807890B2 (en) 2013-05-31 2017-10-31 Qorvo Us, Inc. Electronic modules having grounded electromagnetic shields
JP6212720B2 (ja) 2013-09-20 2017-10-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
CN105336710B (zh) * 2014-07-10 2018-03-23 中芯国际集成电路制造(上海)有限公司 一种芯片的密封环
CN105448857B (zh) * 2014-09-02 2018-04-17 中芯国际集成电路制造(上海)有限公司 一种芯片密封环结构及其制作方法
US10014234B2 (en) 2016-12-02 2018-07-03 Globalfoundries Inc. Semiconductor device comprising a die seal including long via lines
US10490513B2 (en) * 2018-03-28 2019-11-26 International Business Machines Corporation Advanced crack stop structure
WO2019193896A1 (ja) * 2018-04-02 2019-10-10 株式会社ソシオネクスト 半導体装置
US11127689B2 (en) 2018-06-01 2021-09-21 Qorvo Us, Inc. Segmented shielding using wirebonds
US11219144B2 (en) 2018-06-28 2022-01-04 Qorvo Us, Inc. Electromagnetic shields for sub-modules
US11114363B2 (en) 2018-12-20 2021-09-07 Qorvo Us, Inc. Electronic package arrangements and related methods
US11515282B2 (en) 2019-05-21 2022-11-29 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules
CN111162058A (zh) * 2020-02-24 2020-05-15 杭州立昂东芯微电子有限公司 一种砷化镓器件金属保护环
CN111564411B (zh) * 2020-06-08 2022-12-23 深圳铨力半导体有限公司 一种半导体装置及其形成方法
CN113053828B (zh) * 2021-03-12 2022-05-27 长鑫存储技术有限公司 密封环及其形成方法
CN115084039B (zh) * 2021-03-12 2023-06-27 长鑫存储技术有限公司 保护环结构、半导体结构及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861670A (en) * 1979-10-04 1999-01-19 Fujitsu Limited Semiconductor device package
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
JP4250006B2 (ja) * 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP4360881B2 (ja) * 2003-03-24 2009-11-11 Ｎｅｃエレクトロニクス株式会社 多層配線を含む半導体装置およびその製造方法
JP2004363376A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 配線及びビアプラグ間の接続構造、及び配線及びビアプラグ間の接続構造を有する半導体装置の製造方法
JP4041785B2 (ja) * 2003-09-26 2008-01-30 松下電器産業株式会社 半導体装置の製造方法
JP3962402B2 (ja) 2003-11-10 2007-08-22 松下電器産業株式会社 半導体装置
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JP4382687B2 (ja) * 2005-03-22 2009-12-16 パナソニック株式会社 半導体装置およびその製造方法
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