CN100481455C - 具有不全接触通孔栈的密封环结构 - Google Patents

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Abstract

本发明提供了用于集成电路器件的技术。该集成电路器件包括半导体衬底、集成电路、介电层和密封结构。该密封结构围绕着集成电路且被设置在介电层内以防止集成电路受到损害。该密封结构包括多条金属迹线和多个通孔，它们在垂直层上有序排列。该多个通孔中的每个通孔从相邻的垂直层耦合多条金属迹线中的至少两条金属迹线。多个通孔中的每个通孔与至少两条金属迹线中较低金属迹线的至少两个互相垂直的表面接触。多个金属迹线和多个通孔在介电层上形成连续界面。

Description

具有不全接触通孔栈的密封环结构
技术领域
本发明涉及用于制造半导体器件的集成电路及其工艺。更具体地说，本发明提供了一种在多层结构中减少薄膜分层的方法和结构。仅仅作为实例，本发明已应用于制造先进集成电路器件，但是应该认识到本发明具有更广泛的应用范围。
背景技术
集成电路从在单一硅芯片上焊接几个互连器件发展到焊接数以百万的器件。传统集成电路提供了远远超乎人们最初想象的性能和复杂性。为了改进其复杂性和电路密度(即能够集成在特定芯片面积上的器件数量)，随着每代集成电路的发展，最小器件的特征尺寸(也被称为器件“几何尺寸”)变得更小。
增加电路密度不仅改善了线路的复杂性和性能，而且还为消费者提供了更低的价格。集成电路或芯片的加工设备可能价值数亿甚至数十亿美元。每台加工设备具有一定的硅晶片生产能力，而且每个硅晶片上具有一定数量集成电路。因此，通过将集成电路的单个器件制造得更小，每个硅晶片上可以构建更多的器件，因而增加了加工设备的输出量。由于集成加工中每道工艺的局限性，制造更小的器件是具有挑战性的。也就是说，典型的特定工艺仅仅做到某一特征尺寸，然后需要要么改变工艺要么改变器件设计。另外，由于器件要求越来越快的设计，采用某些传统工艺和材料存在工艺局限性。
例如，制造工艺常常使集成电路受到应力的作用。将集成电路暴露在环境应力和机械应力下(例如在切割工艺期间)，从而引起芯片多层结构破裂和/或分层。这种问题在包括热膨胀性能显著不同的多种材料的界面处尤其显著，例如在低K介电材料和铜之间的界面处。作为具体实例，对于集成电路器件的有源区域来说，作为其保护性阻挡结构的传统密封环受到机械应力和环境应力的作用。因此，传统的密封环易于分层和破裂。传统密封环的分层常常始于通孔层和底层金属层的界面上。本说明充分公开了这些以及其它局限性，以下更具体说明。
从以上说明可以看到人们希望改进用于半导体器件的技术。
发明内容
本发明提供了用于制造半导体器件的集成电路及其加工技术。更具体地说，本发明提供了一种在多层结构中减少薄膜分层的方法和结构。仅仅作为实例，本发明已应用于先进集成电路器件，但是应该认识到本发明具有更广泛的应用范围。
在具体实施方案中，本发明提供了一种集成电路器件。该器件包括半导体衬底、集成电路、介电层和密封结构。该密封结构围绕着集成电路且被设置在介电层内以防止集成电路受到损害。密封结构包括多条金属迹线，它在垂直层上有序排列，和多个通孔。该多个通孔的每个通孔从相邻的垂直层耦合该多条金属迹线中的至少两条金属迹线。多个通孔的每个通孔与至少两条金属迹线中较低金属迹线的至少两个互相垂直的表面接触。多条金属迹线和多个通孔在介电层上形成了连续的边界。
在另一实施方案中，密封结构包括第一金属迹线和第二金属迹线。第二金属迹线至少位于第一金属层的一部分的下方。通孔将第一金属迹线耦合到第二金属迹线上。具体地说，该通孔被耦合到第二金属迹线的第一表面和第二金属迹线的第二表面。第一表面和第二表面是互相垂直的。
在另一实施方案中，集成电路器件包括半导体衬底、集成电路、和被设置成围绕集成电路的密封结构。该密封结构具有第一金属迹线和第二金属迹线。第二金属迹线位于第一金属迹线下方。通孔被设置在第一金属迹线和第二金属迹线之间。部分通孔被设置在越过第二金属迹线远端面(distal surface)并且在第二金属迹线顶面的下方。该通孔将第一金属迹线的底面耦合到第二金属迹线的顶面和远端面上。
采用本发明实现了优于传统技术的诸多益处。例如，本技术使得依赖传统技术来实施的结构易于实施了。另外，该方法与传统工艺兼容不需对传统设备和工艺做大幅修改。依据实施方案，可以实现一个或多个益处。本说明书充分描述了这些和其它益处，以下更具体说明。
参照以下详细描述和附图，可以更充分地理解本发明的各种其它目的，特征和优点。
附图说明
图1是本发明实施方案说明集成电路器件的简化图；
图2A-2C所示为本发明实施方案的密封结构的简化图；和
图3所示为本发明实施方案的密封结构的简化图。
具体实施方案
本发明提供了用于制造半导体器件的集成电路及其加工技术。更具体地说，本发明提供了一种在多层结构中减少薄膜分层的方法和器件。仅仅作为实例，本发明已应用于集成电路器件。但是应该认识到本发明具有更广泛的应用范围。
图1所示为本发明实施方案的集成电路器件100。该图仅仅是实例，不应该过度局限权利要求的范围。本领域的普通技术人员能够识别一些变化、替代方案和修正。
集成电路器件100包括半导体衬底和上覆介电层150。集成电路被设置在有源区域110内。机械应力、电应力和环境应力可能损害集成电路的元件(例如，晶体管、二级管、电阻器、电容器以及诸如此类)。例如，将硅晶片分割(singulate)成集成电路器件的切割工艺常常导致集成电路器件的分层、破裂或碎裂，因此降低了加工产量和器件的可靠性。介电层150是低K电介质，例如，等离子增强化学气相沉淀(PECVD)氧化硅、氮化硅、氧氮化硅、碳化硅、可流动氧化物(FOX)、硼磷硅玻璃(BPSG)、硼硅酸盐玻璃(BSG)、多硅玻璃(PSG)、碳掺杂氧化硅、来自应用材料公司(Applied Materials Inc.)的Black DiamondTM低K薄膜、来自诺发公司(Novellus System Inc.)的Corel CVD电介质、来自道化学公司(The Dow Chemical Company)的SiLK电介树脂或来自ASMInternational NV的AuroraTM低k电介质。通常，仅仅介电层150不能为在有源区域100内设置的元件提供足够的保护。
集成电路器件100具有密封结构130。密封结构130围绕着有源区域110以提供保护壁。将密封结构设置在切割迹线(sawing trace)140和有源区域110之间，因此将有源区域110与跟切割工艺和外部环境相关的应力隔绝。密封结构可以是任意形状。例如，密封结构可以是正方形、矩形、圆角矩形、椭圆形、圆形或多边形。在图1所示的实例中，密封结构是多边形。在另一实施方案中，集成电路器件可以包括两个密封结构(例如，内密封结构和外密封结构)或多个密封机构(例如，三个、四个或更多)。
另外，集成电路器件100包括介电层150的保护区域以减少震动或损害。例如，将密封结构130设置在距切割迹线140为长度160的位置上以减少在切割工艺中对密封结构130损害的可能性。长度160约为0微米到10微米，或更多。密封结构130还可以设置在距有源区域110为长度170的位置上。长度170至少为1微米。密封结构130和有源区域110之间的区域作为缓冲区。
图2A-2C所示为本发明实施方案的密封结构130的简化图。该图仅仅是实例，不应该过度局限权利要求的范围。本领域的普通技术人员能够识别一些变化、替代方案和修正。
密封结构130包括多条金属迹线，例如金属迹线200、202，它们通过一个或多个通孔(例如通孔204)互连。在本发明实施方案中，密封结构包括两层或多层金属迹线层(例如5层、10层或更多层)。金属迹线包括铜、铝、钨、多晶硅，及其组合物。在本发明具体实施方案中，金属迹线宽度约为2微米到200微米，优选约为10微米到50微米。通孔也可以是铜、铝、钨、多晶硅，及其组合物。密封结构130的金属迹线和通孔有被序排列形成垂直保护壁或穿过介电层150的连续阻挡层以保护其免于应力作用(例如机械震动、环境条件、以及诸如此类)，该应力来源于或穿越过切割迹线140。
参照图2C，金属迹线202至少位于一部分金属迹线200的下方。通孔204将金属迹线200耦合到迹线202上以在绝缘层150上产生保护壁。在本发明的一个实施方案中，将通孔204耦合到金属迹线202的至少两个互相垂直的表面上(例如，顶面206和远端面208)。因而，金属迹线200、202和通孔204形成保护壁的一部分，通常该保护壁不易受分层、破裂、碎裂的影响。通孔204和迹线206之间的界面210能够更好地抵挡来自切割迹线140的应力。优选地是，将通孔204直接耦合到顶面206的至少20％以上和远端面208的至少10％以上。因为通孔204的底面不是完全固定在顶面206上的，所以它至少是不全接触的(unlanded)。在另一实施方案中，通孔可以完全不接触。
图3所示为本发明实施方案的密封结构300的简化图。该图仅仅是实例，不应该过度局限权利要求的范围。本领域的普通技术人员能够识别一些变化、替代方案和修正。
密封结构300包括阻挡层306，它设置在该结构300的金属材料(例如，通孔304、金属层302、308)和电介质310之间。阻挡层306保护这些金属材料(具体是铜)免受由于与电介质310接触而产生的侵蚀。在具体实施方案中，阻挡层306可包括钽(Ta)和/或氮化钽(TaNi)。作为制造工艺的副产品，阻挡层也可以存在于通孔304和金属层308之间。在传统密封环中，通孔层和金属层之间存在阻挡层将削弱界面之间的结合强度。然而，密封结构300可以减轻或消除在界面312上与阻挡层306相关的结合强度劣化。
形成密封结构与传统工艺兼容且不需对传统设备和工艺做大幅修改。具体的说，至少对部分槽(slot)来说，采用密封结构300上的底层金属迹线作为蚀刻终止层(etch stop)，实现了用于密封结构300每层的槽的成形。因而，通孔的不全接触部分具有更深的槽。
还要理解到，此处描述的实例和实施方案仅仅起到说明的目的，在本申请和所附权利要求的精神和范围下，本领域的技术人员可以进行各种修正和改变。

Claims (28)

1.一种集成电路器件，所述器件包括：
半导体衬底；
集成电路；
介电层；和
密封结构，所述密封结构围绕着所述集成电路且被设置在所述介电层内以防止所述集成电路受到损害，所述密封结构包括：
多个在垂直层上有序排列的金属迹线；
多个通孔，所述多个通孔中的每个通孔从相邻的垂直层耦合所述多条金属迹线中的至少两条金属迹线，且所述多个通孔中的每个通孔与至少两条金属迹线中较低金属迹线的至少两个互相垂直的表面接触，
其中，所述多个金属迹线和多个通孔在所述介电层上形成连续界面；和
阻挡层，所述阻挡层位于所述介电层和每个所述多个金属迹线之间，并且所述阻挡层位于所述介电层和每个所述通孔之间，从而保护所述金属迹线和通孔免受由于与介电层接触而产生的侵蚀。
2.按照权利要求1所述的器件，其中所述介电层包括PECVD氧化硅、氮化硅、氧氮化硅、碳化硅、可流动氧化物、BPSG、BSG、PSG、碳掺杂氧化硅、Black Diamond低K薄膜、Corel CVD电介质、SiLK电介树脂、Aurora低K电介质的其中至少一种。
3.按照权利要求1所述的器件，其中所述密封结构形成围绕所述集成电路的椭圆形、圆形和多边形的其中至少一种。
4.按照权利要求3所述的器件，其中所述多边形包括正方形和矩形中的任意一种。
5.按照权利要求4所述的器件，其中所述矩形包括圆角矩形。
6.按照权利要求1所述的器件，还包括位于所述集成电路和所述密封结构之间的所述介电层上的缓冲区域。
7.按照权利要求6所述的器件，其中所述缓冲区至少延伸1微米。
8.按照权利要求1所述的器件，其中所述多条金属迹线中的每条包括铜、铝、钨和多晶硅的其中至少一种。
9.按照权利要求1所述的器件，其中所述多个通孔中的每个包括铜、铝、钨和多晶硅的其中至少一种。
10.按照权利要求1所述的器件，其中所述多个通孔中的每个直接耦合到两个互相垂直表面的顶面的至少20％以上和第二表面的至少10％以上。
11.按照权利要求1所述的器件，其中所述阻挡层包括Ta和TaNi的其中至少一种。
12.按照权利要求1所述的器件，其中所述密封结构为第一密封结构，且一第二密封结构被设置在所述第一密封结构与所述集成电路之间。
13.按照权利要求1所述的器件，其中一部分所述密封结构邻接切割迹线。
14.按照权利要求1所述的器件，其中所述密封结构被设置在距切割迹线0微米到10微米。
15.集成电路器件，所述器件包括：
半导体衬底；
集成电路；
介电层；和
密封结构，所述密封结构围绕着集成电路且被设置在所述介电层内，所述密封结构包括：
第一金属迹线；
第二金属迹线，所述第二金属迹线位于所述第一金属迹线的一部分的下方；
通孔，所述通孔将所述第一金属迹线耦合到所述第二金属迹线上，
其中，所述通孔被耦合到所述第二金属迹线的第一表面和所述第二金属迹线的第二表面上，和
所述第一表面和第二表面是互相垂直的；和
阻挡层，所述阻挡层位于所述介电层和每条所述第一金属迹线之间，所述阻挡层位于所述介电层和每条所述第二金属迹线之间，并且所述阻挡层位于所述介电层和每个所述通孔之间，从而保护所述金属迹线和通孔免受由于与介电层接触而产生的侵蚀。
16.按照权利要求15所述的器件，其中所述阻挡层包括Ta和TaNi的其中至少一种。
17.按照权利要求15所述的器件，其中所述介电层包括PECVD氧化硅、氮化硅、氧氮化硅、碳化硅、可流动氧化物、BPSG、BSG、PSG、碳掺杂氧化硅、Black Diamond低K薄膜、Corel CVD电介质、SiLK介电树脂和Aurora低k电介质的其中至少一种。
18.按照权利要求15所述的器件，其中所述密封结构形成围绕所述集成电路的椭圆形、圆形和多边形的其中至少一种。
19.按照权利要求18所述的器件，其中所述多边形包括正方形和矩形中的任意一种。
20.按照权利要求19所述的器件，其中所述矩形包括圆角矩形。
21.按照权利要求15所述的器件，还包括位于所述集成电路和所述密封结构之间的所述介电层内的缓冲区域。
22.按照权利要求21所述的器件，其中所述缓冲区从所述集成电路和所述密封结构至少延伸1微米。
23.按照权利要求15所述的器件，其中所述第一金属迹线、第二金属迹线和每个通孔包括铜、铝、钨和多晶硅的其中至少一种。
24.按照权利要求15所述的器件，其中所述通孔被直接耦合到所述第一表面的至少20％以上和第二表面的至少10％以上，其中所述第一表面是所述第二金属迹线的顶面，所述第二表面是与所述第二金属迹线的顶面互相垂直的表面。
25.按照权利要求15所述的器件，其中密封构件还包括：
第三金属迹线，所述第三金属迹线位于所述第一金属迹线的一部分上方；和
第二通孔，所述第二通孔将所述第三金属迹线耦合到所述第一金属迹线上，其中
所述第二通孔被耦合到所述第一金属迹线的第一表面上和所述第一金属迹线的第二表面上，和
所述第一表面和第二表面是互相垂直的。
26.按照权利要求15所述的器件，其中所述密封结构为第一密封结构，且一第二密封结构被设置在所述第一密封结构和所述集成电路之间。
27.按照权利要求15所述的器件，其中一部分所述密封结构邻接切割迹线。
28.按照权利要求15所述的器件，其中将所述密封结构设置在距切割迹线0微米到10微米。
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