TWI380404B - - Google Patents

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TWI380404B TW095122398A TW95122398A TWI380404B TW I380404 B TWI380404 B TW I380404B TW 095122398 A TW095122398 A TW 095122398A TW 95122398 A TW95122398 A TW 95122398A TW I380404 B TWI380404 B TW I380404B
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1380404 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體積體電路裝置及其製造技術，特別 是關於適用於包含以金屬鑲嵌（DamaScene)法而形成之溶 絲之半導體積體電路裝置之有效技術。 【先前技術】 近年來，微細化之半導體積體電路裝置之製造步驟，係 以稱為金屬鑲嵌（Damascene)法之微細布線形成方法為主 流。 金屬鑲嵌法係藉由在半導體基板上之層間絕緣膜中形成 微細之布線溝後’在包含該布線溝之内部之層間絕緣臈上 堆積金屬膜，其次，使用化學性機械研磨（CMP: chemical Mechanical Ploishing)法，除去布線溝外部之金屬膜，而 在布線溝之内部形成微細之埋入布線之方法。 上述金屬鑲嵌法中，稱為雙道金屬鑲嵌（Dual_Damascene) 法之方法，係在形成於層間絕緣膜之布線溝之下部，形成 下層布線連接用之通孔，藉由在布線溝與通孔中同時埋入 金屬膜而形成布線，謀求縮短步驟數。另外，預先在通孔 之内部成金屬插塞後，在布線溝之内部形成埋入布線之 方法，則稱為單道金屬鑲嵌（Single_Darnascene)法。 埋入布線用之金屬材料，主要使用即使細線化仍可確保 而度可靠性之銅（Cu)e此外，使用金屬鑲嵌法，於層間絕 緣膜中形成埋入布線時，為了減少鄰搖布線間產生之電 谷，係以介電常數低之絕緣材料構成層間絕緣膜。在包含 111862.doc :介電常數计料之層間絕緣媒中，以金屬鑲喪法形成埋入 線之技術’如記載於日本特開讓·221275號公報 文獻D及日本特開2_]243()7號公報（專利文獻2)等。 _此外，於日本特開2GG3·公報（專利文獻3) _揭 不有：使用最上層 <銅料作為㈣，而在其最上層之鋼 布線表面形成有SiCN膜之構造。 [專利文獻1]日本特開2004-221275號公報 [專利文獻2]日本特開20〇3_1243〇7號公報 [專利文獻3]日本特開2003-3 18262號公報 【發明内容】 (發明所欲解決之問題） SRAM(靜態隨機存取記憶體）及DRAM(動態隨機存取記 憶體）等之半導體記憶體，藉由具備彌補晶圓製程中產生 之瑕疵用之冗長功能，而謀求提高製造良率。 其係電路之一部分中預先準備備用之列及行（冗長電 路）’在包含數個記憶胞之記憶體陣列内之瑕疵胞（不良位 元）中放入位址信號時，藉由選擇備用之列及行，即使電 路之一部分發生不良位置，不致晶片全體視為不良之不良 彌補功能。 不良位置與備用位置之切換，係藉由切斷連接於位址切 換電路之瑕疵彌補用之熔絲來進行。切斷該熔絲時，主要 採用替換程式之自由度高，在面積效率上亦有利之雷射熔 斷方式》 瑕疵彌補用之熔絲係由金屬布線材料而構成，並在半導 H1862.doc 1380404 體基板上形成布線之步驟同時形成。而後，藉由在晶圓製 程之最後步驟進行之探針檢查而發現瑕疲胞時，藉由雷射 等切斷上述熔絲’而將對應於瑕庇胞之位址分配至冗長胞 中。因此，使用前述金屬鑲嵌法，在層間絕緣膜内形成銅 之埋入布線情況下，係在形成埋入布線步驟中，同時形成 銅之嫁絲。 藉由上述雷射輯方式而切㈣絲時，為了容易炫斷炫
絲，須在探針檢查之前，於溶絲上部之絕緣膜上開口並 使覆蓋炫絲之絕緣膜之膜厚比其他區域薄。但是，由於該 開口於晶圓製程結束，晶圓單片化成晶片時仍然保留，： 此，水分通過膜厚薄之絕緣膜’而自外部侵入晶片内部 時’引起熔絲腐钱。而熔絲腐银時’腐钱通過連接於溶絲 之布線而擴散至晶片内，因而導致半導體積體電路裝置之 壽命及可靠性降低。另外，依記憶體製品，亦有在進行探 針檢查後，於晶圓表面塗佈聚酿亞胺樹脂膜者，不過，由 於聚酿亞胺樹脂膜之耐濕性低’因而無法有效阻止水分侵 入晶片内。 本發明之目的在提供一種可提高包 门匕佘韃由金屬鑲嵌法而 形成之料之半導體積體電路裝置之可#性之技術。 本發明之前述及其他目的與新型特徵，從本說明書 容及附圖即可明瞭。 (解決問題之手段） 本專利中揭示之發明中，代表性之發明概要簡單說明如 下0 111862.doc 1380404 本發明之半導體積體電路裝置係包含：第一層間絕緣 膜其係形成於半導體基板之主面上；第一布線其係埋 入形成於前述第-層間絕緣膜之第—布線溝之内部；第二 層間絕緣膜，其係經由覆蓋前述第一布線上之第一障壁絕 緣膜，而形成於前述第一層間絕緣膜上：熔絲，其係埋入 形成於前述第二層間絕緣膜之第二布線溝之内部；第二布 線，其係埋入形成於前述第二層間絕緣膜之第三布線溝之 内部m絕緣膜’其係覆蓋前述料及前述第二布 線上；最上層布線，其係經由第—絕緣臈而形成於前述第 二障壁絕緣膜上；及表面保護膜’其係覆蓋前述最上層布 線上；前述第二障壁絕緣膜之膜厚比前述第一障壁絕緣膜 之膜厚大’前述熔絲之上部之前述第一絕緣膜及前述表面 保護膜中，設有達到前述第二障壁絕緣臈表面之第一開口 者。 本發明之半導體積體電路裝置之製造方法，包含以下步 驟：⑷在半導體基板之主面上形成第—層間絕緣膜並在 前述第一層間絕緣膜中形成第一布線溝；（b)在包含前述第 一布線溝之内部之前述第一層間絕緣膜上形成第一金屬膜 後，藉由化學性機械研磨法除去前述第一布線溝外部之前 述第一金屬膜，而在前述第一布線溝之内部形成包含前述 第一金屬膜之第一布線；（C)在包含前述第一布線上部之前 述第一層間絕緣膜上形成第一障壁絕緣膜；（d)在前述第一 障壁絕緣膜上形成第二層間絕緣膜，並在前述第二層間絕 緣膜中形成第二及第三布線溝；（6)在包含前述第二及第三 111862.doc -9- ^«0404 f線溝内部之前述第二層間絕緣膜上形成第二金屬膜後， 错:以化學性機械研磨法除去前述第二及第三布線溝外部 =述第二金屬膜’而在前述第二布線溝之内部形成包含 =述第—金屬膜之料，並在前述第三布線溝之内部形成 =前述第二金㈣之第二布線；⑺在包含前述第二布線 ^月:述熔絲上部之刖述第二層間絕緣膜上形成具有膜厚比 ^第-障壁絕緣膜厚之第二障壁絕緣膜；ω在前述第二 ^壁絕緣訂形成第-料膜，並在前述卜絕緣膜上形 成最上層布線；及（h)在前述溶絲上部之前述第一絕緣膜及 ㈣表面保護琪中形成達到前述第二障壁絕緣膜表面之第 —開口’並在前述最上層布線上部之前述第一絕緣膜及前 述表面保護財形成達到前述最上層布線之第二開口。 (發明效果） 本專利中揭示之發明中，rb Zii Λ ,, 贫β τ猎由代表性之發明而獲得之效 果簡單說明如下。 可提高料元件之可靠性。亦即，可提高半導體積體電 路裝置之可靠性。此外，可簡化半導體積體 造方法。. 【實施方式】 以下，依據圖式詳細說明本發明之實施形態。另外，吮 明實施形態用之全部圖式中’原則上相同之構件上註記相 同符號，並省略其重複說明。 (第一種實施形態） 本實施形態如係包含4層銅布線與料之半導體積體電 111862.doc -10· 1380404 路裝置，並使用圖1〜圖26，按照步驟順序說明其製造方 法。 首先，如圖1所示’如在包含單結晶矽之半導體基板（以 下簡稱為基板）1之主面上，作為半導體元件而形成n通道 型MISFET(Qn)及ρ通道型MISFET(Qp)。另外，圖中之符號 2表示元件分離溝，符號4表示p型井，符號5表示η型井。 元件分離溝2係在餘刻基板1而形成之溝内部，作為絕緣 膜如埋入氧化石夕膜3而形成。ρ型井4及η型井5係藉由在基 板1上離子佈植ρ型雜質（硼）及η型雜質（磷），繼續熱處理基 板1，而使此等雜質擴散於基板1中而形成。 η通道型MISFET(Qn)藉由：包含形成於ρ型井4表面之氧 化石夕膜或氧氮化矽膜之閘極絕緣膜6，包含形成於閘極絕 緣膜6上部之多結晶矽膜等之閘極電極7，包含形成於閘極 電極7側壁之氧化矽膜等之側壁間隔物8，及形成於閘極電 極7兩側之ρ型井4之一對n型半導體區域（源極、汲極}11等 而構成。ρ通道型MISFET(Qp)係由：閘極絕緣膜6、閘極 電極7、側壁間隔物8、及形成於閘極電極7兩側之n型井5 之一對ρ型半導體區域（源極、汲極）丨2等而構成。構成η通 道型MISFET(Qn)之閘極電極7之多結晶矽膜中導入η型雜 質（磷），在構成ρ通道型MISFET(Qp)之閘極電極7之多結晶 石夕膜中導入ρ型雜質（删）。此外，在n通道型MjSFET(Qn)之 閘極電極7與η型半導體區域（源極 '汲極）u之各個表面， 及ρ通道型]VIISFET(QP)之閘極電極7與p型半導體區域（源 極、汲極）12之各個表面，形成矽化鈷（c〇)臈9 ,使閘極電 111862.doc 1380404 極7及源極、没極達到低電阻化β 其次，如圖2所示’在η通道型MISFET(Qn)及ρ通道型 MISFET(Qp)之上部形成插塞16及第一層布線19，並經由 插塞16而電性連接n通道型MISFET(Qn)及p通道型 MISFET(Qp)與第一層布線19。
第一層布線19係由以下之方法而形成。首先，在基板1 上堆積蝕刻停止膜13與絕緣膜14後，以化學性機械研磨法 將絕緣膜14之表面予以平坦化。蝕刻停止膜13如由以CVD 法堆積之氮化矽膜而構成’絕緣膜14如由以CVD法堆積之 氧化矽膜而構成。 其次，蝕刻η通道型MISFET(Qn)之η型半導體區域（源 極、沒極）11及ρ通道型MISFET(Qp)之ρ型半導體區域（源 極、汲極）12之各個上部的絕緣膜14，繼續，蝕刻其下層 之钱刻停止膜13’而形成接觸孔15。其次，在接觸孔15之 内部形成插塞16 »插塞16如由氮化鈦（TiN)膜與鎢（W)膜之 疊層膜而構成。此時，氮化鈦膜作為鎢膜之障壁金屬膜之 功能。障壁金屬膜亦可由氮化鈦膜與鈦（Ti)膜之疊層膜而 構成。 其次’在絕緣膜14之上部，以CVD法堆積膜厚為200 nm 程度之絕緣膜17(SiOC膜17)與膜厚為50 nm程度之包含氧 化矽膜之絕緣膜18後，將光抗蝕膜（圖上未顯示）作為遮 罩’藉由乾式蝕刻絕緣膜18及SiOC膜17，而形成布線溝 20。絕緣膜17(SiOC膜17)係減少布線間電容用之低介電常 數絕緣膜，如可採用具有介電常數比氧化矽膜（如TE0S(四 111862.doc 12 1380404 乙氧基矽烷）氧化膜）之介電常數低之絕緣膜。一般而言， 將TEOS氧化膜之相對介電常數ε=4丨〜4 2程度以下稱為低 介電常數之絕緣膜。本實施形態中，其相對介電常數為 2.7程度。形成於SiOC膜17上部之絕緣膜18，作為防止機 械性強度低之SiOC膜17藉由化學性機械研磨而惡化之保護 膜的功能。 其次’在布線溝20之内部，以濺鍍法堆積包含膜厚5〇 nm程度之氮化鈦膜，或氮化鈦膜與鈦膜之疊層膜之障壁金 屬膜，繼續，以濺鍍法或電鍍法堆積完全埋入布線溝2〇内 部之厚度（800 nm〜1600 nm程度）之銅膜。障壁金屬膜作為 防止銅膜擴散於周圍之絕緣膜中之障壁膜的功能。障壁金 屬膜除氮化鈦膜之外，可使用氮化鎢（WN)膜及氮化鈕 (TaN)膜等氮化金屬膜或在此等中添加石夕之合金膜，或是 鈕膜、鈦膜、鎢臈、鎢化鈦膜等高熔點金屬膜，或是此等 咼熔點金屬膜之疊層膜等，而不易與銅反應之各種導電 膜。 其次，藉由化學性機械研磨法除去布線溝2〇外部之銅膜 與障壁金屬膜’在布線溝20之内部埋入以銅為主要成分之 金屬膜而形成。如此’形成包含保留於布線溝2〇内部之障 壁金屬膜與銅膜之疊層膜之第一層布線！9。 其次，如圖3所示，在第一層布線19之上層依序堆積障 壁絕緣膜21，22、層間絕緣膜23及絕緣膜24。障壁絕緣膜 2 1係防止第一層布線19材料之銅擴散於層間絕緣膜23中用 之絕緣膜，如藉由以電漿CVD法堆積之膜厚為20 nm〜100 111862.doc -13 - 1380404 nm程度之SiCN膜而構成。此外，障壁絕緣膜22係防止構 成下層之障壁絕緣膜21之SiCN膜中包含之胺化合物擴散於 層間絕緣膜23中用之絕緣膜，如藉由以cvd法堆積之膜厚 10 nm〜100 nm程度之Sic〇膜而構成。胺化合物擴散於層 間絕緣膜23中時，在其次之步驟，胺化合物擴散於形成於 名巴緣膜24上層之光抗姓膜中，而可能導致光抗姓膜之感光 功能鈍化。 層間絕緣膜23，為了減少在第一層布線19與爾後步驟中 形成之第二層布線之間形成之電容，而由介電常數低之絕 緣膜，如由上述之SiOC膜而構成。SiOC膜以CVO法堆 積’其膜厚為460 nm程度。此外，層間絕緣膜23之低介電 常數之膜亦可藉由塗佈法而形成β此外，形成於層間絕緣 膜23上部之絕緣膜24 ’與下層之絕緣膜丨8相同，係藉由化 學性機械研磨形成銅布線時，為了保護包含機械性強度低 之SiOC膜之層間絕緣膜23用的絕緣膜，如由以CVD法堆積 之膜厚50 nm程度之氧化矽膜而構成。 其次’如圖4所示’在絕緣膜24上形成防反射膜25，在 防反射膜25上形成光抗蝕膜26。防反射膜25係為了防止將 光抗姓膜26予以曝光時’在第一層布線19之表面反射之曝 光之光入射於光抗姓膜26造成解像度降低而形成。防反射 膜係稱為BARC(底部防反射塗佈）之膜，且係折射率比基 底之絕緣膜24及層間絕緣膜23高之膜。光抗蝕膜26藉由使 用形成有通孔圖案之光罩（圖上未顯示）進行曝光，繼續進 行顯影’而轉印將通孔形成區域予以開口之圖案。 111862.doc 14 1380404 其次，如圖5所示’將光抗钱膜26作為遮罩，藉由依序 乾式蝕刻防反射膜25、絕緣膜24及層間絕緣膜23，而在第 一層布線19之上部形成通孔27 » 其次，除去光抗蝕膜26與防反射膜25。此時，以上述之 B ARC形成防反射膜25時’因膜之組成與光抗姓膜％類 似’因此可藉由一次洗淨而同時除去光抗蝕膜26及防反射 膜25。而後如圖6所示，在通孔27之内部填充埋入劑28。 埋入劑28包含與防反射膜25大致相同組成之絕緣材料。填 ® 充埋入劑28時，係在包含通孔27内部之絕緣膜24上旋轉塗 佈埋入劑28使其硬化後，藉由回蝕而除去通孔27外部之埋 入劑28。連接第一層布線19與爾後形成之第二層布線之通 孔27之直徑比較小。因而，進行該回蝕時，填充於通孔27 之埋入劑28表面成為大致平坦之面，且與絕緣膜24之表面 大致同高。 其次，如圖7所示，在絕緣膜24上形成防反射膜3〇，並 • 在防反射膜30上形成光抗蝕膜31 »本實施形態中，防反射 膜30使用上述之BARCe光抗錢31藉由使㈣成有布線 溝圖案之光罩(圖上未顯示)進行曝光，繼續進行顯影，而 轉印將布線溝形成區域予以開口之圖案。 其次，如圖8料，將光抗㈣31作為料，依序乾式 钱刻防反射膜3 0及絕緣膜2 4，繼續藉由乾式钱刻層間絕緣 膜23至其中途’而形成布線溝32。此時，由於層間絕緣膜 23中不存在成為钱刻停止器之胺，旧匕士 & ^ 窃又腰因此布線溝32形成之蝕 刻係藉由時間控制來進行。亦如诒 Τ 如後述所示，由於下層之布 111862.doc •15- 1380404 線尺寸係比上層之布線尺寸微細地佈局，因此形成介電常 數比層間絕缘膜23高之膜時，布線間電容增大。本實施形 態藉由不在層間絕緣膜23中形成蝕刻停止膜，可減少布線 間之電容。此外，由於下層布線溝之深度係比上層布線溝 之深度淺地佈局，因此，布線溝形成時之蝕刻量減少，因 而，即使不特別SX置姓刻停止膜，仍可藉由钱刻之時間控 制來控制膜厚。 其次，除去光抗蝕膜31後，如圖9所示，藉由乾式蝕刻 除去絕緣膜24上之防反射膜30 ^此時，亦蝕刻填充於通孔 27之埋入劑28與其下層之障壁絕緣膜22，21，而使第一層 布線19之表面露出於通孔27之底部。 其次，如圖10所示，在布線溝32及通孔27之内部形成第 二層布線33。形成第二層布線33時，首先，在包含布線溝 32及通孔27内部之絕緣膜24上，藉由濺鍍法堆積5〇 11〇1程 度之薄氮化鈦膜（障壁金屬膜繼續，在該氮化鈦膜上， 以滅鍍法或電鍍法堆積完全埋入布線溝32及通孔27内部之 厚銅膜後’藉由化學性機械研磨法除去布線溝32外部之銅 膜與障壁金屬膜。此時’由於絕緣膜24之機械性強度比層 間絕緣膜23強’因此作為層間絕緣膜23之保護膜的功能。 其次’如圖11所示，在第二層布線33之上層堆積障壁絕 緣膜34、層間絕緣膜35及防反射膜36後，將形成於防反射 膜36上之光抗钱膜37作為遮罩，藉由乾式蝕刻防反射膜36 及層間絕緣膜35 ’而在第二層布線33之上部形成通孔38。 障壁絕緣膜34與覆蓋第一層布線丨9表面之障壁絕緣膜21 111862.doc •16· 1380404 相同，係防止布線材料之銅擴散於層間絕緣膜35中用之絕 緣膜’如由藉由電漿CVD法堆積之膜厚20 nm〜100 nm程度 之SiCN膜而構成。 一般而言，由於形成於基板1上之多層布線如同上層之 布線’各布線之間隔加寬，因此布線間電容變小。因此， 層間絕緣膜35於爾後步驟中形成之各第三層布線，及第三 層布線與第二層布線33間之電容無問題時，如由以cvD法 堆積之膜厚700 nm程度之氧化石夕膜而構成。由於氧化石夕膜 之膜質比低介電常數材料之SiCO膜緻密，因此以氧化石夕膜 構成層間絕緣膜35時，即使在包含SiCN膜之障壁絕緣膜34 上直接堆積層間絕緣臈35 ’不致發生胺化合物擴散之問 題。另外’由於SiCN膜與氧化矽膜之接合性較低，因此基 於提高障壁絕緣膜34與層間絕緣膜35之接合性之目的，亦 可在兩者之間形成SiCO膜。此外，構成層間絕緣膜35之氧 化矽系材料，亦可使用添加氟（F)，而降低介電常數之氧 化石夕。 另外，各第三層布線（43)及第三層布線（43)與第二層布 線33之間之電容成為問題時，係由Sic〇膜之低介電常數材 料構成層間絕緣膜35 〇此時，須在障壁絕緣膜34與層間絕 緣膜35之間形成SiCO膜，防止障壁絕緣膜34中之胺化合物 擴散。以下說明以氧化矽膜構成層間絕緣膜35之情況。 其·人，除去光抗钱膜37與防反射膜36後，如圖12所示， 在通孔38之内部填充埋入劑39。如前述，埋入劑39包含與 上述防反射膜大致相同組成之絕緣材料。埋入劑39之填充 ni862.doc •17· 1380404 方法亦與在前述之通孔27内部填充埋入劑28之方法相同。 由於連接第二層布線33與爾後形成之第三層布線之通孔38 直徑比較小，因此填充於通孔38之埋入劑39之表面成為大 致平坦之面’且與層間絕緣膜35之表面大致同高。 其次’如圖13所示，在層間絕緣膜35中形成布線溝42。 形成布線溝42時’係在層間絕緣膜35上形成防反射膜40， 並在防反射膜40上形成光抗蝕膜41後，將光抗蝕膜41作為 遮罩’乾式蝕刻防反射膜40，繼續乾式姓刻層間絕緣膜35 至其中途。本實施形態中，與前述布線溝32之形成同樣 地，係藉由時間控制之蝕刻而形成布線溝42。 其次’如圖14所示’在布線溝42及通孔38之内部形成第 三層布線43。形成第三層布線43時，首先，除去光抗蝕膜 4 1 ’繼續以乾式蝕刻除去防反射膜40 »除去防反射膜40 時’亦除去填充於通孔38之埋入劑39與其下層之障壁絕緣 膜34，而使第二層布線33之表面露出於通孔38之底部。其 次’在包含布線溝42及通孔38内部之層間絕緣膜35上，以 濺鍍法堆積薄氮化鈦膜（障壁金屬膜），繼續，在該氮化鈦 膜上，以濺鍍法或電鍍法堆積厚銅膜後，藉由化學性機械 研磨法除去布線溝42外部之銅膜與障壁金屬膜。 其次，如圖15所示，在第三層布線43之上層堆積障壁絕 緣膜44與層間絕緣膜45。障壁絕緣膜44係防止銅擴散用之 絕緣膜，且與下層之障壁絕緣膜34，21相同，係由以電漿 CVD法堆積之膜厚50 nm〜100 nm程度之SiCN膜而構成。 在其次之步驟中，形成於層間絕緣膜45中之第四層布線與 111862.doc -18 - 1380404 下層之布線比較，其布線之尺寸、各布線之間隔及布線之 膜厚較大。因此，層間絕緣膜45係由以CVD法堆積之膜厚 為1 μπι程度之氧切膜而構成^另外，在障壁絕緣膜料與 層間絕緣膜45之間，基於提高兩者接合性之㈣，亦可形 成sic_。此外’構成層間絕緣膜45之氧化石夕系材料，亦 可使用添加氟而降低介電常數之氧化石夕。 層間絕緣膜45之膜厚變大時，蝕刻層間絕緣膜45至其中 途，而形成布線溝時，高精密度控制布線溝之深度困難。 亦即，由於布線溝52, 53之深度比前述之布線溝32,42深， 因此，不易如前述之布、線溝32, 42藉由時間控制之姓刻而 形成。因此，係將蝕刻選擇比具有與層間絕緣膜45不同之 蝕刻選擇比之停止膜46形成於層間絕緣膜45之中途，藉由 在停止膜46之表面停止蝕刻，來控制布線溝之深度。本實 施形態中，形成於層間絕緣膜45中途之停止膜46，係使用 以電漿CVD法堆積之膜厚1〇 nm〜i〇〇 nm程度之sicN膜。 由於SiCN膜對氧化矽膜之蝕刻選擇比大，且介電常數低， 因此可用作停止膜46。此外，由於具有光之反射率低（折 射率比層間絕緣膜45小）之特性，因此如後述，亦可作為 防反射膜之功能。 其次，如圖16所示，在層間絕緣膜45上形成防反射膜47 後’將形成於防反射膜47上之光抗蝕膜48作為遮罩，藉由 依序乾式蝕刻防反射膜47、層間絕緣膜45、停止膜46及層 間絕緣膜45，而在第三層布線43之上部形成通孔38。 其次’除去光抗蝕膜48與防反射膜47後，如圖17所示， 111862.doc •19- 1380404 在通孔49之内部填充埋入劑50 ^埋入劑50之材料及填充方 法與則述者相同》不過，由於形成第四層布線用之通孔49 之直徑及深度比下層之通孔38, 27大，不易良好地埋入埋 入劑50 »因此，填充於通孔49之埋入劑50表面不平坦，且 在與層間絕緣膜45表面之間產生階差。 其-欠，如圖18所示，在層間絕緣膜45上形成光抗蝕膜 51。如前述，由於填充於通孔49之埋入劑5〇表面不平坦， 且在與層間絕緣膜45表面之間產生階差，因此，在層間絕 緣膜45之表面全體塗佈均一膜厚之防反射膜困難。因此， 此時不使用防反射膜，而係在層間絕緣膜45上直接形成光 抗蝕膜51。 光抗蝕膜51藉由使用形成有布線溝圖案與熔絲圖案之光 罩（圖上未顯示）進行曝光，繼續進行顯影，而轉印將布線 溝形成區域與熔絲形成區域予以開口之圖案。如前述，在 層間絕緣膜45之中途形成有以光之反射率低^Si(：N膜構成 之停止膜46。因而，即使不在光抗蝕膜51之下層形成防反 射膜，仍可抑制第三層布線43表面反射之曝光之光入射於 光抗蝕膜51，.而使解像度降低之問題。藉此，由於不需要 在光抗蝕膜51下層形成防反射膜之步驟，因此可簡化步 驟因而，在形成於層間絕緣膜45 _途之停止膜46中，要 求蝕刻選擇比與氧化矽膜不同、光之反射率低及介電常數 低。此種絕緣材料除上述之SiCN之外，如有氮切（㈣） 及氧氮化邦i0N)，不過，其中最宜為sicN<> 其次，如圖所示，將光抗餘膜川乍為遮罩，乾式敍刻 111862.doc •20- 1380404 層間絕緣膜45 ’在停止膜46之表面停止姓刻。藉此，在停 止膜46上層之層間絕緣膜45中形成布線溝52, 53。 其次，如圖20所示，以濕式蝕刻而除去填充於光抗蝕膜 51及通孔49之埋入劑50。其次，藉由乾式蝕刻除去通孔49 底部之障壁絕緣膜44，而使第三層布線43之表面露出於通 孔49之底部。 其久，如圖21所示，在布線溝52及通孔49之内部形成第 四層布線54，並在布線溝53之内部形成成為熔絲55之第四 層布線54。熔絲55經由下層布線而連接於電阻元件，不過 圖上並未顯示。電阻元件使用與MISFET(Qn，Qp)之閘極電 極7同層之多結晶矽膜而形成。因此，藉由後述之探針測 試，而在CMOS記憶體之一部分發現瑕疵時，藉由使用雷 射光束等切斷熔絲55 ’使電阻元件之電阻值變化，而將瑕 疵記憶體替換成冗長記憶體。 形成第四層布線54及炫絲55時，在包含布線溝52，53及 通孔49内部之層間絕緣膜45上，以濺鍍法堆積薄氮化鈦膜 (障壁金屬膜）’繼續’在該氮化鈦膜上，以濺鍍法或電鍍 法堆積厚的鋼膜後’藉由化學性機械研磨法除去布線溝 52, 53外部之銅膜與障壁金屬膜。 此外，層間絕緣膜45中保留有蝕刻停止膜46，不過，與 下層之第一、第二及第三布線層比較時，上層之第四布線 層佈局成其布線間距離較大，且層間絕緣膜45之膜厚形成 較厚’因此可大致忽略布線間電容及布線層間電容之增 加。 111862.doc 1380404 其次，如圖22所示，在第四層布線54及熔絲55之上層堆 ·· 積障壁絕緣膜56與層間絕緣膜57。障壁絕緣膜56係防止銅 擴散用之絕緣膜’且與下層之障壁絕緣膜44, 34, 21相同， 係由以電漿CVD法堆積之SiCN膜而構成。層間絕缘膜57與 下層之層間絕緣膜45，35相同，係由氧化矽系之絕緣膜而 • 構成’膜厚為900 nm程度。另外，在圖22及以下之圖中， - 省略第四層布線54更下層部分之圖示。 ^ 如後述，在第四層布線54及熔絲55之上層形成層間絕緣 膜與表面保護膜。此外’在熔絲55上部之層間絕緣膜與表 面保護膜中形成照射雷射光束於熔絲55用之開口。因而， 外部之水分通過該開口而侵入電路内時，可能造成熔絲55 腐餘。因此’本實施形態形成上述障壁絕緣膜56之膜厚比 下層之障壁絕緣膜44, 34, 21之膜厚大（如為丨50 nm〜200 nm 程度）’使熔絲55之耐濕性提高》 其次，如圖23所示，在層間絕緣膜57之上部形成最上層 φ 布線（第五層布線）6〇，繼續，在最上層布線60之上部形成 表面保護膜61。形成最上層布線6〇時，首先，將光抗蝕膜 (圖上未顯TF}作為遮罩，而乾式蝕刻第四層布線54上層之 ； 層間絕緣膜57，繼續乾式蝕刻其下層之障壁絕緣膜56，而 ; 形成穿通孔58後，在穿通孔58之内部形成插塞59。插塞％ 與下層之插塞16相同，係以氮化欽膜與鶴膜之疊層膜而構 成。其次，在層間絕緣膜57之上部，以濺鍍法堆積膜厚％ nm〜1〇〇 nm程度之氮化鈦膜、膜厚】μιη程度之鋁（A】）合金 膜及膜厚50 nm〜100邮程度之氮化欽膜，將光抗姓膜（圖 H1862.doc -22- 1380404 上未顯示）作為遮罩，藉由蝕刻此等之導電膜，而形成最 上層布線60。此外，最上層布線6〇上部之表面保護膜“係 由以電漿CVD法堆積之膜厚200 nm程度之氧化矽臈與膜厚 600 nm程度之氮化矽膜之疊層膜而構成。 其次，如圖24所示，將光抗蝕膜（圖上未顯示）作為遮罩 而乾式蝕刻表面保護膜61，藉由使最上層布線6〇之一部分 露出，而形成接合焊墊60B »此外，藉由乾式蝕刻熔絲55 上層之表面保護膜61及層間絕緣膜57，而形成開口 62。此 時’在覆蓋熔絲55之障壁絕緣膜56表面停止蝕刻，而在熔 絲55之上部保留障壁絕緣膜56。 此時由於形成炫絲55上部之障壁絕緣臈56之膜厚比下 層之障壁絕緣膜44, 34, 21厚，因此可確保耐濕性。亦即， 如上述之障壁絕緣膜56之膜厚與下層之障壁絕緣膜料，3七 21之膜厚相等時，如藉由在熔絲55上部形成開口 62時之蝕 刻步驟、除去光抗蝕膜時之氧電漿灰化步驟及其他洗淨步 驟等障壁絕緣膜56之膜厚更薄，而隨之發生耐濕性降低 之問題。特別是開口 62之蝕刻需要蝕刻比下層之層間絕緣 膜更厚之臈厚，可能因過度蝕刻而發生障壁絕緣膜56之膜 厚減少。因此，如本實施形態，需要將障壁絕緣膜56之膜 厚形成比下層之障壁絕緣膜44, 34, 21厚。 其次，在接合焊墊60B之表面抵接探針（圖上未顯示）， 進行電路之電性測試（探針測試）。經該探針測試而在半導 體兀件之一部分發現瑕疵情況下，藉由通過開口 62照射雷 射光束於熔絲55，切斷熔絲55，而將瑕疵記憶體替換成冗 1.11862.doc -23· 1380404 長記憶體。 此外保留於:^絲55上之絕緣膜，只須具有可藉由後述 之雷射光束照射而切斷之膜厚即可，依需要亦可保留絕緣 膜57。 ,、人如圖25所不’在表面保護膜61上堆積聚醯亞胺樹 月曰膜63後藉由在聚酿亞胺樹脂膜〇之上部形成引出布線 64 ’而電性連接接合谭塾6()B與引出布線⑷該引出布線 64係電性連接構成c刪記憶體之外部連接端子之谭接凸 塊與接合《60Β用之布線1成引出布線“時首先， 係在表面保護膜61上堆積聚酿亞胺樹㈣63，繼續將光抗 蝕膜(圖上未顯示)作為遮罩’藉由蝕刻接合焊墊_上部 之聚醯亞胺樹脂膜63,而使接合焊墊6〇B之表面露出。其 次’在表面保護膜61上形成將形成引出布線㈢之區域予以 開口之光抗飯膜（圖上未顯示）後’使用電鍵法或濺鍵法， 在表面保護膜61上堆積銅膜。 其次，如圖26所示，以聚醯亞胺樹脂膜65覆蓋包含銅膜 之引出布線64表面後，藉由钱刻聚酿亞胺樹脂膜65之一部 分’使引出布線64之一端部露出’而在其表面，以電鍍法 形成金（Au)旗66。而後，藉由在金（Au)膜66之表面以印刷 法形成焊接凸塊67，而形成半導體積體電路裝置之外部連 接端子。 上述引出布線64之形成步驟，熔絲55上部之障壁絕緣膜 5 6雖亦因蝕刻處理及光抗蝕膜之灰化處理而變薄但是’ 藉由預先增加障壁絕緣膜56之膜厚，可防止耐濕性惡化。 111862.doc •24· 1380404 (第二種實施形態） 前述第一種實施形態係說明在層間絕緣膜中形成通孔 後，形成布線溝之情況，而本實施形態係說明在層間絕緣 膜中形成布線溝後，形成通孔之情況。 首先，如圖27所示’在第三層布線43之上層堆積障壁絕 緣膜44與層間絕緣膜45。此外，在層間絕緣膜45之中途形 成停止膜46。停止膜46係使用以電漿CVD法堆積之膜厚1〇 nm〜100 nm程度之SiCN膜。至此之步驟與前述第一種實施 形態之圖1〜圖15所示之步驟相同。 其次，如圖28所示，在層間絕緣膜45上形成光抗蝕膜51 後，將光抗蝕膜5 1作為遮罩而乾式蝕刻層間絕緣膜45，藉 由在停止膜46之表面停止餘刻，而在停止膜46上層之層間 絕緣膜45中形成布線溝52，53 ^此時，並未在層間絕緣膜 45與光抗蝕膜51之間形成防反射膜，不過與前述第一種實 施形態相同，係在層間絕緣膜45之中途形成以光反射率低 之SiCN膜構成之停止膜46。因而.，即使光抗蝕膜51之下層 不形成防反射膜，仍可抑制在第三層布線43表面反射之曝 光之光入射於光抗餘膜51而使解像度降低之問題。 其次’如圖29所示，在層間絕緣膜45上形成光抗蝕膜48 後’將光抗#膜48作為遮罩’藉由乾式蝕刻層間絕緣膜45 及障壁絕緣膜44而形成通孔38，使第三層布線43露出於通 孔38之底部。此時，由於停止膜46作為防反射膜之功能， 因此’仍可抑制在第三層布線43表面反射之曝光之光入射 於光抗钱膜48而使解像度降低之問題。 111862.doc •25- 1380404 其次，除去光抗蝕膜48後，如圖30所示，在布線溝52及 通孔49之内部形成第四層布線54，並在布線溝53之内部形 成炫絲55。形成第四層布線54及熔絲55之方法與前述第一 種實施形態令說明之方法相同。 如此’在層間絕緣膜45中形成布線溝52，53後，形成通 孔38之本實施形態中’亦可簡化第四層布線54之形成步 驟。此外，可良率佳地形成第四層布線54。 以上，係依據實施形態具體說明本發明人之發明，不 過，本發明並不限定於前述實施形態，在不脫離其要旨之 範圍内，當然可作各種變更。如本發明亦可適用於包含$ 層以上銅布線之半導體積體電路裝置之製造方法。 (產業上之可利用性） 本發明係有效適用於使用雙道金屬鑲嵌法而形成多層布 線之半導體積體電路裝置者。 【圖式簡單說明】 圖1係顯示本發明一種實施形態之半導體積體電路裝置 之製造方法之半導體基板之重要部分剖面圖。 圖2係繼續圖1顯示半導體積體電路裝置之製造方 之丰 導體基板之重要部分剖面圖。 圖3係繼續圖2顯示半導體積體電路裝置之製造方法之半 導體基板之重要部分剖面圖。 圖4係繼續圖3顯示半導體積體電路裝置之製造方法之半 導體基板之重要部分剖面圖。 圖5係繼續圖4顯示半導體積體電路裝置之製造方法之半 111862.doc •26· 1380404 導體基板之重要部分剖面圖。 圖6係繼續圖5顯示半導體積體電路裝置之製造方法之半 導體基板之重要部分剖面圖。 圖7係繼續圖6顯示半導體積體電路裝置之製造方法之半 導體基板之重要部分剖面圖。 圖8係繼續圖7顯示半導體積體電路裝置之製造方法之半 導體基板之重要部分剖面圖。 圖9係繼續圖8顯示半導體積體電路裝置之製造方法之半 導體基板之重要部分剖面圖。 圖10係繼續圖9顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖11係繼續圖10顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖12係繼續圖11顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖13係繼續圖12顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖14係繼續圖13顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖15係繼續圖14顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖16係繼續圖15顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖17係繼續圖16顯示半導體積體電路裝置之製造方法之 111862.doc -27· 1380404 半導體基板之重要部分剖面圖。 圖18係繼續圖17顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖19係繼續圖18顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖20係繼續圖19顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖21係繼續圖20顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖22係繼續圖21顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖23係繼續圖22顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖24係繼續圖23顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖25係繼續圖24顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖26係繼續圖25顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖27係顯示本發明其他實施形態之半導體積體電路裝置 之製造方法之半導體基板之重要部分剖面圖。 圖28係繼續圖27顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 圖29係繼續圖28顯示半導體積體電路裝置之製造方法之 111862.doc -28- 1380404 半導體基板之重要部分剖面圖。 圖30係繼續圖29顯示半導體積體電路裝置之製造方法之 半導體基板之重要部分剖面圖。 【主要元件符號說明】
1 半導體基板 2 元件分離溝 3 氧化矽膜 4 P型井 5 η型井 6 閘極絕緣膜 7 閘極電極 8 側壁間隔物 9 石夕化結膜 11 η型半導體區域（源極、 汲極） 12 ρ型半導體區域（源極、 汲極） 13 钱刻停止膜 14 絕緣膜 15 接觸孔 16 插塞 17 絕緣膜（SiOC膜） 18 絕緣膜 19 第一層布線 20 布線溝 21，22 障壁絕緣膜 H1862.doc -29- 1380404
23 層間絕緣膜 24 絕緣膜 25 防反射膜 26 光抗蝕膜 27 通孔 28 埋入劑 30 防反射膜 31 光抗蝕膜 32 布線溝 33 第二層布線 34 障壁絕緣膜 35 層間絕緣膜 36 防反射膜 37 光抗蝕膜 38 通孔 39 埋入劑 40 防反射膜 41 光抗蝕膜 42 布線溝 43 第三層布線 44 障壁絕緣膜 45 層間絕緣膜 46 停止膜 47 防反射膜 111862.doc 1380404
48 光抗姓膜 49 通孔 50 埋入劑 51 光抗蝕膜 52, 53 布線溝 54 第四層布線 55 熔絲 56 障壁絕緣膜 57 層間絕緣膜 58 穿通孔 59 插塞 60 最上層布線（第五層布線） 60B 接合凸塊 61 表面保護膜 62 開口 63 聚醯亞胺樹脂膜 64 引出布線 65 聚醯亞胺樹脂膜 66 金膜 67 焊接凸塊 Qn η通道型MISFET Qp ρ通道型MISFET 111862.doc •31 -

Claims (1)

  1. 第095122柳號專利申請案 |()㈣月|日If買(本) 中文申請專利範圍替換本(101年L11月)---— 申請專利範園 種半導體積體電路裝置，其特徵為包含： 第—層間絕緣膜，其係形成於半導體基板之主面上； 第布線，其係埋入形成於前述第一層間絕緣膜之第 布線溝之内部； 第一層間絕緣膜，其係經由覆蓋前述第一布線上之第 障壁絕緣臈，而形成於前述第一層間絕緣膜上； 熔糸，其係埋入形成於前述第二層間絕緣膜之第二 線溝之内部； 一第一布線，其係埋入形成於前述第二層間絕緣臈之第 二布線溝之内部； 上一障壁絕緣臈，其係覆蓋前述熔絲及前述第二布線 最上層布線，其係經由第一絕緣膜而形成於前述第二 障壁絕緣膜上；及 表面保。蔓膜，其係以延長前述最上層布線上之一部分 的方式覆蓋前述第一絕緣臈； J述炼4之上部之前述第—絕緣膜及前述表面保護膜 ^設有達到前述第二障壁絕緣膜表面之第一開口；、 前述最上層布線之上部之 ， ~迖表面保濩膜中，設有達 J前述最上層布線之第二開口者； 前述第一及第二布線與前述溶絲係由以鋼為主體之金 屬膜而構成者； 勹王體之金 前述第一障壁絕緣膜與前述第一布線相接； U1862-10ni01.doc 叫年π月，日 前述第二障壁絕緣膜與前述第二布線相接； 前述第一及第二障壁絕緣膜對於銅具有防止擴散功 能； 前述第二障壁絕緣膜於形成前述第一開口時具有停止 蝕刻之功能； 藉由形成前述第一層間絕緣膜、前述第—布線、及前 述第一障壁絕緣膜於複數層，而形成於前述第二布線之 下層之全部布線層； 前述第二障壁絕緣膜之膜厚比形成於前述複數層之前 述第一障壁絕緣膜之各膜厚大。 2·如請求項丨之半導體積體電路裝置，其中前述第一及第 二障壁絕緣膜係由s iCN膜而構成者。 3. 如請求項1至2中任一項之半導體積體電路裝置其中前 述表面保護膜係以包含氧化矽膜與氮化矽膜之疊層膜而 形成者。 ' 4. 如請求項1至2中任一項之半導體積體電路裝置，其中前 述第一層間絕緣膜係以SiOC膜而形成者。 5. 如請求項1至2中任一項之半導體積體電路裝置其中前 述第二層間絕緣膜係由以氧化矽為主體之膜而形成者。 6. 如請求項5中任一項之半導體積體電路裝置，其中前述 第二層間絕緣膜係以經添加氟之氧化矽膜而形成者。 7. 如明求項1至2中任一項之半導體積體電路裝置，其中前 述最上層布線係由以鋁為主體之金屬膜而構成者。別 8. 如請求項1至2中任一項之半導體積體電路裝置其中進 111862-1011101.doc 1380.404 ___ ι·丨月 丨4t頁(本)1 —步包含：第—聚醯亞胺樹脂膜，其係形成於前述表面 保遵膜上；引出布線，其係形成於前述第一聚醯亞胺樹 月曰膜上’而電性連接於前述最上層布線；第二聚醯亞胺 樹脂膜’其係覆蓋前述引出布線；及外部連接端子其 係形成於自前述第二聚醯亞胺樹脂膜之一部分露出之前 述引出布線上。 9·如睛求項8之半導體積體電路裝置，其中前述引出布線 係由以鋼為主體之金屬臈而構成者。 1〇· -種半導體積體電路裝置之製造方法其包含⑷〜⑻步 驟及以下特徵： U)在半導體基板之主面上形成第一層間絕緣膜，並在 前述第一層間絕緣膜中形成第一布線溝； (b)在包含前述第一布線溝之内部之前述第一層間絕緣 膜上形成第一金屬膜後’藉由化學性機械研磨法除去前 述第布綠溝外部之前述第一金屬膜，而在前述第一布 、-良溝之内。卩形成包含前述第一金屬膜之第一布線； ⑷在包含前述第一布線上部之前述第-層間絕緣膜上 形成第一障壁絕緣膜； • ⑷在前述第一障壁絕緣膜上形成第二層間絕緣臈，並 ’ 在前述第—層間絕緣膜中形成第二及第三布線溝； (e)在包含前述第二及第三布線溝内部之前述第二層間 絕緣膜上形成第二金層膜後，藉由以化學性機械研磨法 除去刖述第一及第三布線溝外部之前述第二金屬膜而 在前述第二布線溝之内部形成包含前述第二金屬膜之炼 111862-1011101.doc -3 - 1380404 丨。丨年丨丨月丨日 絲，並在前述第三布線溝之内部形成包含前述第二金屬 . 膜之第二布線； ⑴在包含前述第二布線及前述熔絲上部之前述第二層 間絕緣膜上形成第二障壁絕緣膜； s (g) 在前述第二障壁絕緣膜上形成第一絕緣模，並在前 述第一絕緣膜上形成最上層布線；及 (h) 在前述熔絲上部之前述第一絕緣膜及表面保護膜中 形成達到前述第二障壁絕緣膜表面之第一開口，並在前 述最上層布線上部之前述表面保護膜中形成達到前述最 上層布線之第二開口； 前述第一及第二布線與前述熔絲係由以銅為主體之金 屬膜而構成者； 前述第一障壁絕緣膜與前述第一布線相接； 前述第一障壁絕緣膜與前述第二布線相接； J述第及第一障壁絕緣膜對於銅具有防止擴散功 能； 前述第二障壁絕緣膜於前述（h)步驟中形成前述第一開 口時，具有停止飯刻之功能； 反覆前述（a)步驟〜（c)步驟數次，藉由形成前述第一層 . 間絕緣膜、前述第一布線、及前述第一障壁絕緣膜於複 數層，而形成於前述第二布線之下層之全部布線層； J it第一障壁絕緣膜之膜厚比形成於前述複數層之前 述第一障壁絕緣膜之各膜厚大。 11.如請求項1〇之半導體積體電路裝置之製造方法，其中以 111862-1011101.doc 1380.404 1。丨年丨I月I日錄頁(本) SiCN膜構成前述第一及第二障壁絕緣膜。 U·如請求項10之半導體積體電路裝置之製造方法，其中前 述第一及第二金屬膜係包含以銅為主體之材料者。 如請求項11之半導體積體電路裝置之製造方法，其中前 述第一及第二金屬膜係包含以銅為主體之材料者。 14.如請求項10至13十任一項之半導體積體電路裝置之製造 方法，其t前述表面保護膜係以包含氧化矽膜與氮化矽 膜之疊層膜而形成者。 15·如請求項10至13中任一項之半導體積體電路裝置之製造 方法，其中前述第一層間絕緣膜係以Si〇c膜而形成者。 1 6.如請求項10至13中任一項之半導體積體電路裝置，其中 前述第二層間絕緣膜係由以氧化矽為主體之膜而形成 者。 1 7.如請求項16中任一項之半導體積體電路裝置之製造方 法，其中前述第二層間絕緣膜係以經添加氟之氧化矽膜 而形成者。 18·如凊求項10至13中任一項之半導體積體電路裝置之製造 方法’其中前述第一及第二障壁絕緣膜係以電漿CVD法 而形成者》 •如明求項10至13中任一項之半導體積體電路裝置之製造 、’其_利用以鋁為主體之金屬膜構成前述最上層布 線。 如味求項10至13中任一項之半導體積體電路裝置之製造 、 於則述步驟（h)之後’進一步包含以下步驟： 111862·丨 〇1 U01.doc 1380404
    ⑴在包含前述最上層布線上部之前述表面保護膜上形 成第一聚醯亞胺樹脂膜後，在前述第—聚醯亞胺樹脂膜 上形成引出布線，並電性連接前述引出布線與前述最上 層布線；及 ⑴在包含前述引出布線上部之前述第一聚醯亞胺樹脂 膜上形成第二聚酿亞胺樹脂膜後’在自前述第二聚酿亞 胺樹月曰膜之一部分露出之則述引出布線上形成外部連技 端子。 21.如請求項20之半導體積體電路裝置之製造方法，其中利 用以銅為主體之金屬膜構成前述引出布線。 111862-1011101.doc
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019188A (ja) 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US7586132B2 (en) * 2007-06-06 2009-09-08 Micrel, Inc. Power FET with low on-resistance using merged metal layers
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
US7956466B2 (en) 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
US7893520B2 (en) * 2008-05-12 2011-02-22 International Business Machines Corporation Efficient interconnect structure for electrical fuse applications
KR101198758B1 (ko) * 2009-11-25 2012-11-12 엘지이노텍 주식회사 수직구조 반도체 발광소자 및 그 제조방법
US8530320B2 (en) * 2011-06-08 2013-09-10 International Business Machines Corporation High-nitrogen content metal resistor and method of forming same
TWI555122B (zh) * 2012-05-11 2016-10-21 聯華電子股份有限公司 半導體元件之內連線結構其製備方法
US20130299993A1 (en) * 2012-05-11 2013-11-14 Hsin-Yu Chen Interconnection of semiconductor device and fabrication method thereof
US9087841B2 (en) * 2013-10-29 2015-07-21 International Business Machines Corporation Self-correcting power grid for semiconductor structures method
JP6448424B2 (ja) * 2015-03-17 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9455261B1 (en) 2015-07-10 2016-09-27 Micron Technology, Inc. Integrated structures
TWI590350B (zh) * 2016-06-30 2017-07-01 欣興電子股份有限公司 線路重分佈結構的製造方法與線路重分佈結構單元
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
US20190169837A1 (en) * 2017-12-02 2019-06-06 M-Fire Suppression, Inc. Wild-fire protected shed for storage and protection of personal property during wild-fires
US20190169841A1 (en) * 2017-12-02 2019-06-06 M-Fire Suppression, Inc. Wild-fire protected shed for storage and protection of personal property during wild-fires
JP7055109B2 (ja) * 2019-01-17 2022-04-15 三菱電機株式会社 半導体装置
CN110047799A (zh) * 2019-04-28 2019-07-23 上海华虹宏力半导体制造有限公司 半导体器件的制造方法及半导体器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291891B1 (en) * 1998-01-13 2001-09-18 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device
US6111301A (en) * 1998-04-24 2000-08-29 International Business Machines Corporation Interconnection with integrated corrosion stop
JP2001085526A (ja) * 1999-09-10 2001-03-30 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP3670552B2 (ja) * 2000-03-27 2005-07-13 株式会社東芝 半導体装置及びその製造方法
US6440833B1 (en) * 2000-07-19 2002-08-27 Taiwan Semiconductor Manufacturing Company Method of protecting a copper pad structure during a fuse opening procedure
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP4523194B2 (ja) * 2001-04-13 2010-08-11 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP2003017570A (ja) * 2001-07-02 2003-01-17 Fujitsu Ltd 半導体装置及びその製造方法
JP2003124307A (ja) 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7067897B2 (en) * 2002-02-19 2006-06-27 Kabushiki Kaisha Toshiba Semiconductor device
JP3588612B2 (ja) 2002-02-19 2004-11-17 株式会社東芝 半導体装置
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
JP4250006B2 (ja) * 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
US7094683B2 (en) * 2003-08-04 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene method for ultra low K dielectrics
US7018917B2 (en) * 2003-11-20 2006-03-28 Asm International N.V. Multilayer metallization
JP4673557B2 (ja) * 2004-01-19 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法

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