JP2003017570A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2003017570A
JP2003017570A JP2001201271A JP2001201271A JP2003017570A JP 2003017570 A JP2003017570 A JP 2003017570A JP 2001201271 A JP2001201271 A JP 2001201271A JP 2001201271 A JP2001201271 A JP 2001201271A JP 2003017570 A JP2003017570 A JP 2003017570A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
wiring
fuse
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001201271A
Other languages
English (en)
Inventor
Masanobu Ikeda
雅延 池田
Toshiyuki Otsuka
敏志 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001201271A priority Critical patent/JP2003017570A/ja
Priority to TW090130407A priority patent/TW521308B/zh
Priority to US10/006,239 priority patent/US6638795B2/en
Priority to KR1020010086000A priority patent/KR100765928B1/ko
Priority to DE10207154A priority patent/DE10207154A1/de
Publication of JP2003017570A publication Critical patent/JP2003017570A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 冗長用ヒューズを安定且つ確実に切断し、切
断後に、大気放出してもコロージョン等の不都合が発生
することがなく、動作不良を抑止して高い信頼性の半導
体装置を実現する。 【解決手段】 Ｃｕ−Ａｌ合金膜４４及びこの周囲を覆
うＴｉＮ膜４３から冗長用ヒューズ５１を構成する。ヒ
ューズ切断時に、切断部分におけるＣｕ−Ａｌ合金膜４
４が急激な温度上昇により熱拡散し、ＡｌがＣｕより卑
であり優先的に酸素と結合するために、外気中でＡｌが
酸化反応し、これにより生成された安定な金属酸化物で
あるＡｌＯxが冗長用ヒューズ５１の切断面に付着して
被膜６１を自己整合的に形成し、これが保護膜となって
コロージョンの発生が抑止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくともＣｕを
含有する材料からなる配線及び冗長用のヒューズを有す
る配線構造を備えてなる半導体装置及びその製造方法に
関し、特にダマシン法によりＣｕ配線を形成する場合に
適用して好適である。
【０００２】
【従来の技術】近年では、半導体素子の高集積化とチッ
プサイズの縮小化に伴い、配線の微細化及び多層配線化
が加速的に進められている。こうした多層配線を有する
ロジックデバイスにおいては、配線遅延がデバイス信号
遅延の支配的要因の１つになりつつある。デバイスの信
号遅延は配線抵抗値と配線容量の積に比例しており、従
って配線遅延の改善のためには配線抵抗値や配線容量の
軽減が重要である。
【０００３】そこで、配線抵抗を低減するため、Ｃｕ配
線を形成することが検討されている。特に、配線遅延に
大きく影響を及ぼすグローバル配線部分において、低誘
電率膜とＣｕ配線を組み合わせることによりデバイス性
能向上に大きく寄与する。
【０００４】ところで、通常の半導体デバイスにおいて
は、配線等の冗長性を持たせるために、冗長用のヒュー
ズが設けられる。このヒューズは便宜上、配線に用いる
金属と兼ねて形成される。従って、Ｃｕ配線を用いる半
導体デバイスにおいては、配線とともに冗長用ヒューズ
にもＣｕを材料として用いることが切望されている。
【０００５】
【発明が解決しようとする課題】冗長用ヒューズの材料
にＣｕを用いた場合、当該ヒューズをレーザ光で切断す
る際に、当該半導体デバイスの主要構成材であるＳｉに
ダメージを及ぼさないレーザ波長を選択することが必要
である。しかしながら、レーザ光の当該波長におけるＣ
ｕに対する吸収率は低く、従って当該波長のレーザ光で
は、冗長用ヒューズの厚みに変動が生じた場合に対処で
きず、確実な切断が不可能となるという問題が生じる。
【０００６】この問題に対して、例えば特開２０００−
３２３５８０や特開２０００−２０８６３５に開示され
ているように、Ｃｕからなる冗長用ヒューズ上に光吸収
層を形成することが提案されている。この方法によれ
ば、冗長用ヒューズを前記波長のレーザ光により切断す
ることはできる。しかしながら、切断工程後にはメモリ
セルのどのセルが有効なのかを判定するために冗長用ヒ
ューズの切断部分にバイアスを印加する必要があり、こ
の際に剥き出しになった前記切断部分に湿度とバイアス
によってコロージョンが発生し、切断され絶縁されたは
ずの前記切断部分が再び接続されてしまう。その結果、
半導体デバイスとして動作しなくなるという問題が生じ
る。
【０００７】このように、配線材料としてＣｕを用いる
ことにより、配線抵抗値を低減して配線遅延を抑止する
ことができるものの、の実効的な形成・利用が困難とな
るという深刻な問題が発生する。
【０００８】そこで本発明は、前記問題に鑑みてなされ
たものであり、Ｃｕ配線と共にＣｕを含むヒューズを備
えた半導体装置であって、当該ヒューズを安定且つ確実
に切断し、切断後に、通常の温度・湿度（例えば温度２
７℃、湿度６０％）の雰囲気下でもコロージョン等の不
都合が発生することがなく、動作不良を抑止して高い信
頼性を実現する半導体装置及びその製造方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】者は、鋭意検討の結果、
以下に示す発明の諸態様に想到した。
【００１０】本発明は、少なくともＣｕを含有する材料
からなる配線及びヒューズを有する配線構造を備えてな
る半導体装置を対象とする。本発明では、前記ヒューズ
が、金属酸化物を形成し得る金属とＣｕとの合金材料
と、当該合金材料の周囲を覆い、当該ヒューズを切断す
る際に用いるレーザ光の波長に対する吸収性を有する金
属材料とを含み構成されてなることを特徴とする。
【００１１】この場合、前記金属材料は、Ｔｉ，Ｔｉ
Ｎ，Ｗ，ＷＮ，Ｔａ，ＴａＮ，及びＴｉＷのうちから選
ばれた１種又は２種以上の組み合わされたものとするこ
とが好ましく、また、前記金属酸化物を形成し得る金属
は、Ｍｇ，Ｚｒ，Ａｌ，及びＢｅのうちから選ばれた１
種又は２種以上の組み合わされたものとすることが好ま
しい。
【００１２】また、ヒューズの切断の際に、金属酸化物
の被膜を確実に形成し得る程度の高い添加量を要するこ
とから、前記金属酸化物を形成し得る金属の前記合金材
料における含有率は、１原子％〜１０原子％内の所定値
とすることが好ましい。
【００１３】なお従来、Ｃｕ合金を配線形成に用いる試
みはなされているが（例えば特開平１１−５４４５８号
公報参照）、いずれも添加した金属の不均一な拡散によ
るＣｕの比抵抗の上昇を避けるために、添加金属がＭｇ
であれば０．０５原子％〜６原子％、Ａｌであれば０．
０５原子％〜０．３原子％の低濃度範囲に限定されてい
た。これに対して本発明では、Ｃｕ合金を主にヒューズ
の形成に用いるため、添加金属の添加量の適応範囲が従
来と異なり、凝集が発生しない範囲であれば良いことを
考慮して、上記の所定値とする。
【００１４】本発明においては、ヒューズの切断時に、
Ｓｉに対するダメージ抑止に対応した波長のレーザ光を
照射しても、前記合金材料の周囲を覆う前記金属材料に
よりレーザ光を十分に吸収して確実な切断がなされる。
更にこの場合、切断部分における前記合金材料が急激な
温度上昇により熱拡散して外気中で前記合金材料中の
（Ｃｕ以外の）金属が酸化反応し、これにより生成され
た安定な金属酸化物がヒューズの切断面に付着して被膜
を自己整合的に形成し、これが保護膜となってコロージ
ョンの発生が抑止される。このように本発明では、半導
体装置にＣｕ配線を適用し、これに伴ってヒューズにも
Ｃｕ合金を用いる場合でも、ヒューズの確実な切断及び
当該切断面の保護が可能となる。
【００１５】
【発明の実施の形態】以下、本発明を適用した好適な諸
実施形態について、図面を参照しながら詳細に説明す
る。
【００１６】（第１の実施形態）先ず、第１の実施形態
について説明する。本実施形態では、本発明の主要構成
をなすＣｕ多層配線及び冗長用ヒューズを有する配線構
造を備えた半導体装置及びその製造方法を例示する。な
お便宜上、半導体装置の構成をその製造方法と共に説明
する。図１〜図９は、第１の実施形態に係る半導体装置
の製造方法を工程順に示す概略断面図である。
【００１７】−ＭＯＳトランジスタ構造の形成− 先ず、半導体基板上にＭＯＳトランジスタ構造を形成す
る。具体的には、図１（ａ）に示すように、シリコン半
導体基板１上でＬＯＣＯＳ法やＳＴＩ法等により素子分
離を行う。ここではＳＴＩ法等により、半導体基板１に
形成された溝内を絶縁物で充填してなる素子分離構造１
０を形成し、素子活性領域を画定する。
【００１８】次に、半導体基板１上にＳｉＯ2またはＳ
ｉＯＮからなる薄いゲート絶縁膜２を形成した後、この
上に多結晶シリコン膜を形成し、多結晶シリコン膜及び
ゲート絶縁膜２をパターニングして、半導体基板１上に
ゲート絶縁膜２を介したゲート電極３を形成する。そし
て、ゲート電極３をマスクとしてゲート電極３の両側に
おける半導体基板１の表層に不純物をイオン注入してソ
ース／ドレイン４を形成し、ＭＯＳトランジスタ構造と
する。
【００１９】−配線構造の形成− 続いて、前記配線構造を形成する。なお便宜上、以下の
図１（ｂ）〜図８（ｂ）では、上記した半導体基板１及
びＭＯＳトランジスタ構造の図示を省略する。
【００２０】先ず、図１（ｂ）に示すように、半導体基
板１を覆うように層間絶縁膜１１を堆積形成した後、層
間絶縁膜１１に下層配線と通じるビアホール１２を開孔
形成する。次に、ビアホール１２の内壁を覆うようにＴ
ｉＮ等の下地膜１３を形成し、ビアホール１２を埋め込
む膜厚にＷ膜を堆積形成して、このＷ膜を化学機械研磨
（ＣＭＰ）してビアホール１２のみにＷが充填されてな
るＷプラグ１４を形成する。
【００２１】続いて、図１（ｃ）に示すように、層間絶
縁膜１１及びＷプラグ１４上にＳｉ 3Ｎ4膜１５を膜厚３
０ｎｍ程度に形成する。次に、Ｓｉ3Ｎ4膜１５上にＦＳ
Ｇ（fluoro-silicate glass）からなる層間絶縁膜１６
を膜厚５００ｎｍ程度に堆積形成した後、フォトリソグ
ラフィーの露光に対する反射防止膜１７を形成する。
【００２２】続いて、図１（ｄ）に示すように、フォト
レジスト１８を塗布し、フォトリソグラフィーによりフ
ォトレジスト１８を加工して、各Ｗプラグ１４上で開口
する配線溝パターン１８ａを形成する。次に、フォトレ
ジスト１８をマスクとし、Ｓｉ3Ｎ4膜１５をエッチング
ストッパーとして、反射防止膜１７及び層間絶縁膜１６
をドライエッチングする。
【００２３】続いて、図２（ａ）に示すように、フォト
レジスト１８を灰化処理等により除去した後、更にＳｉ
3Ｎ4膜１５をドライエッチングして層間絶縁膜１１及び
各Ｗプラグ１４の表面を露出させ、配線溝パターンに倣
った第１の配線溝１９を形成する。
【００２４】続いて、図２（ｂ）に示すように、ＴａＮ
からなるバリアメタル膜２０を膜厚２５ｎｍ程度に、更
にシード金属膜としてＣｕ膜２１を膜厚２００ｎｍ程度
にクラスター化されたスパッタ装置により真空中で連続
的に堆積形成する。ここで、ＲＦ処理とバリアメタル膜
２０及びＣｕ膜２１の形成は真空中で連続的に行なうこ
とが望ましい。
【００２５】続いて、図２（ｃ）に示すように、バリア
メタル２０を電極として、メッキ法により第１の配線溝
１９内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜２
２を形成する。
【００２６】続いて、図３（ａ）に示すように、ダマシ
ン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣ
ｕ膜２２（２１）及びバリアメタル膜２０を研磨して第
１の配線溝１９内のみにＣｕ膜２２を残し、第１の配線
２３を形成する。
【００２７】続いて、図３（ｂ）に示すように、第１の
配線２３の表面の拡散バリア（パッシベーション）とな
るＳｉ3Ｎ4膜２４を膜厚７０ｎｍ程度に堆積形成する。
次に、Ｓｉ3Ｎ4膜２４上にＦＳＧからなる層間絶縁膜２
５、Ｓｉ3Ｎ4膜２６、ＦＳＧからなる層間絶縁膜２７を
膜厚７００ｎｍ程度、３０ｎｍ程度、７００ｎｍ程度に
順次形成し、更に反射防止膜２８を形成する。
【００２８】続いて、図３（ｃ）に示すように、フォト
レジスト２９を塗布し、フォトリソグラフィーによりフ
ォトレジスト２９を加工して、各第１の配線２３上で開
口する開孔パターン２９ａを形成する。
【００２９】続いて、図４（ａ）に示すように、フォト
レジスト２９をマスクとし、Ｓｉ3Ｎ4膜２４をエッチン
グストッパーとして、反射防止膜２８、層間絶縁膜２
７、Ｓｉ3Ｎ4膜２６及び層間絶縁膜２５をドライエッチ
ングして、開孔パターン２９ａの形状に倣ったビアホー
ル３０を形成する。次に、フォトレジスト２９を灰化処
理等により除去する。
【００３０】続いて、図４（ｂ）に示すように、形成さ
れたビアホール３０の下方部位に、第１の配線２３の表
面酸化を防止する処置としてレジスト等からなる保護材
料３１を埋め込む。
【００３１】続いて、図５（ａ）に示すように、フォト
レジスト３２を塗布し、フォトリソグラフィーによりフ
ォトレジスト３２を加工して、各ビアホール３０上で開
口する配線層パターン３２ａを形成する。次に、フォト
レジスト３２をマスクとし、Ｓｉ3Ｎ4膜２６をエッチン
グストッパーとして、反射防止膜２８及び層間絶縁膜２
７をドライエッチングして、配線層パターン３２ａの形
状に倣った第２の配線溝３３を形成する。
【００３２】続いて、図５（ｂ）に示すように、フォト
レジスト３２及び保護材料３１を灰化処理等により除去
した後、ビアホール３０の底部に残るＳｉ3Ｎ4膜２４及
び第２の配線溝３３の底部に残るＳｉ3Ｎ4膜２６を全面
ドライエッチングにより除去する。このとき、第２の配
線溝３３とビアホール３０とが一体となる。
【００３３】続いて、図６（ａ）に示すように、ＴａＮ
からなるバリアメタル膜３４を膜厚２５ｎｍ程度に、更
にシード金属膜としてＣｕ膜（不図示）を膜厚２００ｎ
ｍ程度にスパッタ装置により真空中で連続的に堆積形成
する。次に、バリアメタル３４を電極として、メッキ法
により第２の配線溝３３及びビアホール３０内を埋め込
む膜厚、ここでは１μｍ程度にＣｕ膜３５を形成する。
【００３４】続いて、図６（ｂ）に示すように、ダマシ
ン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣ
ｕ膜３５及びバリアメタル膜３４を研磨して第２の配線
溝３５及びビアホール３０内のみにＣｕ膜３５を残した
後、ウェット処理により洗浄して第２の配線３６を形成
し、第１の配線２３及び第２の配線３６からなる下層配
線を完成させる。
【００３５】続いて、図７（ａ）に示すように、第２の
配線３６の表面の拡散バリア（パッシベーション）とな
るＳｉ3Ｎ4膜３７を膜厚１００ｎｍ程度に堆積形成した
後、層間絶縁膜としてＳｉＯ2膜３８を膜厚１μｍ程度
に形成する。
【００３６】続いて、図７（ｂ）に示すように、Ｓｉ3
Ｎ4膜３７及びＳｉＯ2膜３８をパターニングし、第２の
配線３６の表面の一部を露出させるビアホール４５を形
成する。そして、フォトレジストを除去した後、ＳｉＯ
2膜３８をパターニングして、ビアホール４５を通して
第２の配線３６の表面を露出させる第３の配線溝３９を
形成する。このとき、図７（ｂ）中で右側の領域がヒュ
ーズ領域４１、左側の領域が配線領域４２となる。
【００３７】続いて、図８（ａ）に示すように、第３の
配線溝３９及びビアホール４５の内壁を覆うように、ス
パッタ法によりＴｉＮ膜４３を膜厚１００ｎｍ程度に形
成する。
【００３８】続いて、ＴｉＮ膜４３を形成した際の真空
状態を継続させながら、Ｃｕ合金、ここではＣｕ−Ａｌ
合金膜４４を第３の配線溝３９及びビアホール４５を埋
め込むようにスパッタ法により堆積する。ここで、Ｃｕ
−Ａｌ合金膜４４のＡｌ添加量は、冗長用ヒューズの切
断の際に、後述するような金属酸化物の被膜を確実に形
成し得る程度の高い添加量を要することから、１ａｔｍ
％〜１０ａｔｍ％の範囲内の所定値とすることが好まし
い。
【００３９】続いて、ＳｉＯ2膜３８をストッパーとし
てＣｕ−Ａｌ合金膜４４及びＴｉＮ膜４３をＣＭＰ法に
より研磨し、更に０．０５μｍ〜０．１０μｍ程度のデ
ィッシングを行う。
【００４０】続いて、図８（ｂ）に示すように、Ｃｕ−
Ａｌ合金膜４４の上面を覆うようにＴｉＮ膜４３をスパ
ッタ法により膜厚１００ｎｍ程度に堆積し、ＳｉＯ2膜
３８をストッパーとしてＴｉＮ膜４３をＣＭＰ法により
研磨する。このとき、ヒューズ領域４１には、第３の配
線溝３９及びビアホール４５内を充填し、ＴｉＮ膜４３
及びこれにより全面を囲まれたＣｕ−Ａｌ合金膜４４か
らなる冗長用ヒューズ５１が、配線領域４２には、同様
にＴｉＮ膜４３及びこれにより全面を囲まれたＣｕ−Ａ
ｌ合金膜４４からなる上層配線５２がそれぞれ形成され
る。
【００４１】しかる後、カバー膜としてＳｉＮ膜５３及
びＳｉＯ2膜５４をそれぞれ膜厚１００ｎｍ程度、４０
０ｎｍ程度に形成し、図９に示すように、前記配線構造
を有する半導体装置を完成させる。
【００４２】−冗長用ヒューズの切断− 上記のように作製された半導体装置において、製造過程
で発生した不良個所を是正するため、冗長用ヒューズ５
１を切断する場合について説明する。
【００４３】図１０は、切断時における冗長用ヒューズ
近傍を示す概略断面図である。先ず、図１０（ａ）に示
すように、冗長用ヒューズ５１の切断予定部位に相当す
るＳｉＯ2膜５４の個所にレーザ光を照射する。このレ
ーザ光は、シリコン半導体基板１にダメージを及ぼさな
いことを考慮して、シリコンに吸収され難い波長を選択
する。切断条件の一例としては、レーザ波長１．３μ
ｍ、レーザエネルギー１．０μＪ、パルス幅１２ｎ秒、
スポット径２．５μｍとすることが好適である。
【００４４】前記切断条件によりレーザ光を照射する
と、図１０（ｂ）に示すように、ＳｉＯ2膜５４及びＳ
ｉＮ膜５３の照射部位が蒸発するとともに、ＴｉＮ膜４
３が当該照射条件（波長）のレーザ光に対する吸収率に
優れているために、このレーザ光を十分に吸収し、急激
な温度上昇を惹起して冗長用ヒューズ５１が照射部位で
切断される。
【００４５】このとき、冗長用ヒューズ５１の切断部分
におけるＣｕ−Ａｌ合金膜４４が急激な温度上昇により
熱拡散し、ＡｌがＣｕより卑であり優先的に酸素と結合
するために、外気中でＡｌが酸化反応し、これにより生
成された安定な金属酸化物であるＡｌＯxが冗長用ヒュ
ーズ５１の切断面に付着して被膜６１を自己整合的に形
成し、これが保護膜となってコロージョンの発生が抑止
される。このように本実施形態では、半導体装置にＣｕ
配線を適用し、これに伴って冗長用ヒューズ５１にもＣ
ｕ合金を用いる場合でも、冗長用ヒューズ５１の確実な
切断及び当該切断面の保護が可能となる。
【００４６】更に、冗長用ヒューズ５１の切断後に、上
記の照射レーザ光に比して低エネルギーのレーザ光で再
び切断面を照射するようにしても良い。具体的には、レ
ーザエネルギー０．０１μＪ、パルス幅１００ｎ秒、ス
ポット径５．０μｍとして、切断面を照射加熱する。こ
れにより、被膜６１による切断面の保護が更に確実とな
り、信頼性が向上する。
【００４７】本実施形態では、Ｃｕ−Ａｌ合金膜４４の
周囲（ここでは全面）を覆う膜として、ＴｉＮ膜４３を
形成した例を開示したが、冗長用ヒューズ５１を切断す
る際に用いるレーザ光の波長に対する吸収性を有する金
属材料であれば良く、ＴｉＮ以外にもＴｉ，Ｗ，ＷＮ，
Ｔａ，ＴａＮ，及びＴｉＷのうちから選ばれた１種又は
２種以上の組み合わされたものを用いても好適である。
【００４８】ここで、レーザ光の波長に対する高い吸収
性を保持するために好適な金属材料膜の厚みを調べるた
め、ＴｉＮ膜，Ｔｉ膜，ＴａＮ膜，Ｔａ膜について、膜
厚と光吸収率との関係についてシミュレーションを行っ
た。
【００４９】実験結果を図１１〜図１５に示す。ＴｉＮ
膜を図１１に、Ｔｉ膜を図１２、ＴａＮ膜を図１３、Ｔ
ａ膜を図１４及び図１５に示し、図１１〜図１４では各
金属材料膜をＣｕ層の上面に、図１５ではＣｕ層の側面
に形成し、実験を行った。その結果、各金属材料膜をＣ
ｕ層の上面に形成する場合には、十分な吸収率（０．２
以上程度）を得るには２０ｎｍ以上の膜厚を要し、Ｃｕ
層の側面に形成する場合には、十分な吸収率（０．２以
上程度）を得るには６０ｎｍ以上の膜厚を要することが
わかった。本実施形態では、ＴｉＮ膜４３を膜厚１００
ｎｍ程度に形成するため、十分な吸収率が保障される。
【００５０】更に、ここではＣｕ−Ａｌ合金膜４４を形
成した例を開示したが、Ｃｕよりも卑であり外気に触れ
た際にＣｕに優先して金属酸化物を形成し得る金属を含
有していることを要し、Ａｌ以外にも、Ｍｇ，Ｚｒ，及
びＢｅのうちから選ばれた１種又はこれらにＡｌを含め
たうちから２種以上の組み合わされたものを用いてＣｕ
合金膜を形成しても好適である。これら金属の添加量
は、Ｃｕ−Ａｌ合金膜の場合と同様に、１ａｔｍ％〜１
０ａｔｍ％の範囲内の所定値とすることが好ましい。
【００５１】本実施形態において、冗長用ヒューズ５１
の構成要素であるＣｕ合金の選択基準としては、 合金を形成する金属のＣｕ中への添加による比抵抗の
上昇が低いこと。 Ｃｕ合金の形成工程において、当該金属がＣｕ中へ拡
散し易いこと。 冗長用ヒューズの切断時において、自己整合的に被膜
形成し易いこと。 が挙げられ、これら３つの観点を踏まえて選択すること
が好ましい。
【００５２】観点について、各金属がＣｕ中への添加
された際の比抵抗の上昇度を図１６に示す。このよう
に、 Ｃｕ−Ｍｇ及びＣｕ−Ｂｅ：＋０．６μΩｃｍ／at％ Ｃｕ−Ａｌ：＋１．０μΩｃｍ／at％ Ｃｕ−Ｚｒ：＋２．０μΩｃｍ／at％ となり、観点についてはこの順で優れている。
【００５３】観点については、温度１０００℃におけ
る各金属の拡散係数は、 Ｂｅ：６．６×１０-5（ｃｍ2／ｓ） Ａｌ：１．３１×１０-5（ｃｍ2／ｓ） であり、観点についてはこの順で優れている。なお、
Ｍｇ及びＺｒについては、液相と固相が存在するために
データを取得することが困難であり、判断を避ける。
【００５４】観点については、各金属を含む酸化物の
生成自由エネルギー（ΔＧ）の値から考察したところ、 ＢｅＯ：−１４０（kcal/g.原子 O2） ＭｇＯ：−１３６（kcal/g.原子 O2） １／３Ａｌ2Ｏ3：−１２５．６（kcal/g.原子 O2） １／２ＺｒＯ2：−１２３．５（kcal/g.原子 O2） であり、観点についてはＢｅ，Ｍｇ，Ａｌ，Ｚｒの順
で優れている。
【００５５】実際に合金を選択する際には、前記各基準
を勘案し、その他の製造上の諸条件を総合的に考慮して
選択すれば良い。
【００５６】なお、本実施形態では、ビアホール及び配
線溝をＣｕ（合金）により同時に埋め込むデュアル・ダ
マシン法による配線形成を例示したが、ビアホールと配
線溝に個々にＣｕ（合金）を埋め込むシングル・ダマシ
ン法を採用しても良い。この場合、冗長用ヒューズを形
成しないビアホールにおいては、単体のＣｕ（合金でな
いＣｕ）を充填するようにしても好適である。
【００５７】以上説明したように、本実施形態によれ
ば、Ｃｕ配線と共にＣｕを含む冗長用ヒューズを備えた
半導体装置であって、冗長用ヒューズ５１を安定且つ確
実に切断し、切断後に、通常の温度・湿度（例えば温度
２７℃、湿度６０％）の雰囲気下でもコロージョン等の
不都合が発生することがなく、動作不良を抑止して高い
信頼性を備えた半導体装置を実現することが可能とな
る。
【００５８】（第２の実施形態）次いで、本発明の第２
の実施形態について説明する。本実施形態では、第１の
実施形態と同様にＣｕ多層配線及び冗長用ヒューズを有
する配線構造を備えた半導体装置及びその製造方法を例
示するが、冗長用ヒューズの作製工程が若干異なる点で
第１の実施形態と相違する。図１７及び図１８は、第２
の実施形態に係る半導体装置の製造方法を工程順に示す
概略断面図である。なお便宜上、第１の実施形態で説明
した半導体装置の構成部材等と同様のものについては、
同符号を記して説明を省略する。また、本実施形態にお
いても、半導体装置の構成をその製造方法と共に説明す
る。
【００５９】先ず、第１の実施形態と同様に、図１
（ａ）〜図６（ｂ）の各工程を経て、ＭＯＳトランジス
タ構造及び第１の配線２３及び第２の配線３６からなる
下層配線を形成する。
【００６０】続いて、図１７（ａ）に示すように、第２
の配線３６の表面の拡散バリア（パッシベーション）と
なるＳｉ3Ｎ4膜３７を膜厚１００ｎｍ程度に堆積形成し
た後、層間絶縁膜としてＳｉＯ2膜３８を膜厚２μｍ程
度に形成し、ＳｉＯ2膜３８の表層をＣＭＰ法により膜
厚１μｍ程度となるまで研磨して平坦化する。
【００６１】続いて、図１７（ｂ）に示すように、Ｓｉ
3Ｎ4膜３７及びＳｉＯ2膜３８をパターニングし、第２
の配線３６の表面の一部を露出させるビアホール４５を
形成する。
【００６２】続いて、図１８（ａ）に示すように、スパ
ッタ法により、ＴｉＮ膜４３を膜厚７０ｎｍ程度、Ｃｕ
−Ａｌ合金膜４４を膜厚７００ｎｍ程度、ＴｉＮ膜４３
を膜厚７０ｎｍ程度に順次成膜する。Ｃｕ−Ａｌ合金膜
４４のＡｌ添加量は、冗長用ヒューズの切断の際に金属
酸化物の被膜を確実に形成し得る程度の高い添加量を要
することから、１ａｔｍ％〜１０ａｔｍ％の範囲内の所
定値とすることが好ましく、本実施形態では０．８ａｔ
ｍ％とする。
【００６３】ここで、第１の実施形態と同様に、Ｃｕ−
Ａｌ合金膜４４の周囲を覆う膜として、ＴｉＮ膜４３を
形成した例を開示したが、冗長用ヒューズ５１を切断す
る際に用いるレーザ光の波長に対する吸収性を有する金
属材料であれば良く、ＴｉＮ以外にもＴｉ，Ｗ，ＷＮ，
Ｔａ，ＴａＮ，及びＴｉＷのうちから選ばれた１種又は
２種以上の組み合わされたものを用いても好適である。
【００６４】また、ここではＣｕ−Ａｌ合金膜４４を形
成した例を開示したが、Ｃｕよりも卑であり外気に触れ
た際にＣｕに優先して金属酸化物を形成し得る金属を含
有していることを要し、Ａｌ以外にも、Ｍｇ，Ｚｒ，及
びＢｅのうちから選ばれた１種又はこれらにＡｌを含め
たうちから２種以上の組み合わされたものを用いてＣｕ
合金膜を形成しても好適である。これら金属の添加量
は、Ｃｕ−Ａｌ合金膜の場合と同様に、１ａｔｍ％〜１
０ａｔｍ％の範囲内の所定値とすることが好ましい。
【００６５】続いて、ＴｉＮ膜４３上にプラズマＣＶＤ
法によりＳｉＯ2膜（不図示）を膜厚１μｍ程度に形成
し、これをパターニングすることにより、エッチングマ
スクを形成する。そして、このエッチングマスクを用い
て、基板温度を２３０℃〜２７０℃、Ｃｌ2ガスをエッ
チングガスとして、上下のＴｉＮ膜４３及びＣｕ−Ａｌ
合金膜４４をパターニングする。
【００６６】このとき、図１８（ｂ）に示すように、右
側の領域がヒューズ領域４１、左側の領域が配線領域４
２となり、ヒューズ領域４１には、ビアホール４５内を
充填し、ＴｉＮ膜４３及びこれらにより上下を挟持され
たＣｕ−Ａｌ合金膜４４からなる冗長用ヒューズ７１
が、配線領域４２には、同様にＴｉＮ膜４３及びこれに
より上下を挟持されたＣｕ−Ａｌ合金膜４４からなる上
層配線７２がそれぞれ形成される。
【００６７】しかる後、カバー膜としてＳｉＮ膜５３及
びＳｉＯ2膜５４をそれぞれ膜厚１００ｎｍ程度、４０
０ｎｍ程度に形成し、図１９に示すように、前記配線構
造を有する半導体装置を完成させる。
【００６８】上記構成の半導体装置においも、第１の実
施形態と同様の諸条件で冗長用ヒューズ７１を切断する
際に、ＳｉＯ2膜５４及びＳｉＮ膜５３の照射部位が蒸
発するとともに、ＴｉＮ膜４３が当該照射条件（波長）
のレーザ光に対する吸収率に優れているために、このレ
ーザ光を十分に吸収し、急激な温度上昇を惹起して冗長
用ヒューズ７１が照射部位で切断される。
【００６９】このとき、冗長用ヒューズ７１の切断部分
におけるＣｕ−Ａｌ合金膜４４が急激な温度上昇により
熱拡散し、ＡｌがＣｕより卑であり優先的に酸素と結合
するために、外気中でＡｌが酸化反応し、これにより生
成された安定な金属酸化物であるＡｌＯxが冗長用ヒュ
ーズ７１の切断面に付着して被膜６１を自己整合的に形
成し、これが保護膜となってコロージョンの発生が抑止
される。このように本実施形態では、半導体装置にＣｕ
配線を適用し、これに伴って冗長用ヒューズ５１にもＣ
ｕ合金を用いる場合でも、冗長用ヒューズ７１の確実な
切断及び当該切断面の保護が可能となる。
【００７０】本実施形態でも、冗長用ヒューズ７１の切
断後に、上記の照射レーザ光に比して低エネルギーのレ
ーザ光で再び切断面を照射するようにしても良い。具体
的には、レーザエネルギー０．０１μＪ、パルス幅１０
０ｎ秒、スポット径５．０μｍとして、切断面を照射加
熱する。これにより、被膜６１による切断面の保護が更
に確実となり、信頼性が向上する
【００７１】以上説明したように、本実施形態によれ
ば、Ｃｕ配線と共にＣｕを含む冗長用ヒューズを備えた
半導体装置であって、冗長用ヒューズ７１を安定且つ確
実に切断し、切断後に、通常の温度・湿度（例えば温度
２７℃、湿度６０％）の雰囲気下でもコロージョン等の
不都合が発生することがなく、動作不良を抑止して高い
信頼性を備えた半導体装置を実現することが可能とな
る。
【００７２】なお、上述した各実施形態では、ヒューズ
として冗長用のものを例示したが、本発明はこれに限定
されるものではない。例えば、冗長用ヒューズ以外に
も、プラグラムを行うための溶断配線として本発明のヒ
ューズを適用しても良い。このような溶断配線を備えた
ＲＯＭはＦＰＧＡ（Field Programmable Gate Array）
と称され、このＲＯＭにＣｕ配線を採用し、溶断配線に
本発明のヒューズを用いることにより、製品の高信頼性
を確保することが可能となる。
【００７３】以下、本発明の諸態様を付記としてまとめ
て記載する。
【００７４】（付記１）少なくともＣｕを含有する材料
からなる配線及びヒューズを有する配線構造を備えてな
る半導体装置であって、前記ヒューズは、金属酸化物を
形成し得る金属とＣｕとの合金材料と、当該合金材料の
周囲を覆い、当該ヒューズを切断する際に用いるレーザ
光の波長に対する吸収性を有する金属材料とを含み構成
されてなることを特徴とする半導体装置。
【００７５】（付記２）前記合金材料の周囲は、当該合
金材料の上面及び側面の少なくともいずれかであること
を特徴とする付記１に記載の半導体装置。
【００７６】（付記３）前記金属材料は、前記合金材料
の上面に形成される場合には、少なくとも２０ｎｍ以上
の膜厚に形成されることを特徴とする付記２に記載の半
導体装置。
【００７７】（付記４）前記金属材料は、前記合金材料
の側面に形成される場合には、少なくとも６０ｎｍ以上
の膜厚に形成されることを特徴とする付記２に記載の半
導体装置。
【００７８】（付記５）前記金属材料は、少なくとも遷
移金属を含む材料であることを特徴とする付記１〜４の
いずれか１項に記載の半導体装置。
【００７９】（付記６）前記金属材料は、Ｔｉ，Ｔｉ
Ｎ，Ｗ，ＷＮ，Ｔａ，ＴａＮ，及びＴｉＷのうちから選
ばれた１種又は２種以上の組み合わされたものであるこ
とを特徴とする付記５に記載の半導体装置。
【００８０】（付記７）前記金属酸化物を形成し得る金
属は、Ｍｇ，Ｚｒ，Ａｌ，及びＢｅのうちから選ばれた
１種又は２種以上の組み合わされたものであることを特
徴とする付記１〜６のいずれか１項に記載の半導体装
置。
【００８１】（付記８）前記金属酸化物を形成し得る金
属の前記合金材料における含有率は、１原子％〜１０原
子％内の所定値であることを特徴とする付記７に記載の
半導体装置。
【００８２】（付記９）前記ヒューズは、前記レーザ光
により切断された際に、その切断面を覆うように前記金
属酸化物を含む被膜が形成されるものであることを特徴
とする付記１〜８のいずれか１項に記載の半導体装置。
【００８３】（付記１０）少なくともＣｕを含有する材
料からなる配線を所定形状に形成する工程と、ヒューズ
を、金属酸化物を形成し得る金属とＣｕとの合金材料
と、当該合金材料の周囲を覆い、当該ヒューズを切断す
る際に用いるレーザ光の波長に対する吸収性を有する金
属材料とから形成する工程とを含むことを特徴とする半
導体装置の製造方法。
【００８４】（付記１１）前記合金材料の周囲は、当該
合金材料の上面及び側面の少なくともいずれかであるこ
とを特徴とする付記１０に記載の半導体装置の製造方
法。
【００８５】（付記１２）前記金属材料を、前記合金材
料の上面に形成する場合には、少なくとも２０ｎｍ以上
の膜厚に形成することを特徴とする付記１１に記載の半
導体装置の製造方法。
【００８６】（付記１３）前記金属材料はを前記合金材
料の側面に形成する場合には、少なくとも６０ｎｍ以上
の膜厚に形成することを特徴とする付記１１に記載の半
導体装置の製造方法。
【００８７】（付記１４）前記金属材料は、少なくとも
遷移金属を含む材料であることを特徴とする付記１０〜
１３のいずれか１項に記載の半導体装置の製造方法。
【００８８】（付記１５）前記金属材料は、Ｔｉ，Ｔｉ
Ｎ，Ｗ，ＷＮ，Ｔａ，ＴａＮ，及びＴｉＷのうちから選
ばれた１種又は２種以上の組み合わされたものであるこ
とを特徴とする付記１４に記載の半導体装置の製造方
法。
【００８９】（付記１６）前記金属酸化物を形成し得る
金属は、Ｍｇ，Ｚｒ，Ａｌ，及びＢｅのうちから選ばれ
た１種又は２種以上の組み合わされたものであることを
特徴とする付記１０〜１５のいずれか１項に記載の半導
体装置の製造方法。
【００９０】（付記１７）前記金属酸化物を形成し得る
金属の前記合金材料における含有率を、１原子％〜１０
原子％内の所定値とすることを特徴とする付記１６に記
載の半導体装置の製造方法。
【００９１】（付記１８）前記ヒューズに前記レーザ光
に照射してこれを切断する工程を更に含み、前記切断工
程の際に、前記ヒューズの切断面を覆うように前記金属
酸化物を含む被膜が形成されることを特徴とする付記１
０〜１７のいずれか１項に記載の半導体装置の製造方
法。
【００９２】（付記１９）前記切断工程の後に、当該切
断工程で用いたレーザ光よりも弱いエネルギーのレーザ
光を前記ヒューズに照射する工程を更に含むことを特徴
とする付記１８に半導体装置の製造方法。
【００９３】
【発明の効果】本発明によれば、Ｃｕ配線と共にＣｕを
含むヒューズを備えた半導体装置であって、当該ヒュー
ズを安定且つ確実に切断し、切断後に、大気放出しても
コロージョン等の不都合が発生することがなく、動作不
良を抑止して高い信頼性を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の製造方法を
工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態に係る半導体
装置の製造方法を工程順に示す概略断面図である。
【図９】第１の実施形態に係る半導体装置の主要構成を
示す概略断面図である。
【図１０】第１の実施形態に係る半導体装置において、
切断時における冗長用ヒューズ近傍を示す概略断面図で
ある。
【図１１】レーザ光の波長に対する高い吸収性を保持す
るために好適な金属材料膜の厚みを調べるため、膜厚と
光吸収率との関係についてシミュレーション実験を行っ
た結果を示す特性図である。
【図１２】レーザ光の波長に対する高い吸収性を保持す
るために好適な金属材料膜の厚みを調べるため、膜厚と
光吸収率との関係についてシミュレーション実験を行っ
た結果を示す特性図である。
【図１３】レーザ光の波長に対する高い吸収性を保持す
るために好適な金属材料膜の厚みを調べるため、膜厚と
光吸収率との関係についてシミュレーション実験を行っ
た結果を示す特性図である。
【図１４】レーザ光の波長に対する高い吸収性を保持す
るために好適な金属材料膜の厚みを調べるため、膜厚と
光吸収率との関係についてシミュレーション実験を行っ
た結果を示す特性図である。
【図１５】レーザ光の波長に対する高い吸収性を保持す
るために好適な金属材料膜の厚みを調べるため、膜厚と
光吸収率との関係についてシミュレーション実験を行っ
た結果を示す特性図である。
【図１６】各金属がＣｕ中への添加された際の比抵抗の
上昇度を示す特性図である。
【図１７】第２の実施形態に係る半導体装置の製造方法
を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図１９】第２の実施形態に係る半導体装置の主要構成
を示す概略断面図である。
【符号の説明】
１ シリコン半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ソース／ドレイン １０ 素子分離構造 １１，１６，２５，２７ 層間絶縁膜 １４ Ｗプラグ １５，２４，２６，３７ Ｓｉ3Ｎ4膜 １９ 第１の配線溝 ２０，３４ バリアメタル膜 ２１ シードＣｕ膜 ２２，３５ Ｃｕ膜 ２３ 第１の配線 ３０，４５ ビアホール ３１ 保護材料 ３３ 第２の配線溝 ３６ 第２の配線 ３８，５４ ＳｉＯ2膜 ３９ 第３の配線溝 ４１ ヒューズ領域 ４２ 配線領域 ４３ ＴｉＮ膜 ４４ Ｃｕ−Ａｌ合金膜 ５１，７１ 冗長用ヒューズ ５２，７２ 上層配線 ６１ 被膜
フロントページの続き Ｆターム(参考） 5F033 HH04 HH11 HH12 HH18 HH19 HH21 HH23 HH32 HH33 HH34 JJ11 JJ19 JJ21 JJ32 JJ33 KK11 KK21 KK32 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP27 QQ02 QQ09 QQ10 QQ11 QQ25 QQ37 QQ48 QQ53 QQ96 RR03 RR04 RR06 RR08 RR11 TT02 VV06 VV11 VV16 VV17 XX18 XX20 5F064 BB35 CC09 EE22 EE26 EE27 EE32 FF02 FF27 FF32 FF42 FF60

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 少なくともＣｕを含有する材料からなる
    配線及びヒューズを有する配線構造を備えてなる半導体
    装置であって、 前記ヒューズは、 金属酸化物を形成し得る金属とＣｕとの合金材料と、 当該合金材料の周囲を覆い、当該ヒューズを切断する際
    に用いるレーザ光の波長に対する吸収性を有する金属材
    料とを含み構成されてなることを特徴とする半導体装
    置。
  2. 【請求項２】 前記合金材料の周囲は、当該合金材料の
    上面及び側面の少なくともいずれかであることを特徴と
    する請求項１に記載の半導体装置。
  3. 【請求項３】 前記金属材料は、少なくとも遷移金属を
    含む材料であることを特徴とする請求項１又は２に記載
    の半導体装置。
  4. 【請求項４】 前記金属材料は、Ｔｉ，ＴｉＮ，Ｗ，Ｗ
    Ｎ，Ｔａ，ＴａＮ，及びＴｉＷのうちから選ばれた１種
    又は２種以上の組み合わされたものであることを特徴と
    する請求項３に記載の半導体装置。
  5. 【請求項５】 前記金属酸化物を形成し得る金属は、Ｍ
    ｇ，Ｚｒ，Ａｌ，及びＢｅのうちから選ばれた１種又は
    ２種以上の組み合わされたものであることを特徴とする
    請求項１〜４のいずれか１項に記載の半導体装置。
  6. 【請求項６】 前記ヒューズは、前記レーザ光により切
    断された際に、その切断面を覆うように前記金属酸化物
    を含む被膜が形成されるものであることを特徴とする請
    求項１〜５のいずれか１項に記載の半導体装置。
  7. 【請求項７】 少なくともＣｕを含有する材料からなる
    配線を所定形状に形成する工程と、 ヒューズを、金属酸化物を形成し得る金属とＣｕとの合
    金材料と、当該合金材料の周囲を覆い、当該ヒューズを
    切断する際に用いるレーザ光の波長に対する吸収性を有
    する金属材料とから形成する工程とを含むことを特徴と
    する半導体装置の製造方法。
  8. 【請求項８】 前記合金材料の周囲は、当該合金材料の
    上面及び側面の少なくともいずれかであることを特徴と
    する請求項７に記載の半導体装置の製造方法。
  9. 【請求項９】 前記金属材料は、少なくとも遷移金属を
    含む材料であることを特徴とする請求項７又は８に記載
    の半導体装置の製造方法。
  10. 【請求項１０】 前記金属材料は、Ｔｉ，ＴｉＮ，Ｗ，
    ＷＮ，Ｔａ，ＴａＮ，及びＴｉＷのうちから選ばれた１
    種又は２種以上の組み合わされたものであることを特徴
    とする請求項９に記載の半導体装置の製造方法。
JP2001201271A 2001-07-02 2001-07-02 半導体装置及びその製造方法 Pending JP2003017570A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001201271A JP2003017570A (ja) 2001-07-02 2001-07-02 半導体装置及びその製造方法
TW090130407A TW521308B (en) 2001-07-02 2001-12-07 Semiconductor device and method of fabricating the same
US10/006,239 US6638795B2 (en) 2001-07-02 2001-12-10 Semiconductor device and method of fabricating the same
KR1020010086000A KR100765928B1 (ko) 2001-07-02 2001-12-27 반도체 장치 및 그 제조 방법
DE10207154A DE10207154A1 (de) 2001-07-02 2002-02-20 Halbleitervorrichtung und Verfahren zu seiner Herstellung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001201271A JP2003017570A (ja) 2001-07-02 2001-07-02 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2003017570A true JP2003017570A (ja) 2003-01-17

Family

ID=19038269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001201271A Pending JP2003017570A (ja) 2001-07-02 2001-07-02 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US6638795B2 (ja)
JP (1) JP2003017570A (ja)
KR (1) KR100765928B1 (ja)
DE (1) DE10207154A1 (ja)
TW (1) TW521308B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3952271B2 (ja) * 2002-01-31 2007-08-01 富士通株式会社 半導体装置及びその製造方法
KR100734662B1 (ko) * 2005-12-27 2007-07-02 동부일렉트로닉스 주식회사 반도체 다마신 공정에서의 퓨즈 영역 형성 방법
KR100735757B1 (ko) * 2006-01-12 2007-07-06 삼성전자주식회사 퓨즈 영역 및 그의 제조방법
US20090079080A1 (en) * 2007-09-24 2009-03-26 Infineon Technologies Ag Semiconductor Device with Multi-Layer Metallization
JP4836092B2 (ja) * 2008-03-19 2011-12-14 国立大学法人東北大学 半導体装置の形成方法
KR102002826B1 (ko) 2012-12-04 2019-07-23 삼성전자 주식회사 저장 장치, 플래시 메모리 및 저장 장치의 동작 방법
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法
US11600566B2 (en) 2021-02-24 2023-03-07 Microchip Technology Incorporated Integrated circuit e-fuse having an e-fuse element providing a diffusion barrier for underlying e-fuse terminals
WO2022182382A1 (en) * 2021-02-24 2022-09-01 Microchip Technology Incorporated Integrated circuit e-fuse having an e-fuse element providing a diffusion barrier for underlying e-fuse terminals

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100228533B1 (ko) * 1997-06-23 1999-11-01 윤종용 반도체 집적회로의 용단가능한 퓨즈 및 그 제조방법
US6323067B1 (en) * 1999-01-28 2001-11-27 Infineon Technologies North America Corp. Light absorption layer for laser blown fuses

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US8269309B2 (en) 2005-07-06 2012-09-18 Renesas Electronics Corporation Semiconductor device with a fuse formed by a damascene technique and a method of manufacturing the same
US8686538B2 (en) 2005-07-06 2014-04-01 Renesas Electronics Corporation Semiconductor device with a fuse formed by a damascene technique and a method of manufacturing the same

Also Published As

Publication number Publication date
TW521308B (en) 2003-02-21
KR20030003655A (ko) 2003-01-10
DE10207154A1 (de) 2003-01-23
KR100765928B1 (ko) 2007-10-11
US20030003617A1 (en) 2003-01-02
US6638795B2 (en) 2003-10-28

Similar Documents

Publication Publication Date Title
US10332837B2 (en) Enhancing barrier in air gap technology
US20100013046A1 (en) Semiconductor device and a method of manufacturing the same
US8952488B2 (en) Low cost anti-fuse structure
US8617984B2 (en) Tungsten metallization: structure and fabrication of same
US8912627B2 (en) Electrical fuse structure and method of fabricating same
US8232638B2 (en) Interconnection structure having oxygen trap pattern in semiconductor device
JPH1116912A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置の製造装置
JP2005050903A (ja) 半導体装置およびその製造方法
JP2003017570A (ja) 半導体装置及びその製造方法
JP2003229483A (ja) 半導体装置及びその製造方法
KR100746631B1 (ko) 메탈 퓨즈를 구비한 반도체 소자의 형성방법
JP2005197602A (ja) 半導体装置およびその製造方法
JP5613272B2 (ja) 半導体装置
JP5178025B2 (ja) 半導体メモリ素子の製造方法
JP2000332018A (ja) 半導体装置及びその製造方法
JP3104843B2 (ja) アンチヒューズ型半導体集積回路装置
JP4092602B2 (ja) 半導体装置の製造方法
JP2879894B2 (ja) アンチフューズ素子を具備した半導体集積回路装置及びその製造方法
JP4672439B2 (ja) 半導体装置の製造方法
JP2005136215A (ja) 半導体装置
JP2006120672A (ja) 半導体装置及びその製造方法
JPH10233442A (ja) 半導体装置及びその製造方法
JP2001093981A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060623

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090303

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090630