JPH10116909A

JPH10116909A - アンチフューズ素子を具備した半導体集積回路装置及びその製造方法

Info

Publication number: JPH10116909A
Application number: JP26710796A
Authority: JP
Inventors: Kenji Fukuda; 憲司福田
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1996-10-08
Filing date: 1996-10-08
Publication date: 1998-05-06
Anticipated expiration: 2016-10-08
Also published as: JP2879894B2

Abstract

(57)【要約】【課題】抵抗値が低く、フィラメントも切れない、信
頼性の高いアンチフューズ素子を提供する。【解決手段】導電性プラグ４０を２層構造とし、上部
プラグ４４を非晶質金属で形成し、下部プラグ４２を低
抵抗金属で形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アンチフューズ素
子を具備した半導体集積回路装置及びその製造方法に係
り、特に、フィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）、プログラマブルリードオンリーメモリ（ＰＲ
ＯＭ）に用いるのに好適な、信頼性が高く、回路の高速
化が可能なアンチフューズ素子を具備した半導体集積回
路装置及びその製造方法に関する。

【０００２】

【従来の技術】ゲートアレイの中で、ユーザが現場にお
いてプログラムが可能なＦＰＧＡ、ＰＲＯＭ等の半導体
集積回路装置は、一般的に、図１に示す如く、シリコン
基板等の半導体基板１０上に層間絶縁膜１２を介して形
成された第１（金属）配線層（下層配線層）１４と、該
第１配線層１４上に層間絶縁膜１８を介して形成された
第２（金属）配線層（上層配線層）２０を備えており、
第１配線層１４には、例えば紙面と平行な方向に複数本
の第１（金属）配線１６が形成され、第２配線層２０に
は、例えば紙面と垂直な方向に複数本の第２（金属）配
線２２が形成される。前記第１配線１６と第２配線２２
は、前記層間絶縁膜１８によって電気的分離が行われ
る。又、第１配線１６と第２配線２２は、前記層間絶縁
膜１８に形成される接続孔２４を介して電気的に接続さ
れる。

【０００３】この種の半導体集積回路装置に搭載され、
回路に応じて電気的に接続をオフ・オンするためのアン
チフューズ素子としては、ＰＣＴ／ＵＳ９２／０３９１
９のような構造が提案されている。この構造では、第１
配線層１４の上に形成した層間絶縁膜１８を開口して形
成した接続孔２４の上まで導電用のタングステンＷを埋
め込んで導電性プラグ２６を形成し、その上に、導電性
を持たせるときに破壊されるアンチフューズ用絶縁膜２
８としてアモルファスシリコン膜を形成し、更に、その
上に前記第２配線２２を形成して、アンチフューズ素子
３０とする。

【０００４】図において、３４は、第２配線２２を覆う
ように形成されたパッシベーション（保護）膜である。

【０００５】実際のプログラムの書き込みに際しては、
前記第１配線１６と第２配線２２間に１０Ｖ程度の電圧
を印加して、前記アンチフューズ用絶縁膜２８を破壊す
る。すると、図２に示す如く、接続孔２４内で第１配線
１６と第２配線２２との間に成膜されたアンチフューズ
用絶縁膜２８が破壊されると同時に、導電性プラグ２６
の上面及び第２配線２２の下面から溶融した金属が拡散
して、アンチフューズ用絶縁膜２８内にフィラメント３
２が形成され、配線間が電気的に接続される。従って、
回路の高速化のためには、接続されたアンチフューズ素
子３０が低抵抗であることが要求される。

【０００６】

【発明が解決しようとする課題】しかしながら、ＰＣＴ
／ＵＳ９２／０３９１９に示された構造では、導電性プ
ラグ２６がタングステンのみで形成されており、アンチ
フューズ用絶縁膜２８と第２配線２２の間にはチタンタ
ングステンＴｉＷが形成されているので、第１配線１６
と第２配線２２間に１０Ｖ程度の電圧を印加してアンチ
フューズ用絶縁膜２８を破壊して、導電性プラグ２６の
上面及び第２配線２２の下面から金属が拡散して形成さ
れるフィラメント３２は、チタンとタングステンで形成
され、抵抗が高いという問題点を有していた。

【０００７】又、アンチフューズ用絶縁膜２８は、接続
孔２４内で第１配線１６の表面に形成されるが、導電性
プラグ２６が金属で形成されていると、該導電性プラグ
２６の表面に、図３に示すような結晶粒に起因した凹凸
が形成される。この凹凸には鋭い形状のものが含まれる
ため、導電性プラグ２６の表面上に形成されたアンチフ
ューズ用絶縁膜２８を破壊する際に、導電性プラグ２６
の表面が滑らかな部分に形成されたアンチフューズ用絶
縁膜２８には弱い破壊電界が印加され、鋭い形状の部分
に形成されたアンチフューズ用絶縁膜２８には、局所的
に強い破壊電界が印加される。従って、破壊電圧が極端
に小さくなり、実際に使用する際に、ノイズでアンチフ
ューズ用絶縁膜２８が破壊されてしまうことがあり、信
頼性が低いという問題もある。

【０００８】更に、アンチフューズ用絶縁膜２８として
一般的に用いられるアモルファルシリコン膜は絶縁性が
低いので、絶縁性を高めるためには、厚くしなければな
らず、ＰＣＴ／ＵＳ９２／０３９１９では、１６０ｎｍ
と記載されている。従って、図２に示した如く、アモル
ファスシリコン膜が破壊されて形成されるフィラメント
３２は長くなるので、一様な太さで形成され難く、フィ
ラメント３２の中央部分が細くなり、フィラメント形成
後の使用状態に通電によるジュール熱で切れ易くなり、
図４に膜厚１６０ｎｍのアモルファスシリコンをアンチ
フューズ絶縁膜に用いたアンチフューズ素子の電圧−電
流曲線を例示する如く、電圧を高めていった場合に電流
が突然流れなくなるスイッチオフ現象を生じるという問
題もある。

【０００９】本発明は、前記従来の問題点を解決するべ
くなされたもので、アンチフューズ素子の信頼性を高
め、抵抗を下げて、回路の高速化を可能とすることを課
題とする。

【００１０】

【課題を解決するための手段】本発明は、半導体基板上
に形成された第１配線層に配置される第１配線と、層間
絶縁膜を介在して前記第１配線層上に形成された第２配
線層に配置される第２配線と、前記層間絶縁膜に形成さ
れた接続孔と、該接続孔内に配置された、前記第１配線
と第２配線とを接続する導電性プラグ、及び、該導電性
プラグ上に形成されたアンチフューズ用絶縁膜を有する
アンチフューズ素子を具備した半導体集積回路装置にお
いて、前記導電性プラグの上層を非晶質金属で形成し、
下層を低抵抗金属で形成することにより、前記課題を解
決したものである。

【００１１】このように、第１配線と第２配線を接続す
る導電性プラグの上層を非晶質金属で形成し、下層を低
抵抗金属で形成することにより、図５に示す如く、アン
チフューズ用絶縁膜２８が、導電性プラグ２６の表面を
構成する、結晶を含まず、凹凸が非常に小さい非晶質金
属（例えばタングステンシリサイド）の上に形成される
ので、書き込み時にアンチフューズ用絶縁膜の破壊電圧
が極端に小さくなることがなくなり、信頼性の高いアン
チフューズ素子を提供できる。又、導電性プラグの下層
を低抵抗金属で形成することにより、アンチフューズ用
絶縁膜を破壊し、導電性プラグの下層金属を拡散させて
形成させるフィラメント内に低抵抗金属を含有させるこ
とができ、アンチフューズ素子の抵抗を下げて、回路を
高速化することができる。

【００１２】又、前記低抵抗金属や、第２配線の、アン
チフューズ用絶縁膜と接する最下層を、アルミニウム又
は銅、あるいは、これらのいずれか一方を含む合金とし
た場合には、フィラメント形成時にフィラメント内に低
抵抗値のアルミニウムや銅をより一層含有させ易くなる
ので、アンチフューズ素子の抵抗を一層下げることがで
きる。

【００１３】又、アンチフューズ用絶縁膜を、絶縁性の
高いシリコン窒化膜、シリコン酸化膜又はタンタル酸化
膜の単層膜、あるいは複合積層膜とした場合には、アン
チフューズ用絶縁膜を、例えば５〜２０ｎｍに薄くする
ことができる。従って、図６に示す如く、フィラメント
３２の長さを例えば１／２０以下に短くすることがで
き、一様な太さに形成し易く、フィラメント３２の中央
部分が細くならない分、製品の使用中にフィラメントが
ジュール熱で切れることがない。

【００１４】本発明は、又、アンチフューズ素子を具備
した半導体集積回路装置の製造方法において、半導体基
板上に第１配線層を形成する工程と、該第１配線層に第
１配線を形成する工程と、該第１配線を覆う層間絶縁膜
を形成する工程と、前記第１配線上の層間絶縁膜に接続
孔を形成する工程と、該接続孔内の第１配線上に、低抵
抗金属で導電性プラグの下層を形成する工程と、前記接
続孔内の導電性プラグ下層上に、非晶質金属で導電性プ
ラグの上層を形成する工程と、前記導電性プラグに、ア
ンチフューズ用絶縁膜を形成する工程と、前記層間絶縁
膜及びアンチフューズ用絶縁膜上に第２配線層を形成す
る工程とを含むことにより、前記課題を解決したもので
ある。

【００１５】又、前記アンチフューズ絶縁膜を形成する
前に、導電性プラグ上層の表面を平坦化することによ
り、信頼性を一層高めたものである。

【００１６】

【発明の実施の形態】以下図面を参照して、本発明の実
施形態を詳細に説明する。

【００１７】図７は、本発明の実施形態に係るアンチフ
ューズ素子が具備された半導体集積回路装置の配線層を
示す要部断面図である。

【００１８】図７に示すように、アンチフューズ素子３
０が具備される半導体集積回路装置においては、半導体
基板１０上に配線層が構成される。半導体基板１０に
は、例えば単結晶シリコン基板が使用され、図示しない
が、半導体基板１０の主面には、ＦＰＧＡやＰＲＯＭを
構成するＭＩＳＦＥＴやＭＯＳＦＥＴ等の半導体素子が
配置される。

【００１９】前記配線層は、本実施形態において、第１
配線層（下層配線層）１４及び、該第１配線層１４上に
配置される第２配線層（上層配線層）２０を備えた２層
配線層で構成される。前記第１配線層１４は、前記半導
体素子を覆う層間絶縁膜１２上に形成され、この第１配
線層１４には、例えば紙面と平行な方向に、複数本の第
１配線１６が配置される。又、第２配線層２０は、前記
第１配線１６を覆う層間絶縁膜１８上に形成され、この
第２配線層２０には、例えば紙面と直交する方向に、複
数本の第２配線２２が配置される。

【００２０】前記第１配線１６と第２配線２２の間は、
層間絶縁膜１８に形成された接続孔（スルーホール）２
４を通して接続される。該接続孔２４内には、第１配線
１６上に形成された下部プラグ４２と、該下部プラグ４
２の上に形成された上部プラグ４４からなる２層構造の
導電性プラグ４０が形成されている。前記上部プラグ４
４と第２配線２２の間には、アンチフューズ用絶縁膜２
８が介在しており、電気的接続状態にはなく、電流が流
れない非導通状態にある。即ち、ＦＰＧＡにおいては、
プログラムが行われていない状態にあり、又、ＰＲＯＭ
においては、データの書き込みが行われていない状態に
ある。

【００２１】図８は、アンチフューズ用絶縁膜２８の一
部が破壊され、上部プラグ４４と第２配線２２の間にフ
ィラメント３２が形成された後の配線層の要部断面を示
したものである。即ち、ＦＰＧＡにおいてはプログラム
が行われた状態であり、又、ＰＲＯＭにおいては、デー
タの書き込みが行われた状態である。

【００２２】次に、前記アンチフューズ素子が具備され
た半導体集積回路装置、特に配線層の製造方法につい
て、説明する。図９乃至図１４は、各製造工程毎に示す
半導体集積回路装置の要部断面図である。

【００２３】まず第１工程においては、図９に示す如
く、従来と同様な方法で、半導体基板１０上の層間絶縁
膜１２の上に、第１配線層１４の複数の第１配線１６を
形成する。この第１配線層１４は、例えば下からチタン
（膜厚５０ｎｍ）、チタンナイトライド（膜厚１００ｎ
ｍ）、アルミニウム（膜厚５００ｎｍ）、チタンナイト
ライド（膜厚２３ｎｍ）の４層積層膜で構成される。こ
の積層膜は、通常使用されるスパッタ法又はＣＶＤ（Ｃ
hemical Ｖapor Ｄeposition ）法で堆積される。こ
の積層膜は、通常使用されるフォトリソグラフィ技術及
びエッチング技術でパターニングされ、第１配線１６が
形成される。

【００２４】第２工程においても、図１０に示すく如
く、従来と同様な方法で、前記第１配線１６上に層間絶
縁膜１８が形成され、所定の第１配線１６上で、層間絶
縁膜１８に接続孔２４が形成される。前記層間絶縁膜１
８は、例えば膜厚１０００ｎｍの酸化シリコン膜で形成
される。前記接続孔２４は、通常使用されるフォトリソ
グラフィ技術及びエッチング技術で形成され、その開口
径は、例えば１．０μｍとされる。

【００２５】次に、本発明に係る第３工程においては、
図１１に示す如く、前記接続孔２４内に、例えばTakeya
se et al．Ext ．Abst．SSDM．，pp−１８０（１９９
３）に開示されているような選択Ａｌ−ＣＶＤ技術で、
下部プラグ４２を形成する。なお、この下部プラグ４２
は、Ｃｕ−ＣＶＤ法、ブランケットＷ−ＣＶＤ法で形成
してもよい。又、ブランケットＡｌ−ＣＶＤ法又はブラ
ンケットＣｕ−ＣＶＤ法で成膜後、通常行われるエッチ
バック工程により形成することもできる。あるいは、Ａ
ｌリフロー法やＣｕリフロー法で成膜後、エッチバック
工程により形成することもできる。

【００２６】次に、本発明に係る第４工程においては、
図１２に示す如く、上部プラグ４４を形成するために、
例えばスパッタ法又はＣＶＤ法により、非晶質金属膜、
例えばタングステンシリサイド膜を全面に形成する。こ
の上部プラグ４４を形成するための非晶質金属膜として
は、タングステンシリサイド以外の金属シリサイド膜
や、融点が１２００℃以下の金属膜を用いることができ
る。この非晶質金属膜は、フィラメントにプラグの成分
が浸透するよう、例えば１５０〜２５０ｎｍの厚さで形
成される。本実施形態では、比較のために、厚さ０ｎ
ｍ、７５ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍの
タングステンシリサイド膜を成膜している。

【００２７】前記第４工程に続く、従来と同様の第５工
程においては、図１３に示す如く、例えばＣＭＰ（Ｃhe
mical Ｍechamical Ｐolishing）法により、上部プラグ
４４の表面及び層間絶縁膜１８の表面を平坦化する。

【００２８】続く第６工程においては、前記上部プラグ
４４の表面にウェット処理を行い、平坦化する。このウ
ェット処理は、少なくとも膜表面にシリサイド化処理等
で形成される酸化物又は窒化物の除去、及び、シリサイ
ド膜の表面から深さ方向に向かって膜厚の表層部の一部
を除去して、表面を平坦化するために行われる。本実施
形態においては、ウェット処理に、アンモニア性過酸化
水素水（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：１：５，
７０℃）を使用して、例えば５分間のADMcleaning 処理
が行われる。このウェット処理により、膜質が悪い酸化
物又は鋭い突起形状が存在する窒化物が除去され、更
に、シリサイド膜の表面の一部の除去により、シリサイ
ド膜の表面に生成される鋭い形状の突起が除去され、上
部プラグ４４表面の平坦化が促進される。

【００２９】次いで、従来と同様の第７工程において、
図１４に示す如く、少なくとも前記接続孔２４上にアン
チフューズ用絶縁膜２８が形成される。本実施形態にお
いては、アンチフューズ用絶縁膜２８を、接続孔２４の
表面だけでなく、層間絶縁膜１８の表面も含む全面に形
成している。このアンチフューズ用絶縁膜２８として、
本実施形態においては、絶縁性の高いシリコン窒化膜を
使用している。このシリコン窒化膜は、例えばシラン、
アンモニア及び窒化ガスの気相反応を使用するプラズマ
ＣＶＤ法で堆積され、膜厚は、例えば５〜２０ｎｍの範
囲とすることができる。本実施形態では、窒化ガス２１
００sccm、シランガス１００sccm、アンモニアガス３０
sccmで、５０ｋＨｚの高周波１ｋＷのプラズマを用い、
雰囲気圧力０．３５torr、基板温度３５０℃で３０秒間
処理することにより、膜厚１０ｎｍのシリコン窒化膜を
生成した。このアンチフューズ用絶縁膜２８は、表面の
鋭い形状の突起が減少され、平坦性が促進された上部プ
ラグ４４の表面上に形成されるので、欠陥密度が減少
し、均一で良好な膜質が得られる。前記アンチフューズ
用絶縁膜２８としては、シリコン窒化膜の他に、酸化シ
リコン膜又は酸化タンタル膜の単層膜や、シリコン窒化
膜、酸化シリコン膜、酸化タンタル膜のいずれかを含
み、重ね合わせた複合膜を使用することができる。

【００３０】次に、同じく図１４に示す如く、層間絶縁
膜１８上に第２配線層２０の複数の第２配線２２を形成
する。本実施形態においては、アンチフューズ用絶縁膜
２８が、層間絶縁膜１８上の全面に形成されているの
で、第２配線２２は、アンチフューズ用絶縁膜２８上に
形成する。この第２配線２２は、例えば、膜厚１００ｎ
ｍのアルミニウム合金膜、膜厚１００ｎｍの窒化チタン
膜、膜厚６００ｎｍのアルミニウム合金膜、膜厚２３ｎ
ｍの窒化チタン膜を順次積層した構造とすることができ
る。なお、従来は、タングステン製プラグとの馴染みを
良くするために、最下層にチタンタングステンの膜も形
成されていたが、本実施形態では、このチタンタングス
テン膜は不要である。パターニングには、フォトリソグ
ラフィ技術及びエッチング技術が使用される。

【００３１】次いで、第２配線２２及びアンチフューズ
用絶縁膜２８の上面にパッシベーション膜３４を形成し
て、図７に示したような構造が得られる。

【００３２】なお、前記実施形態においては、配線層が
第１配線と第２配線の２層とされていたが、配線層の数
は２に限定されず、３以上であっても、本発明は同様に
適用できる。

【００３３】又、導電性プラグも下部プラグと上部プラ
グの２層構造に限定されず、３層以上の多層構造とする
ことができる。

【００３４】

【実施例】図１５に、書き込まれていないアンチフュー
ズ素子（面積１０万μｍ²）６０個に電圧３．３Ｖを印
加した場合の、リーク電流値が１μＡ以上になるアンチ
フューズ素子の個数、及び、書き込まれたアンチフュー
ズ素子（ビア径１．０μｍ□）の抵抗値とプラグ上層の
タングステンシリサイドＷＳｉの厚さの関係の例を示
す。アンチフューズ用絶縁膜としては、膜厚１０ｎｍの
シリコン窒化膜を用いている。アンチフューズ素子は、
通常、５〜２０Ｖの電圧を印加して、１〜２０ｍＡの定
電流で、５〜１００msec間書き込む。本実施例では、１
１Ｖ１０ｍＡで１０msec書き込んだ。タングステンシリ
サイドの厚さが０ｎｍから２００ｎｍへと厚くなるに連
れて、リーク電流値が１μＡより大きくなるアンチフュ
ーズ素子の個数が減少する。タングステンシリサイドの
厚さが１００ｎｍ以上で０になるので、タングステンシ
リサイドは１００ｎｍ以上の厚さとすることが望まし
い。一方、書き込まれたアンチフューズ素子の抵抗値
は、タングステンシリサイドの厚さを薄くするほど低く
なる。タングステンシリサイドの厚さが２００ｎｍでは
１００Ωであったものが、タングステンシリサイドを無
くすと５．３Ωになる。従って、プラグ内を全部タング
ステンシリサイドで埋め込むよりも、上層をタングステ
ンシリサイド等の非晶質金属、下層をアルミニウム又は
銅、あるいはアルミニウム又は銅のいずれか一方を含む
合金等の低抵抗金属の２層構造として、書き込み時に下
層のアルミニウムや銅をフィラメント内に混合させるこ
とにより、抵抗値を下げることが望ましい。

【００３５】図１６は、上部プラグを構成するタングス
テンシリサイドの厚さが２００ｎｍ、第２配線の下層の
チタンタングステンの厚さが０（本発明の実施例）又は
２００ｎｍ（従来例に近い比較例）のアンチフューズ素
子に書き込みを行った状態の抵抗値を示す。チタンタン
グステンが無い本発明の実施例における第２配線の最下
層、あるいは、比較例における第２配線のチタンタング
ステンの上層は、膜厚１００ｎｍのアルミニウム合金膜
とされている。書き込み条件は、１１Ｖ１０ｍＡで１０
msecである。本発明の実施例で、シリコン窒化膜上に直
接アルミニウム合金膜が形成された場合には、抵抗値が
１００Ωであるが、従来例と同様に、アルミニウム合金
膜の下にチタンタングステンが形成された場合には、抵
抗値が２２０Ωと高くなる。従って、本発明の実施例の
ように、第２配線の最下層のチタンタングステンを止め
て、アルミニウム又は銅、あるいは銅又はアルミニウム
のいずれか一方を含む合金とすることにより、抵抗値を
下げることができる。

【００３６】図１７は、図４に示した従来例と比較する
ため、アンチフューズ用絶縁膜に厚さ１０ｎｍのシリコ
ン窒化膜を用いた、本発明の実施例によるアンチフュー
ズ素子の電圧−電流曲線を示す。測定には、１１Ｖ１０
ｍＡで１０msecの条件で書き込まれたアンチフューズ素
子を用いた。本発明の実施例において、厚さ１０ｎｍの
シリコン窒化膜を用いたアンチフューズ素子では、電圧
を６Ｖまで印加しても、フィラメントが切れることな
く、電流値が増加していくが、従来例と同様に、厚さ１
６０ｎｍのアモルファスシリコン膜を用いたアンチフュ
ーズ素子は、図４に示した如く、４Ｖ前後でフィラメン
トが切れて電流が流れなくなる。このように、シリコン
窒化膜を用いた場合には、抵抗値が高いため、アンチフ
ューズ用絶縁膜を薄くでき、非常に信頼性の高いアンチ
フューズ素子を提供できる。なお、シリコン窒化膜の代
わりにシリコン酸化膜やタンタル酸化膜の単層膜を用い
たり、これらの複合膜を用いることもできる。

【００３７】

【発明の効果】本発明によれば、抵抗値が低く、フィラ
メントも切れ難い、信頼性の高いアンチフューズ素子を
提供することができる。

【図面の簡単な説明】

【図１】ＰＣＴ／ＵＳ９２／０３９１９に示された従来
のアンチフューズ素子周辺の構造を示す断面図

【図２】従来のアンチフューズ用絶縁膜中に形成される
フィラメントの形状を示す断面図

【図３】従来の導電性プラグの表面性状の例を示す断面
図

【図４】アンチフューズ用絶縁膜に膜厚１６０ｎｍのア
モルファスシリコンを用いた従来のアンチフューズ素子
の電圧−電流特性の例を示す線図

【図５】本発明の効果を説明するための、本発明に係る
導電性プラグの表面性状の例を示す断面図

【図６】同じくアンチフューズ用絶縁膜中のフィラメン
トの形状例を示す断面図

【図７】本発明の実施形態におけるアンチフューズ素子
周辺の構成を示す断面図

【図８】同じくフィラメントを形成した後の状態を示す
断面図

【図９】図７の構造を作り込むための第１工程を示す断
面図

【図１０】同じく第２工程を示す断面図

【図１１】同じく第３工程を示す断面図

【図１２】同じく第４工程を示す断面図

【図１３】同じく第５工程を示す断面図

【図１４】同じく第７工程を示す断面図

【図１５】本発明の効果を説明するための、上部プラグ
を構成するタングステンシリサイドの厚さとリーク電流
値が１μＡを超えるアンチフューズ素子の個数及び書き
込まれたアンチフューズ素子の抵抗値を比較して示す線
図

【図１６】同じく、第２配線の下層に形成されるチタン
タングステンの厚さと書き込まれたアンチフューズ素子
の抵抗値の関係の例を示す線図

【図１７】同じく、アンチフューズ用絶縁膜に膜厚１０
ｎｍのシリコン窒化膜を用いたアンチフューズ素子の電
圧−電流特性の例を示す線図

【符号の説明】

１０…半導体基板１２、１８…層間絶縁膜１４…第１配線層１６…第１配線２０…第２配線層２２…第２配線２４…接続孔２８…アンチフューズ用絶縁膜３０…アンチューズ素子３２…フィラメント３５…パッシベーション膜４０…導電性プラグ４２…下部プラグ４４…上部プラグ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された第１配線層に配
置される第１配線と、層間絶縁膜を介在して前記第１配
線層上に形成された第２配線層に配置される第２配線
と、前記層間絶縁膜に形成された接続孔と、該接続孔内
に配置された、前記第１配線と第２配線とを接続する導
電性プラグ、及び、該導電性プラグ上に形成されたアン
チフューズ用絶縁膜を有するアンチフューズ素子を具備
した半導体集積回路装置において、前記導電性プラグの上層が非晶質金属で形成され、下層
が低抵抗金属で形成されていることを特徴とする、アン
チフューズ素子を具備した半導体集積回路装置。
【請求項２】請求項１において、前記非晶質金属が、タ
ングステンシリサイドであることを特徴とする、アンチ
フューズ素子を具備した半導体集積回路装置。
【請求項３】請求項１において、前記低抵抗金属が、ア
ルミニウム又は銅、あるいは、これらのいずれか一方を
含む合金であることを特徴とする、アンチフューズ素子
を具備した半導体集積回路装置。
【請求項４】請求項１において、前記第２配線の、アン
チフューズ用絶縁膜と接する最下層が、アルミニウム又
は銅、あるいは、これらのいずれか一方を含む合金であ
ることを特徴とする、アンチフューズ素子を具備した半
導体集積回路装置。
【請求項５】請求項１において、前記アンチフューズ用
絶縁膜が、シリコン窒化膜、シリコン酸化膜又はタンタ
ル酸化膜の単層膜、あるいは複合積層膜であることを特
徴とする、アンチフューズ素子を具備した半導体集積回
路装置。
【請求項６】アンチフューズ素子を具備した半導体集積
回路装置の製造方法において、半導体基板上に第１配線層を形成する工程と、該第１配線層に第１配線を形成する工程と、該第１配線を覆う層間絶縁膜を形成する工程と、前記第１配線上の層間絶縁膜に接続孔を形成する工程
と、該接続孔内の第１配線上に、低抵抗金属で導電性プラグ
の下層を形成する工程と、前記接続孔内の導電性プラグ下層上に、非晶質金属で導
電性プラグの上層を形成する工程と、前記導電性プラグに、アンチフューズ用絶縁膜を形成す
る工程と、前記層間絶縁膜及びアンチフューズ用絶縁膜上に第２配
線層を形成する工程と、を含むことを特徴とする、アン
チフューズ素子を具備した半導体集積回路装置の製造方
法。
【請求項７】請求項６において、前記アンチフューズ絶
縁膜を形成する前に、導電性プラグ上層の表面を平坦化
することを特徴とする、アンチフューズ素子を具備した
半導体集積回路装置の製造方法。