JP3600598B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3600598B2 JP3600598B2 JP2002171371A JP2002171371A JP3600598B2 JP 3600598 B2 JP3600598 B2 JP 3600598B2 JP 2002171371 A JP2002171371 A JP 2002171371A JP 2002171371 A JP2002171371 A JP 2002171371A JP 3600598 B2 JP3600598 B2 JP 3600598B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- metal wiring
- fuse
- forming
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000002184 metal Substances 0.000 claims description 118
- 229910052751 metal Inorganic materials 0.000 claims description 118
- 239000011229 interlayer Substances 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 23
- 239000010410 layer Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims 2
- 229910052709 silver Inorganic materials 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 238000012545 processing Methods 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 238000007664 blowing Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000412 polyarylene Polymers 0.000 description 1
- -1 polymethylsiloxane Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ混載デバイス等のようにリダンダンシーのためのヒューズを備えた半導体装置に係わり、特にヒューズ部分とパッド部分の改良をはかった半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、メモリ混載デバイスのように、半導体基板上にリダンダンシー技術を用いるためのヒューズを形成する場合、メタルパッドよりも２層下のメタル配線層にヒューズを形成していた。しかし、配線層が多層化するに伴い最上層のメタル配線の一層下のメタル配線が厚膜化する傾向にあり、これに伴いヒューズ上に存在する層間絶縁膜の膜厚も厚膜化してきている。
【０００３】
ヒューズウィンドウ形成の際には、この厚い層間絶縁膜を加工し、なおかつヒューズ上に層間絶縁膜を残す必要がある。残すべき層間絶縁膜の膜厚がレーザブローにてヒューズを安定して切断するために薄くなくてはならないのに対し、加工すべき層間絶縁膜の厚さが非常に厚いことから加工の制御が非常に困難になってきている。
【０００４】
また、近年のデバイスの処理スピード向上に伴いメタル配線の遅延を低減することが大きな課題となっている。この対策として誘電率の低い層間絶縁膜（ｌｏｗ−ｋ膜）をメタル配線間の層間絶縁膜として用いることも必要とされている。このとき、メタルパッドよりも２層下にｌｏｗ−ｋ膜が存在する構造が当然考えられ、その時にはｌｏｗ−ｋ膜中のヒューズをレーザブローにて切断することになるが、レーザブロー時のｌｏｗ−ｋ膜へのダメージはデバイスの特性や信頼性に悪影響を及ぼすことになる。
【０００５】
【発明が解決しようとする課題】
このように従来、メモリ混載デバイスのような半導体装置においては、配線層の多層化に伴い最上層のメタル配線の一層下のメタル配線及びヒューズ上に存在する層間絶縁膜の膜厚が厚膜化しており、層間絶縁膜が厚膜化することによりヒューズウィンドウ形成の際の加工制御が非常に困難になってきている。また、デバイスの処理スピード向上のために層間絶縁膜としてｌｏｗ−ｋ膜を用いた場合、ヒューズ切断のためのレーザブロー時のｌｏｗ−ｋ膜へのダメージがデバイスの特性や信頼性に悪影響を及ぼす問題があった。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ヒューズウィンドウ形成のための加工制御を簡易に行うことができ、デバイス特性及び信頼性の向上をはかり得る半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち本発明は、半導体基板上に同一層として形成された第１のメタル配線及びヒューズと、前記基板上に第１のメタル配線及びヒューズを覆うように形成され、第１のメタル配線上に第１のパッド開口が形成された第１の絶縁膜と、前記ヒューズの上方に形成されることなく、少なくとも第１のパッド開口内に形成された第２のメタル配線と、第１の絶縁膜及び第２のメタル配線上に形成されたストッパ膜と、前記ストッパ膜上に形成された第２の絶縁膜とを具備してなる半導体装置であって、第２のメタル配線上の一部で、第２の絶縁膜及びストッパ膜が除去されて第２のパッド開口が形成され、前記ヒューズ上の少なくとも一部で、第２の絶縁膜及びストッパ膜が除去され、且つ第１の絶縁膜が途中まで除去されてヒューズ開口が形成されていることを特徴とする。
【０００９】
また本発明は、上記構成の半導体装置の製造方法において、半導体基板上に第１のメタル配線及びヒューズを形成する工程と、前記基板上に第１のメタル配線及びヒューズを覆うように第１の絶縁膜を形成する工程と、第１のメタル配線上の第１の絶縁膜を選択的にエッチングして第１のパッド開口を形成する工程と、第１のパッド開口を介して第１のメタル配線とコンタクトする第２のメタル配線を選択的に形成する工程と、第１の絶縁膜及び第２のメタル配線上にストッパ膜を形成する工程と、前記ストッパ膜上に第２の絶縁膜を形成する工程と、第２の絶縁膜を選択的にエッチングし、第２のメタル配線上の一部に第２のパッド開口を形成すると共に、前記ヒューズ上の少なくとも一部にヒューズ開口を形成する工程と、第２の絶縁膜の選択エッチングにより露出したストッパ膜をエッチングする工程と、を含むことを特徴とする。
【００１０】
また本発明は、第２の絶縁膜及びストッパ膜を加工する際に、第２の絶縁膜上に、第２のメタル配線上の一部に第２のパッド開口を有し、ヒューズ上の少なくとも一部にヒューズ開口を有するレジストパターンを形成した後、レジストパターンをマスクに用いて、ストッパ膜が露出するまで第２の絶縁膜を選択的にエッチングし、次いでレジストパターンをマスクに用いて、第２の絶縁膜の選択エッチングにより露出したストッパ膜をエッチングし、且つヒューズ開口における第１の絶縁膜を途中までエッチングすることを特徴とする。
【００１１】
さらに本発明は、第２の絶縁膜及びストッパ膜を加工する際に、第２の絶縁膜上に、第２のメタル配線上の一部に第２のパッド開口を有し、ヒューズ上の少なくとも一部にヒューズ開口を有するレジストパターンを形成した後、レジストパターンをマスクに用いて、ストッパ膜が露出するまで第２の絶縁膜を選択的にエッチングし、次いでレジストパターンを除去し、次いで第２の絶縁膜をマスクに用いて、第２の絶縁膜の選択エッチングにより露出したストッパ膜をエッチングし、且つヒューズ開口における第１の絶縁膜を途中までエッチングすることを特徴とする。
【００１２】
（作用）
本発明によれば、メタルパッド（第２のメタル配線）の１層下のメタル配線（第１のメタル配線）をヒューズとして用いる構成において、第１，第２のメタル配線の層間の第１の絶縁膜及び第２のメタル配線上にストッパ膜を形成し、その上に第２の絶縁膜を形成した状態で、第２の絶縁膜の選択エッチングとストッパ膜の選択エッチングとの２段階のエッチングを行うことにより、安定したヒューズ上絶縁膜残膜の確保と、確実なパッド開口を同時に実現することが可能となる。
【００１３】
具体的には、フォトレジストにパッド部とヒューズウィンドウ部をパターンニングした後、これをマスクとしてストッパ膜が露出するまでストッパ膜に対して選択比のある条件で第２の絶縁膜をエッチングする。例えば、第２の絶縁膜にシリコン酸化膜を用い、ストッパ膜にシリコン窒化膜を用いた場合、Ｃ４ Ｆ８ ＋ＣＯ＋Ａｒなどの混合ガスを用いたドライエッチングを行うことにより、ストッパ膜に対して選択比のあるドライエッチング加工が容易に行える。エッチング条件を最適化すれば選択比は約１０程度まで得ることができるので、十分なオーバーエッチングを行うことが可能となり、安定した第２の絶縁膜加工が達成できる。
【００１４】
また、第２の絶縁膜の加工を行った後に、ストッパ膜をエッチングするが、ストッパ膜の膜厚を第１の絶縁膜の膜厚に対して十分薄くしておけば、ヒューズ開口における第１の絶縁膜のエッチングを行うと同時にストッパ膜のエッチングに対して十分なオーバーエッチングを行うことが可能となる。
【００１５】
これによって、安定したヒューズ上絶縁膜残膜の確保と確実なパッド開口とを両立させることができ、デバイス特性及び信頼性の向上をはかることが可能となる。
【００１６】
【発明の実施の形態】
（従来技術）の項で述べた問題を解決する手段として、メタルパッドの１層下のメタル配線層をヒューズとして用いることが考えられる。また、工程短縮のため、パッド部の加工（パッド開口）とヒューズウィンドウ形成を１回のパターンニングにて行うこと（一括開口）が望まれる。ところが、従来の技術を用いて一括開口を行った場合、パッド開口部の加工に十分なオーバーエッチングを行うと、ヒューズウィンドウ部にて層間絶縁膜を残すことが困難となり、ヒューズが露出することによりデバイス特性や信頼性に悪影響を及ぼすことが懸念される。
【００１７】
図７を用いて上記の現象を説明する。図７（ａ）に示すように、ヒューズ１０１と第１のメタル配線１０２を有する半導体基板１００上に第１の層間絶縁膜１０３を堆積し、露光技術及びドライエッチング技術を用いて第１のパッド開口１０５を形成する。次いで、メタル配線材料を堆積した後、露光技術及びドライエッチング技術を用いて第２のメタル配線（メタルパッド）１０６を形成する。次いで、第２の層間絶縁膜１０９を堆積した後、この上にヒューズウィンドウ部と第２のパッド開口部に相当するパターンを有するフォトレジスト１１０を形成する。
【００１８】
次に、図７（ｂ）に示すように、ドライエッチング技術を用いてヒューズ開口１１２と第２のパッド開口１１１を同時に加工する。このとき、第２のパッド開口１１１を安定して開口するには通常５０％程度のオーバーエッチングが必要となり、このオーバエッチングによりヒューズ１０１が露出してしまうおそれがある。これは、ヒューズ１０１のコロージョンに繋がり、デバイス特性や信頼性に悪影響を及ぼす。例えば、第１の層間絶縁膜１０３が５００ｎｍ、第２の層間絶縁膜１０９が１０００ｎｍと仮定すると、第２のパッド開口１１１で５０％のオーバーエッチングを行うとヒューズ開口１１２が完全に開口してしまうことになる。
【００１９】
一方、図７（ｃ）に示すように、ヒューズ開口１１２に第１の層間絶縁膜１０３を確実に残そうとすると、第２のパッド開口１１１にエッチング残り１１５を生じる可能性があり、これはパッド部の導通不良の原因となる。
【００２０】
このように、メモリ混載デバイスのような半導体装置において、最上層のメタルパッドの１層下のメタル配線をヒューズとして用い、さらにパッド開口とヒューズ開口を１回のパターニングにて行う場合、パッド開口部における絶縁膜の残膜のないパッド開口とヒューズウィンドウ部における絶縁膜の残膜を有するヒューズ開口とを両立させるのは非常に難しい。
【００２１】
そこで本発明では、ストッパ絶縁膜を設けることにより、上記の問題をも解決している。以下、本発明の詳細を図示の実施形態によって説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の素子構造を示す断面図である。
【００２３】
図中の１０は、図示しないＭＯＳトランジスタ等の各種素子や配線構造を形成した半導体基板であり、この基板１０の表面部にヒューズ１１と第１のメタル配線１２が埋め込み形成されている。基板１０上には、第１の層間絶縁膜１３が形成され、この層間絶縁膜１３には第１のメタル配線１２とコンタクトするための第１のパッド開口１５が形成されている。そして、第１のパッド開口１５内には第２のメタル配線１６が形成されている。
【００２４】
第１の層間絶縁膜１３及び第２のメタル配線１６上にはストッパ絶縁膜１８が形成され、ストッパ絶縁膜１８上には第２の層間絶縁膜１９が形成されている。そして、第２のメタル配線１６上で、第２の層間絶縁膜１９とストッパ絶縁膜１８はエッチング除去され、これにより第２のパッド開口２１が形成されている。また、ヒューズ１１上で、第２の層間絶縁膜１９とストッパ絶縁膜１８はエッチング除去され、さらに第１の層間絶縁膜１３もその途中までエッチング除去され、これによりヒューズ開口２２が形成されている。
【００２５】
次に、本実施形態における半導体装置の製造方法を、図２及び図３を参照して説明する。
【００２６】
まず、図２（ａ）に示すように、ヒューズ１１とメタル配線１２を有する半導体基板上１０上に、ＣＶＤ技術を用いて第１の層間絶縁膜１３を堆積し、その上にリソグラフィー技術を用いて所定のパターンを有するフォトレジスト１４を形成する。ここで、ヒューズ１１及びメタル配線１２は、例えば半導体基板表面の層間絶縁膜に深さ１μｍ程度の溝を設け、この溝内にＣｕを埋め込み形成し、更に研磨により表面を平坦化する、いわゆるダマシンプロセスにより形成されたものである。また、層間絶縁膜１３は例えば厚さ５００ｎｍ程度のＴＥＯＳである。
【００２７】
次いで、図２（ｂ）に示すように、フォトレジスト１４をマスクとして用い、Ｃ４ Ｆ８ ＋ＣＯ＋Ａｒなどの混合ガスを用いたドライエッチング技術により、第１の層間絶縁膜１３を選択エッチングして第１のパッド開口１５を形成する。その後、アッシング技術及びウェット洗浄技術を用いてフォトレジスト１４を除去する。
【００２８】
次いで、図２（ｃ）に示すように、第１のパッド開口１５内及び第１の層間絶縁膜１３上に、スパッタリング技術を用いて第２のメタル配線１６を堆積する。このメタル配線１６は、例えば厚さ５００ｎｍのＡｌとする。続いて、リソグラフィー技術を用いて、第１のパッド開口１５を覆うようなパターンを有するフォトレジスト１７を形成する。
【００２９】
次いで、図２（ｄ）に示すように、フォトレジスト１７をマスクに用い、ドライエッチング技術により第２のメタル配線１６をエッチング加工する。その後、アッシング技術及びウェット洗浄技術を用いてフォトレジスト１７を除去する。ここで、第２のメタル配線１６は、第１のパッド開口１５内及びその近傍のみに形成されたものであってもよいし、第１の層間絶縁膜１３上に延在して形成されたものであってもよい。絶縁膜１３上に延在形成された部分は配線として使用することも可能である。
【００３０】
次いで、図３（ｅ）に示すように、ＣＶＤ技術を用いて、第１の層間絶縁膜１３及び第２のメタル配線１６上にシリコン窒化物からなるストッパ絶縁膜１８を堆積する。続いて、ＣＶＤ技術を用いて、ストッパ絶縁膜１８上にＴＥＯＳからなる第２の層間絶縁膜１９を堆積する。ここで、ストッパ絶縁膜１８の厚さは第１の層間絶縁膜１３に対して十分薄くする必要があり、例えば厚さ１００ｎｍとする。第２の層間絶縁膜１９の厚さは、例えば１μｍとする。
【００３１】
次いで、図３（ｆ）に示すように、第２の層間絶縁膜１９上に、フォトレジスト２０を塗布し、リソグラフィー技術を用いて第２のメタル配線１６への第２のパッド開口パターンとヒューズ１１上のヒューズウィンドウパターンを一度のパターニングにて形成する。
【００３２】
次いで、図３（ｇ）に示すように、フォトレジスト２０をマスクに用い、ストッパ絶縁膜１８が露出するまでストッパ絶縁膜１８に対して選択比のあるエッチング条件を用いて第２の層間絶縁膜１９をエッチングする。このとき、第２のパッドパターン部を完全に開口させるために５０％程度のオーバーエッチングを行うこととする。なお、エッチングガスとしては、例えばＣ４ Ｆ８ ＋ＣＯ＋Ａｒなどの混合ガスを用いた。
【００３３】
次いで、ＣＨＦ３ ＋Ｏ２ 混合ガスを用いたドライエッチング技術により、フォトレジスト２０をマスクにストッパ絶縁膜１８をエッチングすると共に、ストッパ絶縁膜１８のエッチングにより露出したヒューズ１１上の第１の層間絶縁膜１３をその途中までエッチングすることにより、第２のパッド開口２１とヒューズ開口２２を同時に形成する。その後、アッシング技術及びウェット洗浄技術を用いてフォトレジスト２０を除去する。これにより、前記図１に示す構造が完成することになる。
【００３４】
このように本実施形態によれば、第２の層間絶縁膜１９に対してオーバーエッチングを施すことにより、パッド開口２１及びヒューズ開口２２上の何れにおいてもこの絶縁膜１９を確実に除去することができる。このとき、第２の層間絶縁膜１９の下地がストッパ絶縁膜１８であるので、ヒューズ開口２２において第１の層間絶縁膜１３がエッチングされることはない。そして、ストッパ絶縁膜１８が第１の層間絶縁膜１３よりも十分薄く形成されているので、ストッパ絶縁膜１８に対してオーバーエッチングを行っても、ヒューズ開口２２において第１の層間絶縁膜１３の一部を確実に残すことができる。
【００３５】
従って、第２のパッド開口２１において絶縁膜の残膜のない確実な開口を行うことができ、しかもヒューズ開口２２においては安定して絶縁膜残膜を確保することができ、これによりデバイス特性及び信頼性の向上をはかることが可能となる。
【００３６】
なお、本実施形態においてフォトレジスト２０の除去は、ストッパ絶縁膜１８をエッチングする前に行うことも可能である。その場合は、フォトレジスト２０を用いてストッパ絶縁膜１８が露出するまでストッパ絶縁膜１８に対して選択比のあるエッチング条件を用いて第２の層間絶縁膜１９をエッチングした後、アッシング技術及びウェット洗浄技術を用いてフォトレジスト２０を除去し、続いてドライエッチング技術を用いて全面エッチバックを行うことにより、ストッパ絶縁膜１８を加工すればよい。
【００３７】
また、本実施形態は、図４に示すように、ヒューズ１１及び第１のメタル配線１２が埋め込み形成された層間絶縁膜４１の下層にｌｏｗ−ｋ膜４２を配置した構造に適用することもできる。ここで、ヒューズ１１及び第１のメタル配線１２を形成した層間絶縁膜４１は例えばＴＥＯＳであり、ｌｏｗ−ｋ膜４２はポリメチルシロキサンやポリアリーレンなどに代表される、例えば比誘電率が４未満、好ましくは３以下の低誘電率膜である。
【００３８】
このような構成であれば、ヒューズ１１のレーザブローにおいてｌｏｗ−ｋ膜４２にダメージが発生しないという効果が得られる。従来構造のように、メタルパッドとしての第２の配線層１６よりも２層下、即ちｌｏｗ−ｋ膜４２にヒューズが形成されていると、ヒューズのレーザブローにおいてｌｏｗ−ｋ膜４２にダメージが発生してしまい、デバイスの特性や信頼性の低下を招く。本実施形態では、メタルパッドの１層下にヒューズ１１を設けることにより、この問題を確実に回避することができる。
【００３９】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４０】
この実施形態が先に説明した第１の実施形態と異なる点は、第２のパッド開口を第１のパッド開口とずらした位置に設けたことにある。
【００４１】
本実施形態の基本的な製造工程は第１の実施形態と同様であるが、本実施形態では、第１のパッド開口１５が第１のメタル配線１２上の１箇所ではなく、第１のメタル配線１２の周辺部上の複数箇所に、又は周辺部に沿ってリング状に設けられている。そして、第２のメタル配線１６は第１のパッド開口１５内と、第１のメタル配線１２上の第１の層間絶縁膜１３上に形成されている。また、第２のパッド開口２１は、第１のパッド開口１５上ではなく、第１の層間絶縁膜１３上の第２のメタル配線１６上に設けられている。
【００４２】
このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、第１のメタル配線１２上に直接第２のメタル配線１６が形成された部分ではなく、第１の層間絶縁膜１３上に形成された第２のメタル配線１６の部分でワイヤボンディングすることになり、ボンディングによるダメージは絶縁膜１３で吸収されることになり、第１のメタル配線１２にボンディングによるダメージが発生するのを防止できる。
【００４３】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４４】
この実施形態が先に説明した第１の実施形態と異なる点は、第２のメタル配線１６を引き出し線としても用い、第２のパッド開口２１を第１のパッド開口１５とずらした位置に設けたことにある。
【００４５】
本実施形態の基本的な製造工程は第１の実施形態と同様であるが、本実施形態では、第２のメタル配線１６が第１のパッド開口１５内及びその周辺部のみではなく、第１のパッド開口１５とは離れた位置まで第１の層間絶縁膜１３上に延長して形成されている。そして、第２のパッド開口２１は、第１のパッド開口１５上ではなく、第１の層間絶縁膜１３上の第２のメタル配線１６上に設けられている。
【００４６】
このような構成であれば、先の第２の実施形態と同様の効果が得られる。さらに、第２のメタル配線１６を引き出し線としても用いることにより、第２のパッド開口２１の設置位置の自由度が増す。
【００４７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、第１のメタル配線としてＣｕを用いたが、Ｃｕ単体は勿論のこと、Ｃｕを主成分とする材料であればよい。更には、Ｃｕの代わりにＡｇを主成分とする材料を用いることも可能である。また、第２のメタル配線としては、Ａｌ単体は勿論のこと、Ａｌを主成分とする材料であればよい。更には、第２のメタル配線の材料は必ずしもＡｌに限るものではなく、第１のメタル配線よりも酸化やコロージョン耐性が高いものであれば用いることが可能である。また、基板に設ける配線は、実施形態ではダマシンプロセスにより溝内に埋め込み形成されたものとしたが、通常の配線のようにＲＩＥなどによって形成されたものであってもよい。
【００４８】
また、ストッパ絶縁膜としては、第２の層間絶縁膜のエッチングにおいてエッチングされにくい材料が望ましい。例えば第２の層間絶縁膜がＴＥＯＳの場合には、ストッパ絶縁膜としてシリコン窒化物，シリコン炭素化合物などを用いることができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００４９】
【発明の効果】
以上詳述したように本発明によれば、メタルパッドの１層下のメタル配線層をヒューズとして用いた構成において、安定したヒューズ上絶縁膜残膜の確保と確実なパッド開口を同時に実現することが可能となり、デバイス特性及び信頼性の向上をはかることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の素子構造を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程の前半を示す断面図。
【図３】第１の実施形態に係わる半導体装置の製造工程の後半を示す断面図。
【図４】第１の実施形態の変形例の素子構造を示す断面図。
【図５】第２の実施形態に係わる半導体装置の素子構造を示す断面図。
【図６】第３の実施形態に係わる半導体装置の素子構造を示す断面図。
【図７】メタルパッドの１層下のメタル配線層をヒューズとして用いた半導体装置の素子構造及び問題点を説明するための断面図。
【符号の説明】
１０…半導体基板
１１…ヒューズ
１２…第１のメタル配線
１３…第１の層間絶縁膜
１４…フォトレジスト
１５…第１のパッド開口
１６…第２のメタル配線（メタルパッド）
１７…フォトレジスト
１８…ストッパ絶縁膜
１９…第２の層間絶縁膜
２０…フォトレジスト
２１…第２のパッド開口
２２…ヒューズ開口
４１…層間絶縁膜
４２…ｌｏｗ−ｋ膜
１００…半導体基板
１０１…ヒューズ
１０２…第１のメタル配線
１０３…第１の層間絶縁膜
１０５…第１のパッド開口
１０６…第２のメタル配線（メタルパッド）
１０９…第２の層間絶縁膜
１１０…フォトレジスト
【発明の属する技術分野】
本発明は、メモリ混載デバイス等のようにリダンダンシーのためのヒューズを備えた半導体装置に係わり、特にヒューズ部分とパッド部分の改良をはかった半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、メモリ混載デバイスのように、半導体基板上にリダンダンシー技術を用いるためのヒューズを形成する場合、メタルパッドよりも２層下のメタル配線層にヒューズを形成していた。しかし、配線層が多層化するに伴い最上層のメタル配線の一層下のメタル配線が厚膜化する傾向にあり、これに伴いヒューズ上に存在する層間絶縁膜の膜厚も厚膜化してきている。
【０００３】
ヒューズウィンドウ形成の際には、この厚い層間絶縁膜を加工し、なおかつヒューズ上に層間絶縁膜を残す必要がある。残すべき層間絶縁膜の膜厚がレーザブローにてヒューズを安定して切断するために薄くなくてはならないのに対し、加工すべき層間絶縁膜の厚さが非常に厚いことから加工の制御が非常に困難になってきている。
【０００４】
また、近年のデバイスの処理スピード向上に伴いメタル配線の遅延を低減することが大きな課題となっている。この対策として誘電率の低い層間絶縁膜（ｌｏｗ−ｋ膜）をメタル配線間の層間絶縁膜として用いることも必要とされている。このとき、メタルパッドよりも２層下にｌｏｗ−ｋ膜が存在する構造が当然考えられ、その時にはｌｏｗ−ｋ膜中のヒューズをレーザブローにて切断することになるが、レーザブロー時のｌｏｗ−ｋ膜へのダメージはデバイスの特性や信頼性に悪影響を及ぼすことになる。
【０００５】
【発明が解決しようとする課題】
このように従来、メモリ混載デバイスのような半導体装置においては、配線層の多層化に伴い最上層のメタル配線の一層下のメタル配線及びヒューズ上に存在する層間絶縁膜の膜厚が厚膜化しており、層間絶縁膜が厚膜化することによりヒューズウィンドウ形成の際の加工制御が非常に困難になってきている。また、デバイスの処理スピード向上のために層間絶縁膜としてｌｏｗ−ｋ膜を用いた場合、ヒューズ切断のためのレーザブロー時のｌｏｗ−ｋ膜へのダメージがデバイスの特性や信頼性に悪影響を及ぼす問題があった。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ヒューズウィンドウ形成のための加工制御を簡易に行うことができ、デバイス特性及び信頼性の向上をはかり得る半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち本発明は、半導体基板上に同一層として形成された第１のメタル配線及びヒューズと、前記基板上に第１のメタル配線及びヒューズを覆うように形成され、第１のメタル配線上に第１のパッド開口が形成された第１の絶縁膜と、前記ヒューズの上方に形成されることなく、少なくとも第１のパッド開口内に形成された第２のメタル配線と、第１の絶縁膜及び第２のメタル配線上に形成されたストッパ膜と、前記ストッパ膜上に形成された第２の絶縁膜とを具備してなる半導体装置であって、第２のメタル配線上の一部で、第２の絶縁膜及びストッパ膜が除去されて第２のパッド開口が形成され、前記ヒューズ上の少なくとも一部で、第２の絶縁膜及びストッパ膜が除去され、且つ第１の絶縁膜が途中まで除去されてヒューズ開口が形成されていることを特徴とする。
【０００９】
また本発明は、上記構成の半導体装置の製造方法において、半導体基板上に第１のメタル配線及びヒューズを形成する工程と、前記基板上に第１のメタル配線及びヒューズを覆うように第１の絶縁膜を形成する工程と、第１のメタル配線上の第１の絶縁膜を選択的にエッチングして第１のパッド開口を形成する工程と、第１のパッド開口を介して第１のメタル配線とコンタクトする第２のメタル配線を選択的に形成する工程と、第１の絶縁膜及び第２のメタル配線上にストッパ膜を形成する工程と、前記ストッパ膜上に第２の絶縁膜を形成する工程と、第２の絶縁膜を選択的にエッチングし、第２のメタル配線上の一部に第２のパッド開口を形成すると共に、前記ヒューズ上の少なくとも一部にヒューズ開口を形成する工程と、第２の絶縁膜の選択エッチングにより露出したストッパ膜をエッチングする工程と、を含むことを特徴とする。
【００１０】
また本発明は、第２の絶縁膜及びストッパ膜を加工する際に、第２の絶縁膜上に、第２のメタル配線上の一部に第２のパッド開口を有し、ヒューズ上の少なくとも一部にヒューズ開口を有するレジストパターンを形成した後、レジストパターンをマスクに用いて、ストッパ膜が露出するまで第２の絶縁膜を選択的にエッチングし、次いでレジストパターンをマスクに用いて、第２の絶縁膜の選択エッチングにより露出したストッパ膜をエッチングし、且つヒューズ開口における第１の絶縁膜を途中までエッチングすることを特徴とする。
【００１１】
さらに本発明は、第２の絶縁膜及びストッパ膜を加工する際に、第２の絶縁膜上に、第２のメタル配線上の一部に第２のパッド開口を有し、ヒューズ上の少なくとも一部にヒューズ開口を有するレジストパターンを形成した後、レジストパターンをマスクに用いて、ストッパ膜が露出するまで第２の絶縁膜を選択的にエッチングし、次いでレジストパターンを除去し、次いで第２の絶縁膜をマスクに用いて、第２の絶縁膜の選択エッチングにより露出したストッパ膜をエッチングし、且つヒューズ開口における第１の絶縁膜を途中までエッチングすることを特徴とする。
【００１２】
（作用）
本発明によれば、メタルパッド（第２のメタル配線）の１層下のメタル配線（第１のメタル配線）をヒューズとして用いる構成において、第１，第２のメタル配線の層間の第１の絶縁膜及び第２のメタル配線上にストッパ膜を形成し、その上に第２の絶縁膜を形成した状態で、第２の絶縁膜の選択エッチングとストッパ膜の選択エッチングとの２段階のエッチングを行うことにより、安定したヒューズ上絶縁膜残膜の確保と、確実なパッド開口を同時に実現することが可能となる。
【００１３】
具体的には、フォトレジストにパッド部とヒューズウィンドウ部をパターンニングした後、これをマスクとしてストッパ膜が露出するまでストッパ膜に対して選択比のある条件で第２の絶縁膜をエッチングする。例えば、第２の絶縁膜にシリコン酸化膜を用い、ストッパ膜にシリコン窒化膜を用いた場合、Ｃ４ Ｆ８ ＋ＣＯ＋Ａｒなどの混合ガスを用いたドライエッチングを行うことにより、ストッパ膜に対して選択比のあるドライエッチング加工が容易に行える。エッチング条件を最適化すれば選択比は約１０程度まで得ることができるので、十分なオーバーエッチングを行うことが可能となり、安定した第２の絶縁膜加工が達成できる。
【００１４】
また、第２の絶縁膜の加工を行った後に、ストッパ膜をエッチングするが、ストッパ膜の膜厚を第１の絶縁膜の膜厚に対して十分薄くしておけば、ヒューズ開口における第１の絶縁膜のエッチングを行うと同時にストッパ膜のエッチングに対して十分なオーバーエッチングを行うことが可能となる。
【００１５】
これによって、安定したヒューズ上絶縁膜残膜の確保と確実なパッド開口とを両立させることができ、デバイス特性及び信頼性の向上をはかることが可能となる。
【００１６】
【発明の実施の形態】
（従来技術）の項で述べた問題を解決する手段として、メタルパッドの１層下のメタル配線層をヒューズとして用いることが考えられる。また、工程短縮のため、パッド部の加工（パッド開口）とヒューズウィンドウ形成を１回のパターンニングにて行うこと（一括開口）が望まれる。ところが、従来の技術を用いて一括開口を行った場合、パッド開口部の加工に十分なオーバーエッチングを行うと、ヒューズウィンドウ部にて層間絶縁膜を残すことが困難となり、ヒューズが露出することによりデバイス特性や信頼性に悪影響を及ぼすことが懸念される。
【００１７】
図７を用いて上記の現象を説明する。図７（ａ）に示すように、ヒューズ１０１と第１のメタル配線１０２を有する半導体基板１００上に第１の層間絶縁膜１０３を堆積し、露光技術及びドライエッチング技術を用いて第１のパッド開口１０５を形成する。次いで、メタル配線材料を堆積した後、露光技術及びドライエッチング技術を用いて第２のメタル配線（メタルパッド）１０６を形成する。次いで、第２の層間絶縁膜１０９を堆積した後、この上にヒューズウィンドウ部と第２のパッド開口部に相当するパターンを有するフォトレジスト１１０を形成する。
【００１８】
次に、図７（ｂ）に示すように、ドライエッチング技術を用いてヒューズ開口１１２と第２のパッド開口１１１を同時に加工する。このとき、第２のパッド開口１１１を安定して開口するには通常５０％程度のオーバーエッチングが必要となり、このオーバエッチングによりヒューズ１０１が露出してしまうおそれがある。これは、ヒューズ１０１のコロージョンに繋がり、デバイス特性や信頼性に悪影響を及ぼす。例えば、第１の層間絶縁膜１０３が５００ｎｍ、第２の層間絶縁膜１０９が１０００ｎｍと仮定すると、第２のパッド開口１１１で５０％のオーバーエッチングを行うとヒューズ開口１１２が完全に開口してしまうことになる。
【００１９】
一方、図７（ｃ）に示すように、ヒューズ開口１１２に第１の層間絶縁膜１０３を確実に残そうとすると、第２のパッド開口１１１にエッチング残り１１５を生じる可能性があり、これはパッド部の導通不良の原因となる。
【００２０】
このように、メモリ混載デバイスのような半導体装置において、最上層のメタルパッドの１層下のメタル配線をヒューズとして用い、さらにパッド開口とヒューズ開口を１回のパターニングにて行う場合、パッド開口部における絶縁膜の残膜のないパッド開口とヒューズウィンドウ部における絶縁膜の残膜を有するヒューズ開口とを両立させるのは非常に難しい。
【００２１】
そこで本発明では、ストッパ絶縁膜を設けることにより、上記の問題をも解決している。以下、本発明の詳細を図示の実施形態によって説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の素子構造を示す断面図である。
【００２３】
図中の１０は、図示しないＭＯＳトランジスタ等の各種素子や配線構造を形成した半導体基板であり、この基板１０の表面部にヒューズ１１と第１のメタル配線１２が埋め込み形成されている。基板１０上には、第１の層間絶縁膜１３が形成され、この層間絶縁膜１３には第１のメタル配線１２とコンタクトするための第１のパッド開口１５が形成されている。そして、第１のパッド開口１５内には第２のメタル配線１６が形成されている。
【００２４】
第１の層間絶縁膜１３及び第２のメタル配線１６上にはストッパ絶縁膜１８が形成され、ストッパ絶縁膜１８上には第２の層間絶縁膜１９が形成されている。そして、第２のメタル配線１６上で、第２の層間絶縁膜１９とストッパ絶縁膜１８はエッチング除去され、これにより第２のパッド開口２１が形成されている。また、ヒューズ１１上で、第２の層間絶縁膜１９とストッパ絶縁膜１８はエッチング除去され、さらに第１の層間絶縁膜１３もその途中までエッチング除去され、これによりヒューズ開口２２が形成されている。
【００２５】
次に、本実施形態における半導体装置の製造方法を、図２及び図３を参照して説明する。
【００２６】
まず、図２（ａ）に示すように、ヒューズ１１とメタル配線１２を有する半導体基板上１０上に、ＣＶＤ技術を用いて第１の層間絶縁膜１３を堆積し、その上にリソグラフィー技術を用いて所定のパターンを有するフォトレジスト１４を形成する。ここで、ヒューズ１１及びメタル配線１２は、例えば半導体基板表面の層間絶縁膜に深さ１μｍ程度の溝を設け、この溝内にＣｕを埋め込み形成し、更に研磨により表面を平坦化する、いわゆるダマシンプロセスにより形成されたものである。また、層間絶縁膜１３は例えば厚さ５００ｎｍ程度のＴＥＯＳである。
【００２７】
次いで、図２（ｂ）に示すように、フォトレジスト１４をマスクとして用い、Ｃ４ Ｆ８ ＋ＣＯ＋Ａｒなどの混合ガスを用いたドライエッチング技術により、第１の層間絶縁膜１３を選択エッチングして第１のパッド開口１５を形成する。その後、アッシング技術及びウェット洗浄技術を用いてフォトレジスト１４を除去する。
【００２８】
次いで、図２（ｃ）に示すように、第１のパッド開口１５内及び第１の層間絶縁膜１３上に、スパッタリング技術を用いて第２のメタル配線１６を堆積する。このメタル配線１６は、例えば厚さ５００ｎｍのＡｌとする。続いて、リソグラフィー技術を用いて、第１のパッド開口１５を覆うようなパターンを有するフォトレジスト１７を形成する。
【００２９】
次いで、図２（ｄ）に示すように、フォトレジスト１７をマスクに用い、ドライエッチング技術により第２のメタル配線１６をエッチング加工する。その後、アッシング技術及びウェット洗浄技術を用いてフォトレジスト１７を除去する。ここで、第２のメタル配線１６は、第１のパッド開口１５内及びその近傍のみに形成されたものであってもよいし、第１の層間絶縁膜１３上に延在して形成されたものであってもよい。絶縁膜１３上に延在形成された部分は配線として使用することも可能である。
【００３０】
次いで、図３（ｅ）に示すように、ＣＶＤ技術を用いて、第１の層間絶縁膜１３及び第２のメタル配線１６上にシリコン窒化物からなるストッパ絶縁膜１８を堆積する。続いて、ＣＶＤ技術を用いて、ストッパ絶縁膜１８上にＴＥＯＳからなる第２の層間絶縁膜１９を堆積する。ここで、ストッパ絶縁膜１８の厚さは第１の層間絶縁膜１３に対して十分薄くする必要があり、例えば厚さ１００ｎｍとする。第２の層間絶縁膜１９の厚さは、例えば１μｍとする。
【００３１】
次いで、図３（ｆ）に示すように、第２の層間絶縁膜１９上に、フォトレジスト２０を塗布し、リソグラフィー技術を用いて第２のメタル配線１６への第２のパッド開口パターンとヒューズ１１上のヒューズウィンドウパターンを一度のパターニングにて形成する。
【００３２】
次いで、図３（ｇ）に示すように、フォトレジスト２０をマスクに用い、ストッパ絶縁膜１８が露出するまでストッパ絶縁膜１８に対して選択比のあるエッチング条件を用いて第２の層間絶縁膜１９をエッチングする。このとき、第２のパッドパターン部を完全に開口させるために５０％程度のオーバーエッチングを行うこととする。なお、エッチングガスとしては、例えばＣ４ Ｆ８ ＋ＣＯ＋Ａｒなどの混合ガスを用いた。
【００３３】
次いで、ＣＨＦ３ ＋Ｏ２ 混合ガスを用いたドライエッチング技術により、フォトレジスト２０をマスクにストッパ絶縁膜１８をエッチングすると共に、ストッパ絶縁膜１８のエッチングにより露出したヒューズ１１上の第１の層間絶縁膜１３をその途中までエッチングすることにより、第２のパッド開口２１とヒューズ開口２２を同時に形成する。その後、アッシング技術及びウェット洗浄技術を用いてフォトレジスト２０を除去する。これにより、前記図１に示す構造が完成することになる。
【００３４】
このように本実施形態によれば、第２の層間絶縁膜１９に対してオーバーエッチングを施すことにより、パッド開口２１及びヒューズ開口２２上の何れにおいてもこの絶縁膜１９を確実に除去することができる。このとき、第２の層間絶縁膜１９の下地がストッパ絶縁膜１８であるので、ヒューズ開口２２において第１の層間絶縁膜１３がエッチングされることはない。そして、ストッパ絶縁膜１８が第１の層間絶縁膜１３よりも十分薄く形成されているので、ストッパ絶縁膜１８に対してオーバーエッチングを行っても、ヒューズ開口２２において第１の層間絶縁膜１３の一部を確実に残すことができる。
【００３５】
従って、第２のパッド開口２１において絶縁膜の残膜のない確実な開口を行うことができ、しかもヒューズ開口２２においては安定して絶縁膜残膜を確保することができ、これによりデバイス特性及び信頼性の向上をはかることが可能となる。
【００３６】
なお、本実施形態においてフォトレジスト２０の除去は、ストッパ絶縁膜１８をエッチングする前に行うことも可能である。その場合は、フォトレジスト２０を用いてストッパ絶縁膜１８が露出するまでストッパ絶縁膜１８に対して選択比のあるエッチング条件を用いて第２の層間絶縁膜１９をエッチングした後、アッシング技術及びウェット洗浄技術を用いてフォトレジスト２０を除去し、続いてドライエッチング技術を用いて全面エッチバックを行うことにより、ストッパ絶縁膜１８を加工すればよい。
【００３７】
また、本実施形態は、図４に示すように、ヒューズ１１及び第１のメタル配線１２が埋め込み形成された層間絶縁膜４１の下層にｌｏｗ−ｋ膜４２を配置した構造に適用することもできる。ここで、ヒューズ１１及び第１のメタル配線１２を形成した層間絶縁膜４１は例えばＴＥＯＳであり、ｌｏｗ−ｋ膜４２はポリメチルシロキサンやポリアリーレンなどに代表される、例えば比誘電率が４未満、好ましくは３以下の低誘電率膜である。
【００３８】
このような構成であれば、ヒューズ１１のレーザブローにおいてｌｏｗ−ｋ膜４２にダメージが発生しないという効果が得られる。従来構造のように、メタルパッドとしての第２の配線層１６よりも２層下、即ちｌｏｗ−ｋ膜４２にヒューズが形成されていると、ヒューズのレーザブローにおいてｌｏｗ−ｋ膜４２にダメージが発生してしまい、デバイスの特性や信頼性の低下を招く。本実施形態では、メタルパッドの１層下にヒューズ１１を設けることにより、この問題を確実に回避することができる。
【００３９】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４０】
この実施形態が先に説明した第１の実施形態と異なる点は、第２のパッド開口を第１のパッド開口とずらした位置に設けたことにある。
【００４１】
本実施形態の基本的な製造工程は第１の実施形態と同様であるが、本実施形態では、第１のパッド開口１５が第１のメタル配線１２上の１箇所ではなく、第１のメタル配線１２の周辺部上の複数箇所に、又は周辺部に沿ってリング状に設けられている。そして、第２のメタル配線１６は第１のパッド開口１５内と、第１のメタル配線１２上の第１の層間絶縁膜１３上に形成されている。また、第２のパッド開口２１は、第１のパッド開口１５上ではなく、第１の層間絶縁膜１３上の第２のメタル配線１６上に設けられている。
【００４２】
このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、第１のメタル配線１２上に直接第２のメタル配線１６が形成された部分ではなく、第１の層間絶縁膜１３上に形成された第２のメタル配線１６の部分でワイヤボンディングすることになり、ボンディングによるダメージは絶縁膜１３で吸収されることになり、第１のメタル配線１２にボンディングによるダメージが発生するのを防止できる。
【００４３】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わる半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４４】
この実施形態が先に説明した第１の実施形態と異なる点は、第２のメタル配線１６を引き出し線としても用い、第２のパッド開口２１を第１のパッド開口１５とずらした位置に設けたことにある。
【００４５】
本実施形態の基本的な製造工程は第１の実施形態と同様であるが、本実施形態では、第２のメタル配線１６が第１のパッド開口１５内及びその周辺部のみではなく、第１のパッド開口１５とは離れた位置まで第１の層間絶縁膜１３上に延長して形成されている。そして、第２のパッド開口２１は、第１のパッド開口１５上ではなく、第１の層間絶縁膜１３上の第２のメタル配線１６上に設けられている。
【００４６】
このような構成であれば、先の第２の実施形態と同様の効果が得られる。さらに、第２のメタル配線１６を引き出し線としても用いることにより、第２のパッド開口２１の設置位置の自由度が増す。
【００４７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、第１のメタル配線としてＣｕを用いたが、Ｃｕ単体は勿論のこと、Ｃｕを主成分とする材料であればよい。更には、Ｃｕの代わりにＡｇを主成分とする材料を用いることも可能である。また、第２のメタル配線としては、Ａｌ単体は勿論のこと、Ａｌを主成分とする材料であればよい。更には、第２のメタル配線の材料は必ずしもＡｌに限るものではなく、第１のメタル配線よりも酸化やコロージョン耐性が高いものであれば用いることが可能である。また、基板に設ける配線は、実施形態ではダマシンプロセスにより溝内に埋め込み形成されたものとしたが、通常の配線のようにＲＩＥなどによって形成されたものであってもよい。
【００４８】
また、ストッパ絶縁膜としては、第２の層間絶縁膜のエッチングにおいてエッチングされにくい材料が望ましい。例えば第２の層間絶縁膜がＴＥＯＳの場合には、ストッパ絶縁膜としてシリコン窒化物，シリコン炭素化合物などを用いることができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００４９】
【発明の効果】
以上詳述したように本発明によれば、メタルパッドの１層下のメタル配線層をヒューズとして用いた構成において、安定したヒューズ上絶縁膜残膜の確保と確実なパッド開口を同時に実現することが可能となり、デバイス特性及び信頼性の向上をはかることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の素子構造を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程の前半を示す断面図。
【図３】第１の実施形態に係わる半導体装置の製造工程の後半を示す断面図。
【図４】第１の実施形態の変形例の素子構造を示す断面図。
【図５】第２の実施形態に係わる半導体装置の素子構造を示す断面図。
【図６】第３の実施形態に係わる半導体装置の素子構造を示す断面図。
【図７】メタルパッドの１層下のメタル配線層をヒューズとして用いた半導体装置の素子構造及び問題点を説明するための断面図。
【符号の説明】
１０…半導体基板
１１…ヒューズ
１２…第１のメタル配線
１３…第１の層間絶縁膜
１４…フォトレジスト
１５…第１のパッド開口
１６…第２のメタル配線（メタルパッド）
１７…フォトレジスト
１８…ストッパ絶縁膜
１９…第２の層間絶縁膜
２０…フォトレジスト
２１…第２のパッド開口
２２…ヒューズ開口
４１…層間絶縁膜
４２…ｌｏｗ−ｋ膜
１００…半導体基板
１０１…ヒューズ
１０２…第１のメタル配線
１０３…第１の層間絶縁膜
１０５…第１のパッド開口
１０６…第２のメタル配線（メタルパッド）
１０９…第２の層間絶縁膜
１１０…フォトレジスト
Claims (12)
- 半導体基板上に同一層として形成された第１のメタル配線及びヒューズと、前記基板上に第１のメタル配線及びヒューズを覆うように形成され、第１のメタル配線上に第１のパッド開口が形成された第１の絶縁膜と、前記ヒューズの上方に形成されることなく、少なくとも第１のパッド開口内に形成された第２のメタル配線と、第１の絶縁膜及び第２のメタル配線上に形成されたストッパ膜と、前記ストッパ膜上に形成された第２の絶縁膜とを具備してなり、
第２のメタル配線上の一部で、第２の絶縁膜及びストッパ膜が除去されて第２のパッド開口が形成され、前記ヒューズ上の少なくとも一部で、第２の絶縁膜及びストッパ膜が除去され、且つ第１の絶縁膜が途中まで除去されてヒューズ開口が形成されていることを特徴とする半導体装置。 - 前記ストッパ膜は、第２の絶縁膜とは異なる材料であり、シリコン窒化物，シリコン炭素化合物のいずれかを含むことを特徴とする請求項１記載の半導体装置。
- 第１のメタル配線及びヒューズはＣｕ若しくはＡｇ、又はこれらの何れかを主成分とする金属であり、第２のメタル配線はＡｌ又はＡｌを主成分とする金属であることを特徴とする請求項１記載の半導体装置。
- 第１のメタル配線及びヒューズは、層間絶縁膜に設けられた溝内に埋め込み形成されていることを特徴とする請求項１記載の半導体装置。
- 第１のメタル配線及びヒューズが埋め込み形成された層間絶縁膜よりも下層に、比誘電率４未満の層間絶縁層が形成されていることを特徴とする請求項４記載の半導体装置。
- 第２のパッド開口は、第１のパッド開口上に形成されていることを特徴とする請求項１記載の半導体装置。
- 第２のメタル配線が第１のパッド内から第１の絶縁膜上に延在して形成され、第２のパッド開口は第１の絶縁膜上に形成されていることを特徴とする請求項１記載の半導体装置。
- 半導体基板上に第１のメタル配線及びヒューズを形成する工程と、
前記基板上に第１のメタル配線及びヒューズを覆うように第１の絶縁膜を形成する工程と、
第１のメタル配線上の第１の絶縁膜を選択的にエッチングして第１のパッド開口を形成する工程と、
第１のパッド開口を介して第１のメタル配線とコンタクトする第２のメタル配線を選択的に形成する工程と、
第１の絶縁膜及び第２のメタル配線上にストッパ膜を形成する工程と、
前記ストッパ膜上に第２の絶縁膜を形成する工程と、
第２の絶縁膜を選択的にエッチングし、第２のメタル配線上の一部に第２のパッド開口を形成すると共に、前記ヒューズ上の少なくとも一部にヒューズ開口を形成する工程と、
第２の絶縁膜の選択エッチングにより露出したストッパ膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１のメタル配線及びヒューズを形成する工程と、
前記基板上に第１のメタル配線及びヒューズを覆うように第１の絶縁膜を形成する工程と、
第１のメタル配線上の第１の絶縁膜を選択的にエッチングして第１のパッド開口を形成する工程と、
第１のパッド開口を介して第１のメタル配線とコンタクトする第２のメタル配線を選択的に形成する工程と、
第１の絶縁膜及び第２のメタル配線上にストッパ膜を形成する工程と、
前記ストッパ膜上に第２の絶縁膜を形成する工程と、
第２の絶縁膜上に、第２のメタル配線上の一部に第２のパッド開口を有し、前記ヒューズ上の少なくとも一部にヒューズ開口を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクに用いて、前記ストッパ膜が露出するまで第２の絶縁膜をエッチングする工程と、
前記レジストパターンをマスクに用いて、第２の絶縁膜の選択エッチングにより露出したストッパ膜を選択的にエッチングし、且つ前記ヒューズ開口における第１の絶縁膜を途中までエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１のメタル配線及びヒューズを形成する工程と、
前記基板上に第１のメタル配線及びヒューズを覆うように第１の絶縁膜を形成する工程と、
第１のメタル配線上の第１の絶縁膜を選択的にエッチングして第１のパッド開口を形成する工程と、
第１のパッド開口を介して第１のメタル配線とコンタクトする第２のメタル配線を選択的に形成する工程と、
第１の絶縁膜及び第２のメタル配線上にストッパ膜を形成する工程と、
前記ストッパ膜上に第２の絶縁膜を形成する工程と、
第２の絶縁膜上に、第２のメタル配線上の一部に第２のパッド開口を有し、前記ヒューズ上の少なくとも一部にヒューズ開口を有するレジストパターンを形成する工程と、
レジストパターンをマスクに用いて、前記ストッパ膜が露出するまで第２の絶縁膜を選択的にエッチングする工程と、
前記レジストパターンを除去する工程と、
第２の絶縁膜をマスクに用いて、第２の絶縁膜の選択エッチングにより露出したストッパ膜をエッチングし、且つ前記ヒューズ開口における第１の絶縁膜を途中までエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ストッパ膜として、第２の絶縁膜とは異なる材料で、シリコン窒化物，シリコン炭素化合物のいずれかを含む材料を用いたことを特徴とする請求項８〜１０の何れかに記載の半導体装置の製造方法。
- 第１のメタル配線及びヒューズの材料としてＣｕ若しくはＡｇ、又はこれらの何れかを主成分とする金属を用い、第２のメタル配線の材料としてＡｌ又はＡｌを主成分とする金属を用いたことを特徴とする請求項８〜１０の何れかに記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002171371A JP3600598B2 (ja) | 2002-06-12 | 2002-06-12 | 半導体装置及びその製造方法 |
| US10/458,267 US6835999B2 (en) | 2002-06-12 | 2003-06-11 | Semiconductor device and method of manufacturing the same |
| TW092115975A TWI223323B (en) | 2002-06-12 | 2003-06-12 | Semiconductor device and method of manufacturing the same |
| CN03137177.9A CN1275324C (zh) | 2002-06-12 | 2003-06-12 | 半导体器件及其制造方法 |
| US10/986,901 US6951781B2 (en) | 2002-06-12 | 2004-11-15 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002171371A JP3600598B2 (ja) | 2002-06-12 | 2002-06-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004022579A JP2004022579A (ja) | 2004-01-22 |
| JP3600598B2 true JP3600598B2 (ja) | 2004-12-15 |
Family
ID=29996456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002171371A Expired - Fee Related JP3600598B2 (ja) | 2002-06-12 | 2002-06-12 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6835999B2 (ja) |
| JP (1) | JP3600598B2 (ja) |
| CN (1) | CN1275324C (ja) |
| TW (1) | TWI223323B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3600598B2 (ja) * | 2002-06-12 | 2004-12-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100476938B1 (ko) * | 2003-02-28 | 2005-03-16 | 삼성전자주식회사 | 듀얼 다마신 공정의 퓨즈 형성방법 |
| JP4673557B2 (ja) * | 2004-01-19 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US20050205965A1 (en) * | 2004-03-18 | 2005-09-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having a fuse including an aluminum layer |
| JP4383987B2 (ja) * | 2004-08-18 | 2009-12-16 | 株式会社東芝 | Ｍｏｓ型電気ヒューズとそのプログラム方法 |
| US7365432B2 (en) * | 2004-08-23 | 2008-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell structure |
| KR100731056B1 (ko) * | 2005-11-15 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 본딩 패드의 형성 방법 및 그에 의해 형성된 본딩 패드를포함하는 반도체 소자 |
| US20070254470A1 (en) * | 2006-04-27 | 2007-11-01 | Hynix Semiconductor Inc. | Method for fabricating a semiconductor device having a repair fuse |
| JP4405488B2 (ja) | 2006-08-30 | 2010-01-27 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| US7622395B2 (en) * | 2006-12-27 | 2009-11-24 | United Microelectronics Corp. | Two-step method for etching a fuse window on a semiconductor substrate |
| KR100859477B1 (ko) | 2006-12-29 | 2008-09-24 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성 방법 |
| JP2010016062A (ja) * | 2008-07-01 | 2010-01-21 | Toshiba Corp | 半導体装置 |
| KR100998947B1 (ko) * | 2008-07-07 | 2010-12-09 | 주식회사 하이닉스반도체 | 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법 |
| KR101055857B1 (ko) * | 2008-07-09 | 2011-08-09 | 주식회사 하이닉스반도체 | 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법 |
| US9059174B2 (en) * | 2008-11-05 | 2015-06-16 | Stmicroelectronics, Inc. | Method to reduce metal fuse thickness without extra mask |
| TWI387025B (zh) * | 2009-02-12 | 2013-02-21 | Vanguard Int Semiconduct Corp | 具有熔絲元件之半導體裝置之製造方法 |
| US10017648B2 (en) | 2010-12-16 | 2018-07-10 | Awi Licensing Llc | Sag resistant, formaldehyde-free coated fibrous substrate |
| US8754508B2 (en) * | 2012-08-29 | 2014-06-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure to increase resistance to electromigration |
| CN103803483B (zh) * | 2012-11-13 | 2016-03-16 | 中芯国际集成电路制造(上海)有限公司 | 形成焊垫的方法 |
| KR102239198B1 (ko) * | 2013-10-11 | 2021-04-09 | 닛토덴코 가부시키가이샤 | 박층 전사용 시트, 전극 촉매층을 갖는 박층 전사용 시트, 박층 전사용 시트의 제조 방법 및 막 전극 접합체의 제조 방법 |
| CN105226047B (zh) * | 2014-06-04 | 2017-12-19 | 无锡华润上华科技有限公司 | 半导体器件及其制作方法 |
| CN108630657B (zh) | 2017-03-24 | 2020-12-15 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| CN109887881B (zh) * | 2019-01-15 | 2020-09-29 | 上海华虹宏力半导体制造有限公司 | 金属保险丝顶部的钝化层窗口的形成方法 |
| CN109830459B (zh) * | 2019-01-28 | 2021-01-22 | 上海华虹宏力半导体制造有限公司 | 一种熔丝结构的形成方法 |
| WO2023163226A1 (ja) * | 2022-02-28 | 2023-08-31 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4432035A (en) * | 1982-06-11 | 1984-02-14 | International Business Machines Corp. | Method of making high dielectric constant insulators and capacitors using same |
| US6677226B1 (en) * | 1998-05-11 | 2004-01-13 | Motorola, Inc. | Method for forming an integrated circuit having a bonding pad and a fuse |
| JP2001135792A (ja) | 1999-11-01 | 2001-05-18 | Ricoh Co Ltd | レーザートリミング処理を施す半導体装置の製造方法 |
| JP2001176976A (ja) | 1999-12-20 | 2001-06-29 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US6413801B1 (en) * | 2000-05-02 | 2002-07-02 | Advanced Semiconductor Engineering, Inc. | Method of molding semiconductor device and molding die for use therein |
| JP3977578B2 (ja) * | 2000-09-14 | 2007-09-19 | 株式会社東芝 | 半導体装置および製造方法 |
| KR100428806B1 (ko) * | 2001-07-03 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
| JP3600598B2 (ja) * | 2002-06-12 | 2004-12-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
2002
- 2002-06-12 JP JP2002171371A patent/JP3600598B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-11 US US10/458,267 patent/US6835999B2/en not_active Expired - Lifetime
- 2003-06-12 CN CN03137177.9A patent/CN1275324C/zh not_active Expired - Fee Related
- 2003-06-12 TW TW092115975A patent/TWI223323B/zh not_active IP Right Cessation
-
2004
- 2004-11-15 US US10/986,901 patent/US6951781B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6951781B2 (en) | 2005-10-04 |
| US20040012073A1 (en) | 2004-01-22 |
| JP2004022579A (ja) | 2004-01-22 |
| TWI223323B (en) | 2004-11-01 |
| US6835999B2 (en) | 2004-12-28 |
| CN1275324C (zh) | 2006-09-13 |
| CN1469467A (zh) | 2004-01-21 |
| TW200405396A (en) | 2004-04-01 |
| US20050087837A1 (en) | 2005-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3600598B2 (ja) | 半導体装置及びその製造方法 | |
| JP2008294335A (ja) | 半導体装置の製造方法 | |
| US8164196B2 (en) | Semiconductor device and method for manufacturing the same | |
| JPH05206290A (ja) | 多層相互接続集積回路用ビア形成方法 | |
| JP2005109145A (ja) | 半導体装置 | |
| JPH09260492A (ja) | 半導体装置の製造方法 | |
| JP2002313910A (ja) | 半導体装置とその製造方法 | |
| JP3530073B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001284352A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP4001115B2 (ja) | 半導体装置及びその製造方法 | |
| JP2009124137A (ja) | 集積回路装置を形成するための製造方法および対応する集積回路装置 | |
| JP2001176965A (ja) | 半導体装置及びその製造方法 | |
| JP2007129030A (ja) | 半導体装置及びその製造方法 | |
| KR20090069366A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP2007115853A (ja) | 半導体装置及びその製造方法 | |
| JP4167672B2 (ja) | 半導体装置の製造方法 | |
| JP2006203025A (ja) | 半導体装置及びその製造方法 | |
| KR100539443B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP2008041783A (ja) | 半導体装置の製造方法 | |
| JPH1079426A (ja) | 層間コンタクトの形成方法及びその構造 | |
| US6372555B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP2004072107A (ja) | 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法 | |
| JP2005217122A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100591134B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2007184338A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040916 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |