JP2001135792A - レーザートリミング処理を施す半導体装置の製造方法 - Google Patents

レーザートリミング処理を施す半導体装置の製造方法

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JP2001135792A
JP2001135792A JP31147799A JP31147799A JP2001135792A JP 2001135792 A JP2001135792 A JP 2001135792A JP 31147799 A JP31147799 A JP 31147799A JP 31147799 A JP31147799 A JP 31147799A JP 2001135792 A JP2001135792 A JP 2001135792A
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fuse element
interlayer insulating
film
opening
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Norio Kitagawa
規男 喜多川
Kazutaka Ishida
一孝 石田
Moriie Iwai
盛家 岩井
Yoji Okada
庸二 岡田
Akira Washino
晃 鷲野
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Abstract

(57)【要約】 【課題】 ヒューズ素子上の層間絶縁膜の残膜厚の制御
性を向上させる。 【解決手段】 フィールド酸化膜1、ヒューズ素子3、
層間絶縁膜5、第1メタル配線7及び層間絶縁膜9を順
次形成する(A)。ヒューズ素子3上に開口部11a及
びメタル配線9上に開口部11bをもつフォトレジスト
パターン11をマスクにしてエッチング処理を施し、層
間絶縁膜9にトリミング窓開口部9aとスルーホール9
bを同時に形成する(B)。第2メタル配線13並びに
保護膜としてのシリコン酸化膜15及びシリコン窒化膜
17を形成した後、ヒューズ素子3上に開口部19a及
びメタル配線13上に開口部19bをもつフォトレジス
トパターン19を形成し(C)、それをマスクにしてエ
ッチング処理を施し、トリミング窓開口部9a,15
a,17aとボンディングパッド開口部15b,17b
を同時に形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体基板上に絶
縁膜を介してヒューズ素子を形成し、そのヒューズ素子
上に多層配線用の少なくとも1層の層間絶縁膜を形成
し、最上層の層間絶縁膜上に保護膜を形成した後、ヒュ
ーズ素子上に周囲よりも絶縁膜の膜厚を薄くして形成さ
れたレーザートリミング用のトリミング窓開口部を介し
て、ヒューズ素子にレーザートリミング処理を施して溶
断することにより半導体基板上に形成した抵抗値を設定
する半導体装置の製造方法に関するものである。
【0002】
【従来の技術】図1は、従来のレーザートリミング処理
を施す半導体装置の製造方法を示す工程断面図である。
ここでは2層メタル配線構造を備えた半導体装置を例に
示す。 (A)半導体基板上に形成されたフィールド酸化膜1上
に、ポリシリコンからなるヒューズ素子3を形成した
後、半導体基板上に、ポリシリコン−メタル間層間絶縁
膜(最下層の層間絶縁膜)5としてのBPSG膜を堆積
する。次に、層間絶縁膜5上に、1層目の第1メタル配
線7をパターニングして形成した後、メタル間層間絶縁
膜9を形成する。
【0003】(B)層間絶縁膜9上に、スルーホール形
成用のフォトレジストパターン10を形成する。フォト
レジストパターン10には、メタル配線9上のスルーホ
ール形成領域に開口部10bが形成されている。フォト
レジストパターン10をマスクに用いて層間絶縁膜9に
エッチング処理を施すことにより、スルーホール9bの
形成を行なう。
【0004】(C)層間絶縁膜9上に、2層目の第2メ
タル配線13をパターニングして形成した後、保護膜
(パッシベーション膜)の下層を構成するシリコン酸化
膜14を堆積し、さらにその上に保護膜の上層を構成す
るシリコン窒化膜16を堆積する。シリコン窒化膜16
上に、ボンディングパッド開口部形成用のフォトレジス
トパターン18を形成する。フォトレジストパターン1
8には、ヒューズ素子3上のトリミング窓形成領域に開
口部18a、及びメタル配線13上のボンディングパッ
ド形成領域に開口部18bが形成されている。
【0005】(D)フォトレジストパターン18をマス
クに用いてシリコン窒化膜16、シリコン酸化膜14及
び層間絶縁膜9にエッチング処理を施し、トリミング窓
開口部9a,14a,16aとボンディングパッド開口
部14b,16bを同時に形成する。
【0006】
【発明が解決しようとする課題】図1に示すように、従
来技術ではレーザートリミング処理用のトリミング窓開
口部9a,14a,16aをボンディングパッド開口部
14b,16bと同時に形成しているが、この時以下の
点を留意する必要がある。すなわち適正なレーザー強度
でヒューズ素子3を溶断するために、オーバーエッチ量
を通常のボンディングパッド開口部のエッチング処理時
に比べて多くして、エッチング処理後のヒューズ素子3
上の層間絶縁膜5の残膜厚をある膜厚(上限)以下にす
る必要がある。
【0007】また、逆にエッチング除去し過ぎることに
よってヒューズ素子3上の層間絶縁膜5がなくなり、ヒ
ューズ素子3が露出してしまうと、トリミング窓開口部
9a,14a,16aからの水分の侵入によってヒュー
ズ素子3が腐食し、信頼性不良を起こしかねないという
問題が生じるので、ヒューズ素子3上の層間絶縁膜5の
残膜厚をある膜厚(下限)以上にする必要がある。すな
わち、ヒューズ素子3上の層間絶縁膜5の残膜厚はある
適正な範囲(上下限)で残すことが製品の品質において
重要な課題となっている。
【0008】しかしながら図1に示す従来技術では、ト
リミング窓開口部9a,14a,16aは、層間絶縁膜
5,9、保護膜を構成するシリコン酸化膜14及びシリ
コン窒化膜16を合せた厚い絶縁膜を一回でエッチング
除去するため合計のエッチング量が多くなるのでエッチ
ング除去の均一性が大きくばらつく。さらに、ダイシン
グラインの絶縁膜をボンディングパッド開口部の形成と
同時にエッチング除去する場合、製品のチップサイズに
よってダイシングラインの面積比率が変わるためエッチ
ングレートに変動を及ぼすことよってもエッチング除去
の均一性がばらつく。エッチング除去の均一性がばらつ
くと、ヒューズ素子3上の層間絶縁膜5の残膜厚の制御
が困難になるという問題があった。
【0009】また、例えば2層メタル配線構造を備えた
半導体装置であって、かつ第2メタル配線上に窒化チタ
ニウム膜などの反射防止膜が堆積されている場合、ボン
ディングパッド開口部のエッチングは反射防止膜を完全
に除去するためにオーバーエッチ量が数100%のエッ
チング処理を施す必要がある。そのため、図1に示す従
来技術と同様に、トリミング窓開口部とボンディングパ
ッド開口部とを同じフォトレジストパターンをマスクに
して同時にエッチング除去すると、ヒューズ素子上の層
間絶縁膜は完全になくなってしまう。このような不具合
を回避するために、従来技術ではボンディングパッド開
口部とトリミング窓開口部を異なるフォトレジストパタ
ーンを用いた別々のエッチング処理に分けて形成する
が、ここでも、上述の理由によりトリミング窓開口部を
形成するときのエッチング除去の均一性がばらつき、ヒ
ューズ素子3上の層間絶縁膜5の残膜厚の制御が困難に
なるという問題があった。
【0010】そこで本発明は、ヒューズ素子にレーザー
トリミング処理を施す半導体装置の製造方法において、
ヒューズ素子上の層間絶縁膜の残膜厚の制御性を向上さ
せることを目的とするものである。
【0011】
【課題を解決するための手段】本発明は、半導体基板上
に絶縁膜を介してヒューズ素子を形成し、そのヒューズ
素子上に多層配線用の少なくとも1層の層間絶縁膜を形
成し、最上層の層間絶縁膜上に保護膜を形成した後、ヒ
ューズ素子上に周囲よりも絶縁膜の膜厚を薄くして形成
されたレーザートリミング用のトリミング窓開口部を介
して、ヒューズ素子にレーザートリミング処理を施す半
導体装置の製造方法であって、ヒューズ素子上に最下層
の層間絶縁膜を形成した後、ヒューズ素子上に新たな層
間絶縁膜が形成されるごとに、ヒューズ素子上の新たな
層間絶縁膜に開口部を形成する。
【0012】ヒューズ素子上に最下層の層間絶縁膜を形
成した後、ヒューズ素子上に新たな層間絶縁膜が形成さ
れるごとに、ヒューズ素子上の新たな層間絶縁膜に開口
部を形成するので、保護膜に対するエッチング処理時に
おけるヒューズ素子上の層間絶縁膜のエッチング除去量
が少なくなる。すなわち、トリミング窓開口部の形成に
おいて、ヒューズ素子上の層間絶縁膜のエッチング除去
を複数回に分けることによって、最下層の層間絶縁膜の
残膜厚を所定の範囲に制御することが容易となる。ま
た、メタル配線上に反射防止膜が堆積されている場合
は、反射防止膜をエッチング除去するために多大なオー
バーエッチ量を必要とするボンディングパッド開口部と
は別工程で、トリミング窓開口部のエッチング処理を行
なうようにすればよい。
【0013】
【発明の実施の形態】ヒューズ素子上の新たな層間絶縁
膜への開口部の形成は、新たな層間絶縁膜への配線接続
用のスルーホールの形成と同時に行なうことが好まし
い。その結果、工程数を増加させることなく、ヒューズ
素子上の新たな層間絶縁膜への開口部の形成を行なうこ
とができる。もちろん、別のマスクを用いて別工程とし
て行なってもよい。
【0014】
【実施例】図2は、一実施例としてのレーザートリミン
グ処理を施す半導体装置の製造方法を示す工程断面図で
ある。ここでは2層メタル配線構造を備えた半導体装置
を例に示す。ただし、本発明はこの実施例に限定される
ものではなく、特許請求の範囲に記載された本発明の要
旨の範囲内で種々の変更が可能である。
【0015】(A)半導体基板上に形成されたフィール
ド酸化膜1上に、ポリシリコンからなるヒューズ素子3
を形成した後、半導体基板上に、ポリシリコン−メタル
間層間絶縁膜5として例えば膜厚600〜800nm程
度のBPSG膜を堆積し、層間絶縁膜5の平坦化のため
にリフロー処理を行なう。次に、層間絶縁膜5上に、1
層目の第1メタル配線7をパターニングして形成した
後、メタル間層間絶縁膜9を形成する。この場合、例え
ばTEOS膜を用いてSOGコート/エッチバックプロ
セスを適用することにより、層間絶縁膜9の平坦化処理
を施しておく。平坦化処理後の層間絶縁膜9の膜厚は例
えば600〜1000nm程度である。
【0016】(B)層間絶縁膜9上に、スルーホール形
成用のフォトレジストパターン11を形成する。フォト
レジストパターン11形成用の写真製版マスクは、スル
ーホールとトリミング窓開口部の両方を開口するための
パターンとなっており、フォトレジストパターン11に
は、ヒューズ素子3上のトリミング窓形成領域に開口部
11a、及びメタル配線9上のスルーホール形成領域に
開口部11bが形成される。フォトレジストパターン1
1をマスクに用いて層間絶縁膜9にエッチング処理を施
すことにより、トリミング窓開口部9aとスルーホール
9bを同時に形成する。このエッチング処理では例えば
オーバーエッチ量が30%程度で行なうので、エッチン
グ完了時でのヒューズ素子3上の層間絶縁膜5の膜厚は
少なくとも300nmは残る。
【0017】(C)層間絶縁膜9上に、2層目の第2メ
タル配線13をパターニングして形成した後、保護膜の
下層を構成するシリコン酸化膜15を堆積し、さらにそ
の上に保護膜の上層を構成するシリコン窒化膜17を堆
積する。シリコン酸化膜15の膜厚は例えば200〜4
00nmであり、シリコン窒化膜17の膜厚は例えば7
00〜1000nmである。シリコン酸化膜15として
は例えばPSG膜やTEOS膜などを用いることができ
る。シリコン窒化膜17上に、ボンディングパッド開口
部形成用のフォトレジストパターン19を形成する。フ
ォトレジストパターン19形成用の写真製版マスクは、
ボンディングパッド開口部とトリミング窓開口部の両方
を開口するためのパターンとなっており、フォトレジス
トパターン19には、ヒューズ素子3上のトリミング窓
形成領域に開口部19a、及びメタル配線13上のボン
ディングパッド開口部形成領域に開口部19bが形成さ
れる。
【0018】(D)フォトレジストパターン19をマス
クに用いてシリコン窒化膜17及びシリコン酸化膜15
にエッチング処理を施すことにより、トリミング窓開口
部9a,15a,17aとボンディングパッド開口部1
5b,17bを同時に形成する。このときのエッチング
処理では、まずシリコン窒化膜19だけをエッチング除
去し、次に別のエッチング条件にてシリコン酸化膜17
をエッチング除去するといった2回に分けたエッチング
処理を施す。シリコン酸化膜15のエッチング処理では
例えばオーバーエッチ量が50%程度で行なうので、ヒ
ューズ素子3上の層間絶縁膜5がこのオーバーエッチで
膜減りしたとしても最終的にその残膜厚は少なくとも1
50nmは残る。
【0019】本発明者らは、ヒューズ素子3上の層間絶
縁膜5の膜厚の下限が30nmであっても水分によるヒ
ューズ素子3の腐食がないことを確認しており、ヒュー
ズ素子3上の層間絶縁膜5の最終残膜厚が150nmで
あることはトリミング窓開口部9a,15a,17aか
らの水分侵入に対して十分なマージンがあるといえる。
またヒューズ素子3上の層間絶縁膜5の膜厚の上限に対
しても800nm以下であれば製品の電気特性に影響を
及ぼすことなくヒューズ素子3を溶断できることを確認
しておりマージンは十分である。
【0020】また、メタル配線上に反射防止膜が堆積さ
れている場合は、ボンディングパッド開口部とは別工程
で、トリミング窓開口部のエッチング処理を行なうよう
にすれば、ヒューズ素子上の層間絶縁膜の最終残膜厚を
上述の実施例と同様に制御可能であることは容易に理解
できる。また、反射防止膜がない場合に、ボンディング
パッド開口部とは別工程で、トリミング窓開口部のエッ
チング処理を行なっても、ヒューズ素子上の層間絶縁膜
の最終残膜厚を上述の実施例と同様に容易に制御でき
る。
【0021】この実施例におけるエッチング処理は、ウ
ェットエッチング処理でもよいし、ドライエッチング処
理でもよい。また、この実施例では2層メタル配線構造
を備えた半導体装置の製造方法を示しているが、本発明
はこれに限定されるものではなく、3層以上の多層配線
構造を備えた半導体装置の製造方法にも適用することが
できる。
【0022】
【発明の効果】請求項1,3のレーザートリミング処理
を施す半導体装置の製造方法においては、ヒューズ素子
上に最下層の層間絶縁膜を形成した後、ヒューズ素子上
に新たな層間絶縁膜が形成されるごとに、ヒューズ素子
上の新たな層間絶縁膜に開口部を形成するようにしてい
るので、保護膜のエッチング処理時におけるヒューズ素
子上の層間絶縁膜のエッチング除去量が少なくなり、ヒ
ューズ素子上の層間絶縁膜の残膜厚の制御性を向上させ
ることができ、ひいていは製品の電気特性及び信頼性上
の品質を保つことができる。
【0023】請求項2のレーザートリミング処理を施す
半導体装置の製造方法においては、ヒューズ素子上の新
たな層間絶縁膜への開口部の形成は、新たな層間絶縁膜
への配線接続用のスルーホールの形成と同時に行なうよ
うにしているので、工程数を増加させることなく、ヒュ
ーズ素子上の新たな層間絶縁膜への開口部の形成を行な
うことができる。
【0024】請求項4のレーザートリミング処理を施す
半導体装置の製造方法においては、反射防止膜がある場
合、ヒューズ素子上の新たな層間絶縁膜への開口部の形
成は、新たな層間絶縁膜への配線接続用のスルーホール
の形成とは別工程で行なうようにしたので、ヒューズ素
子上の層間絶縁膜の残膜厚の制御性を向上させることが
できる。
【図面の簡単な説明】
【図1】 従来のレーザートリミング処理を施す半導体
装置の製造方法を示す工程断面図である。
【図2】 一実施例としてのレーザートリミング処理を
施す半導体装置の製造方法を示す工程断面図である。
【符号の説明】
1 フィールド酸化膜 3 ヒューズ素子 5 最下層の層間絶縁膜 7,13 メタル配線 9 層間絶縁膜 9a,14a,15a,16a,17a トリミン
グ窓開口部 9b スルーホール 10,11,18,19 フォトレジストパターン 14b,15b,16b,17b ボンディングパ
ッド開口部 14,16 保護膜用のシリコン酸化膜 15,17 保護膜用のシリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩井 盛家 東京都大田区中馬込1丁目3番6号 株式 会社リコー内 (72)発明者 岡田 庸二 東京都大田区中馬込1丁目3番6号 株式 会社リコー内 (72)発明者 鷲野 晃 東京都大田区中馬込1丁目3番6号 株式 会社リコー内 Fターム(参考) 5F038 AV02 AV15 EZ15 EZ20 5F064 FF27 FF34 FF42 GG03

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に絶縁膜を介してヒューズ
    素子を形成し、そのヒューズ素子上に多層配線用の少な
    くとも1層の層間絶縁膜を形成し、最上層の層間絶縁膜
    上に保護膜を形成した後、ヒューズ素子上に周囲よりも
    絶縁膜の膜厚を薄くして形成されたレーザートリミング
    用のトリミング窓開口部を介して、ヒューズ素子にレー
    ザートリミング処理を施す半導体装置の製造方法におい
    て、 前記ヒューズ素子上に最下層の層間絶縁膜を形成した
    後、前記ヒューズ素子上に新たな層間絶縁膜が形成され
    るごとに、前記ヒューズ素子上の前記新たな層間絶縁膜
    に開口部を形成することを特徴とする半導体装置の製造
    方法。
  2. 【請求項2】 前記ヒューズ素子上の新たな層間絶縁膜
    への開口部の形成は、前記新たな層間絶縁膜への配線接
    続用のスルーホールの形成と同時に行なう請求項1に記
    載の半導体装置の製造方法。
  3. 【請求項3】 前記ヒューズ素子上の新たな層間絶縁膜
    への開口部の形成は、前記新たな層間絶縁膜への配線接
    続用のスルーホールの形成とは別工程で行なう請求項1
    に記載の半導体装置の製造方法。
  4. 【請求項4】 反射防止膜がある場合、前記ヒューズ素
    子上の新たな層間絶縁膜への開口部の形成は、前記新た
    な層間絶縁膜への配線接続用のスルーホールの形成とは
    別工程で行なう請求項1に記載の半導体装置の製造方
    法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835999B2 (en) 2002-06-12 2004-12-28 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100835428B1 (ko) 2006-11-23 2008-06-04 동부일렉트로닉스 주식회사 퓨즈를 갖는 반도체 소자의 제조 방법
CN100416795C (zh) * 2005-06-30 2008-09-03 海力士半导体有限公司 用于制造半导体器件的方法
US7692190B2 (en) 2005-05-17 2010-04-06 Nec Electronics Corporation Semiconductor device
WO2016114152A1 (ja) * 2015-01-13 2016-07-21 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835999B2 (en) 2002-06-12 2004-12-28 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6951781B2 (en) 2002-06-12 2005-10-04 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7692190B2 (en) 2005-05-17 2010-04-06 Nec Electronics Corporation Semiconductor device
CN100416795C (zh) * 2005-06-30 2008-09-03 海力士半导体有限公司 用于制造半导体器件的方法
KR100835428B1 (ko) 2006-11-23 2008-06-04 동부일렉트로닉스 주식회사 퓨즈를 갖는 반도체 소자의 제조 방법
WO2016114152A1 (ja) * 2015-01-13 2016-07-21 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
CN107112220A (zh) * 2015-01-13 2017-08-29 索尼半导体解决方案公司 半导体器件、用于制造半导体器件的方法、固态成像元件、成像器件以及电子装置
US10403675B2 (en) 2015-01-13 2019-09-03 Sony Semiconductor Solutions Corporation Semiconductor device and method for manufacturing semiconductor device, solid-state image pickup element, image pickup device, and electronic apparatus

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