WO2016114152A1 - 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器 - Google Patents

半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器 Download PDF

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solid
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pad
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淳志 藤原
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ソニー株式会社
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Definitions

  • the present technology relates to a semiconductor device and a method for manufacturing the semiconductor device, a solid-state imaging device, an imaging device, and an electronic device, and in particular, chipping due to scattered dust and clogging generated by dicing, and further peeling from the underlying passivation film.
  • the present invention relates to a semiconductor device capable of suppressing the above-described problem and improving the yield of manufacturing the semiconductor device, and a semiconductor device manufacturing method, a solid-state imaging device, an imaging device, and an electronic apparatus.
  • a plurality of semiconductor devices are formed on a semiconductor substrate through a number of semiconductor manufacturing processes. Thereafter, dicing is performed by a dicing blade along a scribe line region that divides individual semiconductor device regions to divide the semiconductor device.
  • a flattening coating film and a soft organic film such as a color filter or an on-chip lens material are further laminated on the passivation film.
  • these films are diced, they may become scattered dust or may be peeled off from the underlying passivation film. In addition to the appearance defect, these adhere to the light receiving portion of the solid-state image sensor, resulting in a pixel defect and a deterioration in yield.
  • etching is removed by a wafer process before dicing so that the organic film is not diced as much as possible.
  • resist patterning is performed along the scribe line area at the same time as the formation of the resist pattern for opening the pad, and both are etched at the same time, reducing the number of wafer process operations and reducing the appearance after dicing.
  • a structure to be reduced has been proposed (see Patent Document 2).
  • Each pad processing size is set to a pad size that can sufficiently secure the wire bonding strength at the end of the final opening etching, and then gradually laid out from the overlap of lithography and exposure variation in the reverse calculation until the first pad opening size.
  • This part may cause resist collapse during etching, pattern skipping during blade dicing, and the like. Also, in order to avoid the occurrence of resist collapse during etching and pattern jumping during blade dicing, separating the positions of the pads and the scribe lines leads to an increase in the chip size of the semiconductor device, and one semiconductor substrate (wafer) ) Reduces the number of semiconductor devices that can be created.
  • the present technology has been made in view of such circumstances, and in particular, for semiconductor devices and their manufacture, chipping due to scattered dust and clogging generated by dicing, and further peeling from the underlying passivation film. It suppresses, improves the yield concerning manufacture, and enables it to implement
  • the etching for opening the pad is performed in a plurality of times in units of layers.
  • a part of the plurality of layers serving as a unit to be etched is etched to open the scribe line portion at the same time as the etching to form the opening of the pad, and a part or all of the region connecting the two is formed. Etched away.
  • a part of the layer that is a unit to be etched may be a plurality of layers including the first layer to be etched among the plurality of etchings.
  • a part or all of the layer serving as a unit to be etched is partially or entirely in a pattern connecting from the blade region of the scribe line portion that performs blade dicing around the semiconductor device to the region including the pad.
  • a layer etched at once can be included.
  • the semiconductor device can be a three-dimensional mounting substrate in which a plurality of semiconductor wafers provided with through electrodes are bonded to each other and stacked.
  • the etching for opening the pads is performed in units of layers.
  • a part of the plurality of layers serving as a unit to be etched is etched to form the opening of the scribe line portion simultaneously with the etching to form the opening of the pad and the opening of the pad portion.
  • a third step is included in which etching for forming the opening of the pad and etching for forming the opening of the scribe line portion are performed in an independent region. Can be.
  • a solid-state imaging device includes a condensing optical unit that condenses incident light, a photoelectric conversion unit that converts light collected by the condensing optical unit into an electric signal corresponding to the amount of light, and a plurality of A solid-state imaging device including a plurality of pixel units including the photoelectric conversion unit, a wiring layer on one surface side of the semiconductor substrate on which the pixel unit is formed, and a signal processing unit that processes a photoelectrically converted signal;
  • the etching is performed when the etching for opening the pads is performed in multiple layers.
  • the etching for forming the opening of the pad and the etching for opening the scribe line portion that performs blade dicing around the solid-state imaging device are not performed. Is, some or all of the region connecting therebetween are etched away.
  • the photoelectric conversion unit can receive light incident from the surface on which the wiring layer is formed.
  • the photoelectric conversion unit can receive light incident from the side opposite to the surface on which the wiring layer is formed.
  • An imaging apparatus includes a condensing optical unit that condenses incident light, a photoelectric conversion unit that converts light collected by the condensing optical unit into an electric signal according to a light amount,
  • An imaging apparatus including a solid-state imaging device having a plurality of pixel units each including a photoelectric conversion unit, a wiring layer on one surface side of the semiconductor substrate on which the pixel unit is formed, and a signal processing unit that processes a photoelectrically converted signal.
  • Some of the plurality of layers serving as a unit to be etched are etched to form a scribe line portion for performing blade dicing around the solid-state imaging device at the same time as etching for forming the opening of the pad. Quenching is performed, some or all of the region connecting therebetween are etched away.
  • An electronic apparatus includes a condensing optical unit that condenses incident light, a photoelectric conversion unit that converts light collected by the condensing optical unit into an electric signal according to a light amount, and a plurality of the electronic devices
  • An electronic apparatus including a solid-state imaging device having a plurality of pixel units each including a photoelectric conversion unit, a wiring layer on one surface side of the semiconductor substrate on which the pixel unit is formed, and a signal processing unit that processes a photoelectrically converted signal.
  • Some of the plurality of layers serving as a unit to be etched are etched to form a scribe line portion for performing blade dicing around the solid-state imaging device at the same time as etching for forming the opening of the pad. Quenching is performed, some or all of the region connecting therebetween are etched away.
  • etching for opening the pad is divided into a plurality of times in units of layers.
  • a part of the plurality of layers serving as a unit to be etched opens a scribe line portion that performs blade dicing around the solid-state imaging device at the same time as the etching that forms the opening of the pad.
  • Etching is performed, and part or all of the region connecting the two is removed by etching.
  • chipping due to scattered dust and clogging generated by dicing, and further, peeling from the underlying passivation film are suppressed, and the manufacturing yield is improved, resulting in lower costs. It becomes possible.
  • FIG. 20 is a diagram illustrating a top view when a tap of the semiconductor device of FIG. 19 is opened.
  • FIG. 1 is a side cross-sectional view of a schematic configuration of an embodiment of a back-illuminated solid-state imaging device that is a semiconductor device to which the present technology is applied.
  • the back-illuminated solid-state imaging device of FIG. 1 is laminated in the order of a lens filter layer 11, a planarization layer 12, an inorganic passivation layer 13, a semiconductor substrate 14, a wiring layer 15, and a support substrate 16 from the top in the vertical direction. .
  • the lens filter layer 11 and the planarization layer 12 are also collectively referred to as a lens material layer 61.
  • a light transmissive inorganic passivation layer 13 and a planarizing film 12 are formed on the rear surface side of the semiconductor substrate 14 (upper side of the semiconductor substrate 14 in the figure).
  • the solid-state imaging device 31 including the plurality of pixel portions 51 including a transistor group (not shown) such as a transfer transistor, an amplification transistor, and a reset transistor, and the solid-state imaging device 31 are individually A scribe line 32 that is cut by a dicing blade when dicing is formed.
  • the solid-state imaging device 31 is arranged in a grid in the horizontal direction, and the scribe lines 32 are formed between the solid-state imaging devices 31.
  • the solid-state imaging device 31 is provided with a guard ring 83 in a ring shape around it, and a blade region 41 is provided therebetween.
  • the blade area 41 is diced (divided individually) by cutting a dicing blade for dicing into the blade area 41 when dicing the solid-state imaging device 31 individually.
  • the scribe line 32 is set to a width of about 50 to 200 ⁇ m according to the width setting of the blade region 41.
  • the guard ring 83 is formed by the same process as the wiring layer 15 in the chip area. On the scribe line 32, alignment marks for lithography, inspection patterns, and the like can be formed.
  • the pixel portion 51 of the lens filter layer 11 of the solid-state imaging device 31 is provided with a condensing lens layer 71.
  • the condensing lens layer 71 generates a charge by photoelectric conversion and outputs a pixel signal. Incident light is condensed on the portion 81.
  • a color filter layer 72 that transmits only light of a specific wavelength such as RGB (red, green, blue) is provided under the condenser lens layer 71, and photoelectric conversion is performed by the color filter layer 72. Light having a wavelength transmitted by each filter enters the portion 81.
  • the photoelectric conversion layer 81 is formed on the active layer 82 of the semiconductor substrate 14 made of, for example, a silicon substrate. Further, a signal processing unit (not shown) for processing the signal charge read from each photoelectric conversion unit 81 is formed.
  • the wiring layer 15 is formed on the surface side of the semiconductor substrate 14 on which the photoelectric conversion portion 81 is formed (the lower side of the semiconductor substrate 14 in the drawing).
  • the wiring layer 15 includes a wiring 91 and an insulating film 92 that covers the wiring 91.
  • the wiring layer 15 is formed on the support substrate 16.
  • the support substrate 16 is made of, for example, a silicon substrate.
  • the material of the wiring 91 is mainly composed of, for example, aluminum, copper, and tungsten.
  • FIG. 3 is a schematic side cross-sectional view when the pad portion of the backside illumination type solid-state imaging device shown in FIG. 1 is processed by a conventional method.
  • the lens material layer 61 has openings Z1 and Z2 formed by etching in the pad portion 121 and the blade region 41 from above.
  • openings Z3 and Z4 are formed by etching in the pad portion 121 and the blade region 41, respectively.
  • the wiring layer 15 only the pad portion 121 is formed and the opening Z5 is formed by etching.
  • FIG. 3 is a side cross-sectional view
  • the opening width of the pad portion 121 and the blade region 41 is drawn in the same manner, but the pad 111 is exposed in a spot shape in the pad portion 121.
  • the opening of the blade region 41 is formed so as to surround the solid-state imaging device 31 as shown in FIG.
  • the opening widths of the openings Z1 to Z5 are the opening Z1> Z3> Z5 and the opening Z2> Z4. This is because a taper is generated when the opening is formed by etching, and the opening width is reduced from the upper part to the lower part in the figure. For this reason, an opening having a larger width is required for the upper layer in FIG. 3 with respect to the necessary width for exposing the pad 111. Therefore, the resist pattern is formed so as to gradually widen from the opening width having sufficient strength when bonding the pad 111, by performing backward calculation upward in the figure.
  • the pad portion is opened by the following process.
  • the pattern of the resist layer 131 is formed, and the lens material layer 61 is etched.
  • the pad portion 121 and the blade region 41 are etched to form openings Z3 and Z4, and only the pad portion 121 is etched to form the opening Z5.
  • the pad 111 is exposed.
  • the distance between the pad portion 121 and the blade region 41 is too short. For example, as illustrated in FIG. In some cases, the resist material collapses by peeling off from the lens material layer 61 and falling.
  • the resist layer 131 ′ and the lens material layer 61 ′ that have fallen are not only poor in appearance due to peeling, but also adhere to the surface of the pixel portion 51 of the solid-state imaging device 31 as dust and cause pixel defects. There was a possibility of waking up. As a result, there is a possibility that the yield related to the manufacture of the solid-state imaging device 31 is reduced and the cost is increased.
  • a description will be given of a processing step of exposing a pad existing at a position deeper than the wafer surface, which is a part of a manufacturing method of a solid-state imaging device, which is a semiconductor device to which the present technology is applied, for wire bonding.
  • a description will be given of a processing step in which a solid-state imaging device as a semiconductor device is formed as a plurality of semiconductor chips in a semiconductor substrate, and a connection pad is opened in each solid-state imaging device.
  • a second etching is performed using the resist layer 131 provided with an opening so that each of the pad portion 121 and the blade region 41 is an independent region, and the passivation layer 13 and the semiconductor substrate 14 are subjected to An opening in which both the pad portion 121 and the blade region 41 are independent is formed.
  • the blade region 41 has a layer that causes chipping and clogging removed.
  • an opening is formed by exposing the pad 111 electrically connected to the solid-state imaging device 31 by the third etching.
  • both are formed on the upper portion of the unprocessed lens material layer 61 when the pad portion 121 and the blade region 41 are processed as shown in FIG. 8.
  • a resist layer 131 made of a resist-opened pattern made of an opening Z11 having an opening width (and shape) to be connected is laminated.
  • the lens material layer 61 is etched for the first time to form an opening Z21 connecting the pad portion 121 and the blade region 41 as shown in FIG. Is done.
  • the resist layer 131 in FIG. 9 is peeled off, and as shown in FIG. 10, the lens material layer 61 in which the opening portion Z21 connecting the pad portion 121 and the blade region 41 is etched is shown in FIG. Formed as the top layer.
  • a resist layer 131 in which openings Z31 and Z32 are provided in each of the pad portion 121 and the blade region 41 is formed in the uppermost layer of FIG. 10 as shown in FIG. .
  • a part of the resist layer 131 is also formed on the lens material layer 61.
  • the passivation layer 13 and the semiconductor substrate 14 are etched into the pad portion 121 and the blade region 41 by the second etching using the resist layer 131 of FIG. 11, as shown in FIG. Openings Z41 and Z42 are formed.
  • the resist layer 131 provided with the opening Z51 is formed only in the pad portion 121 with respect to the uppermost layer shown in FIG.
  • an opening Z61 in which the pad 111 is exposed is formed in the pad portion 121 of the wiring layer 15 by the third etching using the resist layer 131 of FIG. As a result, the pad 111 is in an electrically connectable state. Then, the resist layer 131 in FIG. 14 is peeled off to form an opening Z21 in which the pad portion 121 and the blade region 41 are connected to the lens material layer 61 of the back-illuminated solid-state imaging device as shown in FIG. The In addition, openings Z41 and Z42 are formed in the passivation layer 13 and the semiconductor substrate 14 independently in the pad portion 121 and the blade region 41, respectively. Then, an opening Z61 is formed in the pad portion 121 of the wiring layer 15, and the pad 111 is exposed at the bottom of the opening Z61.
  • the lens material layer 61 is formed for the first time using the resist layer 131 including the opening portion Z11 formed by connecting the pad portion 121 and the blade region 41.
  • the opening portion Z21 is formed in a state where the pad portion 121 and the blade region 41 are connected, so that the resist layer 131 and the lens material layer 61 that may become dust are completely removed.
  • the passivation layer 13 and the semiconductor substrate 14 in which dust may be formed by the dicing blade 101 and the semiconductor substrate 14 are removed from the blade region 41, and the opening Z41 of the pad portion 121 is formed.
  • an opening Z61 is formed in the wiring layer 15 by the third etching.
  • the opening Z21 is formed in the lens material layer 61 so that the pad portion 121 and the blade region 41 are connected to each other in the first etching, and the passivation layer 13 and the semiconductor substrate are formed in the second and subsequent etchings.
  • 14 and the wiring layer 15 have been described as examples in which the openings Z41, Z42, and Z61 are formed independently in the respective areas of the pad portion 121 and the blade region 41.
  • the layers are divided and etched three times or more.
  • An opening may be formed in each of the pad portion 121 and the blade region 41.
  • the opening may be formed so that the pad 121 and the blade region 41 are connected to each other not only in the first etching but also in the etching more than that.
  • openings may be formed in each of the pad portion 121 and the blade region 41 in each layer by five etchings. .
  • an opening may be formed so that the pad portion 121 and the blade region 41 are connected to each other in the first and second etchings.
  • each of the pad portion 121 and the blade region 41 is independent.
  • the layer H2 composed of the inorganic passivation layer 13 and the semiconductor substrate 14 is etched.
  • the pad 111 is exposed by etching the layer H3 including the wiring layer 15 including only the pad portion 121.
  • the scattered dust and the underlying passivation film are not peeled off when the dicing blade 101 cuts into the blade region 41 of the scribe line 32.
  • dust is prevented from adhering to the pixel unit 51, it is possible to improve the yield related to the manufacture of the solid-state imaging device 31 and reduce the cost.
  • the layer H1 made of the lens material layer 61 and the layer H2 made of the inorganic passivation layer 13 and the semiconductor substrate 14 are also formed as openings that connect the pad portion 121 and the blade region 41. May be.
  • FIG. 17 shows a solid state in which the layer H1 made of the lens material layer 61 of FIG. 16 and the layer H2 made of the inorganic passivation layer 13 and the semiconductor substrate 14 are also openings that connect the pad portion 121 and the blade region 41.
  • a manufacturing example of the image sensor 31 is shown.
  • the pad portion 121 made of the wiring layer 15 is etched after being etched as an opening connecting the pad portion 121 and the blade region 41. By etching only the layer H12, the pad 111 is exposed.
  • the yield related to the manufacture of the solid-state imaging device 31 can be improved and the cost can be reduced.
  • the second manufacturing example in FIG. 17 differs from the first manufacturing example in more detail.
  • the convexity included in the layer H11 in the image shown in FIG. About the part it is set as the shape scraped off by the etching.
  • FIG. 18 is a schematic side cross-sectional view of a surface irradiation type solid-state imaging device.
  • components having the same functions as those in FIG. 15 are given the same names and the same reference numerals, and the description thereof will be omitted as appropriate.
  • the front-illuminated solid-state image sensor in FIG. 18 differs from the back-illuminated solid-state image sensor in FIG. 15 in that a wiring layer 201 is provided instead of the semiconductor substrate 14.
  • the semiconductor substrate 14 including the photoelectric conversion unit 81 is provided at the lowermost part in the drawing.
  • the opening Z111 is formed in the lens material layer 61 so as to connect the pad portion 121 and the blade region 41 including the guard ring 83 by the first etching. Then, openings Z121 and Z122 are formed in the wiring layer 201 in the pad portion 121 and the blade region 41, respectively, by the second etching. As a result, the pad 111 is processed into a bare state.
  • the dicing blade 101 is cut into the blade region 41 of the scribe line 32 in the same manner as in the manufacture of the back-illuminated solid-state image sensor. This prevents the scattered dust and the underlying passivation film from peeling off. As a result, the yield can be improved and the cost can be reduced.
  • the layer H201 made of the lens material layer 61 is peeled and opened in the state where the pad portion 121 and the blade region 41 are connected by the first etching, and the second etching is performed.
  • the layer H202 composed of the wiring layer 201 of only the pad portion 121 is peeled off and opened.
  • the pad 111 is opened in a bare state.
  • FIG. 19 is an AA ′ plane in the right part of FIG.
  • the back-illuminated solid-state image sensor and the wiring layer of the front-illuminated solid-state image sensor have been described as having a single layer structure. There may be.
  • FIG. 21 is a schematic side cross-sectional view of a back-illuminated solid-state imaging device 31 made of a three-dimensional mounting substrate.
  • the same name and the same reference numerals are given to the components having the same functions in the solid-state image sensor 31 of FIG.
  • 21 differs from the solid-state imaging device 31 in FIG. 15 in that a logic substrate 251 including a support substrate is provided under the wiring layer 15.
  • the logic substrate 251 is electrically connected to the wiring in the wiring layer 15 by the through electrode 271, and a pixel signal generated based on the electric charge generated by the photoelectric conversion unit 22 of the solid-state imaging device 31 is passed through the logic substrate 251.
  • the signal is output to the logic substrate 251 through the electrode 271.
  • an opening Z151 connecting the pad portion 121 and the blade region 41 is formed by the first etching, and the pad portion is formed by the second etching. Openings Z161 and Z162 in which 121 and the blade region 41 are independent from each other are formed in the semiconductor substrate 14.
  • an opening Z171 is formed in the wiring layer 15 and the wiring layer in the logic substrate 251, so that the pad 111 of the logic substrate 251 is exposed.
  • the blade of the scribe line 32 can be manufactured in the manufacture of the solid-state image pickup device including the three-dimensional mounting substrate as in the case of manufacturing the back-illuminated solid-state image pickup device and the front-side irradiation solid-state image pickup device.
  • the scattered dust and the underlying passivation film are not peeled off when the dicing blade 101 is cut into the region 41. As a result, the yield can be improved and the cost can be reduced.
  • FIG. 22 shows a schematic side cross-section of a manufacturing example in which processing for exposing the pad 111 of the solid-state imaging device 31 made of a three-dimensional mounting substrate is performed.
  • the lens material layer 61 and the layer H301 composed of the passivation layer 13 are peeled off and opened by the first etching. Further, the layer H302 made of the semiconductor substrate 14 is peeled off and opened by the second etching. Then, by the third etching, the wiring layer 15 and the layer H303 including the wiring layer of the logic substrate 251 are peeled off, and the pads 111 of the logic substrate 251 are opened to be exposed.
  • the opening including the blade region 41 and the pad portion 121 in the lens material layer 61 and the passivation layer 13 by the first etching By forming the portion, it is possible to suppress the generation of dust composed of the resist layer 131, the lens material layer 61, and the passivation layer 13 between the blade region 41 and the pad portion 121.
  • the number of solid-state imaging devices that can be taken out from one wafer can be increased by designing the blade region 41 and the pad portion 121 to be close to each other.
  • the etching operation used in the above description may be dry etching or wet etching.
  • a positive photoresist, a negative photoresist, and a hard mask made of an inorganic film such as SiO or SiN are used. It doesn't matter.
  • a back-illuminated solid-state imaging device and a surface-type solid-state imaging device capable of suppressing dust generated between the pads and the scribe line existing at a deeper position than the wafer surface without increasing the positional relationship between them.
  • a three-dimensional mounting substrate can be manufactured.
  • the solid-state imaging device described above can be applied to various electronic devices such as an imaging device such as a digital still camera and a digital video camera, a mobile phone having an imaging function, or other devices having an imaging function. .
  • FIG. 23 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • An imaging device 1001 shown in FIG. 23 includes an optical system 1002, a shutter device 1003, a solid-state imaging device 1004, a drive circuit 1005, a signal processing circuit 1006, a monitor 1007, and a memory 1008, and displays still images and moving images. Imaging is possible.
  • the optical system 1002 includes one or more lenses, guides light (incident light) from the subject to the solid-state image sensor 1004, and forms an image on the light-receiving surface of the solid-state image sensor 1004.
  • the shutter device 1003 is disposed between the optical system 1002 and the solid-state image sensor 1004, and controls the light irradiation period and the light-shielding period to the solid-state image sensor 1004 according to the control of the drive circuit 1005.
  • the solid-state image sensor 1004 is configured by a package including the solid-state image sensor 31 described above.
  • the solid-state image sensor 1004 accumulates signal charges for a certain period according to the light imaged on the light receiving surface via the optical system 1002 and the shutter device 1003.
  • the signal charge accumulated in the solid-state image sensor 1004 is transferred according to a drive signal (timing signal) supplied from the drive circuit 1005.
  • the drive circuit 1005 outputs a drive signal for controlling the transfer operation of the solid-state image sensor 1004 and the shutter operation of the shutter device 1003 to drive the solid-state image sensor 1004 and the shutter device 203.
  • the signal processing circuit 1006 performs various types of signal processing on the signal charges output from the solid-state imaging device 1004.
  • An image (image data) obtained by the signal processing by the signal processing circuit 1006 is supplied to the monitor 1007 and displayed, or supplied to the memory 1008 and stored (recorded).
  • FIG. 24 is a diagram illustrating a usage example in which the above-described solid-state imaging device 31 is used.
  • the solid-state imaging device 31 described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • this technique can also take the following structures.
  • (1) When a plurality of semiconductor chips are formed in a semiconductor substrate and a connection pad is opened, when etching for opening the pad is performed in a plurality of times in units of layers, the etching is performed as a unit. A part of the plurality of layers is etched to open the scribe line portion simultaneously with the etching to form the opening of the pad, and a part or all of the region connecting the two is removed by etching .
  • the semiconductor device according to (1), wherein a part of the layers serving as a unit in which the etching is performed includes a layer that is etched first among the etching performed in a plurality of times.
  • a part of the layers serving as a unit to be etched is a plurality of layers including the first layer to be etched among the plurality of etchings performed in the plurality of times.
  • a part of the layer serving as a unit to be etched is partly in a pattern connecting a blade region of a scribe line portion for performing blade dicing around the semiconductor device to a region including the pad.
  • the semiconductor device according to (1) including a layer that is etched all at once.
  • (6) The manufacturing method of the semiconductor device according to (6).
  • a condensing optical unit that condenses incident light
  • a photoelectric conversion unit that converts the light collected by the condensing optical unit into an electrical signal corresponding to the amount of light
  • a plurality of pixel units including a plurality of the photoelectric conversion units
  • a solid-state imaging device including a signal processing unit for processing a photoelectrically converted signal, When a plurality of semiconductor chips are formed in the semiconductor substrate constituting the solid-state imaging device and the connection pads are opened, the etching is performed when the etching for opening the pads is performed in multiple layers.
  • a part of the plurality of layers serving as a unit to be etched is etched to open a scribe line portion for performing blade dicing around the solid-state imaging device at the same time as etching to form the opening of the pad.
  • a solid-state imaging device in which part or all of the region connecting the two is etched away. (9) The solid-state imaging device according to (8), wherein the photoelectric conversion unit receives light incident from a surface on which the wiring layer is formed. (10) The solid-state imaging device according to (8), wherein the photoelectric conversion unit receives light incident from a side opposite to a surface on which the wiring layer is formed.
  • (11) a condensing optical unit that condenses incident light; A photoelectric conversion unit that converts the light collected by the condensing optical unit into an electrical signal corresponding to the amount of light; A plurality of pixel units including a plurality of the photoelectric conversion units; A wiring layer on one side of the semiconductor substrate on which the pixel portion is formed; An imaging device including a solid-state imaging device having a signal processing unit that processes a photoelectrically converted signal, When a plurality of semiconductor chips are formed in the semiconductor substrate constituting the solid-state imaging device and the connection pads are opened, the etching is performed when the etching for opening the pads is performed in multiple layers.
  • a part of the plurality of layers serving as a unit to be etched is etched to open a scribe line portion for performing blade dicing around the solid-state imaging device at the same time as etching to form the opening of the pad.
  • a condensing optical unit that condenses incident light
  • a photoelectric conversion unit that converts the light collected by the condensing optical unit into an electrical signal corresponding to the amount of light
  • a plurality of pixel units including a plurality of the photoelectric conversion units
  • An electronic apparatus including a solid-state imaging device having a signal processing unit that processes a photoelectrically converted signal, When a plurality of semiconductor chips are formed in the semiconductor substrate constituting the solid-state imaging device and the connection pads are opened, the etching is performed when the etching for opening the pads is performed in multiple layers.
  • a part of the plurality of layers serving as a unit to be etched is etched to open a scribe line portion for performing blade dicing around the solid-state imaging device at the same time as etching to form the opening of the pad.

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Abstract

　本技術は、半導体装置と、その製造について、ダイシングにより発生する飛散ダストや目詰まりによるチッピング、さらには、下地のパシベーション膜からの剥がれを抑制し、製造に係る歩留まりを向上し、より低コスト化を実現できるようにする半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器に関する。 エッチングによりパッドをむき出しにさせる工程において、最上層のレンズ材料層とパシベーション層をエッチングする際に、パッド部と、ダイシングする際にブレードにより切り込まれるブレード領域とを同時にエッチングすると共に、双方を含むその間の領域の一部、または全体を合わせて同時にエッチングする。その後、レンズ材料層の下の半導体基板の層では、パッド部のみをエッチングし、パッドをむき出しにする。本技術は、CMOSイメージセンサに適用することができる。

Description

半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
　本技術は、半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器に関し、特に、ダイシングにより発生する飛散ダストや目詰まりによるチッピング、さらには、下地のパシベーション膜からの剥がれを抑制し、半導体装置の製造に係る歩留まりを向上できるようにした半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器に関する。
　多数の半導体製造プロセスを経て、複数の半導体装置が半導体基板上に形成される。その後、個別の半導体装置領域を分割するスクライブライン領域に沿ってダイシングブレードによりダイシングを行い、半導体装置を分割する。
　スクライブライン領域に沿ってダイシングを行う際、スクライブライン領域にＳｉＯ２、ＳｉＮ、ＳｉＯＮなどの膜が堆積したままであると、それらの膜を切り込むことでダイシングブレードが徐々に目詰まりをおこす。そして、半導体装置の端部でチッピングが生じる。そこで、このようなことが生じないようにするため、層間絶縁膜やパシベーション膜をあらかじめエッチング除去する技術が提案されている（特許文献１参照）。
　また、固体撮像素子等では、パシベーション膜の上に、更に平坦化用コート膜及び、カラーフィルタやオンチップレンズ材料等の柔らかい有機膜を積層する。これらの膜をダイシングすると、飛散ダストとなったり、下地のパシベーション膜から剥がれが発生したりすることがある。これらは、外観不良の他に、固体撮像素子の受光部に付着し、画素不良となり、歩留り悪化を招くことになる。対策としては、同様にダイシング前のウェハプロセスでエッチング除去し、極力、有機膜をダイシングしないようにする。
　従来技術として、パッド部開口のためのレジストパターン形成と同時に、スクライブライン領域に沿ってもレジストパタニングを行い、両者を同時にエッチングすることでウェハプロセスの作業数を減らしつつ、ダイシング後の外観不良を低減する構造が提案されている（特許文献２参照）。
特開平５－３２４９号公報 特開２００７－１８４３５５号公報
　ところで、裏照射面型固体撮像素子に代表されるような製品パッドが半導体基板表面より深い位置に存在する場合、パッド部の加工を複数回に分ける必要がある。各々のパッド加工サイズは、最終開口エッチング終了時にワイヤボンディング強度を十分に確保できるパッドサイズを設定し、それから１回目のパッド開口サイズにかけて逆算でリソグラフィの重ねや露光量バラツキから、徐々に大きくレイアウトして行く。
　すると、前出のパッドとスクライブ加工領域を同時にパターン形成しようとした場合、双方のフォトレジスト開口部が近接し過ぎ、間に細い残しパターンができる。
　この部分は、エッチング中のレジスト倒れや、ブレードダイシング時のパターン飛び等が発生する。また、エッチング中のレジスト倒れや、ブレードダイシング時のパターン飛び等の発生を回避するため、パッドとスクライブラインの位置を離すことは、半導体装置のチップサイズの拡大に繋がり、一つの半導体基板（ウェハ）から作成できる半導体装置の個数の減少になってしまう。
　本技術は、このような状況に鑑みてなされたものであり、特に、半導体装置と、その製造について、ダイシングにより発生する飛散ダストや目詰まりによるチッピング、さらには、下地のパシベーション膜からの剥がれを抑制し、製造に係る歩留まりを向上し、より低コスト化を実現できるようにするものである。
　本技術の一側面の半導体装置は、半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時にスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている。
　前記エッチングがなされる単位となる層の一部の層には、前記複数回に分けて行われるエッチングのうち、最初にエッチングされる層を含ませるようにすることができる。
　前記エッチングがなされる単位となる層の一部の層には、前記複数回に分けて行われるエッチングのうちの、前記最初にエッチングされる層を含む複数の層とすることができる。
　前記エッチングがなされる単位となる層の一部の層には、前記半導体装置の周囲のブレードダイシングを行うスクライブライン部のブレード領域から前記パッドを含む領域までを繋いだパターンで一部または全部が一括でエッチングされた層を含ませるようにすることができる。
　前記半導体装置は、貫通電極を設けた半導体ウェハ同士を相互に貼り合わせて複数積層した３次元実装基板とすることができる。
　本技術の一側面の半導体装置の製造方法は、半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層を、前記パッドの開口を形成するエッチングと同時にスクライブライン部の開口を形成するエッチングを行うと共に、前記パッド部の開口部と、前記スクライブライン部の開口部とを繋ぐ領域の一部または全部のエッチングを行う第１の工程と、前記第１の工程の後、前記パッドのみの開口を形成するエッチングを行う第２の工程とを含む。
　前記第１の工程の後、前記第２の工程の前、前記パッドの開口を形成するエッチングと同時にスクライブライン部の開口を形成するエッチングとを、独立した領域で行う第３の工程を含ませるようにすることができる。
　本技術の一側面の固体撮像素子は、入射光を集光する集光光学部と、前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、複数の前記光電変換部からなる複数の画素部と、前記画素部が形成された半導体基板の一面側に配線層と、光電変換された信号を処理する信号処理部とを含む固体撮像素子であって、前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている。
　前記光電変換部には、前記配線層が形成されている面より入射される光を受光させるようにすることができる。
　前記光電変換部には、前記配線層が形成されている面とは反対側より入射される光を受光させるようにすることができる。
　本技術の一側面の撮像装置は、入射光を集光する集光光学部と、前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、複数の前記光電変換部からなる複数の画素部と、前記画素部が形成された半導体基板の一面側に配線層と、光電変換された信号を処理する信号処理部とを有する固体撮像素子を含む撮像装置であって、前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている。
　本技術の一側面の電子機器は、入射光を集光する集光光学部と、前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、複数の前記光電変換部からなる複数の画素部と、前記画素部が形成された半導体基板の一面側に配線層と、光電変換された信号を処理する信号処理部とを有する固体撮像素子を含む電子機器であって、前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている。
　本技術の一側面においては、固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている。
　本技術の一側面によれば、ダイシングにより発生する飛散ダストや目詰まりによるチッピング、さらには、下地のパシベーション膜からの剥がれを抑制し、製造に係る歩留まりを向上し、より低コスト化を実現することが可能となる。
本技術を適用した半導体装置を用いた固体撮像素子の側面断面を説明する図である。 図１の固体撮像素子の上面図を説明する図である。 従来の固体撮像装置における固体撮像素子を説明する図である。 従来の固体撮像装置のタップをむき出しにする方法を説明する図である。 従来の固体撮像装置のタップを開口する方法において、レジスト層が飛んでしまう例を説明する図である。 従来の固体撮像装置のタップを開口する方法において、レンズ材料層が飛んでしまう例を説明する図である。 本技術を適用した半導体装置のタップを開口させる第１の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させる第１の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させる開口させる第１の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させる処理を説明する図である。 本技術を適用した半導体装置のタップを開口させる第１の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させる第１の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させる第１の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させる第１の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させる第１の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させたときの画像を説明する図である。 本技術を適用した半導体装置のタップを開口させたときの画像を説明する図である。 本技術を適用した半導体装置のタップを開口させる第２の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させたときの画像を説明する図である。 図１９の半導体装置のタップを開口させたときの上面図を説明する図である。 本技術を適用した半導体装置のタップを開口させる第３の実施の形態を説明する図である。 本技術を適用した半導体装置のタップを開口させたときの画像を説明する図である。 本技術を適用した半導体撮像素子からなる固体撮像素子を利用した撮像装置および電子機器の構成を説明する図である。 固体撮像素子の使用例を示す図である。
　以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
　＜第１の実施の形態＞
　＜固体撮像素子の構成例＞
　図１は、本技術を適用した半導体装置である裏面照射型固体撮像素子の一実施の形態の概略構成の側面断面図である。
　図１の裏面照射型固体撮像素子は、垂直方向に上からレンズフィルタ層１１、平坦化層１２、無機パシベーション層１３、半導体基板１４、配線層１５、および支持基板１６の順序で積層されている。また、レンズフィルタ層１１、および平坦化層１２は、総称してレンズ材料層６１とも称する。半導体基板１４裏面側（図中における半導体基板１４の上側）に光透過性を有する無機パシベーション層１３および平坦化膜１２が形成されている。
　また、図１の水平方向に左から、転送トランジスタ、増幅トランジスタ、リセットトランジスタ等のトランジスタ群（図示せず）等を有する複数の画素部５１からなる固体撮像素子３１、および固体撮像素子３１を個別にダイシングする際にダイシングブレードにより切り分けられるスクライブライン３２が形成されている。
　固体撮像素子３１は、図２で示されるように、水平方向に格子状に配設されており、スクライブライン３２は、固体撮像素子３１間に形成されている。固体撮像素子３１は、周囲にリング状にガードリング８３が設けられており、その間にブレード領域４１が設けられている。ブレード領域４１は、固体撮像素子３１を個別にダイシングする際、ブレード領域４１にダイシングするためのダイシングブレードが切り込まれることにより、ダイシングされる（個別に切り分けられる）。スクライブライン３２は、ブレード領域４１の幅設定に応じて、５０乃至２００μｍ程度の幅に設定される。ガードリング８３は、チップ領域の配線層１５と同一のプロセスで形成される。スクライブライン３２には、リソグラフィ用合わせマーク、検査パターン等を形成することができる。
　固体撮像素子３１のレンズフィルタ層１１の画素部５１には、集光レンズ層７１が設けられており、この集光レンズ層７１が、光電変換により電荷を発生し、画素信号を出力する光電変換部８１に入射光を集光する。また、集光レンズ層７１の下には、RGB（赤色、緑色、青色）などの特定の波長の光のみを透過させるカラーフィルタ層７２が設けられており、このカラーフィルタ層７２により、光電変換部８１には、それぞれのフィルタにより透過された波長の光が入射する。光電変換層８１は、例えばシリコン基板などからなる半導体基板１４の活性層８２に形成されている。さらに、各光電変換部８１から読み出した信号電荷を処理する信号処理部（図示せず）が形成されている。
　また、光電変換部８１が形成された半導体基板１４の表面側（図中における半導体基板１４の下側）には配線層１５が形成されている。この配線層１５は、配線９１と、配線９１を被覆する絶縁膜９２とからなる。配線層１５は、支持基板１６上に形成される。この支持基板１６は、例えばシリコン基板からなる。配線９１の材質は、例えば、アルミニウム、銅、及びタングステンを主成分とする。
　＜従来のパッド部の加工＞
　図３は、図１に示される裏面照射型固体撮像素子のパッド部を従来の手法で加工したときの概略の側面断面図である。
　図３で示されるように、上から、レンズ材料層６１は、パッド部１２１、およびブレード領域４１のそれぞれに開口部Ｚ１，Ｚ２がエッチングにより形成される。また、半導体基板１４は、パッド部１２１、およびブレード領域４１のそれぞれに開口部Ｚ３，Ｚ４がエッチングにより形成される。さらに、配線層１５は、パッド部１２１のみが、開口部Ｚ５がエッチングにより形成される。このような構成により、パッド１１１に開口部が形成され、併せてスクライブライン３２のブレード領域４１にダイシングブレード１０１が切り込むことで発生する、飛散ダストや、下地のパシベーション膜が剥がれるといったことがないように加工される。
　尚、図３は、側面断面であるため、パッド部１２１およびブレード領域４１の開口幅が形成される様は、同様に描かれているが、パッド部１２１は、スポット状にパッド１１１が剥き出されるように形成されているのに対して、ブレード領域４１の開口部は、図２で示されるように固体撮像素子３１を囲むように形成される。
　また、開口部Ｚ１乃至Ｚ５の開口幅は、開口部Ｚ１＞Ｚ３＞Ｚ５であり、また、開口部Ｚ２＞Ｚ４とされている。これは、エッチングにより開口部を形成する際、テーパが発生するためであり、図中の上部から下部に向かって開口幅は小さく形成される。このため、パッド１１１を剥き出しにする必要幅に対して、図３の上部の層ほど、より大きな幅の開口部が必要となる。そこで、レジストパターンは、パッド１１１をボンディングする際、十分な強度となる開口幅から図中の上方に向かって逆算して、徐々に広くなるように形成される。
　より詳細には、以下のような工程でパッド部が開口される。
　すなわち、第１の工程において、図４で示されるように、裏面照射型固体撮像素子のレンズ材料層６１の図中の上面に、開口部Ｚ１，Ｚ２の開口幅に対応する、より広い開口幅のレジスト層１３１のパターンが形成され、レンズ材料層６１がエッチングされる。
　以下、同様の手法で、パッド部１２１とブレード領域４１とがエッチングされることにより、開口部Ｚ３，Ｚ４が形成され、さらに、パッド部１２１のみがエッチングされることにより、開口部Ｚ５が形成されて、パッド１１１が剥き出しの状態とされる。
　ところで、同一のウェハからより多くの固体撮像素子３１を取り出すには、ガードリング８３の幅をより短くし、パッド部１２１とブレード領域４１とを近くに配設する構成とすることが望ましい。
　しかしながら、パッド部１２１とブレード領域４１とを近くに配設すると、パッド部１２１とブレード領域４１との距離が短すぎるため、例えば、図５で示されるように、レジスト層１３１’が薄くなり、レンズ材料層６１から剥がれて、倒れる、いわゆるレジスト倒れが生じてしまうことがあった。
　また、図６で示されるように、ダイシングブレード１０１がブレード領域４１に切り込む際に、パッド部１２１とブレード領域４１との間のレンズ材料層６１’が、無機パシベーション層１３から剥がれて、飛び出してしまうことがあった。
　いずれにおいても、倒れてしまったレジスト層１３１’やレンズ材料層６１’が、剥がれることにより外観不良になるだけでなく、ダストとして固体撮像素子３１の画素部５１の表面に付着して画素不良を起こす可能性があった。結果として、固体撮像素子３１の製造に係る歩留まりを低減させ、コスト高となる可能性があった。
　＜本技術のパッド部の加工＞
　次に、本技術を適用した半導体装置である固体撮像素子の製造方法の一部である、ウェハ表面より深い位置に存在するパッドをワイヤボンディングするために剥き出しの状態にする加工工程について説明する。尚、ここでは、半導体装置である固体撮像素子が、半導体基板中に複数の半導体チップとして形成されており、それぞれの固体撮像素子において接続用のパッドを開口する加工工程について説明する。
　本技術においては、以上のような歩留まりを向上させ、コストを低減させるため、パッド部１２１およびブレード領域４１の加工時に両者を繋げるようにレジスト開口させたパターンからなるレジスト層１３１を用いて１回目のエッチングがなされ、レンズ材料層６１にパッド部１２１およびブレード領域４１の両者を繋げる開口部が形成される。
　次に、パッド部１２１およびブレード領域４１のそれぞれが、独立した領域となるように開口部が設けられたレジスト層１３１を用いて、２回目のエッチングがなされ、パシベーション層１３および半導体基板１４に、パッド部１２１およびブレード領域４１の両者が独立した開口部が形成される。この時点で、ブレード領域４１はチッピングや目詰まりの原因となる層が除去されていることになる。そして、パッド部１２１のみ開口部が設けられたレジスト層１３１を用いて、３回目のエッチングにより、固体撮像素子３１と電気的に接続するパッド１１１を露出させるよう開口部が形成される。
　より詳細には、第１の工程において、図７で示されるような、未加工のレンズ材料層６１の上部に、図８で示されるように、パッド部１２１およびブレード領域４１の加工時に両者をつなげる開口幅（および形状）の開口部Ｚ１１からなるレジスト開口させたパターンからなるレジスト層１３１が積層される。
　第２の工程において、図８のレジスト層１３１を用いて、レンズ材料層６１が１回目のエッチングにより、図９で示されるように、パッド部１２１およびブレード領域４１を繋いだ開口部Ｚ２１が形成される。
　第３の工程において、図９のレジスト層１３１が剥がされて、図１０で示されるように、パッド部１２１およびブレード領域４１を繋いだ開口部Ｚ２１がエッチングされたレンズ材料層６１が図中の最上層として形成される。
　第４の工程において、さらに、図１０の最上層に、図１１で示されるように、パッド部１２１、およびブレード領域４１のそれぞれに開口部Ｚ３１，Ｚ３２が設けられたレジスト層１３１が形成される。尚、図１１で示されるように、レジスト層１３１の一部は、レンズ材料層６１にも形成される。
　第５の工程において、図１１のレジスト層１３１を用いて、パシベーション層１３、および半導体基板１４が２回目のエッチングにより、図１２で示されるように、パッド部１２１、およびブレード領域４１のそれぞれに開口部Ｚ４１，Ｚ４２が形成される。
　第６の工程において、図１２のレジスト層１３１が剥がされることにより、図１３で示されるように、最上層のレンズ材料層６１においては、パッド部１２１およびブレード領域４１を繋いだ開口部Ｚ２１が形成され、さらに、パシベーション層１３、および半導体基板１４の、パッド部１２１、およびブレード領域４１のそれぞれに開口部Ｚ４１，Ｚ４２が形成される。
　第７の工程において、図１３で示される最上層に対して、図１４で示されるように、パッド部１２１のみに、開口部Ｚ５１が設けられたレジスト層１３１が形成される。
　第８の工程において、配線層１５のパッド部１２１には、図１４のレジスト層１３１が用いられて３回目のエッチングにより、パッド１１１が剥き出しの状態となる開口部Ｚ６１が形成される。これにより、パッド１１１は、電気的に接続可能な状態となる。そして、図１４のレジスト層１３１が剥がされることにより、図１５で示されるように裏面照射型固体撮像素子の、レンズ材料層６１にパッド部１２１およびブレード領域４１を繋いだ開口部Ｚ２１が形成される。また、パシベーション層１３、および半導体基板１４にパッド部１２１、およびブレード領域４１のそれぞれの領域に独立して開口部Ｚ４１，Ｚ４２が形成される。そして、配線層１５のパッド部１２１に開口部Ｚ６１が形成され、開口部Ｚ６１の底部にパッド１１１が剥き出しの状態となる。
　以上のように、第１の工程乃至第３の工程において、パッド部１２１、およびブレード領域４１が繋がれて形成された開口部Ｚ１１からなるレジスト層１３１を用いてレンズ材料層６１が１回目のエッチングにより、パッド部１２１、およびブレード領域４１が繋がれた状態で開口部Ｚ２１が形成されることにより、ダストになる可能性のあるレジスト層１３１、およびレンズ材料層６１が完全に除去される。また、２回目のエッチングで、ダイシングブレード１０１によりダストが形成される恐れのあるパシベーション層１３、および半導体基板１４がブレード領域４１から除去されると共に、パッド部１２１の開口部Ｚ４１が形成される。さらに、３回目のエッチングで配線層１５に開口部Ｚ６１が形成される。
　これにより、レジスト層１３１やレンズ材料層６１が、剥がれることによる外観不良を防止することが可能となる。また、パシベーション層１３や半導体基板１４がダイシングブレードによりダイシングされる際に発生するダストにより固体撮像素子３１の画素部５１の表面に付着して画素不良を起こすといったことが防止される。
　結果として、固体撮像素子３１の製造に係る歩留まりを向上させ、コストを低減することが可能となる。
　尚、以上においては、１回目のエッチングで、レンズ材料層６１にパッド部１２１とブレード領域４１とその間が繋がるように開口部Ｚ２１を形成し、２回目以降のエッチングにおいて、パシベーション層１３、半導体基板１４、および配線層１５に、パッド部１２１とブレード領域４１とのそれぞれの領域に独立して開口部Ｚ４１，Ｚ４２，Ｚ６１を形成する例について説明してきた。
　しかしながら、レンズ材料層６１、パシベーション層１３、半導体基板１４、および配線層１５といった層以上に複数に積層されるような階層構造であるような場合、層を区分けして３回以上のエッチングにより、パッド部１２１とブレード領域４１とのそれぞれに開口部を形成するようにしても良い。この場合、１回目のエッチングのみならず、それ以上の回数のエッチングにおいて、パッド部１２１とブレード領域４１とその間が繋がるように開口部が形成されるようにしてもよい。
　例えば、固体撮像素子が全部で５層の材質から形成されている場合については、５回のエッチングにより各層において、パッド部１２１とブレード領域４１とのそれぞれに開口部を形成するようにしても良い。また、この場合、１回目と２回目のエッチングにおいて、パッド部１２１とブレード領域４１とその間が繋がるように開口部が形成されるようにしてもよい。このような処理により、パッド部１２１とブレード領域４１とがより近接している場合でもダストの発生を抑制することが可能となる。
　＜第１の製造例＞
　上述した固体撮像素子３１のパッド部の加工により、例えば、図１６で示されるような固体撮像素子３１の製造が可能となる。
　尚、図１６においては、パッド部１２１およびブレード領域４１を繋いだ開口部からなる、レンズ材料層６１からなる層Ｈ１がエッチングされて開口された後、パッド部１２１およびブレード領域４１のそれぞれが独立して構成された、無機パシベーション層１３および半導体基板１４からなる層Ｈ２がエッチングされる。そして、最後に、パッド部１２１のみの配線層１５からなる層Ｈ３がエッチングされることによりパッド１１１が剥き出しにされる。
　以上のような構成により、スクライブライン３２のブレード領域４１にダイシングブレード１０１が切り込むことで発生する、飛散ダストや、下地のパシベーション膜が剥がれるといったことがなくなる。結果として、ダストが画素部５１に付着するといったことが防止されるので、固体撮像素子３１の製造に係る歩留まりを向上させ、コストを低減することが可能となる。
　＜第２の製造例＞
　第１の製造例において、例えば、レンズ材料層６１からなる層Ｈ１と共に、無機パシベーション層１３および半導体基板１４からなる層Ｈ２をも、パッド部１２１およびブレード領域４１を繋いだ開口部とするようにしてもよい。
　図１７は、図１６のレンズ材料層６１からなる層Ｈ１と共に、無機パシベーション層１３および半導体基板１４からなる層Ｈ２をも、パッド部１２１およびブレード領域４１を繋いだ開口部とするようにした固体撮像素子３１の製造例が示されている。
　すなわち、レンズ材料層６１、無機パシベーション層１３および半導体基板１４からなる層Ｈ１１のいずれにおいても、パッド部１２１およびブレード領域４１を繋いだ開口部としてエッチングされた後、配線層１５からなるパッド部１２１の層Ｈ１２のみがエッチングされることにより、パッド１１１が剥き出しに開口される。
　この場合についても同様に、固体撮像素子３１の製造に係る歩留まりを向上させ、コストを低減することが可能となる。
　尚、図１７においては、図１６における撮像画像を用いて説明している。このため、図１７の第２の製造例については、より詳細には、第１の製造例と異なり、第１の製造例において、図１７で示される画像中に層Ｈ１１に含まれている凸部分については、エッチングにより削り取られた形状とされる。
　＜第２の実施の形態＞
　以上においては、裏面照射型固体撮像素子の構成について説明してきたが、表面照射型でも同様の手法が応用できる。
　図１８は、表面照射型固体撮像素子の概略の側面断面図である。尚、図１８において、図１５における構成と同一の機能を備えた構成については、同一の名称、および同一の符号を付しており、その説明は適宜省略するものとする。
　すなわち、図１８の表面照射型固体撮像素子において、図１５の裏面照射型固体撮像素子と異なる点は、半導体基板１４に代えて、配線層２０１が設けられている点である。尚、光電変換部８１を含む半導体基板１４は、図中の最下部に設けられている。
　そして、図１８の場合、１回目のエッチングにより、開口部Ｚ１１１が、ガードリング８３を含んで、パッド部１２１およびブレード領域４１を繋ぐようにレンズ材料層６１に形成される。そして、２回目のエッチングにより、パッド部１２１およびブレード領域４１のそれぞれに開口部Ｚ１２１，Ｚ１２２が配線層２０１に形成される。結果として、パッド１１１が剥き出しの状態に加工される。
　このように加工されることにより、表面照射型固体撮像素子の製造においても、裏面照射型固体撮像素子の製造における場合と同様に、スクライブライン３２のブレード領域４１にダイシングブレード１０１が切り込むことで発生する、飛散ダストや、下地のパシベーション膜が剥がれるといったことがなくなる。結果として、係る歩留まりを向上させ、コストを低減することが可能となる。
　＜第３の製造例＞
　上述した固体撮像素子３１のパッド部の加工により、例えば、図１９で示されるような表面照射型の固体撮像素子３１の製造が可能となる。
　図１９で示される側面断面で示されるように、１回目のエッチングにより、パッド部１２１とブレード領域４１とを繋いだ状態でレンズ材料層６１からなる層Ｈ２０１が剥離されて開口され、２回目のエッチングにより、パッド部１２１のみの配線層２０１からなる層Ｈ２０２が剥離されて開口される。これによりパッド１１１が剥き出しの状態に開口されることになる。
　これを上面図にすると、図２０の左部で示されるように、パッド部１２１（パッド１１１）とブレード領域４１（スクライブライン３２）とを繋いだ位置において、図１９の層Ｈ２０１が１回目のエッチングにより剥離されて開口され、スクライブライン３２上には配線層２０１が剥き出しの状態に開口される。さらに、図２０の右部で示されるように、パッド部１２１（パッド１１１）とブレード領域４１（スクライブライン３２）との配線層２０１からなる層Ｈ２０２が独立してエッチングされて、パッド部１２１のパッド１１１と、スクライブライン３２上のブレード領域４１の配線層１５とが剥き出しの状態に開口されることになる。尚、図１９は、図２０の右部におけるＡＡ’面である。
　以上の処理により、表面照射型固体撮像素子においても、スクライブライン３２のブレード領域４１にダイシングブレード１０１が切り込むことで発生する、飛散ダストや、下地のパシベーション膜が剥がれるといったことがなくなる。結果として、製造に係る歩留まりを向上させ、コストを低減することが可能となる。
　＜第３の実施の形態＞
　以上においては、裏面照射型固体撮像素子、および表面照射型固体撮像素子の配線層が単層の構成について説明してきたが、例えば、別途ロジック基板を積層した３次元実装基板からなる固体撮像装置であってもよい。
　図２１は、３次元実装基板からなる裏面照射型固体撮像素子３１の概略の側面断面図である。尚、図２１の固体撮像素子３１において、図１５の固体撮像素子３１において同一の機能を備えた構成については、同一の名称、および同一の符号を付しており、その説明は適宜省略するものとする。すなわち、図２１において、図１５の固体撮像素子３１と異なるのは、配線層１５の下に、支持基板を含むロジック基板２５１が設けられている点である。このロジック基板２５１は、配線層１５における配線と貫通電極２７１により電気的に接続されており、固体撮像素子３１の光電変換部２２により生成された電荷に基づいて生成される画素信号が、この貫通電極２７１を介してロジック基板２５１に出力される。
　図２１における固体撮像素子３１の製造にあたっては、図１５と同様に、１回目のエッチングにより、パッド部１２１とブレード領域４１とを繋いだ開口部Ｚ１５１が形成され、２回目のエッチングにより、パッド部１２１とブレード領域４１とがそれぞれ独立した開口部Ｚ１６１，Ｚ１６２が半導体基板１４に形成される。
　そして、３回目のエッチングにより、配線層１５およびロジック基板２５１における配線層に、開口部Ｚ１７１が形成されることにより、ロジック基板２５１のパッド１１１が剥き出しの状態とされる。
　このように加工されることにより、３次元実装基板からなる固体撮像素子の製造においても、裏面照射型固体撮像素子、および表面照射型固体撮像素子の製造における場合と同様に、スクライブライン３２のブレード領域４１にダイシングブレード１０１が切り込むことで発生する、飛散ダストや、下地のパシベーション膜が剥がれるといったことがなくなる。結果として、係る歩留まりを向上させ、コストを低減することが可能となる。
　＜第４の製造例＞
　図２２には、具体的に、３次元実装基板からなる固体撮像素子３１のパッド１１１を剥き出しにする加工がなされた製造例の概略の側面断面が示されている。
　図２２で示されるように、１回目のエッチングによりレンズ材料層６１、およびパシベーション層１３からなる層Ｈ３０１が剥離されて開口される。また、２回目のエッチングにより半導体基板１４からなる層Ｈ３０２が剥離されて開口される。そして、３回目のエッチングにより配線層１５およびロジック基板２５１の配線層からなる層Ｈ３０３が剥離されて、ロジック基板２５１のパッド１１１が剥き出しの状態に開口される。
　このような加工により、ブレード領域４１、およびパッド部１２１が近接した状態に設計されていても、１回目のエッチングによりレンズ材料層６１やパシベーション層１３におけるブレード領域４１、およびパッド部１２１を含む開口部が形成されることにより、ブレード領域４１、およびパッド部１２１の間のレジスト層１３１、レンズ材料層６１、およびパシベーション層１３からなるダストの発生を抑制することが可能となる。また、ブレード領域４１、およびパッド部１２１が近接した状態に設計されることにより１枚のウェハから取り出せる固体撮像素子数を増やすことが可能となる。
　結果として、ダストの発生による外形形状の変形や、固体撮像素子３１の画素部５１にダストが入り込むといったことを防止することが可能となり、製品の歩留まりを向上させ、製造コストの低減を図ることが可能となる。
　尚、以上の説明に使用したエッチング作業はドライエッチングを用いても、ウェットエッチングを用いても構わない。同様に、レジスト層１３１に形成されるパッド部１２１、およびブレード領域４１のエッチングパターンについても、ポジティブ型フォトレジスト、ネガティブ型フォトレジスト及び、ＳｉＯまたはＳｉＮのような無機膜によるハードマスクを使用しても構わない。
　以上の如く、ウェハ表面より深い位置に存在するパッドとスクライブラインの位置関係を遠ざけること無く、両者の間から発生するダストを抑制することが可能な裏面照射型固体撮像装置、表面型固体撮像素子、および３次元実装基板を製造することが可能となる。
　また、表面にポリイミド等のパシベーションを有する集積回路チップの製造にも応用することができる。
　さらに、スクライブラインとパッドのみならず、パッドとパッドの間の距離も遠ざける必要が無くなるため、こちらについてもチップサイズの拡大の防止対策となる。例えば、複数回あるパッドエッチの途中で、無機または有機の保護膜を表面に形成することで、パッド部およびブレード領域の開口部側壁の保護や絶縁性を高めことも可能となる。
　＜電子機器への適用例＞
　上述した固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図２３は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図２３に示される撮像装置１００１は、光学系１００２、シャッタ装置１００３、固体撮像素子１００４、駆動回路１００５、信号処理回路１００６、モニタ１００７、およびメモリ１００８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１００２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子１００４に導き、固体撮像素子１００４の受光面に結像させる。
　シャッタ装置１００３は、光学系１００２および固体撮像素子１００４の間に配置され、駆動回路１００５の制御に従って、固体撮像素子１００４への光照射期間および遮光期間を制御する。
　固体撮像素子１００４は、上述した固体撮像素子３１を含むパッケージにより構成される。固体撮像素子１００４は、光学系１００２およびシャッタ装置１００３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子１００４に蓄積された信号電荷は、駆動回路１００５から供給される駆動信号（タイミング信号）に従って転送される。
　駆動回路１００５は、固体撮像素子１００４の転送動作、および、シャッタ装置１００３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子１００４およびシャッタ装置２０３を駆動する。
　信号処理回路１００６は、固体撮像素子１００４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１００６が信号処理を施すことにより得られた画像（画像データ）は、モニタ１００７に供給されて表示されたり、メモリ１００８に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１００１においても、上述した固体撮像素子１００４に代えて、固体撮像素子１を適用することにより、全画素でFD変換効率の切り替えを実現させることが可能となる。
　＜固体撮像素子の使用例＞
　図２４は、上述の固体撮像素子３１を使用する使用例を示す図である。
　上述した固体撮像素子３１は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　尚、本技術は、以下のような構成も取ることができる。
（１）　半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時にスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている
　半導体装置。
（２）　前記エッチングがなされる単位となる層の一部の層は、前記複数回に分けて行われるエッチングのうち、最初にエッチングされる層を含む
　（１）に記載の半導体装置。
（３）　前記エッチングがなされる単位となる層の一部の層は、前記複数回に分けて行われるエッチングのうちの、前記最初にエッチングされる層を含む複数の層である
　（１）に記載の半導体装置。
（４）　前記エッチングがなされる単位となる層の一部の層は、前記半導体装置の周囲のブレードダイシングを行うスクライブライン部のブレード領域から前記パッドを含む領域までを繋いだパターンで一部または全部が一括でエッチングされた層を含む
　（１）に記載の半導体装置。
（５）　前記半導体装置は、貫通電極を設けた半導体ウェハ同士を相互に貼り合わせて複数積層した３次元実装基板である
　（１）乃至（４）のいずれかに記載の半導体装置。
（６）　半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層を、前記パッドの開口を形成するエッチングと同時にスクライブライン部の開口を形成するエッチングを行うと共に、前記パッド部の開口部と、前記スクライブライン部の開口部とを繋ぐ領域の一部または全部のエッチングを行う第１の工程と、
　前記第１の工程の後、前記パッドのみの開口を形成するエッチングを行う第２の工程とを含む
　半導体装置の製造方法。
（７）　前記第１の工程の後、前記第２の工程の前、前記パッドの開口を形成するエッチングと同時にスクライブライン部の開口を形成するエッチングとを、独立した領域で行う第３の工程を含む
　（６）に記載の半導体装置の製造方法。
（８）　入射光を集光する集光光学部と、
　前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、
　複数の前記光電変換部からなる複数の画素部と、
　前記画素部が形成された半導体基板の一面側に配線層と、
　光電変換された信号を処理する信号処理部とを含む固体撮像素子であって、
　前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている
　固体撮像素子。
（９）　前記光電変換部は、前記配線層が形成されている面より入射される光を受光する
　（８）に記載の固体撮像素子。
（１０）　前記光電変換部は、前記配線層が形成されている面とは反対側より入射される光を受光する
　（８）に記載の固体撮像素子。
（１１）　入射光を集光する集光光学部と、
　前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、
　複数の前記光電変換部からなる複数の画素部と、
　前記画素部が形成された半導体基板の一面側に配線層と、
　光電変換された信号を処理する信号処理部とを有する固体撮像素子を含む撮像装置であって、
　前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている
　撮像装置。
（１２）　入射光を集光する集光光学部と、
　前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、
　複数の前記光電変換部からなる複数の画素部と、
　前記画素部が形成された半導体基板の一面側に配線層と、
　光電変換された信号を処理する信号処理部とを有する固体撮像素子を含む電子機器であって、
　前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている
　電子機器。
　１１　レンズフィルタ層，　１２　平坦化層，　１３　パシベーション層，　１４　半導体基板，　１５　配線層，　１６　支持基板，　３１　固体撮像素子，　３２　スクライブライン，　４１　ブレード領域，　５１　画素部，　６１　レンズ材料層，　７１　集光レンズ層，　７２　カラーフィルタ層，　８１　光電変換部，　８２　活性層，　８３　ガードリング，　９１　配線，　９２　絶縁膜，　１０１　ブレード，　１１１　パッド，　１２１　パッド部，　１３１　レジスト層，　２０１　配線層，　２５１　配線層，　２７１　貫通電極

Claims (12)

  1. 　半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時にスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている
    　半導体装置。
  2. 　前記エッチングがなされる単位となる層の一部の層は、前記複数回に分けて行われるエッチングのうち、最初にエッチングされる層を含む
    　請求項１に記載の半導体装置。
  3. 　前記エッチングがなされる単位となる層の一部の層は、前記複数回に分けて行われるエッチングのうちの、前記最初にエッチングされる層を含む複数の層である
    　請求項１に記載の半導体装置。
  4. 　前記エッチングがなされる単位となる層の一部の層は、前記半導体装置の周囲のブレードダイシングを行うスクライブライン部のブレード領域から前記パッドを含む領域までを繋いだパターンで一部または全部が一括でエッチングされた層を含む
    　請求項１に記載の半導体装置。
  5. 　前記半導体装置は、貫通電極を設けた半導体ウェハ同士を相互に貼り合わせて複数積層した３次元実装基板である
    　請求項１に記載の半導体装置。
  6. 　半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層を、前記パッドの開口を形成するエッチングと同時にスクライブライン部の開口を形成するエッチングを行うと共に、前記パッド部の開口部と、前記スクライブライン部の開口部とを繋ぐ領域の一部または全部のエッチングを行う第１の工程と、
    　前記第１の工程の後、前記パッドのみの開口を形成するエッチングを行う第２の工程とを含む
    　半導体装置の製造方法。
  7. 　前記第１の工程の後、前記第２の工程の前、前記パッドの開口を形成するエッチングと同時にスクライブライン部の開口を形成するエッチングとを、独立した領域で行う第３の工程を含む
    　請求項６に記載の半導体装置の製造方法。
  8. 　入射光を集光する集光光学部と、
    　前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、
    　複数の前記光電変換部からなる複数の画素部と、
    　前記画素部が形成された半導体基板の一面側に配線層と、
    　光電変換された信号を処理する信号処理部とを含む固体撮像素子であって、
    　前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている
    　固体撮像素子。
  9. 　前記光電変換部は、前記配線層が形成されている面より入射される光を受光する
    　請求項８に記載の固体撮像素子。
  10. 　前記光電変換部は、前記配線層が形成されている面とは反対側より入射される光を受光する
    　請求項８に記載の固体撮像素子。
  11. 　入射光を集光する集光光学部と、
    　前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、
    　複数の前記光電変換部からなる複数の画素部と、
    　前記画素部が形成された半導体基板の一面側に配線層と、
    　光電変換された信号を処理する信号処理部とを有する固体撮像素子を含む撮像装置であって、
    　前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている
    　撮像装置。
  12. 　入射光を集光する集光光学部と、
    　前記集光光学部で集光した光を光量に応じた電気信号に変換する光電変換部と、
    　複数の前記光電変換部からなる複数の画素部と、
    　前記画素部が形成された半導体基板の一面側に配線層と、
    　光電変換された信号を処理する信号処理部とを有する固体撮像素子を含む電子機器であって、
    　前記固体撮像素子を構成する半導体基板中に複数の半導体チップが形成され、接続用のパッドを開口するにあたって、前記パッドを開口するエッチングを層単位で複数回に分けて行う際、前記エッチングがなされる単位となる層の複数のうちの一部の層は、前記パッドの開口を形成するエッチングと同時に、前記固体撮像装置の周囲のブレードダイシングを行うスクライブライン部を開口するエッチングがなされ、両者間を繋ぐ領域の一部または全部がエッチング除去されている
    　電子機器。
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