CN106449676A - 半导体装置和电子设备 - Google Patents

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Abstract

本发明涉及半导体装置和电子设备。半导体装置包括：传感器基板，包括：第一半导体基板；第一配线层，形成在第一半导体基板的第一主面侧；绝缘材料层，形成在第一半导体基板的第二主面侧；连接导电层，形成在绝缘材料层上，其中连接导电层的上面侧包括凹部；第一膜，形成在连接导电层上且覆盖连接导电层的凹部的内表面；和第二膜，形成在第一膜上，其中第一膜和第二膜中的至少一部分在凹部内；和逻辑基板，包括：第二半导体基板；和第二配线层，形成在第二半导体基板的第一主面侧，其中，传感器基板和逻辑基板结合在一起以使第一配线层面对第二配线层，且连接导电层将第一配线层中的第一配线与第二配线层中的第二配线电连接。

Description

半导体装置和电子设备
本申请是申请日为2012年7月12日、发明名称为“固体摄像器件和半导体装置及它们的制造方法和电子设备”的申请号为201210241867.7专利申请的分案申请。
技术领域
本发明涉及固体摄像器件、固体摄像器件的制造方法、半导体装置的制造方法、半导体装置和电子设备。
背景技术
例如数码摄像机、数码相机等电子设备包括诸如固体摄像器件等半导体装置。例如，固体摄像器件包括CMOS(互补金属氧化物半导体)型图像传感器和CCD(电荷耦合器件)型图像传感器。
固体摄像器件具有布置在半导体基板的表面上的多个像素。各像素设置有光电转换器。光电转换器例如为光电二极管，其通过利用具有受光面的外部光学系统接收入射光，并进行光电转换来产生信号电荷。
通常，对于上述固体摄像器件，光电转换器从半导体基板的设置有电路或配线的正面侧接收入射光。在这种情况下，电路和配线遮挡入射光，因此存在难以改善灵敏度的情况。因此，提出了“背投型”固体摄像器件，即光电转换器从背面侧接收入射光，该背面侧是正面(半导体基板的设置有电路和配线的一侧的面)的相反侧(例如，参见日本待审专利申请公报No.2005-150463和日本待审专利申请公报No.2008-182142)。
而且，对于诸如上述固体摄像器件等半导体装置，提出了“三维封装”，即将上面设置有不同功能的器件的多块基板进行层叠，并且将它们相互电连接。在“三维封装”的情况下，与各功能相对应的最佳电路形成在各基板上，从而能够容易实现器件功能的改善。例如，将上面设置有传感器件的传感器基板和上面设置有对从上述传感器件输出的信号进行处理的逻辑电路的逻辑基板进行层叠以组成固体摄像器件。目前，通过对半导体基板打孔来设置焊盘开口，以使焊盘配线的正面露出，并且通过将导电材料填充在焊盘开口中，使得这些器件相互电连接。也就是说，传感器基板和逻辑基板通过TSV(硅通孔)相互电连接(例如，日本待审专利申请公报No.2010-245506)。
另外，日本专利No.4349232还披露了一种在传感器芯片上层叠信号处理芯片的固体摄像器件，并且日本待审专利申请公报No.2008-182142还披露了一种将处于半成品状态的传感器芯片和处于半成品状态的信号处理芯片电连接以形成成品的技术。
发明内容
然而，对于诸如上述固体摄像器件等半导体装置，难以充分改善器件可靠性或产品产出率，或者对于通过将信号处理芯片层叠到传感器芯片上而构成的上述固体摄像器件，使用如下结构：将属于逻辑电路的晶体管设置在传感器芯片上的像素的垂直方向上。对于这种结构，属于逻辑电路的晶体管中由热载流子(具有由晶体管内的电场的膨胀获得的能量的载流子((电子或空穴))发出的光的不良影响是受到关注的问题。也就是说，传感器芯片上的像素探测到由热载流子发出的光时，该光在图像中表现为噪声，并且会导致图像质量劣化。
为此，本发明的一个实施例提供了一种半导体装置，其包括：传感器基板，所述传感器基板包括：第一半导体基板；第一配线层，形成在所述第一半导体基板的第一主面侧；绝缘材料层，形成在所述第一半导体基板的第二主面侧；连接导电层，形成在所述绝缘材料层上，其中，所述连接导电层的上面侧包括凹部；第一膜，形成在所述连接导电层上且覆盖所述连接导电层的所述凹部的内表面；和第二膜，形成在所述第一膜上，其中，所述第一膜和所述第二膜中的至少一部分在所述凹部内；和逻辑基板，所述逻辑基板包括：第二半导体基板；和第二配线层，形成在所述第二半导体基板的第一主面侧，其中，所述传感器基板和所述逻辑基板结合在一起以使所述第一配线层面对所述第二配线层，且所述连接导电层将所述第一配线层中的第一配线与所述第二配线层中的第二配线电连接。
本发明的另一实施例提供了一种电子设备，其包括：半导体装置，所述半导体装置包括：传感器基板，所述传感器基板包括：第一半导体基板；第一配线层，形成在所述第一半导体基板的第一主面侧；绝缘材料层，形成在所述第一半导体基板的第二主面侧；连接导电层，形成在所述绝缘材料层上，其中，所述连接导电层的上面侧包括凹部；第一膜，形成在所述连接导电层上且覆盖所述连接导电层的所述凹部的内表面；和第二膜，形成在所述第一膜上，其中，所述第一膜和所述第二膜中的至少一部分在所述凹部内；和逻辑基板，所述逻辑基板包括：第二半导体基板；和第二配线层，形成在所述第二半导体基板的第一主面侧，其中，所述传感器基板和所述逻辑基板结合在一起以使所述第一配线层面对所述第二配线层，且所述连接导电层将所述第一配线层中的第一配线与所述第二配线层中的第二配线电连接；和光学系统，被构造为将入射光引导至所述半导体装置。
本发明的另一实施例提供了一种固体摄像器件，所述固体摄像器件包括：传感器基板，所述传感器基板具有像素区域，在所述像素区域上排列有光电转换器；驱动电路，所述驱动电路设置在所述传感器基板的与所述光电转换器的受光面相反的正面侧上；绝缘层，所述绝缘层设置在所述受光面上并且具有阶梯结构，在所述阶梯结构中，所述像素区域的膜厚度比设置在所述像素区域外侧的周边区域的膜厚度薄；配线，所述配线在所述周边区域中设置成位于所述受光面侧；以及片上透镜，所述片上透镜设置在所述绝缘层上的与所述光电转换器对应的位置处。
本发明的另一实施例提供了一种固体摄像器件的制造方法，所述制造方法包括以下步骤：在设置在传感器基板上的像素区域中排列光电转换器；在所述传感器基板上的与所述光电转换器的受光面相反的正面侧上形成驱动电路；在所述受光面上将绝缘层形成在所述传感器基板上；在设置在所述像素区域外部的周边区域中，将配线形成在所述受光面侧；在形成所述绝缘层和所述配线之后，通过相对所述周边区域选择性地减薄所述绝缘层中的与所述像素区域对应的部分，在所述绝缘层中形成阶梯结构；并且在形成有所述阶梯结构的所述绝缘层上的与所述光电转换器对应的位置处形成片上透镜。
本发明的另一实施例提供了一种半导体装置的制造方法，所述制造方法包括如下步骤：形成上面设置有第一配线的第一电路基板；形成上面设置有第二配线的第二电路基板；使所述第一电路基板面对所述第二电路基板的上表面，并且将所述第一电路基板层叠并结合至所述第二电路基板的所述上表面；在所述第一电路基板和所述第二电路基板的层叠体上，在所述第一配线的上表面上形成第一开口，并且在所述第二配线的上表面上形成第二开口；通过在所述第一开口和所述第二开口内填充金属材料来形成连接导电层，从而设置第一插头和第二插头并且设置用于连接所述第一插头和所述第二插头的连接配线；形成钝化膜，以覆盖所述连接导电层中的所述连接配线的上表面。在形成所述钝化膜的所述步骤中，通过使用高密度等离子体CVD法、O3TEOS CVD法或ALD法形成由SiO2、SiOC或SiOF中一者构成的绝缘膜、通过使用涂布法形成由HSQ、MSQ、Par、PAE或BCB中一者构成的绝缘膜、或者通过使用高密度等离子体CVD法或ALD法形成由SiN、SiON、SiC或SiCN中一者构成的绝缘膜，来形成所述钝化膜。
本发明的另一实施例提供了一种半导体装置，所述半导体装置包括：层叠体，在所述层叠体中，上面设置有第一配线的第一电路基板面对并结合至上面设置有第二配线的第二电路基板的上表面；连接导电层，所述连接导电层设置在所述层叠体的上表面侧，并且电连接所述第一配线和所述第二配线；以及钝化膜，所述钝化膜设置在所述层叠体的上表面上，以覆盖所述连接导电层。所述连接导电层还包括第一插头和第二插头以及连接配线，所述第一插头和所述第二插头是通过在第一开口和第二开口中填充金属材料来设置的，在所述第一电路基板和所述第二电路基板的所述层叠体上，所述第一开口形成在所述第一配线的上表面上，并且所述第二开口形成在所述第二配线的上表面上，并且所述连接配线由金属材料形成，以用于连接所述第一插头和所述第二插头，其中，所述钝化膜是通过使用高密度等离子体CVD法、O3TEOS CVD法或ALD法形成由SiO2、SiOC或SiOF中一者构成的绝缘膜来形成的、通过使用涂布法形成由HSQ、MSQ、Par、PAE或BCB中一者构成的绝缘膜来形成的、或者通过使用高密度等离子体CVD法或ALD法形成由SiN、SiON、SiC或SiCN中一者构成的绝缘膜来形成的。
本发明的另一实施例提供了一种电子装置，所述电子装置包括：层叠体，在所述层叠体中，上面设置有第一配线的第一电路基板面对并结合至上面设置有第二配线的第二电路基板的上表面；连接导电层，所述连接导电层设置在所述层叠体的上表面侧，并且电连接所述第一配线和所述第二配线；以及钝化膜，所述钝化膜设置在所述层叠体的上表面上，以覆盖所述连接导电层。所述连接导电层还包括第一插头和第二插头以及连接配线，所述第一插头和所述第二插头是通过在第一开口和第二开口中填充金属材料来设置的，在所述第一电路基板和所述第二电路基板的所述层叠体上，所述第一开口形成在所述第一配线的上表面上，并且所述第二开口形成在所述第二配线的上表面上，并且所述连接配线由金属材料形成，以用于连接所述第一插头和所述第二插头，其中，所述钝化膜是通过使用高密度等离子体CVD法、O3TEOS CVD法或ALD法形成由SiO2、SiOC或SiOF中一者构成的绝缘膜来形成的、通过使用涂布法形成由HSQ、MSQ、Par、PAE或BCB中一者构成的绝缘膜来形成的、或者通过使用高密度等离子体CVD法或ALD法形成由SiN、SiON、SiC或SiCN中一者构成的绝缘膜来形成的。
本发明的另一实施例提供了一种固体摄像器件，所述固体摄像器件包括：传感器芯片，所述传感器芯片具有上面布置有多个光电转换器的受光层；信号处理芯片，所述信号处理芯片层叠在所述传感器芯片上，并且具有电路层，所述电路层上形成有用于驱动所述传感器芯片的逻辑电路；以及配线层，所述配线层布置在所述受光层和所述电路层之间，并且具有用于进行信号发送/接收的配线。在所述配线层的未形成有所述配线的区域中布置有具有遮光能力的遮光膜。
本发明的另一实施例提供了一种电子设备，所述电子设备包括上述实施例所述的固体摄像器件。
因此，本发明提供了能够对装置可靠性、制造产出率等方面进行改进的半导体装置的制造方法、半导体装置和电子设备。
根据上述本发明，在配线设置于像素区域的外侧的周边区域中的背投型固体摄像器件的情况下，通过选择地将像素区域的绝缘层部分刻成更薄，从而能够减小片上镜头与受光面之间的距离。因此，可以改善光电转换器的光接收性能。
附图说明
图1是表示应用了本发明技术的固体摄像器件的实施例的示意结构图；
图2是表示第一实施例的固体摄像器件的结构的主要部分的剖面图；
图3A和3B是表示第一实施例的固体摄像器件的制造过程的过程剖面图(部分1)；
图4A和4B是表示第一实施例的固体摄像器件的制造过程的过程剖面图(部分2)；
图5A至5C是表示第一实施例的固体摄像器件的制造过程的过程剖面图(部分3)；
图6A至6C是表示第一实施例的固体摄像器件的制造过程的过程剖面图(部分4)；
图7是表示第二实施例的固体摄像器件的结构的主要部分的剖面图；
图8A至8C是表示第二实施例的固体摄像器件的制造过程的过程剖面图(部分1)；
图9A和9B是表示第二实施例的固体摄像器件的制造过程的过程剖面图(部分2)；
图10A和10B是表示第二实施例的固体摄像器件的制造过程的过程剖面图(部分3)；
图11是表示第三实施例的固体摄像器件的结构的主要部分的剖面图；
图12A至12C是表示第三实施例的固体摄像器件的制造过程的过程剖面图(部分1)；
图13A和13B是表示第三实施例的固体摄像器件的制造过程的过程剖面图(部分2)；
图14是表示第四实施例的固体摄像器件的结构的主要部分的剖面图；
图15A至15C是表示第四实施例的固体摄像器件的制造过程的过程剖面图(部分1)；
图16A至16C是表示第四实施例的固体摄像器件的制造过程的过程剖面图(部分2)；
图17是表示第五实施例的固体摄像器件的结构的主要部分的剖面图；
图18表示第六实施例的固体摄像器件的主要部分的结构；
图19表示第六实施例的固体摄像器件的主要部分的结构；
图20表示第六实施例的固体摄像器件的主要部分的结构；
图21表示第六实施例的固体摄像器件的主要部分的结构；
图22表示第六实施例的固体摄像器件的制造方法的主要部分；
图23表示第六实施例的固体摄像器件的制造方法的主要部分；
图24表示第六实施例的固体摄像器件的制造方法的主要部分；
图25表示第六实施例的固体摄像器件的制造方法的主要部分；
图26表示第六实施例的固体摄像器件的制造方法的主要部分；
图27表示第六实施例的固体摄像器件的制造方法的主要部分；
图28表示第六实施例的固体摄像器件的制造方法的主要部分；
图29表示第六实施例的固体摄像器件的制造方法的主要部分；
图30表示第六实施例的固体摄像器件的制造方法的主要部分；
图31表示第六实施例的固体摄像器件的制造方法的主要部分；
图32表示第六实施例的比较例的情况；
图33A至33C表示第六实施例的比较例的情况；
图34是表示第六实施例的连接导电层的连接配线的示意图；
图35是表示第六实施例的设置有连接配线的凹部的部分的示意图；
图36表示第八实施例的固体摄像器件的主要部分的结构；
图37是表示层叠型摄像器件的结构示例的剖面图；
图38是表示现有技术的结构示例中的层叠型摄像器件的剖面图；
图39是表示配线设计规则的示例的示意图；
图40表示根据设计规则的遮光膜的宽度和最小间距之间的关系；
图41A至41D表示形成为具有最大有效比的遮光膜布局；
图42是表示每个布局的遮光能力的示意图；
图43A和43B表示按照两种图案布置的遮光膜的示例；
图44A和44B表示双层结构的遮光膜的结构示例；
图45表示在按照两种图案布置遮光膜时的遮光能力；
图46表示在遮光膜布置周期的偏移量与遮光能力之间的关系；
图47表示使用线状的遮光膜布置；
图48表示使用线状的遮光膜布置中的遮光能力；
图49表示仅作为第一层遮光膜中的空间的那些部分布置有第二层遮光膜的布局；
图50表示在重叠宽度和遮光能力之间的关系；
图51表示配线层的平面结构；并且
图52是使用通过应用本发明而获得的固体摄像器件的电子设备的结构示意图。
具体实施方式
实施方式中固体摄像器件的示意性构造示例
图1表示三维结构的固体摄像器件的示意性构造，其是应用有本发明技术的背投式固体摄像器件的实施例。图1所示的固体摄像器件1具有传感器基板2和电路基板9，在传感器基板2上形成具有阵列形式的光电转换器，电路基板9以层叠在传感器基板2上的状态结合至传感器基板2。
传感器基板2具有像素区域4，像素区域4的一个面是受光面A，多个包含光电转换器的像素3以二维方式排列在受光面A上。在像素区域4上，在行方向上排列有多条像素驱动线5，在列方向上排列有多条垂直信号线6，一个像素3设置成与一条像素驱动线5和一条垂直信号线6相连。各像素3设置有光电转换器、电荷累积单元以及由多个晶体管(所谓的MOS晶体管)和电容器等构成的像素电路。注意，像素电路的一部分设置在正面侧，该正面侧是受光面A的相反侧。而且，多个像素共用像素电路的一部分。
此外，传感器基板2具有在像素区域4外侧的周边区域7。周边区域7中设置有包括电极焊盘在内的配线8。如有必要，配线8与像素驱动线5、垂直信号线6以及像素电路相连接，并且还与设置在电路基板9上的驱动电路相连接。
电路基板9在面对传感器基板2侧的表面侧具有驱动电路，例如用于对设置在传感器基板2上的像素3进行驱动的垂直驱动电路10、列信号处理电路11、垂直驱动电路12以及系统控制电路13等。此处的驱动电路连接至传感器基板2侧的配线8。注意，设置在传感器基板2的正面侧的像素电路是驱动电路的一部分。
第一实施例
固体摄像器件的构造
将绝缘层和埋入配线设置成阶梯结构的示例
图2是表示第一实施例的固体摄像器件1-1的构造的主要部分的剖面图，并且是图1中的像素区域4与周边区域7之间的边界附近的剖面图。下面将根据此处的主要部分的剖面图来描述第一实施例的固体摄像器件1-1的构造。
图2所示的第一实施例的固体摄像器件1-1是以如下状态一体结合的三维结构的固体摄像器件：如上所述，传感器基板2与电路基板9层叠。在传感器基板2的正面侧，即在面对电路基板9侧的表面上，设置有配线层2a以及覆盖配线层2a的保护膜2b。另一方面，在电路基板9的正面侧，即在面对传感器基板2侧的表面上，设置有配线层9a以及覆盖配线层9a的保护膜9b。而且，在电路基板9的背面侧上，设置有保护膜9c。这里，传感器基板2和电路基板9在保护膜2b和保护膜9b之间结合在一起。
而且，在传感器基板2的与电路基板9相反侧的表面上，即在受光面A上，设置有配线8、遮光膜16以及阶梯结构的绝缘层14，并且在遮光膜16上，还依次层叠有透明保护膜17、彩色滤光片18、片上透镜(on-chip lens)19。第一实施例的一个特定特征是：绝缘层具有阶梯状结构，并且片上透镜19设置在该阶梯状结构的下部。
下面，将按顺序说明传感器基板2侧上的层的配置、电路基板9侧上的层的配置、以及配线8、遮光膜16、透明保护膜17、彩色滤光片18、片上透镜19和具有阶梯状结构的绝缘层14的配置。
传感器基板2
传感器基板2例如是由薄膜化的单晶硅制成的半导体基板。在传感器基板2的像素区域4内沿着受光面A排列有多个光电转换器20。光电转换器20具有由n型扩散层和p型扩散层形成的层叠结构。注意，光电转换器20是以各像素为单位设置的，且附图示出了一个像素的剖面图。
在传感器基板2的与受光面A相反的正面侧，设置有由n+型杂质层制成的浮动扩散部FD、晶体管Tr的源极/漏极21、以及在图中省略掉的另一杂质层和器件隔离部22等。
另外，在传感器基板2上，贯穿传感器基板2的贯通孔23设置在像素区域4外侧的周边区域7中。贯通孔23是由填充在连接孔(其形成在贯穿传感器基板2中)中的导电材料形成的，并且在导电材料与传感器基板2之间设置有隔离绝缘膜24。
配线层2a(传感器基板2侧)
设置在传感器基板2的正面上的配线层2a在其与传感器2之间的界面侧上具有传输栅极TG和晶体管Tr的栅极电极25(其隔着图中省略掉的栅极绝缘膜设置)，以及图中省略的其他电极。而且，传输栅极TG和栅极电极25覆盖有层间绝缘膜26，并且设置在层间绝缘膜26中的沟槽图案中设置有例如由铜(Cu)制成的埋入配线27作为多层配线。埋入配线27通过通孔(via)相互连接，并且其一部分连接至源极/漏极21、传输栅极TG以及栅极电极25。而且，设置在传感器基板2中的贯通孔23也与埋入配线27连接，像素电路是由晶体管Tr和埋入配线27等构成的。
形成有上述埋入配线27的层间绝缘膜26的上方设置有绝缘保护膜2b，传感器基板2在绝缘保护膜2b的表面上结合至电路基板9。
电路基板9
电路基板9是例如由薄膜化的单晶硅制成的半导体基板。在电路基板9的面对传感器基板2的表面层上，设置有晶体管Tr的源极/漏极31，以及在图中省略的杂质层和器件隔离部32等。
另外，还设置有贯穿电路基板9的贯通孔33。贯通孔33是由填充在连接孔(其贯穿电路基板9)中的导电材料制成的，并且在电路基板9与导电材料之间设置有隔离绝缘膜34。
配线层9a(电路基板9侧)
设置在电路基板9的正面上的配线层9a在其与电路基板9之间的界面侧具有栅极电极35(其隔着图中省略掉的栅极绝缘膜设置)以及图中省略掉的其他电极。栅极电极35和其他电极覆盖有层间绝缘膜36，在设置在层间绝缘膜36中的沟槽图案中设置有例如由铜(Cu)制成的埋入配线37作为多层配线。埋入配线37通过通孔相互连接，并且其一部分连接至源极/漏极31和栅极电极35。而且，设置在电路基板9上的贯通孔33也连接与埋入配线37连接，驱动电路是由晶体管Tr和埋入配线37等构成的。
形成有上述埋入配线37的层间绝缘膜36的上方设置有绝缘保护膜9b，并且电路基板9在保护膜9b正面上与传感器基板2结合。另外，在电路基板9的与正面(其上设置有配线层9a)侧相反的背面侧上，设置有用于覆盖电路基板9的保护膜9c，并且在保护膜9c上设置有用于暴露贯通孔33的焊盘开口33a。
绝缘层14
绝缘层14设置在传感器基板2的受光面A上。绝缘层14的特征在于具有如下阶梯状结构：像素区域4的膜厚度比周边区域7的膜厚度更薄。该绝缘层14以例如使用不同绝缘材料的层叠膜的方式设置，并且例如从受光面A侧开始依次由防反射膜14-1、界面电平抑制膜14-2、蚀刻停止膜14-3、沟槽形成膜14-4和覆盖膜14-5五层构成。
防反射膜14-1是通过使用例如二氧化铪(HfO2)、氧化钽(Ta2O5)、氮化硅等折射率高于二氧化硅的绝缘材料构成。界面电平抑制膜14-2例如是通过使用二氧化硅(SiO2)构成。蚀刻停止膜14-3是通过使用与用于上层的沟槽形成膜14-4的材料相比保持较低的蚀刻选择比的材料构成，并且例如是通过使用氮化硅(SiN)构成的。沟槽形成膜14-4例如是通过使用二氧化硅(SiO2)构成的。覆盖膜14-5例如是使用氮化硅(SiN)构成的。
在像素区域4中，通过去除由覆盖膜14-5、沟槽形成膜14-4和蚀刻停止膜14-3构成的上层部分使得绝缘层14的五层结构被薄化成具有由防反射膜14-1和界面电平抑制膜14-2构成的双层结构。另一方面，在周边区域7的厚膜部分中，在从顶部开始的第二层的沟槽形成膜14-4中形成将在下面描述的内部设置有配线8的配线沟槽。
配线8
在受光面A侧的周边区域7中，在绝缘层14中设置配线8作为埋入的埋入配线。将配线8埋入在配线沟槽中，该配线沟槽形成在绝缘层14中所包含的沟槽形成膜14-4中，并且配线8与贯穿下层(其由蚀刻停止膜14-3、界面电平抑制膜14-2和防反射膜14-1构成)的贯通孔23连接。
隔着连续覆盖配线沟槽(其形成在沟槽形成膜14-4中)及其的下方层中的连接孔的内壁的隔离绝缘膜24，通过在该配线沟槽和连接孔中填充入铜(Cu)，来一体形成配线8和贯通孔23。该隔离绝缘膜是通过使用例如氮化硅等具有防止铜(Cu)扩散功能的材料构成的。注意，配线8的上部处于由覆盖膜14-5(其构成绝缘层4的最上层)覆盖的状态。
遮光膜16
在受光面A侧，遮光膜16设置在像素区域4中的绝缘层14的阶梯部的下部上，即位于绝缘层14的层叠结构的下层部分中所包含的界面电平抑制膜14-2的上方。遮光膜16具有与光电转换器20对应的多个光接收开口16a。
遮光膜16是通过使用诸如铝(Al)或钨(W)等具有优异阻光性的导电材料构成的，并且在设置在绝缘层14中的开口处以接地的状态设置在传感器基板2上。
透明保护膜17
透明保护膜17设置成覆盖绝缘层14和遮光膜16。透明保护膜17例如使用丙烯酸树脂等。
滤色器18
滤色器18设置成与光电转换器20相对应，并且包括与光电转换器20对应的颜色。各颜色的滤色器18的排列没有限制。
片上透镜19
片上透镜19设置成与光电转换器20相对应，并且使入射光聚集在光电转换器20中。
固体摄像器件的制造方法
下面，将根据图3A至6C的过程剖面图对具有上述结构的固体摄像器件1-1的制造方法进行说明。
图3A
首先，如图3A所示，将多个光电转换器20布置在传感器基板2的像素区域4中，并且在像素区域4上还形成诸如浮动扩散部FD等杂质层和器件隔离部22。接着，在传感器基板2的正面上形成传输栅极TG和栅极电极25，另外通过形成埋入配线27和层间绝缘膜26来设置配线层2a，并且使用保护膜2b覆盖配线层2a的上部。另一方面，在电路基板9上形成诸如源极/漏极31等杂质层和器件隔离部32。接着，在电路基板9的正面上形成栅极电极35，另外通过形成埋入配线37和层间绝缘膜36来设置配线层9a，在从配线层9a到电路基板9之间形成贯通孔33，并且使用保护膜9b覆盖配线层9a的上部。
之后，在保护膜2b和保护膜9b之间将传感器基板2和电路基板9结合在一起。在结合在一起之后，根据需要对传感器基板2的受光面A侧进行薄膜化。到目前为止的过程对于各个步骤没有特定限制，并且可以使用通常的技术来进行结合。
图3B
如图3B所示，在传感器基板2的受光面A上依次层叠地形成防反射膜14-1、界面电平抑制膜14-2、蚀刻停止膜14-3和沟槽形成膜14-4。防反射膜14-1例如由二氧化铪(HfO2)制成，并且通过原子层沉积法形成为具有10nm至300nm(例如60nm)的膜厚度。界面电平抑制膜14-2例如由二氧化硅(SiO2)制成，并且使用P-CVD(等离子体化学气相沉积)法形成为具有200nm的膜厚度。蚀刻停止层14-3例如由氮化硅(SiN)制成，并且使用P-CVD方法形成为具有360nm的膜厚度。沟槽形成膜14-4例如由二氧化硅(SiO2)制成，并且使用P-CVD方法形成为具有200nm的膜厚度。
上面形成的四层用于构成具有上述阶梯结构的绝缘层14的一部分的膜。
图4A
随后，如图4A所示，在传感器基板2的周边区域7中在最上层的沟槽形成膜14-4中形成配线沟槽8a。在该情况下，使用抗蚀剂图案(这里在图中未示出)作为掩模对由二氧化硅(SiO2)制成的沟槽形成膜14-4进行蚀刻。在这里的蚀刻中，通过下层的由氮化硅(SiN)制成的蚀刻停止膜14-3使蚀刻停止。当蚀刻结束时，去除抗蚀剂图案。
图4B
接着如图4B所示，在配线沟槽8a的底部中形成深度适当的连接孔23a。这些连接孔23a仅必须形成为到达配线层2a的埋入配线27或配线层9a的埋入配线37的上部的深度处，并且不必使埋入配线27和埋入配线37暴露于连接孔23a的底部。在该情况下，对于连接孔23a的每个深度而言，形成多个抗蚀剂图案(在该附图中未示出)，并且使用这里的抗蚀剂图案作为掩模对传感器基板2和层间绝缘膜26进行多次蚀刻。当各蚀刻结束时，去除抗蚀剂图案。
图5A
接着，如图5A所示，以覆盖配线沟槽8a的内壁或连接孔23a的内壁的状态在沟槽形成膜14-4中形成隔离绝缘膜24。现在，将要形成例如具有两层结构的隔离绝缘膜24：首先使用P-CVD方法形成膜厚度为70nm的氮化硅膜24-1，接着使用P-CVD方法形成膜厚度为900nm的二氧化硅膜24-2。注意，隔离绝缘膜24不限于层叠结构，并且可以为例如二氧化硅膜或氮化硅膜的单层结构。
图5B
随后，如图5B所示，通过在高各向异性的蚀刻条件下进行蚀刻来去除隔离绝缘膜24，从而去除沟槽形成膜14-4上部处、配线沟槽8a的底部处以及连接孔23a顶部处的隔离绝缘膜24。接着，通过蚀刻去除连接孔23a底部的层间绝缘膜26、保护膜2b和保护膜9b，从而进一步对连接孔23a进行蚀刻。因此，使得埋入配线27或埋入配线37暴露于连接孔23a的底部。
注意，通过使用这种蚀刻，在层间绝缘膜26由二氧化硅膜制成的情况下，还通过蚀刻减薄了作为隔离绝缘膜24的下层的由二氧化硅制成的沟槽形成膜14-4的表面层。而且，在保护膜2b和保护膜9b由氮化硅薄膜制成的情况下，还通过蚀刻减薄了配线沟槽8a的底部上的由氮化硅制成的蚀刻停止膜14-3。因此，在形成由氮化硅制成的蚀刻停止膜14-3和由二氧化硅制成的沟槽形成膜14-4时，在考虑到这里所述的减薄量的情况下来设定这些膜的膜厚度。
图5C
接着，如图5C所示，通过将导电材料一体地填充在配线沟槽8a和连接孔23a中，配线8以埋入配线的形式形成在配线沟槽8a内，并且在连接孔23a内形成贯穿传感器基板2的贯通孔23。现在，首先，在配线沟槽8a和连接孔23a中填充有导电材料的的状态下，在沟槽形成膜14-4上形成导电材料膜(例如，铜(Cu)薄膜)，接着使用化学机械研磨(CMP)方法进行研磨以去除在沟槽形成膜14-4上的导电材料膜。因此，导电材料只保留在配线沟槽8a和连接孔23a内，从而在传感器基板2的受光面A侧上在周边区域7中形成用于连接配线8的贯通孔23。
图6A
接着，如图6A所示，以覆盖配线8和沟槽形成膜14-4的形式，形成对用于构成配线8的铜(Cu)具有防扩散作用的覆盖膜14-5。现在，例如以70nm的膜厚度形成氮化硅膜作为覆盖膜14-5。因此，按照防反射膜14-1、界面电平抑制膜14-2、蚀刻停止膜14-3、沟槽形成膜14-4和覆盖膜14-5的顺序以层叠方式在传感器基板2的受光面A上形成了五层结构的绝缘层14。注意，在由氮化硅制成的最上面的覆盖膜14-5上，可以适当地形成另一层二氧化硅膜。
图6B
随后，如图6B所示，选择地使绝缘层14的与像素区域4对应的部分变成比与周边区域7对应的部分更薄的膜，并由此在绝缘层14中形成阶梯结构。在该情况下，使用图中未示出的抗蚀剂图案作为掩模对由氮化硅(SiN)制成的覆盖膜14-5进行蚀刻，之后改变条件来蚀刻由二氧化硅(SiO2)制成的沟槽形成膜14-4。在该情况下，利用下层的由氮化硅(SiN)制成的蚀刻停止膜14-3使蚀刻停止。接着，进一步改变条件来蚀刻蚀刻停止膜14-3。
因此，受光面A上的绝缘层14具有阶梯状结构，其中像素区域4的膜厚度比周边区域7的膜厚度更薄，并且具有膜在像素区域4上较薄的腔结构。在这种状态下，只有防反射膜14-1和界面电平抑制膜14-2保留在像素区域4中。另一方面，五层结构的绝缘层14在周边区域7中保持不变。另外，绝缘层14的阶梯结构中的阶梯大约为500nm。
注意，可以在不影响配线8的范围内将绝缘层14中的薄膜部分设定为具有较宽的范围，从而防止了由于绝缘层14的阶梯形式使后来形成的透明平坦化膜的涂层的不均匀性恶化的原因而引起入射光对光电转换器20的影响。
图6C
接着，如图6C所示，在绝缘层14的阶梯的下部上，形成使传感器基板2露出的开口14a。在该情况下使用该图未示出的抗蚀剂图案作为掩模对界面电平抑制膜14-2和防反射膜14-1进行蚀刻。注意，开口14a形成在避开了光电转换器20上方的位置处。
接着，使通过开口14a已接地至传感器基板2的遮光膜16在绝缘层14的台阶下部上形成图案。这里的遮光膜16具有与光电转换器20对应的光接收开口16a。现在，首先使用溅射成膜法在绝缘层14的顶部上形成例如滤(Al)或钨(W)等具有遮光能力的导电材料膜。随后，通过使用该附图未示出的抗蚀剂图案作为掩模蚀刻导电材料膜上的图案，具有与每个光电转换器对应的光接收开口16a的遮光膜16广泛地覆盖台阶的下部，并且接地至传感器基板2。
遮光膜16可以具有如下形式：遮光膜16在绝缘层14的台阶的上部上被去除，并且广泛地覆盖台阶的下部。因此，在较宽的范围上降低了绝缘层14中的阶梯形式。
图2
之后，如图2所示，以覆盖遮光膜16的形式形成由具有透光性的材料制成的透明保护膜17。使用例如旋涂方法等涂布方法来形成透明保护膜17。接着，在透明保护膜17上形成颜色与光电转换器20对应的滤色器18，另外在滤色器18上形成与光电转换器20对应的片上透镜19。另外，通过研磨电路基板9的暴露面使电路基板9变得更薄，并且使通孔33露出以变成贯通孔33。随后，以覆盖贯通孔33的状态在电路基板9的顶部上形成保护膜9c，并且形成使得贯通孔33露出的焊盘开口33a，由此完成了固体摄像器件1-1。
第一实施例的优点
具有上述结构的固体摄像器件1-1是在像素区域4的外侧的周边区域7中设置有配线8的背投型固体摄像器件。在这种结构中，在受光面A的顶部上设置有像素区域4的膜厚度比周边区域7的膜厚度更薄的阶梯结构的绝缘层14，并且在绝缘层14的顶部上设置片上透镜19。因此，在周边区域7中，可以在不影响配线8的结构的情况下确保绝缘层14的膜厚，另一方面在像素区域4中，可以使得绝缘层14更薄，并且能够减小在受光面A上方的片上透镜19与受光面A之间的距离。
现在，如在现有技术的结构中，如果该结构具有覆盖有绝缘膜的遮光膜并且在该绝缘膜的顶部上设置配线，则以覆盖配线的形式设置另一绝缘膜，并且在该绝缘膜的顶部设置片上透镜。因此，片上透镜设置在受光面的顶部上，从而片上透镜与受光面之间隔着至少两层绝缘膜，因此从受光面到片上透镜的距离较大，从而使光电转换器的光接收性能劣化。另外，遮光膜的图案形式被转印到形成在遮光膜顶部上的绝缘膜的正面上，因此在形成配线沟槽在此绝缘膜中形成埋入配线的情况下，难以进行精确的图案化。因此，通过在遮光膜顶部上形成平坦绝缘层，能够确保用于形成配线沟槽的图案化的精度。但是，从受光面到片上透镜的距离由于该平坦绝缘膜而变得更大，因此光电转换器的光接收性能进一步恶化。
相反，第一实施例的制造方法是这样过程：在形成绝缘层14和埋入在绝缘层14中的配线8之后，将像素区域4中的绝缘层14薄化从而形成阶梯结构，之后在像素区域4中形成片上透镜19。因此，用于形成配线8的绝缘层部分不会以厚膜的形式保留在像素区域4中，并且能够使得片上透镜19与受光面A之间的距离变小。
因此，根据第一实施例，在具有设置在周边区域7(位于像素区域4外侧)中的配线8的背投型固体摄像器件1-1中，可以确保配线8的图案精度，同时减小片上透镜19与受光面A之间的距离，由此改善了光电转换器20的光接收性能。具体地说，可以将受光面A与滤色器18的下表面之间的距离设定为大约600nm。因此，能够改善诸如光电转换器20的入射光的衰减以及由斜入射光泄漏到相邻像素中导致的混色的劣化等光学特性。注意，第一实施例可以应用于未设置有遮光膜16的结构。在该情况下，在受光面A和滤色器18之间的距离可以接近约300nm，并且可以大大改善在入射光角度增大时的阴影(shading)和混色。
而且，在第一实施例的制造方法中，如参照图6B所述，在形成绝缘层14中的阶梯结构的情况下，使用蚀刻停止膜14-3使蚀刻停止，之后改变条件以对蚀刻停止膜14-3进行蚀刻。因此，防反射膜14-1和界面电平抑制膜14-2可以保留在像素区域4中的受光面A上。因此，可以获得稳定的光接收性能和暗电流防止效果。此外，可以在不出现蚀刻破坏的情况下很好地保持受光面A。
第二实施例
固体摄像器件的结构
绝缘层设置有阶梯结构、用绝缘膜覆盖绝缘图案的实施例
图7表示第二实施例的固体摄像器件1-2的结构的主要部分剖面图，并且是图1中的像素区域4和周边区域7之间的边界周围的剖面图。下面将根据此主要部分剖面图对第二实施例的固体摄像器件1-2的结构进行说明。
图7所示的第二实施例的固体摄像器件1-2与参照图2所述的第一实施例的固体摄像器件的不同之处在于阶梯结构的绝缘层41具有层结构，而其它结构与第一实施例类似。
也就是说，绝缘层41在周边区域7中具有三层结构的绝缘图案，其中例如从受光面A侧依次层叠有二氧化硅膜41-1、氮化硅膜41-2和由氮化硅制成的覆盖膜41-3。此外，绝缘层41在像素区域4和周边区域7中具有覆盖上述三层结构的绝缘图案的防反射膜41-4和界面电平抑制膜41-5。
具有如下五层结构的绝缘层41在像素区域4中具有防反射膜41-4和界面电平抑制膜41-5的双层结构。相反，在周边区域7中，绝缘层41设置有二氧化硅膜41-4、氮化硅膜41-2、覆盖膜41-3、防反射膜41-4和界面电平抑制膜41-5的五层结构。
在具有如下层叠结构的绝缘层41在周边区域7中的较厚膜部分中，下层的二氧化硅膜41-1和氮化硅膜41-2这两层成为形成有沟槽的膜，并且在其中形成有配线沟槽以容纳配线8。此外，以贯穿传感器基板2的方式设置的贯通孔23与配线8连接。
在绝缘层41的台阶下部上，在用于覆盖绝缘图案的防反射膜41-4和界面电平抑制膜41-5上方设置有遮光膜16。这里的遮光膜6类似于第一实施例的遮光膜，并且在绝缘层41中所设置的开口中接地至传感器基板2。
固体摄像器件的制造方法
接下来将根据在图8A至10B的过程剖面图对具有上述结构的固体摄像器件1-2的制造方法进行说明。
图8A
首先，如图8A所示，将传感器基板2和电路基板结合在一起，并且使传感器基板2的受光面A侧适当地变薄；至此类似于在第一实施例中使用图3A所述的过程。之后，在传感器基板2的受光面A顶部上依次形成二氧化硅膜41-1和氮化硅膜41-2。
图8B
接着，如图8B所示，在传感器基板2的周边区域7中，在二氧化硅膜41-1和氮化硅膜41-2中形成配线沟槽8a。在该情况下，使用该图未示出的抗蚀剂图案作为掩模来蚀刻氮化硅膜41-2，并进一步蚀刻二氧化硅膜41-1。在这里的蚀刻中，可以蚀刻更下层的传感器基板2的表面层。在蚀刻结束之后，去除抗蚀剂图案。
图8C
接着，如图8C所示，在配线沟槽8a的底部形成深度合适的连接孔23a。这里的连接孔23a类似于在第一实施例中的那些连接孔，并且被形成为具有到达设置在传感器基板2的正面侧上的埋入配线27或埋入配线37的顶部的各种深度。随后，进行与在第一实施例中利用图5A至5C说明的过程类似的过程。
图9A
如参照图9A所示，在配线沟槽8a和连接孔23a的内壁上形成层叠结构的隔离绝缘膜24，并且将铜(Cu)一体地填充在内部，从而形成与埋入配线27或埋入配线37连接的配线8和贯通孔23。
图9B
随后，如图9B所示，以覆盖配线8和氮化硅薄膜41-2的状态形成对用于构成配线8的铜(Cu)具有防扩散作用的覆盖膜41-3。例如以70nm的膜厚度形成氮化硅膜作为覆盖膜41-3。因此，将二氧化硅膜41-1、氮化硅膜41-2和覆盖膜41-3这三层层叠到传感器基板2的受光面A上。
接着，通过在周边区域7中进行蚀刻选择性地去除三层层叠膜的与像素区域4对应的部分。因此，通过对三层层叠膜进行图案化，在对应于周边区域7的受光面A上形成绝缘图案B。在该情况下，使用该图未示出的抗蚀剂图案作为掩模，从而蚀刻由氮化硅制成的覆盖膜41-3和氮化硅膜41-2，并且改变蚀刻条件，进一步蚀刻二氧化硅膜41-1。在蚀刻二氧化硅膜41-1时，通过进行湿式蚀刻，抑制了对传感器基板2的损伤，并且使得像素区域4的受光面A露出。
图10A
随后，如图10A所示，例如以覆盖周边区域7中的绝缘图案B的形式，在传感器基板2的受光面A上依次形成由二氧化铪(HfO2)制成的防反射膜41-4和由二氧化硅(SiO2)制成的界面电平抑制膜41-5。因此，在受光面A上形成由绝缘图案B以及覆盖绝缘图案B的防反射膜41-4和界面电平抑制膜41-5制成的绝缘层41。
绝缘层41具有阶梯结构，其中像素区域4的膜厚度比周边区域7的膜厚度更薄，并且像素区域4具有薄化的腔结构。在如下状态下，在像素区域4中仅设置有防反射膜41-4和界面电平抑制膜41-5。另一方面，在周边区域7中设置有由绝缘图案B、防反射膜41-4和界面电平抑制膜41-5制成的五层结构绝缘层41部分。
注意，可以在不影响配线8的范围内将绝缘层14中的薄膜部分设定为具有较宽的范围，从而防止了由于绝缘层14的阶梯形式使后来形成的透明平坦化膜的涂层的不均匀性恶化的原因而引起入射光对光电转换器20的影响。这类似于第一实施例。
图10B
接着，如图10B所示，在绝缘层41中在台阶的下部上形成使传感器基板2暴露的开口41a，并且遮光膜16(其通过像素区域4中的开口41a已经接地至传感器基板2)在绝缘层41上形成为图案。与各个光电转换器20对应的光接收开口16a设置在遮光膜16上。利用类似于在第一实施例中参考图6c描述的类似过程来进行上述过程。而且，遮光膜16可以使用如下形式：遮光膜16在绝缘层41的台阶的上部上被除去，并宽范围地覆盖台阶的下部，从而可以宽范围地降低绝缘层41中形成的台阶。这也类似于第一实施例。
图7
接下来，如图7所示，用诸如旋涂法等涂布方法，形成由具有透光性材料制成的透明保护膜17，以覆盖遮光膜16。接着，在透明保护膜17上形成颜色与光电转换器20对应的滤色器18，另外在滤色器18上形成与光电转换器20对应的片上透镜19。此外，通过研磨电路基板9的暴露面，使电路基板9变薄，并且使通孔33露出以成为贯通孔33。随后，以覆盖贯通孔33的形式在电路基板9的顶部上形成保护膜9c，并且形成使贯通孔33暴露的焊盘开口33a，由此完成了固体摄像器件1-2。
第二实施例的优点
类似于第一实施例的固体摄像器件1-1，具有上述结构的固体摄像器件1-2是将配线8设置在周边区域7中的背投型固体摄像器件，固体摄像器件1-2在受光面A的顶部上的像素区域4中设置具有薄膜阶梯结构的绝缘层41，并且在固体摄像器件1-2的顶部设置有片上透镜19。因此，类似于第一实施例，可以确保配线9的图案准确度，同时减小片上透镜19与受光面A之间的距离，并改善光电转换器20的光接收性能。
第三实施例
固体摄像器件的结构
设有阶梯绝缘层的嵌入布线和受到回蚀刻的传感器基板的实施例
图11是第三实施例的固体摄像器件1-3的结构的主要部分剖面图，并且是图1中的像素区域4和周边区域7之间的边界周围的剖面图。下面将根据此主要部分剖面图对根据第三实施例的固体摄像器件1-3的结构进行说明。
在图11中所示的第三实施例的固体摄像器件1-3与参照图2所述的第一实施例的固体摄像器件的不同之处在于具有阶梯结构的绝缘层43的层结构和布线8的嵌入部分，而其它结构与第一实施例类似。
也就是说，绝缘层43具有由防反射膜43-1、界面电平抑制膜43-2、蚀刻停止膜43-3、以及覆盖膜43-4构成的四层结构。该四层结构的绝缘层在像素区域4中形成为由防反射膜43-1和界面电平抑制膜43-2构成的薄的双层结构，从而上述结构是像素区域4中的膜厚度小于周边区域7的膜厚度的阶梯结构。
在具有如上所述的层叠结构的绝缘层43在周边区域7中的厚膜部分中，在位于覆盖膜43-4以下的蚀刻停止膜43-3、界面电平抑制膜43-2、防反射膜41-1以及传感器基板2的表面层中形成有用于容纳配线8的配线沟槽。也就是说，通过蚀刻形成的配线沟槽也形成在传感器基板2的表面层上，并且配线埋入在配线沟槽内。以贯穿传感器基板2的方式设置的贯通孔23被构造成与配线8连接。
固体摄像器件的制造方法
接下来，根据图12A至13B的过程剖面图对具有上述结构的固体摄像器件1-3的制造方法进行说明。
图12A
首先，如图12A所示，将传感器基板2和电路基板结合在一起，并且使感器基板2的受光面A侧适当地变薄；至此类似于在第一实施例中的利用图3A说明的过程。之后，在传感器基板2的受光面A顶部上依次形成由二氧化铪(HfO2)制成的防反射膜43-1、由二氧化硅(SiO2)制成的界面电平抑制膜43-2、以及由氮化硅(SiN)制成的蚀刻停止膜43-3。这三层形成为构成具有上述阶梯结构的绝缘层43的一部分。
然后，在传感器基板2的周边区域7中，在防反射膜43-1、界面电平抑制膜43-2、蚀刻停止膜43-3以及传感器基板2的表面层中形成配线沟槽8a'。在该情况下，使用该图未示出的抗蚀剂图案作为掩模，在蚀刻停止膜43-3至传感器基板2的表面层之间进行蚀刻。在蚀刻结束之后，去除抗蚀剂图案。
图12B
接着，如图12B所示，在配线沟槽8a'中形成深度合适的连接孔23a。这里的连接孔23a类似于在第一实施例中的那些连接孔，并且形成为具有到达设置在传感器基板2的正面侧上的埋入配线27或埋入配线37的顶部的各种深度。随后，进行与在第一实施例中利用图5A至5C说明的过程类似的过程。
图12C
如图12C所示，在配线沟槽8a'和连接孔23a的内壁上形成具有层叠结构的隔离绝缘膜24，并且用铜(Cu)一体地填充内部，从而形成与埋入配线27或埋入配线37连接的配线8和贯通孔23。
图13A
随后，如图13A所示，以覆盖配线8和蚀刻停止膜43-3的形式形成对用于构成配线8的铜(Cu)具有防扩散作用的覆盖膜43-4。以70nm的膜厚度形成氮化硅膜作为覆盖膜。因此，在传感器基板2的受光面A上依次形成了按照防反射膜43-1、界面电平抑制膜43-2、蚀刻停止膜43-3以及覆盖膜43-4的顺序层叠的四层结构的绝缘层43。注意，根据需要还可以在最上层的由氮化硅制成的覆盖膜43-4的顶部上形成二氧化硅膜。
在如上所述地形成层叠结构的绝缘层43和配线8之后，将绝缘层43的与像素区域4对应的部分被选择性地薄化，由此形成阶梯结构的绝缘层43。在该情况下，使用该图未示出的抗蚀剂图案作为掩模，从而蚀刻由氮化硅制成的覆盖膜43-4和蚀刻停止膜43-3。
因此，在传感器基板2的受光面A上形成了如下绝缘层43，该绝缘层43具有像素区域4中的膜厚度薄于周边区域7中的膜厚度的阶梯结构，并且在像素区域4中具有薄化的腔结构。在这种状态中，在像素区域4中仅保留了防反射膜43-1和界面电平抑制膜43-2。另一方面，四层结构绝缘层43在周边区域7中未发生改变地保留。
注意，可以在不影响配线8的范围内将绝缘层14中的薄膜部分设定为具有较宽的范围，从而防止了由于绝缘层14的阶梯形式使后来形成的透明平坦化膜的涂层的不均匀性恶化的原因而引起入射光对光电转换器20的影响。这类似于第一实施例。
图13B
接着，如图13B所示，在绝缘层43中在台阶的下部上形成使传感器基板2露出的开口43a，并且在像素区域4中的绝缘层43上形成图案化的遮光膜16(其通过开口43a已经接地至传感器基板2)。在遮光膜16上设置与各个光电转换器20对应的光接收开口16a。利用类似于在第一实施例中的参考图6c描述的类似过程来进行上述过程。而且，遮光膜16可以具有以下形式：遮光膜16在绝缘层43的台阶的上部上可以被除去，并广泛地覆盖台阶的下部上，从而可以在较宽的范围上减小绝缘层43中形成的台阶。这也类似于第一实施例。
图11
接下来，如图11所示，用诸如旋涂法等涂布方法，通过具有透光性的材料形成透明保护膜17，以覆盖遮光膜16。接着，在透明保护膜17上形成颜色与光电转换器20对应的滤色器18，另外在滤色器18上形成与光电转换器20对应的片上透镜19。此外，通过研磨电路基板9的暴露面使电路基板9变薄，并且使通孔33露出以变成贯通孔33。随后，在电路基板9的顶部上形成覆盖贯通孔33的保护膜9c，并且形成使贯通孔33暴露的焊盘开口33a，由此完成了固体摄像器件1-3。
第三实施例的优点
类似于第一实施例的固体摄像器件，具有上述结构的固体摄像器件1-3是将配线8设置在周边区域7中的背投型固体摄像器件，其中，在受光面A的顶部上的像素区域4中设置有具有薄膜阶梯结构的绝缘层43，并且在绝缘层43顶部上设置有片上透镜19。因此，类似于第一实施例，可以确保配线9的图案准确度，同时减小片上透镜19与受光面A之间的距离，从而改善光电转换器20的光接收性能。而且，类似于第一实施例，受光面A可以很好地保持而不会受到蚀刻的破坏。
注意，根据本第三实施例，说明了如下结构：在传感器基板2和绝缘层43下部中设置埋入有配线8的配线沟槽8a'。但是配线沟槽8a'也可以仅形成在传感器基板2中，并且配线8完全埋入到传感器基板中。同样，在这种情况下，能够通过具有如下的阶梯结构也获得了类似的优点：在该阶梯结构中，确保适当的膜厚度的绝缘层43，以覆盖周边区域7中的配线8，并且在像素区域4中使用薄化至比上述适当的膜厚度还薄的膜厚度。
第四实施例
固体摄像器件的结构
设置阶梯结构的绝缘层和层叠配线的实施例
图14是第四实施例的固体摄像器件1-4的结构的主要部分剖面图，，并且是图1中的像素区域4和周边区域7之间的边界周围的剖面图。下面将根据该主要部分剖面图对第四实施例的固体摄像器件1-4的结构进行说明。
图14所示的第四实施例的固体摄像器件1-4与参照图2所述的第一实施例的固体摄像器件的不同之处在于具有阶梯结构的绝缘层45的层结构以及配线47，而其它结构与第一实施例类似。
也就是说，绝缘层45具有由防反射膜45-1、界面电平抑制膜45-2、蚀刻停止膜45-3、覆盖膜45-4以及二氧化硅制成的绝缘膜45-5形成的五层结构。该五层结构绝缘层在像素区域4中形成为具有防反射膜45-1和界面电平抑制膜45-2的薄双层结构，从而上述结构是像素区域4中的膜厚度小于周边区域7中的膜厚度的阶梯状结构。
在以如上所述的层叠结构形成的绝缘层45在周边区域7中的厚膜部分中，以贯穿传感器基板2的方式设置的贯通孔23延伸至蚀刻停止膜45-3的表面。
而且，在周边区域7中，在绝缘层45上形成有图案化的配线47。配线47例如由诸如铝等可蚀刻的导电材料制成，并经由设置在覆盖膜45-4以及层间膜45-5中的连接孔将绝缘层45的上层连接至贯通孔23。配线47覆盖有绝缘保护薄膜49。
固体摄像器件的制造方法
接下来将根据图15A至16C的过程剖面图对具有上述结构的固体摄像器件1-4的制造方法进行说明。
图15A
首先，如图15A所示，将传感器基板2和电路基板结合在一起，并且根据需要薄化传感器基板2的受光面A侧；至此类似于第一实施例中的利用图3A说明的过程。之后，在传感器基板2的受光面A顶部上依次形成由二氧化铪(HfO2)制成的防反射膜45-1、由二氧化硅(SiO2)制成的界面电平抑制膜45-2、以及由氮化硅(SiN)制成的蚀刻停止膜45-3。这三层形成为构成具有上述阶梯状结构的绝缘层45的一部分的膜。
然后，在传感器基板2的周边区域7中，在蚀刻停止膜45-3、界面电平抑制膜45-2、防反射膜45-1、传感器基板2以及形成配线层2a的层间绝缘膜中，形成深度合适的连接孔23a。这里的连接孔23a类似于在第一实施例中的那些连接孔，并且形成为具有到达埋入配线27或埋入配线37的顶部的各种深度。
图15B
如图15B所示，在连接孔23a的内壁上形成具有层叠结构的隔离绝缘膜24，并且用铜(Cu)填充其内部，并且在连接孔23a内形成与埋入配线27或埋入配线37连接的贯通孔23。可以使用第一实施例中的结合图5A至5C描述的过程类似的过程来形成隔离绝缘膜24和贯通孔23。
图15C
随后，如图15C所示，形成覆盖贯通孔23和蚀刻停止膜45-3的对用于构成贯通孔23的铜(Cu)具有防扩散作用的覆盖膜45-4，例如具有70nm的膜厚的氮化硅薄膜。另外，在覆盖膜45-4上形成氧化硅膜作为层间膜45-5。因此，以按照防反射膜45-1、界面电平抑制膜45-2、蚀刻停止膜45-3、覆盖膜45-4以及层间膜45-5的顺序层叠的方式，在传感器基板2的受光面A上形成了五层结构的绝缘层45。
图16A
随后，如图16A所示，在周边区域7中，在覆盖膜45-4以及层间膜45-5中形成到达贯通孔23的连接孔23b。然后在层间膜45-5上形成经由连接孔23b连接至贯通孔23的配线47。在这种情况下，用溅射法在层间膜45-5上形成由例如铝等导电材料制成的膜，然后，以形成在该导电材料膜上的抗蚀剂图案作为掩模来蚀刻该导电材料膜，从而通过图案化该导电材料薄膜来形成配线47。此后，适当地在层间膜45-5上形成覆盖配线47的保护膜49。注意，保护膜49也可以是构成绝缘层45的膜。
图16B
然后，如图16B所示，使绝缘层45的与像素区域4对应的部分选择性地变薄，由此形成阶梯结构的绝缘层45。在该情况下，使用该图未示出的抗蚀剂图案作为掩模，来蚀刻保护薄膜49、层间膜45-5、覆盖膜45-4和蚀刻停止膜45-3。
因此，在传感器基板2的受光面A上形成了如下绝缘层45，该绝缘层45具有像素区域4中的膜厚度薄于周边区域7中的膜厚度的阶梯结构，并且在像素区域4中具有薄化的腔结构。在这种状态下，在像素区域4中仅保留了防反射膜43-1和界面电平抑制膜43-2。另一方面，在周边区域7中五层结构的绝缘层45和保护膜49成未发生改变地保留。
注意，可以在不影响配线8的范围内将绝缘层14中的薄膜部分设定为具有较宽的范围，从而防止了由于绝缘层14的阶梯形式使后来形成的透明平坦化膜的涂层的不均匀性恶化的原因而引起入射光对光电转换器20的影响。这类似于第一实施例。
图16C
接着，如图16C所示，在绝缘层45中的台阶下部上形成使传感器基板2露出的开口45a，并且在像素区域4中的绝缘层45上形成图案化的遮光膜16(其通过开口45a已经接地至传感器基板2)。在遮光膜16上设置与各个光电转换器20对应的光接收开口16a。利用类似于在第一实施例中的参考图6c描述的类似过程来进行上述过程。而且，遮光膜16可以使用如下形式：遮光膜16在绝缘层41的台阶的上部上被除去，并宽范围地覆盖台阶的下部，从而可以宽范围地降低绝缘层41中形成的台阶。这也类似于第一实施例
图14
接下来，如图14所示，用诸如旋涂法等涂布方法，通过具有透光性的材料形成透明保护膜17，以覆盖遮光膜16。接着，在透明保护膜17上形成其颜色与光电转换器20对应的滤色器18，另外在滤色器18上形成与光电转换器20对应的片上透镜19。此外，通过研磨电路基板9的暴露面使电路基板9更薄，并且使通孔33露出以变成贯通孔33。随后，在电路基板9的顶部上形成覆盖着贯通孔33的保护膜9c，并且形成使贯通孔33露出的焊盘开口33a。另外，在铝等制成的配线47上形成图中省略的用于露出配线47的焊盘开口，由此完成了固体摄像器件1-4。
第四实施例的优点
类似于第一实施例的固体摄像器件，具有上述结构的固体摄像器件1-4是将配线47设置在周边区域7中的背投型固体摄像器件，在受光面A的顶部上的像素区域4中设置有薄膜阶梯结构的绝缘层45，并且在绝缘层45顶部上设置有片上透镜19。因此，在周边区域7中可以保留了膜厚度适合于配线47的结构的绝缘层45，同时减小片上透镜19与受光面A之间的距离，从而改善了光电转换器20的光接收性能。而且，类似于第一实施例，受光面A可以很好的保持而不会受到蚀刻的损坏。
第五实施例
对传感器基板内的配线连接中设置共用连接的实施例
图17是第五实施例的固体摄像器件1-5的结构的主要部分剖面图，并且是图1中的像素区域4和周边区域7之间的边界周围的剖面图。下面将根据该主要部分剖面图对第五实施例的固体摄像器件1-5的结构进行说明。
在图17中所示的变型的固体摄像器件1-5与参照图2所述的第一实施例的固体摄像器件的不同之处在于贯通孔51的结构和绝缘层53的层结构，而其它结构与第一实施例类似。
也就是说，贯通孔51是所谓的共用连接，其例如用于连接设置在配线层2a中的埋入配线27和设置在配线层9a中的埋入配线37，从而设置成作为连接埋入配线27和埋入配线37的配线。对于这种配线，以一体方式形成的贯通孔51连接到位于不同高度的底面上的埋入配线27和埋入配线37。此外，贯通孔51穿过传感器基板2的受光面A向上突出，并且突出部分埋入在绝缘层53中。
贯通孔51(还用作配线)是由隔着隔离绝缘膜24埋入在连接孔51a中导电材料制成的，连接孔51a从绝缘层53贯穿传感器基板2，并还设置在配线层2a中。
具有像素区域4的膜厚度比周边区域7的膜厚更薄的阶梯结构的绝缘层53以及使用不同绝缘材料来构成层叠膜的绝缘层与第一实施例类似。该绝缘层53例如是防反射膜45-1、界面电平抑制膜45-2、蚀刻停止膜45-3和覆盖膜45-4(按照从受光面A侧开始的顺序)的四层结构。例如，防反射膜53-1由二氧化铪(HfO2)膜制成。界面电平抑制膜53-2由二氧化硅(SiO2)制成。蚀刻停止膜53-3由氮化硅(SiN)制成。另外，覆盖膜53-4由氮化硅(SiN)制成。
在像素区域4中将该四层结构绝缘层53减薄成防反射膜53-1和界面电平抑制膜53-2的双层结构。在周边区域7中的绝缘层53的厚膜部分中，贯通孔51从蚀刻停止膜53-3(其是从顶层开始的第二层)延伸至设置在下层上的连接孔51a，贯通孔51也作为上述配线。
通过图案化在埋入配线27和埋入配线37两者的上部布置一个连接孔51a，在参照图15A说明的形成第四实施例的连接孔23a的过程中，进行具有上述结构的固体摄像器件1-5的制造。接着，通过进行与参照图15B所述的那些过程类似的过程，将隔着连接孔15a内的隔离绝缘膜24填充有铜(Cu)的贯通孔51形成为与埋入配线27和埋入配线37连接的配线。接着，通过形成覆盖膜53-4并且选择地去除像素区域4中的覆盖膜53-4和蚀刻停止膜53-3，使绝缘层53具有阶梯结构。在上述过程之后，进行与根据其它实施例所述的那些过程类似的过程，由此形成具有光接收开口16a的遮光膜16、透明保护膜17、滤色器18和片上透镜19。此外，将电路基板9薄化以使通孔33露出从而形成贯通孔33，在电路基板9上形成保护膜9c，并且形成使贯通孔33露出的焊盘开口33a，由此完成了固体摄像器件1-5。
第五实施例的优点
类似于第一实施例的固体摄像器件，具有上述结构的固体摄像器件1-4是将配线47设置在周边区域7中的背投型固体摄像器件，其中，在受光面A的顶部上的像素区域4中设置有薄膜阶梯结构的绝缘层53，并且在绝缘层53的顶部上设置片上透镜19。因此，能够在周边区域7中将绝缘层53的厚度保留成适合于充当配线的贯通孔51的结构，同时减小片上透镜19与受光面A之间的距离，从而改善光电转换器20的光接收性能。而且，类似于第一实施例，受光面A可以很好的保持而不会受到蚀刻的破坏。
注意，根据第一至第五实施例，对将本发明应用于作为背投型固体摄像器件的实施例的固体摄像器件的三维结构的构造进行了说明。然而，本发明可以广泛用于背投型固体摄像器件，而不限于三维结构。另外，具有阶梯结构的绝缘层不限于根据这些实施例所述的层叠结构，并且可以适用于在形成配线和改善光接收性能方面进行改进的层叠结构。
第六实施例
固体摄像器件1的主要部分结构
图18-21表示第六实施例的固体摄像器件的主要部分结构。图18为上表面示意图并且表示传感器基板100侧的表面。另外，图19和20为剖面图。图19表示沿着在图18的XIX-XIX线剖开的剖面图。相对地，图20表示沿着在图18中的XX-XX线剖开的剖面图。图21表示像素P的电路结构。
上表面结构的概述
如图18所示，固体摄像器件1在表面(xy表面)上设置有芯片区域CA和划线区域LA。如图18所示，芯片区域CA具有矩形形状，其在水平方向x和垂直方向y上进行分割并且包括像素区域PA。另外，芯片区域CA包括周边区域SA。在芯片区域CA中，如图18所示，像素区域PA具有矩形形状，并且在水平方向x和垂直方向y上分别排列并布置有多个像素P。如图18所示，在芯片区域CA中，周边区域SA设置在像素区域PA的周边中。如图18所示，焊盘部PAD和周边电路部SK设置在周边区域SA中。
如图18所示，划线区域LA设置成包围芯片区域CA的周边。现在，划线区域LA包括在水平方向x和垂直方向y中的每个方向上延伸的部分，并且被设置成在芯片区域CA周围画出一个矩形。
多个芯片区域CA在切割之前排列并设置在晶片(未示出)上，并且划线区域LA以格子形式设置在所述多个芯片区域CA之间。在划线区域LA中，使用刀片进行切割，从而将上述芯片区域CA分割成固体摄像器件1。
剖面结构的概述
如图19和20所示，固体摄像器件1包括传感器基板100和逻辑基板200，它们彼此面对地结合在一起。如图19和20所示，传感器基板100包括半导体基板101。半导体基板101由例如单晶硅制成。
如图19和20所示，传感器基板100具有依次设置在半导体基板101的与逻辑基板200面对的正面(底面)上的配线层110和绝缘膜120。配线层110和绝缘膜120均设置在半导体基板101的整个正面(底面)上。
如图19所示，在像素区域PA中，在半导体基板101的内部设置有光电二极管21。如图19和20所示，在传感器基板100中的半导体基板101的背面(上表面)上设置有绝缘膜102。绝缘膜102设置在半导体基板101的整个背面(上表面)上。
另外，如图19和20所示，在半导体基板101的背面(上表面)上隔着绝缘膜102设置有钝化膜401、遮光膜500和平坦化膜501。此外，如图19所示，在像素区域PA中，在平坦化膜501上设置有滤色器CF和片上透镜OCL。相反地，在焊盘部PAD中，如图20所示，在平坦化膜501上设置有透镜材料膜601。
虽然这些附图未示出，但在传感器基板100中，在设置有配线层110的下表面侧上设置有半导体器电路器件(未示出)。具体地说，在像素区域PA中，半导体电路器件(未示出)设置成用于构成图21所示的像素晶体管Tr。此外，在周边区域SA中，半导体电路器件(未示出)设置成用于构成例如垂直驱动电路3和时序发生器8。
如图19和20所示，逻辑电路200包括半导体基板201。半导体基板201由例如单晶硅制成。逻辑基板200的半导体基板201与传感器基板100的半导体基板101相面对。逻辑基板200的半导体基板201还具有支撑基板的作用，由此确保固体摄像器件1的整体强度。
如图19和20所示，逻辑基板200在半导体基板201的面对传感器基板侧的正面(上表面)上依次设置有配线层210和绝缘膜220。配线层210和绝缘膜220两者均设置在半导体基板201那一侧的整个正面(上表面)上。
虽然在这些附图中未示出，但在半导体基板201的正面(上表面)侧设置有诸如MOS晶体管等半导体电路器件(未示出)。该半导体电路器件(未示出)例如设置成用于构成列电路4、水平驱动电路5和外部输出电路7。
如图19和20所示，固体摄像器件1具有通过接合面SM连接在一起的传感器基板100的绝缘膜120和逻辑基板200的绝缘膜220，由此将传感器基板100和逻辑基板200两者结合在一起。
如图19所示，固体摄像器件1的结构使得光电二极管21接收从背面(上表面)入射的入射光H，所述背面(上表面)位于与传感器基板100的半导体基板101的设置有配线层110的正面(下表面)侧相反的一侧。也就是说，固体摄像器件1为“背面照射型CMOS图像传感器”。
各个部件的详细结构
下面将按顺序说明构成固体摄像器件1的各个部件的细节。
(a)光电二极管21
如图19所示，光电二极管21与多个像素P中的各个像素对应地设置在像素区域PA中。这些光电二极管21设置在传感器基板100中的厚度被减薄至1至30μm的半导体基板101中。形成的光电二极管21通过接收作为对象图像入射的入射光H，并且进行光电转来产生和累积信号电荷。
现在，如图19所示，在位于半导体基板101的背面(上表面)上的光电二极管21的上方设置有例如滤色器CF、片上透镜ML等部件。因此光电二极管21利用受光面JS接收依次通过这些部件入射的入射光H。
光电二极管21包括累积信号电荷(电子)的n型电荷累积区域(未示出)，并且该n型电荷累积区域(未示出)设置在半导体基板101上的p型半导体区域(未示出)中。在n型电荷累积区域中，具有高浓度杂质的p型半导体区域(未示出)设置在半导体基板101的正面侧作为空穴累积层。也就是说，光电二极管21形成为具有HAD(空穴累积二极管)结构。
如图21所示，各个光电二极管21通过阳极接地，通过像素晶体管Tr读出累积的信号电荷，并且将它作为电信号输出到垂直信号线27。
(b)像素晶体管Tr
如上所述，像素晶体管Tr与多个像素P中的各个晶体管对应地设置在像素区域PA中。如图21所示，像素晶体管Tr包括传输晶体管22、放大晶体管23、选择晶体管24和复位晶体管25，并且对于各个像素P而言，从光电二极管21中输出的信号电荷作为电信号。
如上所述，在图19中省略了像素晶体管Tr，但该像素晶体管Tr设置在半导体基板101的正面(下表面)上。具体地，组成像素晶体管Tr的晶体管22至25在半导体基板101上的将像素P相互隔离开的区域中形成有源区域(未示出)，并且使用包括n型杂质的多晶硅形成栅极。
在像素晶体管Tr中，如图21所示，传输晶体管22将由光电二极管21产生的信号电荷传输至浮动扩散部FD。具体地，传输晶体管22设置在光电二极管21的阴极与浮动扩散部FD之间。此外，传输晶体管22的栅极电连接到传输线26。传输晶体管22根据从传输线26传送到栅极的传输信号TG将累积在光电二极管21中的信号电荷传输到浮动扩散部FD。
如图21所示，在像素晶体管Tr中，放大晶体管23将在浮动扩散部FD中的从电荷转变成电压的电信号放大，并且将它输出。具体地，放大晶体管23具有与电源线Vdd电连接的漏极和与选择晶体管24电连接的源极。一旦将选择晶体管24选择为处于接通状态，则从恒流源I提供恒电流，并且放大晶体管23作为源跟随器运行。因此，通过将选择信号提供给选择晶体管24，在放大晶体管23中将浮动扩散部FD处的从电荷转变成电压的电信号放大。
在像素晶体管Tr中，如图21所示，选择晶体管24根据选择信号将从放大晶体管23输出的电信号输出至垂直信号线27。具体地，选择晶体管24具有与接收选择信号的地址线28连接的栅极。此外，在提供选择信号的情况下，选择晶体管24导通，并且将由放大晶体管23放大的输出信号输出至垂直信号线27。
在像素晶体管Tr中，如图21所示，复位晶体管25将放大晶体管23的栅极电位复位。具体地，复位晶体管25具有与接收复位信号的复位线29电连接的栅极。此外，复位晶体管25具有与电源线Vdd电连接的漏极和与浮动扩散部FD电连接的源极。复位晶体管25根据从复位线29发出的复位信号经由浮动扩散部FD将放大晶体管23的栅极电位复位至电源电压。
晶体管22、24和25的栅极以行(其由水平方向x上排列的多个像素P构成)为单位进行连接，并且同时驱动以行为单位排列的多个像素。具体地说，通过由上述垂直驱动电路(未示出)提供的选择信号，以水平行(像素行)为单位在垂直方向上依次选择像素。通过从时序发生器(未示出)输出的各种时序信号来控制像素P的晶体管。因此，通过垂直信号线27将像素P中的输出信号读出至与每列像素P相对应的列电路(未示出)。然后，通过水平驱动电路(未示出)选择保持在列电路中的信号，并且将其依次输出至外部输出电路(未示出)。
(c)传感器基板100的配线层110和绝缘膜120
在传感器基板100中，如图19和20所示，配线层110设置在半导体基板101的正面(下表面)上，所述正面(下表面)位于上方设置有例如滤色器CF、片上透镜ML等部件的背面(上表面)的相反侧。也就是说，在传感器基板100中，配线层110设置在半导体基板101的面对逻辑基板侧的表面(下表面)上。
如图19所示，配线层110包括配线110H和绝缘膜110Z，并且配线110H设置在绝缘膜110Z内。配线110是所谓的多层配线层，通过将配线110H和构成绝缘膜110Z的层间绝缘膜交替地多次层叠来形成配线110。
通过使用绝缘材料形成绝缘膜110Z。此外，通过使用导电金属材料形成配线110H。配线层110由多层配线110H形成，以便用作图21所示的传输线26、地址线28、垂直信号线27、复位线29等。如图19和20所示，绝缘膜120设置在配线层110的与半导体基板101侧相反的一侧的正面(下表面)上。
(d)逻辑基板200的配线层210和绝缘膜220
在逻辑基板200上，如图19和20所示，配线层210设置在半导体基板201的面对传感器基板100的一侧的表面(上表面)上。如图19所示，配线层210包括配线210H和绝缘膜210Z，并且配线210H设置在绝缘膜210Z内。配线层210是所谓的多层配线层，并且通过将配线210H和构成绝缘膜210Z的层间绝缘膜交替地多次层叠来形成配线层210。
通过使用绝缘材料形成绝缘膜210Z。而且，通过使用导电金属材料形成配线210H。配线层210由多层配线210H形成，以便用作与设置在逻辑基板200的半导体基板201上的半导体电路器件(未示出)电连接的配线。如图19和20所示，绝缘膜220设置在配线层210的与半导体基板201侧相反的一侧的正面(上表面)上。
(e)焊盘部PAD
如图18所示，焊盘部PAD设置在周边区域SA上。如图20所示，焊盘部PAD中设置有焊盘配线110P和210P以及连接导电层301。下面将依次说明设置在焊盘部PAD中的各个部件。
(e-1)焊盘配线110P和210P
如图20所示，焊盘配线110P设置在焊盘部PAD中的传感器基板100中。此外，焊盘配线210P设置在焊盘部PAD中的逻辑基板200中。
与其它配线110H类似，如图20所示，设置在传感器基板110中的焊盘配线110P形成在配线层110内。此外，在由传感器基板100和逻辑基板200构成的层叠体上，传感器基板100的焊盘配线110P设置在逻辑基板200中所设置的焊盘配线210P的上方。传感器基板100的焊盘配线110P与其它配线110H电连接，并且在传感器基板100中设置的半导体电路器件(未示出)与传感器基板100外部设置的器件(未示出)之间电连接。
与构成配线层210的其它配线210H类似，设置在逻辑基板200中的焊盘配线210P设置在绝缘膜201Z内。逻辑基板200的焊盘配线210P与其它配线210H电连接，并且在逻辑基板200中设置的半导体电路器件(未示出)与逻辑基板200外部设置的器件(未示出)之间电连接。如图20所示，传感器基板100的焊盘配线110P和逻辑基板200的焊盘配线210还与连接导电层301电连接。
(e-2)连接导电层301
如图20所示，在焊盘部PAD上设置有连接导电层301。连接导电层301设置在由结合的传感器基板100和逻辑基板200形成的层叠体的上表面侧。
连接导电层301由导电金属材料形成，并且电连接传感器基板100的焊盘配线110P和逻辑基板200的焊盘配线210P。连接导电层301是通过例如依次层叠诸如钽(Ta)等金属阻挡层和通过镀铜(Cu)形成的铜镀层来设置的。
现在，如图20所示，连接导电层301包括第一插头311、第二插头321和连接配线331。在连接导电层301中，如图20所示，第一插头311形成在传感器基板100的焊盘配线110P上方的焊盘开口V1内。另外，如图20所示，第二插头321形成在逻辑基板200的焊盘配线210P上方的焊盘开口V2内。
具体地说，焊盘开口V1和V2中每者从各个焊盘配线110P和210P的上侧贯穿至绝缘膜102的上表面。形成的焊盘开口V1和V2贯穿传感器基板100中所包含的半导体基板101。也就是说，第一插头311和第二插头321中的每一个都是硅通孔(Through Silicon Via,TSV)。而且，虽然该图未示出，但形成的焊盘开口V1和V2的上表面例如为圆形。
焊盘开口V1和V2包括上侧开口部V11和V21以及下侧开口部V12和V22。上侧开口部V11和下侧开口部V12设置在开口V1中，上侧开口部V21和下侧开口部V22设置在焊盘开口V2中，从而在深度方向z上层叠。
在多个焊盘开口V1和V2中，对布置在传感器基板110上的焊盘配线110P上方的焊盘开口V1进行设置，使得上侧开口部V11从传感器基板100的配线层110的上部贯穿至绝缘膜102的上表面。
将下侧开口部V12设置成使得焊盘配线110P的上表面在焊盘开口V1中露出。这里，焊盘开口V1的上侧开口部V11的侧面被绝缘膜102覆盖，并且第一插头311隔着绝缘膜102埋入在上侧开口部V11和下侧开口部V12内。
在多个焊盘开口V1和V2中，对布置在逻辑基板200的焊盘配线210P上方的焊盘开口V2进行设置，使得上侧开口部V21从在逻辑基板200上的配线层210的上部贯穿至绝缘膜102的上侧。除了被设置成比另一焊盘开口V1的上侧开口部V11更深之外，上侧开口部V21形成为具有相同的平面形状。也就是说，上侧开口部V21的宽度H21形成为与上侧开口部V11的宽度H11相同。
将下侧开口部V22设置成使得焊盘配线210P的上表面在焊盘开口V2中露出。除了被设置成比另一焊盘开口V1的下侧开口部V12更深之外，下侧开口部V22形成为具有相同的平面形状。也就是说，下侧开口部V22的宽度H22形成为与上侧开口部V12的宽度H12相同。
这里的焊盘开口V2的上侧开口部V21的侧面被绝缘膜102覆盖，并且将第二插头321设置成隔着绝缘膜102埋入在上侧开口部V21和下侧开口部V22内。
如图20所示，在连接导电层301中，连接配线331设置在传感器基板100的上表面侧，该上表面侧是传感器基板100的与逻辑基板200面对的下表面的相反侧。如图20所示，在绝缘膜102中设置有沟槽TR，绝缘膜102覆盖传感器基板100中包含的半导体基板101的上表面。沟槽TR设置在多个焊盘开口V1和V2的上方，并且连接配线331形成为埋入在沟槽TR内。
现在，连接配线331设置在第一插头311和第二插头321的上部，从而在第一插头311和第二插头321之间进行连接。连接配线331与第一插头311和第二插头321一体地形成，并且通过第一插头311和第二插头321电连接焊盘配线110P和210P。也就是说，连接配线331是再配线层(RDL(再分布层))。下面将说明具体细节，但如图20所示，存在连接配线331在上表面具有凹入部331C的情况。
(f)钝化膜
如图19和20所示，在半导体基板101的与上面设置有配线层110的正面(下表面)相反的背面(上表面)侧设置有钝化膜401。现在，钝化膜401设置在由结合的传感器基板100和逻辑基板200形成的层叠体的上表面侧，从而覆盖连接导电层301。
钝化膜401包括第一钝化膜411和第二钝化膜412。第一钝化膜411和第二钝化膜412分别依次层叠在半导体基板101的背面(上表面)上。
如图20所示，在焊盘部PAD中，将第一钝化膜设置成覆盖连接配线331的上表面上形成的凹部331C的内表面。第一钝化膜411例如为SiN膜，并且防止用于构成连接配线331的金属扩散到外部。第二钝化膜412设置在连接配线331的上表面中，从而也埋入在凹部331C的内部。
(g)遮光膜500和平坦化膜501
如图19所示，遮光膜500设置在钝化膜401的上表面上。现在，遮光膜500设置在半导体基板101的背面(上表面)上，并位于像素P之间。也就是说，遮光膜500具有设置在光电二极管21的受光面JS中的开口，并且其平面形状为格子形式。如图19和20所示，平坦化膜501设置成覆盖上面形成有遮光膜500的钝化膜401的上表面。
滤色器CF
如图19所示，滤色器CF在像素区域PA中设置在半导体基板101的背面(上表面)侧上。现在，如图19所示，绝缘膜102、钝化膜401和平坦化膜501设置在半导体基板101的背面(上表面)侧上，并且滤色器CF形成在平坦化膜501的上侧。
滤色器CF形成为使得通过透过片上透镜OCL从半导体基板101的背面(上表面)侧入射的入射光在透射过程中获得颜色。例如，滤色器CF形成为使得作为入射光H入射的可见光中的预定波长区域的光选择性地透射。
滤色器CF例如包括红色滤色器层(未示出)、绿色滤色器层(未示出)和蓝色滤色器层(未示出)，并且三原色滤色器层中的各者设置成与拜耳阵列(Bayer array)中的像素对应。
(i)片上透镜OCL和透镜材料膜601
如图19所示，片上透镜OCL按照与多个像素P中的每一者对应的方式设置在像素区域PA中。片上透镜OCL设置在半导体基板101背面(上表面)侧上的滤色器CF的上表面上。
片上透镜OCL是一个凸透镜，从半导体基板101的背面(上表面)侧以凸起的方式向上突出，并将从半导体基板101的背面(上表面)入射的入射光H汇聚至光电二极管21。
虽然稍后将描述详细的内容，片上透镜OCL是通过对隔着滤色片CF形成在平坦化膜501的上表面上的透镜材料层601(见图20)进行处理而形成的。如图20所示，在包括焊盘部601的周边区域SA中，透镜材料层601设置成覆盖平坦化膜501的上表面，而不被处理成片上透镜OCL。
制造方法
以下描述制造上述固体摄像器件1的制造方法中的主要部分。图22-图31表示第六实施例的固体摄像器件的制造方法的主要部分。图22是制造流程图。图23-31表示类似于图20的显示焊盘部PAD的剖面。上述图中省略了类似图19的剖面，但类似于图23-31形成图19中的各部分。根据本实施例，如图23-31所示，执行图22所示的步骤。然后，在划线区域域LA中利用刀片(未显示)进行切割来制造固体摄像器件1。
以下将依次说明制造固体摄像器件1的制造过程。
形成传感器基板100
首先，如图22所示，形成传感器基板100(ST10)。如图23所示，通过在半导体基板101的正面(上表面)上设置例如配线层110、绝缘膜120等部分，形成传感器基板100。在本步骤中，在传感器基板100中包括的半导体基板101的背面(图23中的上表面，图19和20的下表面)侧上没有形成例如绝缘膜102等部分。
在本步骤中，在图23所示的过程之前，光电二极管21设置在半导体基板101的像素区域PA(见图19)中。而且，例如像素晶体管Tr等半导体电路器件(未显示)设置在半导体基板101的正面(图23中的上表面)一侧(见图21)。
如图23所示，然后设置覆盖半导体基板101的整个正面(上表面)的配线层110。也就是说，在半导体基板101的面对逻辑基板200的表面上形成配线层110。
具体的说，通过交替形成层间绝缘膜(构成绝缘膜110Z)和配线110H(包括焊盘配线110P)来设置配线层110(见图19)。例如，诸如焊盘配线110P等配线110H(见图19)是利用例如铝的金属材料形成的。而且，绝缘膜110Z(见图19)是利用氧化硅材料形成的。也就是说，焊盘配线110P设置在配线层110内。
而且，绝缘膜120设置成覆盖半导体基板101的整个正面(图23的上表面，图19和20的下表面)。例如，将氧化硅膜设置成绝缘膜120。或者，也可以将氮化硅膜设置成绝缘膜120。
形成逻辑基板200
接着，如图22所示，形成逻辑基板200(ST20)。现在，如图24所示，通过在半导体基板201的正面(上表面)上依次形成配线层210和绝缘膜220来设置逻辑基板200。在本步骤中，在图24所示的过程之前，将半导体电路器件(未图示)设置在半导体基板201的正面侧。
然后，如图24所示，配线层210设置成覆盖半导体基板201的整个正面(上表面)。也就是说，在半导体基板201的面对传感器基板100的表面上形成配线层210。
具体的，通过多次交替形成层间绝缘膜(构成绝缘膜210Z)和配线210H(包括焊盘配线210P)来设置配线层210(见图19)。例如，诸如焊盘配线210P等配线210H(见图19)是利用例如铝的金属材料形成的。也就是说，焊盘配线210P设置于配线层210内。而且，绝缘膜210Z(见图19)是利用氧化硅材料形成的。
而且，绝缘膜220设置成覆盖半导体基板201的整个正面(上表面)。例如，将氧化硅膜设置成绝缘膜220。或者，也可以将氮化硅膜设置成绝缘膜220。
将传感器基板100和逻辑基板200结合在一起
接着，如图22所示，将传感器基板100和逻辑基板200结合在一起(ST30)。现在，如图25所示，将传感器基板100的配线层110和逻辑基板200的配线层210彼此面对。通过将传感器基板100的配线层110和逻辑基板200的配线层210接合在一起，从而将二者结合在一起。例如，此处的结合是利用等离子体接合进行的。
传感器基板100的薄化
然后如图22所示，将传感器基板100薄化(ST40)。现在，如图26所示，例如通过对传感器基板100中包含的半导体基板101的表面(上表面)，也就是面对着逻辑基板200的面(下表面)的相反侧进行薄化处理，从而将传感器基板100薄化。例如，进行CMP(化学机械研磨)处理作为薄化处理。
形成沟槽TR、焊盘开口V1和V2
然后如图22所示，形成沟槽TR、焊盘开口V1和V2(ST50)。现在，如图27所示，在绝缘膜102(其覆盖传感器基板100所包含的半导体基板101的上表面)中设置沟槽TR。
如图27所示，焊盘开口V1设置在传感器基板100的焊盘配线110P上方。而且，焊盘开口V2设置在逻辑基板200的焊盘配线210P上方。焊盘开口V1和V2设置成从焊盘配线110P和210P的上表面贯穿至绝缘膜102的上表面。也就是说，焊盘开口V1和V2形成为贯穿传感器基板100内包括的半导体基板101。
根据本实施例，对于各焊盘开口V1和V2，上侧开口部V11和V21以及下侧开口部V12和V22设置成在深度方向z上层叠。而且，绝缘膜102设置成覆盖上侧开口部V11和V21的内表面。
具体的说，根据本过程，首先，如图27所示，例如将氧化硅膜设置在传感器基板100内包含的半导体基板101的背面(上表面)上作为构成绝缘膜102的层。另外，通过对该氧化硅膜进行加工来设置沟槽TR。
此外，通过加工沟槽TR的底面，来设置包含在焊盘开口V1和V2内的上侧开口部V11和V21。现在，通过除去位于未露出传感器基板100的焊盘配线110P的上表面的位置之上的部分，形成包含在焊盘开口V1内的上侧开口部V11。也就是说，打开开口直到设置在传感器基板100上的焊盘配线110P，从而设置上侧开口部V11。相反，通过除去位于未露出逻辑基板200的焊盘配线210P的上表面的位置之上的部分，形成包含在焊盘开口V2内的上侧开口部V21。也就是说，打开开口直到设置在逻辑基板200上的焊盘配线210P，从而设置上侧开口部V21。
而且，将氧化硅膜设置成覆盖上侧开口部V11和V21的内表面作为构成绝缘膜102的层。而且，通过加工上侧开口部V11和V21的底面部分，来设置下侧开口部V12和V22。
现在，下侧开口部V12设置成暴露传感器基板100的焊盘配线110P的上表面。也就是说，形成下侧开口部V12，从而在传感器基板100的配线层110中露出焊盘配线110P的上表面，并且其上部是贯通的。而且，设置下侧开口部V22，从而露出逻辑基板200的焊盘配线210P的上表面。也就是说，在传感器基板100和逻辑基板200的层叠体中，形成下侧开口部V22，从而露出逻辑基板200的焊盘配线210P的上侧，并且其上部是贯通的。例如进行回蚀刻处理，从而同时去除设置在焊盘配线110P和210P上方部分，由此形成各下侧开口部V12和V22。
例如，形成的上述部分满足以下条件。
(对于沟槽TR)深度DT为100nm至1μm；长度L为10μm以上；宽度W为2μm以上。
(对于焊盘开口部V1)深度D1为3～7μm。
(从沟槽TR的底面至焊盘配线110P的上表面之间的距离)上侧开口部V11的宽度H11为1.5～5.5μm；下侧开口部V12的宽度为H12为1～5μm。
(对于焊盘开口部V2)深度D2为5～15μm。
(从沟槽TR的底面至焊盘配线210P的上表面的距离)上侧开口部V21的宽度H11为1.5～5.5μm；下侧开口部V22的宽度H12为1～5μm。
注意，在上述说明中，焊盘开口V1和V2是在形成沟槽TR之后形成的，但是相反地，可以首先形成焊盘开口V1和V2之后再形成沟槽TR。
传感器基板100和逻辑基板200之间的连接
接下来，如图22所示，将传感器基板100和逻辑基板200连接起来(ST60)。在连接传感器基板100和逻辑基板200时，按照顺序执行如图28至图31所示的处理。因此，将连接导电层301设置在焊盘部PAD中，并且将传感器基板100的焊盘配线110P和逻辑基板200的焊盘配线210P电连接。
在此步骤中，如图28所示，形成金属层301M。现在，将金属材料隔着金属阻挡层(未图示)埋入到沟槽TR和焊盘开口V1和V2中，并覆盖绝缘层102的上表面，从而形成金属层301M。
尽管在图中是省略的，但金属阻挡层(未图示)设置成隔着绝缘膜102覆盖上侧开口部V11和V21的侧面，并覆盖下侧开口部V12和V22的侧表面和底面。而且，将金属阻挡层(未图示)设置成覆盖沟槽TR的侧面和底面。例如，在下列条件下形成金属阻挡层(未图示)。
形成金属阻挡层的条件
材料：Ta或者Ta和TaN的层叠体
厚度：约10～200nm
成膜方法：溅射
此外，金属层301M设置成隔着金属阻挡层(未图示)埋入在上侧开口部V11和V21以及下侧开口部V12和V22内。此外，金属阻挡层(未显示)设置成覆盖沟槽TR的侧面和底面。例如，在下列条件下形成金属层301M。
形成金属层301M的条件
材料：Cu
从TR底面起的厚度DT0：1～5μm
成膜方法：电镀
此处的电镀是利用例如两步沉积法来进行的。具体地，在第一步骤中，将电流设置成0.1～5A(安培)，并将Cu膜形成为厚度约50～200nm。然后，在第二步骤，将电流设置成例如1～8A，并将Cu膜形成为厚度大致800nm～5μm。此时，根据需要调整晶片旋转次数和添加剂。
也就是说，通过镀铜将金属层301M形成为覆盖用于形成第一插头311、第二插头321和连接配线331的那些部分(参见图20)。
这时，如图28所示，金属层301M形成为包括麻点(pit)PIT(微小的间隙)。例如，尺寸为1至20nm的多个间隙形成为麻点PIT。
当在镀覆装置的阳极侧出现氧气(O2)泡时，在金属层301M内形成麻点PIT，并且麻点PIT附着并且固着于镀覆表面上。特别地，在阳极的位置低于形成金属层301M的晶片的情况下，阳极电极产生的气泡向上运动，因而存在着大量麻点PIT被包裹的情况。另外，由于在镀覆容器中搅拌镀覆液时或者将晶片设置在镀覆液中时产生气泡，所以存在着麻点PIT形成在金属层301M的内部的情况。
随后，通过进行热处理，在用于构成金属层301M的Cu上能够实现晶体生长，并且改善了配线的可靠性。例如，在下面的条件下对金属层301M进行热处理。
热处理条件
热处理温度：100℃至400℃
热处理时间：30秒至3分钟(在加热板的情况下)或者15分钟至2小时(在退火炉的情况下)
如图29所示，由于上述热处理，麻点PIT(参见图28)聚集在金属层301M上，并且形成气孔MV，气孔MV是比麻点PIT更大的空隙。例如，垂直大小为140至500nm并且水平大小为100至250nm的空隙形成为气孔MV。
如图30所示，通过去除金属层301M的上表面，从而形成连接导电层301。现在，对金属层301M进行诸如CMP处理等减薄处理，并且加工绝缘膜102的上表面以使其露出，由此形成连接导电层301。
因此，如图30所示，连接导电层301形成为包括第一插头311、第二插头321和连接配线331。在连接导电层301中，气孔MV的内部暴露在连接配线331的上表面上，并且在其上表面上形成凹部331C。例如，在连接配线331的上表面上设置有在垂直大小为70至200nm并且水平大小为100至250nm的凹部331C。
钝化膜401的形成
接着，如图22所示，形成钝化膜401(ST70)。现在，如图31所示，在绝缘膜102的上表面上形成钝化膜401，以覆盖连接配线331的上表面。在此步骤中，首先形成钝化膜401中包含的第一钝化膜411。
第一钝化膜411被形成为覆盖连接配线331的上表面上设置的凹部331C的内表面，并覆盖绝缘膜102的上表面。例如，在下面的条件下形成第一钝化膜411。
第一钝化膜411的形成条件
材料：SiN
膜厚：50至100nm
成膜方法：平行平板型等离子体CVD(化学气相沉积)法
详细条件
气流速度：SiH4:NH3:N2＝1:1:20
高频功率：300至1000W
压力：0.5至7.0托
温度：250至400℃
时间：30秒至1分钟
膜厚：50至100nm
接着，形成第二钝化膜412。第二钝化膜412设置成埋入在位于连接配线331的上表面上的凹入部331C的内部。例如，在下面条件下形成由SiO2制成的第二钝化膜412。
第二钝化膜412的成形条件
成膜方法：高密度等离子体(HDP)CVD法
膜厚：100至150nm
详细条件：
SiH4：O2＝1:1.5
源极偏置：5000至8000W
基板偏置：5000至8000W
压力：7至11托
温度：300至350℃
时间：1分钟
注意，“高密度等离子体CVD法”是通过利用被制成高密度等离子体的气体的化学气相沉积来沉积薄膜以形成薄膜的方法，并且表示将气体转变成等离子体密度为1017m-3以上的高密度等离子体。
平坦化膜501等的形成
接着，如图22所示，依次形成平坦化膜501、滤色器CF和片上透镜OCL(ST80)。现在，如图19所示，将遮光膜501设置在钝化膜401的上表面上。例如，利用遮光材料在下列成膜条件下形成遮光膜500。然后，通过在下列蚀刻处理条件下形成图案来形成遮光材料膜。
成膜条件
材料：金属材料，例如W(钨)、Cu(铜)、Al(铝)(可以层叠有Ti)
膜厚：约50-500μm
成膜方法：溅射等
蚀刻处理条件
蚀刻气体：SF6:Cl2＝1:2
压力：5-20毫托
电源偏置：100至1000W
基板偏置：10至200W
温度：室温
时间：30至120秒
注意，对于蚀刻气体，除了上述气体之外，还可以使用例如硝酸盐、乙酸、盐酸或硫酸等蚀刻气体。而且，除了干式蚀刻处理之外，还可以进行湿式蚀刻处理。
如图19和20所示，在钝化膜401的上表面上形成平坦化膜501。如图19所示，在像素区域PA中在平坦化膜501的上表面上形成滤色器CF。用诸如旋涂等涂布法，通过利用包含彩色颜料和光致抗蚀剂树脂的涂布液体形成涂布膜，从而形成滤色器CF。然后，通过光刻技术进行的图案化，来形成上述涂布膜。由此，依次分别形成三原色滤色器层，从而设置滤色器CF。
如图19所示，在像素区域PA中，在滤色器的上表面上形成片上透镜OCL。通过对隔着滤色器CF形成在平坦化膜501上表面上的透镜材料层601进行加工来形成片上透镜OCL。
例如，通过在平坦化膜501的上表面上形成有机树脂材料膜来设置透镜材料层601。在透镜材料层601上设置光致抗蚀剂膜(未图示)之后，将光致抗蚀剂膜(未图示)图案化为透镜形状。利用透镜形状的抗蚀剂图案(未图示)作为掩模，对透镜材料层601进行回蚀刻处理。因此，形成了片上透镜OCL。注意，除了上述方法之外，还可以通过在图案化处理之后对透镜材料层104进行回流处理来形成片上透镜OCL。
如图20所示，在包括焊盘部601的周边区域SA中，设置透镜材料层601以覆盖平坦化膜501的上表面，而不用将透镜材料层601加工成片上透镜OCL。因此，按照上述各步骤，就完成了固体摄像器件。
结论
如上所述，根据本实施例，形成设置有焊盘配线110P的传感器基板100。然后，形成设置有焊盘配线210P的逻辑基板200。然后，使得传感器基板100面对逻辑基板200的上表面，从而将它们层叠并结合在一起。然后在传感器基板100和逻辑基板200的层叠体上，在焊盘配线110P的上表面上形成焊盘开口V1，在焊盘配线210P的上表面上形成焊盘开口V2。然后，在焊盘开口V1和焊盘开口V2的内部中埋入金属材料，设置第一插头311和第二插头321，同时设置将第一插头311和第二插头321连接起来的连接配线331，由此形成连接导电层301。然后在连接导电层301上形成钝化膜401，以覆盖连接配线331的上表面。
在此情况下，存在着如下情形：设置在焊盘部PAD中的连接配线331的上表面上设置有凹入部331C(见图30)。因此，存在着在形成连接配线331之后进行的处理中使用的诸如处理气体或化学溶液等反应物与连接导电层301发生反应并且去除部分凹入部331C的情况，或者产生异常结晶的情况。因而，存在着产出率和器件可靠性劣化的情况。
为了防止发生上述缺陷，钝化膜401覆盖连接导电层301的上表面。然而，不同于本实施例的情况，例如在下面的比较例条件下形成SiO2膜的第二钝化膜412的情况下，存在着难以充分地防止上述缺陷的情况。
第二钝化膜412的形成条件
(比较例)
成膜方法：平行平板型等离子体CVD法
详细条件
膜厚：100至150nm
详细条件
气体流速：SiH4:N2O＝1:1.5
高频功率：100-700W
压力：0.5至5托
温度：300至400℃
时间：1分钟
在平行平板型等离子体CVD法的情况下，阶梯覆盖性不佳，并且覆盖率不足，这导致难以适当地填充具有高纵横比的凹入部331C的内部。因此，存在着在第二钝化膜412的对应于凹入部331C的部分中设置有空隙(狭缝)的情况。
而且，在上述比较例的情况下，当在下列条件下进行“清洁处理”时，除去了第二钝化膜412在其空隙(狭缝)部分中，在这种情况下空隙的宽度被加宽了。具体地说，在清洁处理中，证实了一侧变宽了大约1-10nm。例如，在形成第二钝化膜412之后并且在形成遮光膜500之前进行清洁处理，并且空隙宽度被加宽了。另外，存在着如下情况：在形成第二钝化膜412之后且在第二钝化膜412之上形成另一再配线之前进行清洁处理，其空隙的宽度也变宽了。
清洁处理条件
清洁溶液：水:HF＝100：1
处理温度：10至30℃
清洁时间：30秒至2分钟
因此，在由SiN形成的第一钝化膜411中设置凹入部331C的部分中存在针孔的情况下，暴露出位于其正下方的连接导电层301。
另外，例如，当在下述条件下进行“干式蚀刻处理”时，存在着如下情况：通过设置在钝化膜401中的空隙(狭缝)来除去SiO2膜，空隙宽度变宽。例如，存在着如下情况：在形成第二钝化膜412之后并且在第二钝化膜412之上形成另一再配线之前进行“干式蚀刻处理”，空隙宽度变宽。
干式蚀刻处理条件
蚀刻气体：氟化氢(HF)类气体
温度：室温
压力：10-70托
源极功率：700-2000W
气体流速：CF4/CHF3/Ar＝3/1/10
基板偏置：300至1000W
时间：大约30秒至2分钟
因此，例如，当在上述遮光膜500形成过程中(ST80)利用“干式蚀刻处理”对遮光材料膜进行图案化时，存在着在连接导电层301的凹入部331C部分中与铜发生反应的情况。因此存在着连接导电层301的凹入部331C的部分被除去并丢失的情况，以及生成了不规则结晶的情况。
图32和33表示第六实施例的比较例状态。图32表示电子显微剖面照片。图33A至33C表示连接导电层301的凹入部331C的部分已经丢失的情况，并且由于与连接配线331非正常反应生成了产物。图33A是光学显微照片，其表示比较例的上表面。在图33A中，在垂直方向上布置有在水平方向上延伸的多个连接配线331。图33B是光学显微镜照片，其表示连接配线331的凹入部331C的部分已经丢失的剖面。图33C是光学显微镜照片，其表示由于与连接配线331的不正常反应而生成的产物。
如图32所示，在比较例的情况下，当设置有凹入部331C的连接配线331的上表面覆盖有钝化膜401时，存在着在钝化膜401中的对应于凹入部331C的部分中形成有空隙S(狭缝)的情况。因此，在一些情况下钝化膜401难以充分地填充凹入部331C。
如图33A中的圆形物所示，在进行处理之后，在一些情况下连接配线331的凹入部331C的部分消失。具体地，如图33B所示，在一些情况下钝化膜401的下方变成中空的。而且，如图33C所示，存在着如下情况：由与连接配线331的非正常反应产生的产物E形成在连接配线331上。
因此，在比较例中，连接配线331失去了上面设置有凹入部331C的部分，并可能产生异常结晶，因此产出率和器件的可靠性可能劣化。具体地，如上所述，在通过将金属层301M形成为填充在贯穿半导体基板101的焊盘开口V1和V2的内部中来设置连接导电层301的情况下，存在着出现上述缺陷的情况。
在通过将Cu填充到深焊盘开口V1和V2中来形成作为TSV的第一插头311和第二插头321的情况下，通过电解镀铜等所进行的镀覆条件受到限制。因此，从镀覆装置的阳极侧产生出的更大量的O2气泡附着在离连接配线331(RDL)部分最近的那部分金属层301M上，并且金属层301M形成为含有麻点(pit)。另外，由于在电镀槽中搅拌镀液时或者将晶片安放在镀液中时出现气泡，所以作为镀层的金属层301M形成为含有麻点。通过随后进行热处理，微小的麻点可能生长成巨大的气孔。连接配线331(RDL)的那部分具有较大面积，由此许多麻点可能汇聚并且易于形成较大的气孔。因此，通过Cu研磨，在连接多个TSV的连接配线331(RDL)的上表面很容易出现空穴部分331C的缺陷。
还有，在比较例的情况中，为了填充凹部331C的内部，钝化膜401必须变得更厚(例如300至500nm的厚度)。因此，片上透镜OCL与光电二极管21之间的距离变得更长，并且例如像素灵敏度等性能劣化。因此，存在所形成的图像的图像质量劣化的情况。此外，即使在形成更厚的膜的情况下，根据成膜工艺的均匀性或布局，可以不充分进行填充，因此可以出现如图32所示的空隙S。
图34是表示连接导电层301的连接配线331的立体图。如图34所示，在连接配线331的厚度DT和宽度W或长度L具有公式(1)或(2)所示的关系的情况下，可能出现上述缺陷。
W≧10×DT…(1)
L≧10×DT…(2)
也就是说，在连接配线331的宽度W或长度L为厚度DT的十倍或更大的情况下，会出现上述缺陷。我们从实际结果中可以看出，在连接配线331的宽度W或长度L为厚度DT的十倍或更大的情况下，存在于大面积上的麻点可能会聚集在特定区域中，并且成为巨大的气孔，因此会出现上述缺陷。注意，在连接配线331的成形过程中，如图28所示，最大厚度为DT0，但是不必特别考虑最大厚度DT0和凹部331C的产生。
在与上述比较例相对的本实施例的情况下，如上所述，通过使用“HDP CVD方法”形成SiO2薄膜来形成第二钝化膜412，由此形成钝化膜401。在HDP CVD方法的情况下，使用等离子体活性离子，并且在将已经突出并沉积在沟槽的上部上的膜削去的同时进行膜的形成，因此覆盖率足够高。因此，即使在膜厚度不厚的情况下，也能够容易地适当填充行凹部331C的内部。
图35表示第六实施例的设置有连接配线331的凹部331C的部分。如图35所示，在本实施例的情况下，在设置有凹部331C的连接配线331的上表面上覆盖有钝化膜401时，在钝化膜410的与凹部331C对应的部分中没有形成空隙S。因此，根据本实施例，凹部331C的内部能够被充分填充有钝化膜401。
因此，与上述比较例的情况不同，在本实施例中，利用薄膜钝化膜401能够防止连接配线331上的凹部331C的损失以及异常结晶的产生。也就是说，根据本实施例，在遮光膜500等的形成过程(ST80)中使用“干式蚀刻处理”将遮光材料图案化的情况下，钝化膜401能够有效地保护连接配线331。因此，根据当前实施例，能够改善产出率和器件可靠性。此外，能够改善所形成图像的图像质量。
变形例
上面描述了通过利用HDP CVD方法形成SiO2膜来形成钝化膜401的情况，但是不应该局限于此。除了SiO2膜之外，还可以形成SiOC膜或SiOF膜。此外，可以利用具有高填充能力的另一CVD法来形成钝化膜401。
变形例1-1
例如，如在下面的条件下，可以通过利用“O3TEOS(四乙基正硅酸盐)CVD法”形成SiO2膜来形成第二钝化膜412。除了SiO2膜之外，还可以用SiOC膜或SiOF膜来形成第二钝化膜412。
第二钝化膜412的形成条件
成膜方法：O3TEOS CVD法
膜厚：100至150nm
详细条件
气流速度：TEOS/OE/He＝1:30:10
高频功率：无
温度：300至400℃
时间：DR＝10至50nm/分钟
上述“O3TEOS CVD法”是通过利用O3和TEOS的CVD法形成膜的方法。
由于高密度的臭氧使得流动性高，所以该成膜法具有足够高的覆盖率，因而即使在膜厚度不厚的情况下，也能够容易地填充凹部331C的内部。
变形例1-2
例如，如在下面的条件中说明的一样，可以利用“ALD(原子层沉积)”来形成SiO2膜的第二钝化膜412。除了SiO2膜之外，还可以用SiOC膜或SiOF膜来形成第二钝化膜412。
第二钝化膜412的成形条件
成膜方法：ALD法
膜厚：30至50nm
上述“ALD法”是沉积原子层的成膜方法。
这里的成膜法可以进行原子级的均匀膜厚度控制，并且覆盖率足够高，因而即使在膜厚不厚的情况下，也能够容易地填充凹部331C的内部。
第七实施例
制造方法等
根据本实施例，第二钝化膜412的形成条件与第六实施例的不同。除了这点以及与之相关的方面之外，本实施例与第六实施例相同。因此，说明书中将省略重复说明。
根据本实施例，在下面的条件下形成第二钝化膜412。也就是说，例如通过利用诸如旋涂法等“涂布法”形成有机SOG(旋涂式玻璃)膜来形成第二钝化膜412。
第二钝化膜412的成形条件
成膜法：旋涂法
膜厚度：50至100nm
详细条件
材料：HSQ(氢倍半硅氧烷，Hydrogen Silsesquioxane)
涂布转速：1500至2500rpm
烘焙条件：80至150℃，60至180秒
桥接(bridging)的热处理条件：300至400℃，1至10分钟
具体地说，按照上述涂布旋转，使用包括HSQ的涂布液进行旋涂之后，在上述烘焙条件下进行烘焙处理。之后，在用于桥接的上述热处理条件下进行热处理。因此，形成折射率大约为1至1.4的无机SOG膜。
上述“涂布法”是通过用包括涂布膜材料的涂布液涂布表面来形成涂布膜的成膜法。由于涂布液流入到配线之间的狭窄空间从而形成涂布膜，所以该成膜法具有足够的覆盖率。因此，相比于在平行平板式CVD法的情况，能够更容易地适当填充凹部331C的内部。
此外，由于该成膜法平坦度较高，所以该成膜法可以实现薄膜化。因此，相比于第六实施例的诸如HDP CVD法等沉积法，覆盖率更高，因此更加有利。
总结
如上所述，根据本实施例，通过利用“涂布法”形成绝缘膜来形成钝化膜401。因此，如上所述，可以适当地填充凹部331C的内部。因此，根据本实施例，能够改善产出率和器件可靠性。而且，可以改善形成的图像的图像质量。
注意，根据本实施例，在通过利用诸如HSQ等无机材料形成无机SOG膜来形成钝化膜412的情况下给出了说明，但是并不限于此。可以通过用有机材料形成有机SOG膜来形成第二钝化膜412。例如，可以使用MSQ(甲基硅倍半氧烷，Methyl Silsesquioxane)、Par(聚芳烃)、PAE(聚芳醚)、BCB(苯并环丁烯)等来形成该膜。
例如，在下面条件下使用上述材料来形成第二钝化膜412。
成膜法：旋涂法
膜厚度：50至100nm
详细条件
涂布转速：1500至2500rpm
烘焙条件：300至350℃，30至90秒
桥接的热处理条件：300至350℃，5至60秒
第八实施例
器件构造等
图36表示第八实施例的固体摄像器件的主要部分的构造。
类似于图20，图36表示沿着图18中的XX-XX线剖开的横截面。除这点以及与之相关的方面之外，本发明类似于第六实施例。因此，说明中省略了重复的部分。
如图36所示，钝化膜401形成为单层，而不是将多层层叠在一起的层叠体。这里的钝化膜401形成为填充凹部331C(其设置在连接配线331的上表面上)的内表面中，并且覆盖绝缘膜102的上表面。例如，在下面条件下形成钝化膜401。
材料：SiN
成膜法：ALD法
膜厚：30至50nm
详细条件
气流速度：DCS(二氯硅烷):NH3＝1:2
高频功率：30至700W
压力：90至600Pa
温度：300至350℃
时间：10秒至2分钟
上述成膜法能够实现原子层级别的均匀厚度的控制，从而能够形成具有高的膜质量和对阶梯形式的高覆盖率的膜。因此，覆盖率足够高，因而即使在膜没有在平行平板型CVD法的情况下厚的情况下，也能够容易地填充凹部331C的内部。
总结
在本实施例的钝化膜401的形成工艺中，利用“ALD法”来形成SiN绝缘膜，从而形成钝化膜401。因此，如上所述，能够适当地填充凹部331C的内部。因此，根据本实施例，能够改善产出率和器件可靠性。此外，能够改善所形成图像的图像质量。
注意，根据上述实施例，在使用ALD法将SiN膜形成为钝化膜401的情况下给出说明，但是并不限于此。可以通过利用ALD法形成SiON膜、SiC膜或SiCN膜来形成钝化膜401。还有，可以通过使用HDP CVD法形成SiON膜、SiC膜或SiCN膜来形成钝化膜401。另外，可以通过适当地层叠上述膜来形成钝化膜401。
其它
本实施例不限于上面给出的说明，并且可以使用多种变形例。
在上述实施例中，在通过形成在深度方向z上层叠的上侧开口部和宽度比上侧开口部更窄的下侧开口部来设置焊盘开口的情况下给出说明，但是并不限于此。可以通过形成在深度方向z上层叠的具有不同宽度的三个以上的开口部来设置焊盘开口。还有，除了在上侧开口部和下侧开口部之间具有台阶的情况之外，可以按照没有台阶的方式形成焊盘开口。也就是说，焊盘开口可以形成为从上部到下部具有相同的宽度。
在上述实施例中，在使用等离子体接合将传感器基板100和逻辑基板200结合在一起的情况下给出说明，但是并不限于此。例如，可以使用结合剂来将两者结合在一起。
在上述实施例中，在使用硅基板制造传感器基板100(为背面照射型CMOS)的情况下给出说明，但是并不限于此。传感器基板100可以使用所谓的SOI(绝缘体上硅)基板制造。
在上述实施例中，在设置有诸如传输晶体管、放大晶体管、选择晶体管和复位晶体管等四种像素晶体管的情况下给出说明，但是并不限于此。例如，在设置有诸如传输晶体管、放大晶体管和复位晶体管等三种像素晶体管例的情况下，也可以使用本发明。
在上述实施例中，在向一个光电二极管设置传输晶体管、放大晶体管、选择晶体管和复位晶体管中的每者的情况下给出说明，但是并不限于此。例如，在向多个光电二极管设置有放大晶体管、选择晶体管和复位晶体管中的每者的情况下，也可以使用本发明。
在上述实施例中，在将本发明应用于相机的情况下给出说明，但是并不限于此。本发明也可以应用于诸如扫描仪或复印机等具有固体摄像像器件的其它电子设备。
在上述实施例中，在传感器基板100是“背面照射型”CMOS图像传感器的情况下给出说明，但是并不限于此。此外，除了CMOS图像传感器之外，本发明可以应用在CCD型图像传感器的情况。
在上述实施例中，在将传感器基板100和逻辑基板200结合在一起的情况下给出说明，但并不限于此。本发明还可以用于将除了传感器基板100和逻辑基板200之外的半导体芯片连接在一起的情况。
在上述实施例中，在如下情况下给出说明：用蚀刻处理同时去除多个焊盘配线的上部和下部以同时形成具有不同深度的多个焊盘开口。但是，并不限于此。另外，可以利用蚀刻处理同时形成具有不同尺寸(宽度、直径)的多个焊盘开口。
在上述实施例中，在通过利用电镀法将铜(Cu)形成膜来形成连接导电层301的情况下给出说明。除了电镀之外，本发明可以应用于利用非电镀方法形成膜的情况。在非电镀方法的情况下，在搅拌镀液时或在将晶片安放在电镀槽中时也会出现气泡，并且因此会出现例如上述那些缺陷。还有，除了铜(Cu)之外，本发明可以应用于在通过用金(Au)、银(Ag)、镍(Ni)、铟(In)、钨(W)或上述金属的合金形成膜来形成连接导电层301的情况。
还有，在上述实施例中，在下面的情况下给出说明：在利用热处理从微小的麻点生成大的气孔，并且随后通过薄膜化处理露出上述气孔的内部，从而在连接配线的上表面上设置凹部。但是并不限于此。本发明可以应用于利用另一方法在连接配线的上表面上设置凹部的情况。
另外，上述实施例可以适当地组合。
图37是表示层叠型摄像器件11的结构实施例的剖面图。图37示出了布置成阵列形式的多个像素21中的三个相邻像素21A至21C的附近部分的剖面图。如图37所示，层叠型摄像器件11是由通过利用结合层33结合在一起的传感器芯片31和信号处理芯片32构成的。
传感器芯片31从在图37中的上侧开始依次由OCL(片上透镜)层、半导体基板42和配线层43构成。注意，固体摄像器件21是所谓的背面照射型CMOS图像传感器，由此入射光入射到背面(面对着图37中的上侧的表面)入射，所述背面面对着半导体基板42的正面的相反侧，在传感器芯片31的传感器基板42的正面上设置有配线层43。
在OCL层41中，针对每个像素21设置有多个小透镜44，并且图37示出了与像素21A至21C对应的三个透镜44A至44C。
例如，在半导体基板42中，在P型硅层(P阱)45的内部，设置有对应于各像素21的多个PD 46作为光电转换器，并且图37示出了与像素21A至21C对应的三个PD 46A至46C。半导体基板42为接收入射到层叠型摄像器件11中的入射光的受光层，PD 46A至46C接收由透镜44A至44C汇聚的入射光，并且进行光电转换，从而累积生成的电荷。
配线层43由埋入在层间绝缘膜48中的配线47构成的，配线47用于读出形成在半导体基板42中的PD 46的电荷，并且在图37中的实施例中，布置有配线47-1的层和布置有配线47-2的层形成双层结构。
信号处理芯片32由从图37的上侧依次层叠在一起的配线层51和半导体基板52构成。在信号处理芯片32中形成有用于驱动传感器芯片31的逻辑电路(例如参见图1)和存储器等。
配线层51配置成使得多个配线53埋入在层间绝缘膜54中，并且在图37中的实施例中，布置有配线53-1的层、布置有配线53-2的层和布置有配线53-3的层形成三层结构。配线53进行传感器芯片31与信号处理芯片32之间的信号的发送/接收，并且进行信号处理芯片32上的逻辑电路之间的信号的发送/接收。
半导体基板52的电路层中形成有多个晶体管55，该电路层构成了信号处理芯片32的逻辑电路，并且在图37中的实施例中，只示出了一个晶体管55，并且从该图中省略了其它晶体管55。
如图37所示，形成的晶体管55的栅极电极56层叠在半导体基板52上，即向配线层51侧突出，并且栅极电极56通过接触单元57与配线53-3连接。
在层叠型摄像器件11中，遮光膜58设置在形成有PD 46的半导体基板42和形成有晶体管55的半导体基板52之间。例如，遮光膜58布置在配线层51的没有形成配线53的区域中，但是使用与配线53相同的材料并且以与配线53的形成深度相同的深度来形成(即，形成在与配线53相同的平面中)。
在图37中的实施例中，示出了双层结构，其中遮光膜58a-1和58b-1设置在与配线53-1相同的层中，遮光膜58-2设置在与配线层53-2相同的层中。例如，使用铝(厚度：600nm)作为配线63和遮光膜68的材料，并且使用TiN(30nm)/Ti(60nm)作为阻挡金属。
也就是说，在形成配线53的过程中，可以与配线53同时形成遮光膜58，并且不必添加形成遮光膜58的新工序。也就是说，遮光膜58不会添加新的遮光层，而是利用配线53设置的。此外，配线53与传感器芯片31的PD 46和信号处理芯片32的逻辑电路连接，而形成的遮光膜58与配线53彼此独立(作为与配线53的图案分离的虚拟图案)。
通过形成这种遮光膜58，层叠型摄像器件11可以利用遮光膜58阻挡晶体管55的热载流子发出的光(在图37中的白箭头)，从而可以抑制上述发光对PD 46造成的不利影响。
现在，将参照图38对从晶体管55的热载流子发出的会对PD 46造成不利影响的光进行说明。图38表示现有技术的没有形成遮光膜58的结构示例的层叠型摄像器件11'。在这种结构中，如在图38中的白箭头所示，例如晶体管55的热载流子发出的光由PD 46C接收。因此，在从PD 46C输出的像素信号中，将接收到的由晶体管55的热载流子发出的光的光量加入到由透镜44C汇聚的入射光的光量中，因此上述出射光可能在图像中表现为噪声，从而造成不利影响。
相反，如图37所示，在层叠型摄像器件11中，遮光膜38可以阻挡晶体管44的热载流子发出的光的传输，从而可以抑制上述出射光造成的不利影响，由此防止了图像质量劣化。
注意，遮光膜58只需要布置在形成有PD 46的半导体基板42和形成有晶体管55的半导体基板52之间，并且还可以仅形成在配线层43中而不形成在配线层51中，或者可以形成在配线层51和配线层43这两者中。
现在，形成在配线层51中的配线53的布局通常严格地遵循由平版印刷、干式蚀刻或CMP(化学机械研磨)等加工条件规定的设计规则。因此，在使用配线层51来形成遮光膜58的情况下，遮光膜58不是仅以遮光为目的来布置的，而是遮光膜58必须布置成在遵循上述布局规则的同时能够有效地遮光。例如，在图39中示出了关于配线53的配线宽度和最小配线间距(具有最小可能配线宽度的配线53之间的间距)的设计规则的实施例。
如图39所示，配线53的设计规则设定成：在配线53的配线宽度为1.6μm以下的情况下，配线53的最小配线间距设定为0.4μm。此外，在配线53的配线宽度大于1.6μm且在4.6μm以下的情况下，配线53的最小配线间距设定为0.5μm；在配线53的配线宽度大于4.6μm且在6.0μm以下的情况下，配线53的最小配线间距设定为0.8μm。还有，在配线53的配线宽度大于6.0μm并且在10.0μm以下的情况下，配线53的最小配线间距设定为1.5μm；在配线53的配线宽度大于10.0μm的情况下，配线53的最小配线间距设定为3.0μm。
在根据这些设计规则使用配线53的层来布置方形遮光膜58的情况下，在图40中示出了遮光膜58的宽度和遮光膜58的最小间距(具有最小可能宽度的遮光膜58之间的间距)之间的关系。在图40中，水平轴表示遮光膜58的岛宽度(Island Width)，垂直轴表示遮光膜58的最小间距(Min Space)。
如图40所示，遮光膜58的宽度和最小间距之间的关系是这样设定的：根据图39中所示的设计规则，遮光膜58的最小间隔随着遮光膜58的宽度增大而逐渐增大。现在，如果遮光膜58遮挡的面积与设置遮光膜58的整个面积的比例为有效比，则对于遮光膜58的各最小间距而言，上述有效比在遮光膜58的宽度在最小间距处最大时最大。
例如，在遮光膜58的最小间距为0.4μm的情况下，则有效比在遮光膜58的宽度为1.6μm的位置P1处最大。此外，在遮光膜58的最小间距为0.5μm的情况下，有效比在遮光膜58的宽度为4.6μm的位置P2处最大。同样，在遮光膜58的最小间距为0.8μm的情况下，有效比在遮光膜58的宽度为6.0μm的位置P3处最大，并且在遮光膜58的最小间距为1.5μm的情况下，有效比在遮光膜58的宽度为10.0μm的位置P4处最大。
在层叠型摄像器件11中，遮光膜58形成为使得遮光膜58的宽度与其最小间距之间的关系具有最大有效比，而且图41A至41D示出了按照具有最大有效比的方式形成的遮光膜58的布局。
图41A表示具有最小间距和宽度分别为0.4μm和1.6μm的布局的遮光膜58，并且该布局的有效比为64％。图41B表示具有最小间距和宽度分别为0.5μm和4.6μm的布局的遮光膜58，并且该布局的有效比为81％。
图41C表示具有最小间距和宽度分别为0.8μm和6.0μm的布局的遮光膜58，并且该布局的有效比为78％。图41D表示具有最小间距和宽度分别为1.5μm和10.0μm的布局的遮光膜58，并且该布局的有效比为76％。
图42表示图41A至41D中所示的每个布局的遮光能力。注意，将遮光能力规定成如下情况下的透射率：当设置一层遮光膜58时，向该层遮光膜58垂直照射540nm的光。也就是说，可以说，上述透射率越低，则遮光能力越高。
如图42所示，在遮光膜58布置分别具有0.5μm和4.6μm的最小间距和宽度的情况下，可以获得最高的遮光能力。例如，如图41A至41D所示，我们假设上述结果可通过下述项获得：该布局已经是最高时的有效比；或者与在测量该透射率时所使用的光的波长等同或更小的遮光膜58之间的最小间距。
而且，在遮光膜58的最小间距最小的情况下，即在遮光膜58的最小间距为0.4μm的情况下，遮光能力最低，结果表明，通过简单地使遮光膜58的最小间距变窄并不能增大遮光能力。也就是说，如图41A至41D所示，在将遮光膜58布置成分别使用0.4μm和1.6μm的最小间距和宽度的情况下，有效比具有最低值，由此我们能够推断遮光能力较低。
因此，在层叠型摄像器件11中，通过使用基于设计规则的如下布局能够使遮光能力最大化：在该布局中，遮光膜58的最小间距为0.5μm(小于被遮挡的光的波长)，并且宽度为在上述间距处的最大宽度4.6μm。
现在，即使在遮光膜58的最小间距和宽度相同的情况下，在将遮光膜58设置在平面上时，遮光膜58可以按照多种图案布置。例如，图43A和43B表示按照两种图案布置的遮光膜58的示例。图43A表示遮光膜58在行方向和列方向上设置成一行的布局。图43B表示如下布局：遮光膜58在行方向上布置成一行，并且在列方向上以各行为单位偏移遮光膜58的布置周期的半个周期。
此外，如果发现在图43A和43B中所示的两个布局中的遮光能力与参照图42所述的一样，则图43A中所示的布局中的遮光能力为9.0％，并且图43B中所示的布局的遮光能力为8.9％。也就是说，获得了如下结果：即在遮光膜58的最小间距和宽度相同的情况下，即使布局不同，遮光能力也大致相同。
因此，通过根据图39中所示的设计规则的布局在配线层51中形成矩形形状的遮光膜58，可以将晶体管55的热载流子发出的光的影响降低至10％以下。
接着，将参照图44A和44B对具有两层结构的遮光膜58的结构示例进行说明。在形成两层结构的遮光膜58的情况下，当在第一层中的遮光膜58-1和在第二层中的遮光膜58-2的位置偏移量不同时，遮光能力不同。
图44A示出了如下双层布局：第一层中的遮光膜58-1和在第二层中的遮光膜58-2的位置之间的偏移为遮光膜58的布置周期的一半(半周期偏移图案)。此外，图44B示出了如下双层布局图案：第一层中的遮光膜58-1和在第二层中的遮光膜58-2的位置没有偏移，即遮光膜58-1和58-2的布置周期相配(相同周期图案)。
对于如下双层结构布置，在遮光膜58-1和58-2的最小间距和宽度分别设定为0.5mm和4.6mm，遮光膜58-1与58-2之间的间距设定为800nm，并且它们的材料和厚度与上述遮光膜58相同时，图45示出了此时的结果。
图45示出了在使用半周期偏移图案时和在使用相同周期图案时的遮光能力的计算结果。如图45所示，在以半周期偏移图案布置遮光膜58时的遮光能力为0.6％，并且在以相同周期图案布置遮光膜58时的遮光能力为3％。也就是说，半周期偏移图案与相同周期图案相比具有更高的遮光能力。
因此，如图37所示，在遮光膜58-1和58-2的双层结构的情况下，在上下层中的遮光膜58的布置周期不相匹配是有利的。注意，在遮光膜58-1和58-2间位置的偏移为遮光膜58的布置周期一半的布局下，遮光能力最高，但是例如可以使用具有遮光膜58的1/3布置周期的布局。
例如，图46示出了在具有遮光膜58-1和58-2的双层结构的情况下，遮光膜58的布置周期在上下层中偏移时的偏移量与遮光能力之间的关系。
如图46所示，在偏移量为0°时遮光能力(3％)为最低值，并且在偏移量为180°时遮光能力(0.6％)为最高值。对于这个范围，例如如果偏移量为140°，则能够获得一定量的遮光能力(例如，在偏移量为180°时为90％以上的遮光能力)。因此，使用双层布局图案使得第一层中的遮光膜58-1和第二层中的遮光膜58-2之间的位置偏移为140°或更大是有利的。注意，可以根据遮光膜58-1和58-2之间的间距(在垂直方向上的配线间距)来适当地设定偏移量和遮光能力之间的关系。
接着，将参照图47说明使用线状形式的遮光膜58的布局。此外，例如，对于遮光膜58的形式，除了诸如上述矩形形状之外，例如还可以使用线状形式。图47示出了具有线状形式布局的遮光膜58的平面图和剖面图。
线状遮光膜58也是根据上述设计规则布置的。在图47中的示例中，示出了双层结构的遮光膜58-1和58-2，其间距为0.8μm、最小间距和宽度分别为0.4μm和1.6μm。而且，遮光膜58-1和58-2的位置偏移量为遮光膜58的布置周期的一半。因此，通过使用线状遮光膜58，则能够共用遮光膜58和配线53，由此能够改善设计自由度。
与参照图42的说明类似，图48示出了图47中的布局的遮光能力的结果。如图48所示，在以线状的双层结构布置遮光膜58-1和58-2的情况下，遮光能力为0.5％。此外，在布置线状的单层结构的遮光膜58的情况下，遮光能力为14％。
也就是说，在使用线状遮光膜58时，可以通过使用双层结构替代单层结构来大大改善遮光能力。而且，图47中所示的布局的有效比为80％，并且该值是比在图44A和44B中所示的布局的有效比更小的值，但是通过形成双层结构，能够获得更大的遮光效果。
接着，将参照图49说明如下布局：第二层中的遮光膜58-2仅布置在第一层中的遮光膜58-1之间存在空间的位置中。注意，在图49中，第一层具有遮光膜58，但是例如第二层的遮光膜58-2可以设置在配线53之间的空间或配线53与第一层中的遮光膜58-1之间的空间处。
如图49所示，对于第二层的遮光膜58-2仅布置在位于第一层的遮光膜58-1中的空间的位置处的布局，也能够改善遮光能力。注意，使用这种类型的布局，第二层的遮光膜58-2的密度更低，因此需要考虑到其较低的遮光能力。
因此，使用在平面图中观看遮光膜58-1和58-2时的重叠宽度作为参数，在图50中示出了遮光能力的结果。注意，该遮光能力是在重叠宽度为0至1.0μm且第一层和第二层中的间距为0.4和0.8μm时的结果。在图50中，水平轴线表示重叠宽度，并且垂直轴线表示遮光能力。
如图50所示，当在第一和第二层之间的间距为0.4μm时，获得的结果表明：如果重叠宽度为0.4μm以上，遮光能力饱和(变得大致与在重叠宽度为1μm时的遮光能力相同)。此外，当在第一和第二层之间的间距为0.8μm时，获得的结果表明：如果重叠宽度为0.8μm以上，遮光能力饱和。也就是说，获得结果表明：如果重叠宽度等于或大于第一和第二层的间距，那么即使进一步加宽重叠宽度，遮光能力也不会表现出大的变化。
因此，在层叠型摄像器件11中，遮光膜58-2的重叠宽度大致与第一和第二层之间的间距相同。也就是说，将第二层中的遮光膜58-2的宽度规定成第一层与第二层之间的间距的值的两倍与第一层中的遮光膜58-1之间的间距的总和，由此能够获得足够的遮光能力。
接着，将参照图51对配线层51的平面结构进行说明。在图51中的示例中，将矩形遮光膜58进行布置，以将其填充在配线层51中没有设置配线53的空间中，并且使用上述设计规则下的布局，使配线53和遮光膜58共存。这时，在布置有配线53的图案中，在配线53之间设定遮光膜58的宽度和最小间距，以使其具有最高的遮光能力。因此，能够将透过配线层51的透射光抑制到最小。注意，线状遮光膜58可以布置成填充在配线层51中的没有设置配线53的空间中。
此外，根据本发明，例如，能够将检测光之外的作为噪声的光应用到从预定位置发射光的固体摄像器件，并且不限于上述对从热载流子发射出的光进行遮挡，而是可以应用到较宽的范围。
而且，例如具有上述结构的层叠型摄像器件11可以应用到例如诸如数码照相机或数码摄像机等成像系统、具有摄像功能的蜂窝电话或具有摄像功能的其它设备等多种电子设备。
此外，本发明的层叠型摄像器件11不仅可以应用于背面照射型CMOS固体摄像器件，而且还可以应用到前面照射型CMOS固体摄像器件或CCD型固体摄像器件。
使用固体摄像器件的电子设备的示例
与根据实施例的上述技术相关的固体摄像器件例如可以应用于诸如数码相机或数码摄像机等摄像系统、具有摄像功能的蜂窝电话或具有摄像功能的其它设备等电子设备。
图52表示使用固体摄像器件的相机的结构示例，以作为本发明相关的电子设备的示例。本实施例的相机使用能够拍摄静态图像或动态图像的摄像机。相机90具有固体摄像器件91、将入射光引入到固体摄像器件91的光接收传感器单元的光学系统93、快门装置94、驱动固体摄像器件91的驱动电路95和处理固体摄像器件91的输出信号的信号处理电路96。
固体摄像器件91使用具有上述实施例的结构的固体摄像器件。光学系统(光学透镜)93在固体摄像器件91的成像面上将来自对象的图像光(入射光)形成为图像。因此，在固定的时间内将信号电荷累积在固体摄像器件91中。光学系统93可以是由多个光学透镜构成的光学透镜系统。快门装置94控制入射至固体摄像器件91的光的照射周期和遮光周期。驱动电路95将驱动信号提供给固体摄像器件91和快门装置94，并且通过所提供的驱动信号(时序信号)来控制固体摄像器件91向信号处理电路95的信号输出操作，并且控制快门装置94的快门操作。也就是说，驱动电路95通过提供驱动信号(时序信号)进行从固体摄像器件91到信号处理电路96的信号传输操作。信号处理电路96对从固体摄像器件91输出的信号进行各种信号处理。经过信号处理的图像信号存储在例如存储器等存储介质中，或者输出给监视器。
根据与上述实施例相关的电子设备，使用上述第一至第五实施例中一者中的具有良好的光接收性能的固体摄像器件，从而能够实现具有摄像功能的电子设备的高色度图像和小型化。
本领域普通技术人员应该理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
本申请包含与2011年7月19日向日本专利局提交的日本在先专利申请JP 2011-157977、2011年7月25日向日本专利局提交的日本在先专利申请JP2011-162228和2011年9月9日向日本专利局提交的日本在先专利申请JP2011-196785中所公开的内容相关的主题，因此将上述日本在先专利申请的全部内容以引用的方式并入本文。

Claims (30)

1.一种半导体装置，其包括：
传感器基板，所述传感器基板包括：
第一半导体基板，
第一配线层，形成在所述第一半导体基板的第一主面侧，
绝缘材料层，形成在所述第一半导体基板的第二主面侧，
连接导电层，形成在所述绝缘材料层上，其中，所述连接导电层的上面侧包括凹部，
第一膜，形成在所述连接导电层上且覆盖所述连接导电层的所述凹部的内表面，和
第二膜，形成在所述第一膜上，其中，所述第一膜和所述第二膜中的至少一部分在所述凹部内；和
逻辑基板，所述逻辑基板包括：
第二半导体基板，和
第二配线层，形成在所述第二半导体基板的第一主面侧，
其中，
所述传感器基板和所述逻辑基板结合在一起以使所述第一配线层面对所述第二配线层，且
所述连接导电层将所述第一配线层中的第一配线与所述第二配线层中的第二配线电连接。
2.根据权利要求1所述的半导体装置，其中，所述第一膜是钝化膜。
3.根据权利要求2所述的半导体装置，其中，所述第二膜是钝化膜。
4.根据权利要求3所述的半导体装置，其中，所述第二钝化膜是有机膜。
5.根据权利要求3所述的半导体装置，其中，所述第二钝化膜是无机膜。
6.根据权利要求1所述的半导体装置，其中，所述第二膜是钝化膜。
7.根据权利要求1所述的半导体装置，其中，从所述连接导电层接触所述绝缘材料层的位置至所述连接导电层接触所述第一配线层中的所述第一配线的位置的距离小于从所述连接导电层接触所述绝缘材料层的位置至所述连接导电层接触所述第二配线层中的所述第二配线的位置的距离。
8.根据权利要求7所述的半导体装置，其中，所述连接导电层包括所述第一半导体基板的开口部中埋入的金属材料。
9.根据权利要求8所述的半导体装置，其中，所述金属材料是钨。
10.根据权利要求8所述的半导体装置，还包括：
绝缘膜，配置在所述开口部的侧开口部与所述金属材料之间。
11.根据权利要求1所述的半导体装置，其中，所述第一膜接触所述连接导电层和所述绝缘材料层。
12.根据权利要求1所述的半导体装置，其中，所述连接导电层包括与所述第一配线层的所述第一配线接触的硅通孔。
13.根据权利要求1所述的半导体装置，其中，所述连接导电层包括第一插头、第二插头和所述第一插头与所述第二插头之间的连接配线。
14.根据权利要求13所述的半导体装置，其中，所述第一插头从所述第一膜延伸至所述第一配线层中的所述第一配线。
15.根据权利要求14所述的半导体装置，其中，所述第二插头从所述第一膜延伸至所述第二配线层中的所述第二配线。
16.根据权利要求13所述的半导体装置，其中，所述绝缘材料层的一部分位于所述第一插头与所述第二插头之间。
17.根据权利要求13所述的半导体装置，其中，所述绝缘材料层的一部分位于所述连接配线与所述第一半导体基板的所述第二主面侧之间。
18.根据权利要求13所述的半导体装置，其中，所述连接配线被形成为与所述第一插头和所述第二插头一体化。
19.根据权利要求18所述的半导体装置，其中，所述凹部形成于所述连接配线中。
20.根据权利要求19所述的半导体装置，其中，所述凹部形成于位于所述第一插头与所述第二插头之间的所述连接配线中。
21.根据权利要求13所述的半导体装置，其中，所述第二插头穿过所述第一配线层上设置的第一绝缘膜和所述第二配线层上设置的第二绝缘膜。
22.根据权利要求13所述的半导体装置，其中，所述第一插头穿过所述第一半导体基板。
23.根据权利要求13所述的半导体装置，其中，所述第一插头、所述第二插头和所述连接配线包括金属材料。
24.根据权利要求23所述的半导体装置，其中，所述金属材料是钨。
25.根据权利要求1所述的半导体装置，还包括：
平坦化膜，配置在所述第二膜上。
26.根据权利要求25所述的半导体装置，还包括：
透镜材料层，配置在所述平坦化膜上。
27.根据权利要求1所述的半导体装置，其中，所述第一配线层起到传输线、地址线、垂直信号线和复位线中的一者或多者的作用。
28.根据权利要求1所述的半导体装置，其中，所述逻辑基板包括逻辑电路，所述逻辑电路被构造为处理从所述传感器基板输出的信号。
29.一种电子设备，其包括：
半导体装置，所述半导体装置包括：
传感器基板，所述传感器基板包括：
第一半导体基板，
第一配线层，形成在所述第一半导体基板的第一主面侧，
绝缘材料层，形成在所述第一半导体基板的第二主面侧，
连接导电层，形成在所述绝缘材料层上，其中，所述连接导电层的上面侧包括凹部，
第一膜，形成在所述连接导电层上且覆盖所述连接导电层的所述凹部的内表面，和
第二膜，形成在所述第一膜上，其中，所述第一膜和所述第二膜中的至少一部分在所述凹部内；和
逻辑基板，所述逻辑基板包括：
第二半导体基板，和
第二配线层，形成在所述第二半导体基板的第一主面侧，其中，
所述传感器基板和所述逻辑基板结合在一起以使所述第一配线层面对所述第二配线层，且
所述连接导电层将所述第一配线层中的第一配线与所述第二配线层中的第二配线电连接；和
光学系统，被构造为将入射光引导至所述半导体装置。
30.根据权利要求1所述的半导体装置，其中，所述连接导电层形成在位于所述第一半导体基板的所述第二主面侧的所述绝缘材料层上。
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