JP5772329B2 - 半導体装置の製造方法、半導体装置、電子機器 - Google Patents
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Description
本技術は、半導体装置の製造方法、半導体装置、電子機器に関する。
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置などの半導体装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサを含む。
固体撮像装置は、半導体基板の面に複数の画素が配列されている。各画素においては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
固体撮像装置は、一般に、半導体基板において回路や配線などが設けられた表面側から入射する光を、光電変換部が受光する。このような場合には、回路や配線などが、入射する光を遮光するために、感度を向上させることが困難な場合がある。このため、半導体基板において回路や配線などが設けられた表面とは反対側の裏面側から入射する光を、光電変換部が受光する「裏面照射型」が提案されている（たとえば、特許文献１，２参照）。
また、上記の固体撮像装置のような半導体装置では、機能が異なる素子が設けられた基板を、複数、積み重ねて両者を電気的に接続する「３次元実装」が提案されている。「３次元実装」では、各機能に対応する最適な回路を各基板に形成するので、装置を高機能化することを容易に実現できる。たとえば、センサ素子が設けられたセンサ基板と、そのセンサ素子から出力される信号を処理するロジック回路が設けられたロジック基板とを積層して、固体撮像装置が構成される。ここでは、パッド配線の表面が露出するように半導体基板を貫通させることでパッド開口を設け、そのパッド開口に導電材料を埋め込むことで、各素子の間を電気的に接続している。つまり、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を介して、センサ基板とロジック基板との間を電気的に接続している（たとえば、特許文献３参照）。
しかしながら、上記の固体撮像装置などの半導体装置においては、装置の信頼性や、製品の歩留まりなどを十分に向上することが困難な場合がある。
したがって、本技術は、装置の信頼性や、製品の歩留まりなどを向上可能な半導体装置の製造方法、半導体装置、電子機器を提供する。
本発明によれば、第１配線が設けられた第１回路基板を形成する工程と、第２配線が設けられた第２回路基板を形成する工程と、前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、前記銅メッキ層について熱処理を実施する工程と、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程とを含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法が提供される。
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、前記銅メッキ層について熱処理を実施する工程と、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程とを含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法が提供される。
また本発明によれば、第１配線が設けられた第１回路基板を形成する工程と、第２配線が設けられた第２回路基板を形成する工程と、前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、
前記パッシベーション膜の形成工程では、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、前記銅メッキ層について熱処理を実施する工程と、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程とを含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法が提供される。
前記パッシベーション膜の形成工程では、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、前記銅メッキ層について熱処理を実施する工程と、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程とを含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法が提供される。
本発明によれば、第１配線が設けられた第１回路基板を形成する工程と、第２配線が設けられた第２回路基板を形成する工程と、前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程とを有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、前記銅メッキ層について熱処理を実施する工程と、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程とを含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法が提供される。
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、前記銅メッキ層について熱処理を実施する工程と、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程とを含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法が提供される。
本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、導電性金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置が提供される。
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、導電性金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置が提供される。
本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置が提供される。
本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置が提供される。
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置が提供される。
本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置が提供される。
また本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器が提供される。
また本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、導電性金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器が提供される。
本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器が提供される。
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器が提供される。
また本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、導電性金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器が提供される。
本発明によれば、第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜とを有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器が提供される。
本技術においては、第１の開口と第２の開口との内部に金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、第１プラグと第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する。そして、接続導電層において接続配線の上面を被覆するようにパッシベーション膜を形成する。このパッシベーション膜の形成工程では、高密度プラズマＣＶＤ法などのように埋め込み性に優れた成膜法で、ＳｉＯ２などの絶縁膜を成膜することによって、パッシベーション膜を形成する。
本技術によれば、装置の信頼性や、製品の歩留まりなどを向上可能な半導体装置の製造方法、半導体装置、電子機器を提供することができる。
実施形態について、図面を参照して説明する。
なお、説明は、下記の順序で行う。
１．実施形態１（ＨＤＰ ＣＶＤ法でパッシベーション膜としてＳｉＯ２膜を形成する場合）
２．実施形態２（塗布法でパッシベーション膜としてＳｉＯ２膜を形成する場合）
３．実施形態３（ＡＬＤ法でパッシベーション膜としてＳｉＮ膜を形成する場合）
４．その他
１．実施形態１（ＨＤＰ ＣＶＤ法でパッシベーション膜としてＳｉＯ２膜を形成する場合）
２．実施形態２（塗布法でパッシベーション膜としてＳｉＯ２膜を形成する場合）
３．実施形態３（ＡＬＤ法でパッシベーション膜としてＳｉＮ膜を形成する場合）
４．その他
＜１．実施形態１＞
［Ａ．装置構成］
（Ａ−１）カメラの要部構成
図１は、実施形態１にかかるカメラの構成を示す図である。
［Ａ．装置構成］
（Ａ−１）カメラの要部構成
図１は、実施形態１にかかるカメラの構成を示す図である。
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、制御部４３と、信号処理部４４とを有する。各部について、順次、説明する。
固体撮像装置１は、光学系４２を介して被写体像として入射する入射光Ｈを、撮像面ＰＳで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、制御部４３から出力される制御信号に基づいて駆動する。そして、信号電荷を読み出し、電気信号として出力する。
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。
制御部４３は、各種の制御信号を固体撮像装置１と信号処理部４４とに出力し、固体撮像装置１と信号処理部４４とを制御して駆動させる。
信号処理部４４は、固体撮像装置１から出力された電気信号について信号処理を実施することによって、カラーデジタル画像を生成する。
（Ａ−２）固体撮像装置の全体構成
固体撮像装置１の全体構成について説明する。
固体撮像装置１の全体構成について説明する。
図２，図３は、実施形態１にかかる固体撮像装置の全体構成を示す図である。
図２は、ブロック図を示し、図３は、断面図を示している。
図２に示すように、固体撮像装置１は、画素領域ＰＡが設けられている。
画素領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに並んで配置されている。すなわち、画素Ｐがマトリクス状に並んで配列されている。この画素領域ＰＡが設けられた面は、図１に示した撮像面ＰＳに相当する。
この他に、固体撮像装置１は、図２に示すように、垂直駆動回路３と、カラム回路４と、水平駆動回路５と、外部出力回路７と、タイミングジェネレータ８とが、周辺回路として設けられている。
垂直駆動回路３は、図２に示すように、画素領域ＰＡにおいて水平方向ｘに並ぶ複数の画素Ｐの行ごとに電気的に接続されている。
カラム回路４は、図２に示すように、列単位で画素Ｐから出力される信号について信号処理を実施するように構成されている。ここでは、カラム回路４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
水平駆動回路５は、図２に示すように、カラム回路４に電気的に接続されている。水平駆動回路５は、たとえば、シフトレジスタを含み、カラム回路４で画素Ｐの列ごとに保持されている信号を、順次、外部出力回路７へ出力させる。
外部出力回路７は、図２に示すように、カラム回路４に電気的に接続されており、カラム回路４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路７ａとＡＤＣ回路７ｂとを含む。外部出力回路７においては、ＡＧＣ回路７ａが信号にゲインをかけた後に、ＡＤＣ回路７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
タイミングジェネレータ８は、図２に示すように、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７のそれぞれに電気的に接続されている。タイミングジェネレータ８は、各種パルス信号を生成し、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７に出力することで、各部について駆動制御を行う。
図３に示すように、固体撮像装置１は、センサ基板１００と、ロジック基板２００とを含み、ロジック基板２００の上面にセンサ基板１００が積層して貼り合わされている積層体である。
センサ基板１００と、ロジック基板２００とのそれぞれは、図３に示すように、対面しており、その対面した面で互いに接合されている。このように、固体撮像装置１は、「３次元積層構造」であって、センサ基板１００とロジック基板２００とが積み重なっている。そして、詳細については後述するが、センサ基板１００とロジック基板２００とのそれぞれが、互いに電気的に接続されている。
固体撮像装置１において、センサ基板１００には、上述の図２で示した画素領域ＰＡが設けられている。また、センサ基板１００には、上述の図２で示した周辺回路の一部が設けられている。たとえば、上述の図２で示した垂直駆動回路３とタイミングジェネレータ８とが、画素領域ＰＡの周辺に設けられている。
固体撮像装置１において、ロジック基板２００には、上述の図２で示した周辺回路のうち、センサ基板１００に設けられなかった他の回路が設けられている。たとえば、上述の図２で示したカラム回路４と、水平駆動回路５と、外部出力回路７とが設けられている。
なお、センサ基板１００に周辺回路を設けず、ロジック基板２００に、図２で示した周辺回路の全てを設けるように、構成しても良い。その他、ロジック基板２００に代えて、配線基板を設けても良い。すなわち、機能が異なる複数の半導体チップを積み重ねて、固体撮像装置を構成しても良い。
（Ａ−３）固体撮像装置１の要部構成
固体撮像装置１の要部構成について説明する。
固体撮像装置１の要部構成について説明する。
図４〜図７は、実施形態１にかかる固体撮像装置の要部構成を示す図である。
ここでは、図４は、上面図であり、センサ基板１００側の面を示している。
また、図５，図６は、断面図である。図５は、図４のＰ１−Ｐ２部分を示している。これに対して、図６は、図４のＳ１−Ｓ２部分を示している。
図７は、画素Ｐの回路構成を示している。
（Ａ−３−１）上面構成の概要
図４に示すように、固体撮像装置１は、チップ領域ＣＡと、スクライブ領域ＬＡとが、面（ｘｙ面）に設けられている。
図４に示すように、固体撮像装置１は、チップ領域ＣＡと、スクライブ領域ＬＡとが、面（ｘｙ面）に設けられている。
チップ領域ＣＡは、図４に示すように、水平方向ｘと垂直方向ｙにおいて区画された矩形形状であって、上述した画素領域ＰＡ（図２参照）を含む。この他に、チップ領域ＣＡは、周辺領域ＳＡを含む。
チップ領域ＣＡにおいて、画素領域ＰＡは、図４に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに並んで配置されている。
チップ領域ＣＡにおいて、周辺領域ＳＡは、図４に示すように、画素領域ＰＡの周囲に位置している。
この周辺領域ＳＡにおいては、図４に示すように、パッド部ＰＡＤと、周辺回路部ＳＫとが設けられている。
スクライブ領域ＬＡは、図４に示すように、チップ領域ＣＡの周りを囲うように位置している。ここでは、スクライブ領域ＬＡは、水平方向ｘと垂直方向ｙとのそれぞれに延在する部分を含み、チップ領域ＣＡの周りで矩形を描くように設けられている。
ダイシング前のウエハ（図示無し）には、チップ領域ＣＡが複数並んで設けられており、スクライブ領域ＬＡは、その複数のチップ領域ＣＡの間において格子状に設けられている。このスクライブ領域ＬＡでは、ブレードが当てられてダイシングが行われ、上述したチップ領域ＣＡを備える固体撮像装置１に分割される。
（Ａ−３−２）断面構成の概要
図５，図６に示すように、上記の固体撮像装置１は、センサ基板１００と、ロジック基板２００とを含み、それぞれが対面して貼り合わされている。
図５，図６に示すように、上記の固体撮像装置１は、センサ基板１００と、ロジック基板２００とを含み、それぞれが対面して貼り合わされている。
センサ基板１００は、図５，図６に示すように、半導体基板１０１を含む。半導体基板１０１は、たとえば、単結晶シリコンからなる。
図５，図６に示すように、センサ基板１００は、半導体基板１０１においてロジック基板２００に対面する側の表面（下面）に、配線層１１０と絶縁膜１２０とが、順次、設けられている。配線層１１０と絶縁膜１２０とのそれぞれは、半導体基板１０１の表面（下面）の全体に渡って設けられている。
図５に示すように、画素領域ＰＡにおいては、半導体基板１０１の内部にフォトダイオード２１が設けられている。
センサ基板１００において、半導体基板１０１の裏面（上面）には、図５，図６に示すように、絶縁膜１０２が設けられている。絶縁膜１０２は、半導体基板１０１の裏面（上面）の全体に渡って設けられている。
また、半導体基板１０１の裏面（上面）側には、図５，図６に示すように、絶縁膜１０２を介して、パッシベーション膜４０１，遮光膜５００，平坦化膜５０１が設けられている。そして、図５に示すように、画素領域ＰＡにおいては、平坦化膜５０１上に、カラーフィルタＣＦとオンチップレンズＯＣＬが設けられている。これに対して、パッド部ＰＡＤでは、図６に示すように、平坦化膜５０１上に、レンズ材膜６０１が設けられている。
図示を省略しているが、センサ基板１００において、配線層１１０が設けられた下面側には、半導体回路素子（図示無し）が設けられている。具体的には、半導体回路素子（図示無し）は、画素領域ＰＡにおいては、図７に示す画素トランジスタＴｒを構成するように設けられている。また、周辺領域ＳＡにおいては、たとえば、図２に示した、垂直駆動回路３、タイミングジェネレータ８を構成するように、半導体回路素子（図示無し）が設けられている。
ロジック基板２００は、図５，図６に示すように、半導体基板２０１を含む。半導体基板２０１は、たとえば、単結晶シリコンからなる。ロジック基板２００は、半導体基板２０１が、センサ基板１００の半導体基板１０１に対面している。ロジック基板２００の半導体基板２０１は、支持基板としても機能して、固体撮像装置１の全体の強度が確保される。
ロジック基板２００は、図５，図６に示すように、半導体基板２０１においてセンサ基板１００に対面する側の表面（上面）に、配線層２１０と絶縁膜２２０とが、順次、設けられている。配線層２１０と絶縁膜２２０とのそれぞれは、半導体基板２０１の表面（上面）の全体に渡って設けられている。
図示を省略しているが、ロジック基板２００において、半導体基板２０１の表面（上面）側には、ＭＯＳトランジスタなどの半導体回路素子（図示無し）が設けられている。半導体回路素子（図示無し）は、たとえば、図２に示した、カラム回路４、水平駆動回路５、外部出力回路７を構成するように設けられている。
そして、固体撮像装置１は、図５，図６に示すように、センサ基板１００の絶縁膜１２０と、ロジック基板２００の絶縁膜２２０とが接合面ＳＭで接合されており、これにより、センサ基板１００と、ロジック基板２００との両者が貼り合わされている。
固体撮像装置１は、図５に示すように、センサ基板１００の半導体基板１０１において、配線層１１０が設けられた表面（下面）側とは反対側の裏面（上面）から入射する入射光Ｈを、フォトダイオード２１が受光するように構成されている。
つまり、固体撮像装置１は、「裏面照射型ＣＭＯＳイメージセンサ」である。
（Ａ−３−３）各部の詳細構成
固体撮像装置１を構成する各部の詳細について、順次、説明する。
固体撮像装置１を構成する各部の詳細について、順次、説明する。
（ａ）フォトダイオード２１について
フォトダイオード２１は、図５に示すように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。フォトダイオード２１は、センサ基板１００において、たとえば、厚みが１〜３０μｍに薄膜化された半導体基板１０１に設けられている。
フォトダイオード２１は、図５に示すように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。フォトダイオード２１は、センサ基板１００において、たとえば、厚みが１〜３０μｍに薄膜化された半導体基板１０１に設けられている。
フォトダイオード２１は、被写体像として入射する入射光Ｈを受光して光電変換することによって、信号電荷を生成し蓄積するように形成されている。
ここでは、図５に示すように、半導体基板１０１の裏面（上面）側であって、フォトダイオード２１の上方には、カラーフィルタＣＦ，マイクロレンズＭＬなどの各部が設けられている。このため、フォトダイオード２１は、これらの各部を順次介して入射した入射光Ｈを、受光面ＪＳで受光して光電変換が行われる。
フォトダイオード２１は、たとえば、信号電荷（電子）を蓄積するｎ型電荷蓄積領域（図示なし）を含み、そのｎ型電荷蓄積領域（図示なし）が、半導体基板１０１のｐ型半導体領域（図示なし）に設けられている。そして、そのｎ型電荷蓄積領域において、半導体基板１０１の表面側には、不純物濃度が高いｐ型半導体領域（図示なし）が、正孔蓄積層として設けられている。つまり、フォトダイオード２１は、ＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）構造で形成されている。
図７に示すように、各フォトダイオード２１は、アノードが接地されており、蓄積した信号電荷が、画素トランジスタＴｒによって読み出され、電気信号として垂直信号線２７へ出力される。
（ｂ）画素トランジスタＴｒについて
画素トランジスタＴｒは、上述したように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。画素トランジスタＴｒは、図７に示すように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、各画素Ｐにおいて、フォトダイオード２１から信号電荷を電気信号として出力する。
画素トランジスタＴｒは、上述したように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。画素トランジスタＴｒは、図７に示すように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、各画素Ｐにおいて、フォトダイオード２１から信号電荷を電気信号として出力する。
上述したように、図５では、画素トランジスタＴｒについて図示を省略しているが、画素トランジスタＴｒは、半導体基板１０１の表面（下面）に設けられている。具体的には、画素トランジスタＴｒを構成する各トランジスタ２２〜２５は、たとえば、半導体基板１０１において画素Ｐの間を分離する領域に、活性化領域（図示なし）が形成されており、各ゲートがｎ型不純物を含むポリシリコンを用いて形成されている。
画素トランジスタＴｒにおいて、転送トランジスタ２２は、図７に示すように、フォトダイオード２１で生成された信号電荷を、フローティング・ディフュージョンＦＤに転送するように構成されている。具体的には、転送トランジスタ２２は、フォトダイオード２１のカソードと、フローティング・ディフュージョンＦＤとの間に設けられている。そして、転送トランジスタ２２は、ゲートに転送線２６が電気的に接続されている。転送トランジスタ２２では、転送線２６からゲートに送信される転送信号ＴＧに基づいて、フォトダイオード２１において蓄積された信号電荷を、フローティング・ディフュージョンＦＤに転送する。
画素トランジスタＴｒにおいて、増幅トランジスタ２３は、図７に示すように、フローティング・ディフュージョンＦＤにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ２３は、ゲートが、フローティング・ディフュージョンＦＤに電気的に接続されている。また、増幅トランジスタ２３は、ドレインが電源供給線Ｖｄｄに電気的に接続され、ソースが選択トランジスタ２４に電気的に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、定電流源Ｉから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、フローティング・ディフュージョンＦＤにおいて、電荷から電圧へ変換された電気信号が増幅される。
画素トランジスタＴｒにおいて、選択トランジスタ２４は、図７に示すように、選択信号に基づいて、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。具体的には、選択トランジスタ２４は、選択信号が供給されるアドレス線２８にゲートが接続されている。そして、選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号を、垂直信号線２７に出力する。
画素トランジスタＴｒにおいて、リセットトランジスタ２５は、図７に示すように、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ２５は、リセット信号が供給されるリセット線２９にゲートが電気的に接続されている。また、リセットトランジスタ２５は、ドレインが電源供給線Ｖｄｄに電気的に接続され、ソースがフローティング・ディフュージョンＦＤに電気的に接続されている。そして、リセットトランジスタ２５は、リセット線２９から送信されたリセット信号に基づいて、フローティング・ディフュージョンＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電圧にリセットする。
各トランジスタ２２，２４，２５の各ゲートは、水平方向ｘに並ぶ複数の画素Ｐからなる行単位で接続されており、その行単位で並ぶ複数の画素について同時に駆動される。具体的には、上述した垂直駆動回路（図示なし）によって供給される選択信号によって、水平ライン（画素行）単位で垂直な方向に順次選択される。そして、タイミングジェネレータ（図示なし）から出力される各種タイミング信号によって各画素Ｐのトランジスタが制御される。これにより、各画素Ｐにおける出力信号が垂直信号線２７を通して画素Ｐの列毎にカラム回路（図示なし）に読み出される。そして、カラム回路で保持された信号が、水平駆動回路（図示なし）によって選択されて、外部出力回路（図示なし）へ順次出力される。
（ｃ）センサ基板１００の配線層１１０，絶縁膜１２０について
センサ基板１００において、配線層１１０は、図５，図６に示すように、半導体基板１０１のうち、カラーフィルタＣＦ、マイクロレンズＭＬなどの各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。つまり、センサ基板１００において、配線層１１０は、半導体基板１０１のうち、ロジック基板２００に対面する側の面（下面）に設けられている。
センサ基板１００において、配線層１１０は、図５，図６に示すように、半導体基板１０１のうち、カラーフィルタＣＦ、マイクロレンズＭＬなどの各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。つまり、センサ基板１００において、配線層１１０は、半導体基板１０１のうち、ロジック基板２００に対面する側の面（下面）に設けられている。
配線層１１０は、図５に示すように、配線１１０Ｈと絶縁膜１１０Ｚとを含み、絶縁膜１１０Ｚ内において、配線１１０Ｈが設けられている。配線層１１０は、いわゆる多層配線層であり、絶縁膜１１０Ｚを構成する層間絶縁膜と、配線１１０Ｈとが、交互に、複数回、積層されて形成されている。
絶縁膜１１０Ｚは、絶縁材料を用いて形成されている。また、配線１１０Ｈは、導電性の金属材料を用いて形成されている。
配線層１１０において、配線１１０Ｈは、図７で示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの各配線として機能するように、複数が積層して形成されている。
そして、図５，図６に示すように、配線層１１０において半導体基板１０１側とは反対側の表面（下面）には、絶縁膜１２０が設けられている。
（ｄ）ロジック基板２００の配線層２１０，絶縁膜２２０について
ロジック基板２００において、配線層２１０は、図５，図６に示すように、半導体基板２０１のうち、センサ基板１００に対面する側の面（上面）に設けられている。
ロジック基板２００において、配線層２１０は、図５，図６に示すように、半導体基板２０１のうち、センサ基板１００に対面する側の面（上面）に設けられている。
配線層２１０は、図５に示すように、配線２１０Ｈと絶縁膜２１０Ｚとを含み、絶縁膜２１０Ｚ内に配線２１０Ｈが設けられている。配線層２１０は、いわゆる多層配線層であり、絶縁膜２１０Ｚを構成する層間絶縁膜と、配線２１０Ｈとが、交互に、複数回、積層されて形成されている。
絶縁膜２１０Ｚは、絶縁材料を用いて形成されている。また、配線２１０Ｈは、導電性の金属材料を用いて形成されている。
配線層２１０において、配線２１０Ｈは、ロジック基板２００の半導体基板２０１に設けられた半導体回路素子（図示無し）に電気的に接続する配線として機能するように、複数が積層して形成されている。
そして、図５，図６に示すように、配線層２１０において半導体基板２０１側とは反対側の表面（上面）には、絶縁膜２２０が設けられている。
（ｅ）パッド部ＰＡＤについて
パッド部ＰＡＤは、図４に示すように、周辺領域ＳＡに設けられている。
パッド部ＰＡＤは、図４に示すように、周辺領域ＳＡに設けられている。
パッド部ＰＡＤには、図６に示すように、パッド配線１１０Ｐ，２１０Ｐと、接続導電層３０１とが設けられている。パッド部ＰＡＤに設けられた各部について順次説明する。
（ｅ−１）パッド配線１１０Ｐ，２１０Ｐについて
パッド部ＰＡＤには、図６に示すように、センサ基板１００にパッド配線１１０Ｐが設けられている。これと共に、パッド部ＰＡＤには、ロジック基板２００にパッド配線２１０Ｐが設けられている。
パッド部ＰＡＤには、図６に示すように、センサ基板１００にパッド配線１１０Ｐが設けられている。これと共に、パッド部ＰＡＤには、ロジック基板２００にパッド配線２１０Ｐが設けられている。
センサ基板１００に設けられたパッド配線１１０Ｐは、他の配線１１０Ｈと同様に、図６に示すように、配線層１１０の内部に形成されている。また、センサ基板１００のパッド配線１１０Ｐは、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００に設けられたパッド配線２１０Ｐよりも上方に設けられている。
センサ基板１００のパッド配線１１０Ｐは、他の配線１１０Ｈと電気的に接続されており、センサ基板１００に設けた半導体回路素子（図示無し）や、その外部に設けた素子（図示無し）との間を電気的に接続する。
ロジック基板２００に設けられたパッド配線２１０Ｐは、図６に示すように、配線層２１０を構成する他の配線２１０Ｈと同様に、絶縁膜２１０Ｚ内に設けられている。
ロジック基板２００のパッド配線２１０Ｐは、他の配線２１０Ｈと電気的に接続されており、ロジック基板２００に設けた半導体回路素子（図示無し）と、その外部に設けた素子（図示無し）との間を電気的に接続する。
そして、図６に示すように、センサ基板１００のパッド配線１１０Ｐと、ロジック基板２００のパッド配線２１０Ｐとの間は、接続導電層３０１によって電気的に接続されている。
（ｅ−２）接続導電層３０１について
パッド部ＰＡＤには、図６に示すように、接続導電層３０１が設けられている。接続導電層３０１は、センサ基板１００とロジック基板２００とが貼り合わされた積層体の上面側に設けられている。
パッド部ＰＡＤには、図６に示すように、接続導電層３０１が設けられている。接続導電層３０１は、センサ基板１００とロジック基板２００とが貼り合わされた積層体の上面側に設けられている。
接続導電層３０１は、導電性の金属材料によって形成されており、センサ基板１００のパッド配線１１０Ｐと、ロジック基板２００のパッド配線２１０Ｐとの間を電気的に接続している。
接続導電層３０１は、たとえば、タンタル（Ｔａ）などのバリアメタル層と、銅（Ｃｕ）をメッキすることで成膜した銅メッキ層とを順次積層することで設けられている。
ここでは、接続導電層３０１は、図６に示すように、第１プラグ３１１と、第２プラグ３２１と、接続配線３３１とを含む。
接続導電層３０１において、第１プラグ３１１は、図６に示すように、センサ基板１００のパッド配線１１０Ｐの上方に設けられたパッド開口Ｖ１の内部に形成されている。また、第２プラグ３２１は、図６に示すように、ロジック基板２００のパッド配線２１０Ｐの上方に設けられたパッド開口Ｖ２の内部に形成されている。
具体的には、各パッド配線１１０Ｐ，２１０Ｐの上面から絶縁膜１０２の上面までの間を貫通するように、各パッド開口Ｖ１，Ｖ２が設けられている。各パッド開口Ｖ１，Ｖ２は、センサ基板１００を構成する半導体基板１０１を貫通するように形成されている。つまり、第１プラグ３１１と第２プラグ３２１とのそれぞれは、ＴＳＶである。また、図示を省略しているが、各パッド開口Ｖ１，Ｖ２は、たとえば、上面が円形状になるように形成されている。
各パッド開口Ｖ１，Ｖ２は、上側開口部Ｖ１１，Ｖ２１と下側開口部Ｖ１２，Ｖ２２とを含む。各パッド開口Ｖ１，Ｖ２において、上側開口部Ｖ１１，Ｖ２１と下側開口部Ｖ１２，Ｖ２２とのそれぞれは、深さ方向ｚにおいて積み重なるように設けられている。
複数のパッド開口Ｖ１，Ｖ２のうち、センサ基板１００のパッド配線１１０Ｐの上方に設けられたパッド開口Ｖ１は、上側開口部Ｖ１１が、センサ基板１００において配線層１１０の上部から、絶縁膜１０２の上面までの間を貫通するように設けられている。
そして、パッド開口Ｖ１において、下側開口部Ｖ１２は、パッド配線１１０Ｐの上面が露出するように設けられている。
このパッド開口Ｖ１は、上側開口部Ｖ１１の側面が絶縁膜１０２で被覆されており、第１プラグ３１１は、その絶縁膜１０２を介して、上側開口部Ｖ１１、および、下側開口部Ｖ１２の内部を埋め込むように設けられている。
複数のパッド開口Ｖ１，Ｖ２のうち、ロジック基板２００のパッド配線２１０Ｐの上方に設けられたパッド開口Ｖ２は、上側開口部Ｖ２１が、ロジック基板２００において、配線層２１０の上部から、絶縁膜１０２の上面までの間を貫通するように設けられている。この上側開口部Ｖ２１は、他のパッド開口Ｖ１の上側開口部Ｖ１１よりも深くなるように設ける点を除いて、同じ平面形状で形成されている。つまり、上側開口部Ｖ２１の幅Ｈ２１が、上側開口部Ｖ１１の幅Ｈ１１と同じになるように形成されている。
そして、パッド開口Ｖ２において、下側開口部Ｖ２２は、パッド配線２１０Ｐの上面が露出するように設けられている。パッド開口Ｖ２の下側開口部Ｖ２２は、他のパッド開口Ｖ１の下側開口部Ｖ１２よりも深い位置に設けられる点を除いて、同じ平面形状で形成される。つまり、下側開口部Ｖ２２の幅Ｈ２２が、下側開口部Ｖ１２の幅Ｈ１２と同じになるように形成される。
このパッド開口Ｖ２は、上側開口部Ｖ２１の側面が絶縁膜１０２で被覆されており、第２プラグ３２１は、その絶縁膜１０２を介して、上側開口部Ｖ２１、および、下側開口部Ｖ２２の内部を埋め込むように設けられている。
接続導電層３０１において、接続配線３３１は、図６に示すように、センサ基板１００においてロジック基板２００に対面する下面とは反対側の上面側に設けられている。図６に示すように、センサ基板１００を構成する半導体基板１０１の上面を被覆する絶縁膜１０２にトレンチＴＲが設けられている。トレンチＴＲは、複数のパッド開口Ｖ１，Ｖ２の上方に設けられており、接続配線３３１は、このトレンチＴＲの内部を埋め込むように形成されている。
ここでは、接続配線３３１は、第１プラグ３１１と第２プラグ３２１との間を連結するように、第１プラグ３１１と第２プラグ３２１との上部に設けられている。接続配線３３１は、第１プラグ３１１および第２プラグ３２１と一体に形成されており、第１プラグ３１１および第２プラグ３２１を介して、各パッド配線１１０Ｐ，２１０Ｐの間を電気的に接続している。つまり、接続配線３３１は、再配線層（ＲＤＬ（Ｒｅ− Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ））である。
詳細については後述するが、図６に示すように、接続配線３３１は、上面に凹部３３１Ｃが設けられる場合がある。
（ｆ）パッシベーション膜４０１について
パッシベーション膜４０１は、図５，図６に示すように、半導体基板１０１において、配線層１１０が設けられた表面（下面）とは反対の裏面（上面）側にて、絶縁膜１０２を介して設けられている。ここでは、パッシベーション膜４０１は、センサ基板１００とロジック基板２００とが貼り合わされた積層体の上面側において、接続導電層３０１を被覆するように設けられている。
パッシベーション膜４０１は、図５，図６に示すように、半導体基板１０１において、配線層１１０が設けられた表面（下面）とは反対の裏面（上面）側にて、絶縁膜１０２を介して設けられている。ここでは、パッシベーション膜４０１は、センサ基板１００とロジック基板２００とが貼り合わされた積層体の上面側において、接続導電層３０１を被覆するように設けられている。
パッシベーション膜４０１は、第１パッシベーション膜４１１と、第２パッシベーション膜４１２とを含む。第１パッシベーション膜４１１と、第２パッシベーション膜４１２とのそれぞれは、半導体基板１０１の裏面（上面）に順次積層されている。
図６に示すように、パッド部ＰＡＤでは、第１パッシベーション膜４１１は、接続配線３３１の上面に形成された凹部３３１Ｃの内面を被覆するように設けられている。第１パッシベーション膜４１１は、たとえば、ＳｉＮ膜であって、接続配線３３１を構成する金属が外部へ拡散することを防止している。
そして、第２パッシベーション膜４１２は、接続配線３３１の上面において、凹部３３１Ｃの内部を埋め込むように設けられている。
（ｇ）遮光膜５００，平坦化膜５０１について
遮光膜５００は、図５に示すように、パッシベーション膜４０１の上面に設けられている。
遮光膜５００は、図５に示すように、パッシベーション膜４０１の上面に設けられている。
ここでは、遮光膜５００は、半導体基板１０１の裏面（上面）において、画素Ｐの間に介在するように設けられている。つまり、遮光膜５００は、フォトダイオード２１の受光面ＪＳに開口が設けられており、平面形状が格子状になるように形成されている。
そして、図５，図６に示すように、遮光膜５００が形成されたパッシベーション膜４０１の上面を被覆するように、平坦化膜５０１が設けられている。平坦化膜５０１は、光透過材料で形成されている。
（ｈ）カラーフィルタＣＦについて
カラーフィルタＣＦは、図５に示すように、画素領域ＰＡにおいて、半導体基板１０１の裏面（上面）側に設けられている。
カラーフィルタＣＦは、図５に示すように、画素領域ＰＡにおいて、半導体基板１０１の裏面（上面）側に設けられている。
ここでは、半導体基板１０１の裏面（上面）には、図５に示すように、絶縁膜１０２，パッシベーション膜４０１，平坦化膜５０１が設けられており、カラーフィルタＣＦは、その平坦化膜５０１の上面に形成されている。
カラーフィルタＣＦは、半導体基板１０１の裏面（上面）側からオンチップレンズＯＣＬを介して入射する入射光Ｈが着色されて透過するように形成されている。たとえば、カラーフィルタＣＦは、入射光Ｈとして入射する可視光線のうち、所定の波長領域の光が選択的に透過するように形成されている。
カラーフィルタＣＦは、たとえば、赤色フィルタ層（図示なし）、緑色フィルタ層（図示なし）、青色フィルタ層（図示なし）を含み、ベイヤー配列で、その３原色の各フィルタ層が、各画素Ｐに対応するように配置されている。
（ｉ）オンチップレンズＯＣＬ，レンズ材膜６０１について
オンチップレンズＯＣＬは、図５に示すように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。
オンチップレンズＯＣＬは、図５に示すように、画素領域ＰＡにおいて、複数の画素Ｐのそれぞれに対応して設けられている。
オンチップレンズＯＣＬは、半導体基板１０１の裏面（上面）側において、カラーフィルタＣＦの上面に設けられている。
オンチップレンズＯＣＬは、半導体基板１０１の裏面（上面）から上方に凸状に突き出た凸レンズであり、半導体基板１０１の裏面（上面）側から入射する入射光Ｈをフォトダイオード２１へ集光する。
詳細については後述するが、オンチップレンズＯＣＬは、カラーフィルタＣＦを介して平坦化膜５０１の上面に成膜されたレンズ材層６０１（図６参照）を加工することで形成されている。レンズ材層６０１は、図６に示すように、パッド部６０１を含む周辺領域ＳＡでは、オンチップレンズＯＣＬに加工されずに、平坦化膜５０１の上面を被覆するように設けられている。
［Ｂ］製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
上記の固体撮像装置１を製造する製造方法の要部について説明する。
図８〜図１７は、実施形態１において、固体撮像装置の製造方法の要部を示す図である。
図８は、製造フロー図である。
図９〜図１７は、図６と同様に、パッド部ＰＡＤの断面を示す図である。図５と同様な断面については、図示を省略しているが、図９〜図１７と同様に、各部が形成される。
本実施形態では、図９〜図１７に示すように、図８に示す各ステップを実施する。その後、スクライブ領域ＬＡにおいて、ブレード（図示なし）を用いてダイシングすることによって、固体撮像装置１が製造される。
下記より、固体撮像装置１を製造する際の各製造工程について、順次、説明する。
（Ｂ−１）センサ基板１００の形成
まず、図８に示すように、センサ基板１００を形成する（ＳＴ１０）。
まず、図８に示すように、センサ基板１００を形成する（ＳＴ１０）。
ここでは、図９に示すように、半導体基板１０１の表面（上面）に、配線層１１０、絶縁膜１２０などの各部を設けることで、センサ基板１００を形成する。本ステップでは、センサ基板１００を構成する半導体基板１０１の裏面（図９では上面，図５，図６では下面）側には、絶縁膜１０２などの各部を形成しない。
本ステップでは、図９に示す工程に先立って、半導体基板１０１の画素領域ＰＡに、フォトダイオード２１を設ける（図５参照）。また、半導体基板１０１の表面（図９では上面）側に、画素トランジスタＴｒ（図７参照）などの半導体回路素子（図示無し）を設ける。
そして、図９に示すように、半導体基板１０１の表面（上面）の全体を被覆するように、配線層１１０を設ける。つまり、半導体基板１０１においてロジック基板２００に対面する面に配線層１１０を形成する。
具体的には、絶縁膜１１０Ｚを構成する層間絶縁膜と、パッド配線１１０Ｐを含む配線１１０Ｈ（図５参照）とを、交互に形成することで、配線層１１０を設ける。たとえば、アルミニウムなどの金属材料を用いてパッド配線１１０Ｐなどの配線１１０Ｈ（図５参照）を形成する。また、シリコン酸化物を用いて、絶縁膜１１０Ｚ（図５参照）を形成する。つまり、パッド配線１１０Ｐを配線層１１０の内部に設ける。
そして、配線層１１０を介して、半導体基板１０１の表面（図９では上面、図５，図６では下面）の全体を被覆するように、絶縁膜１２０を設ける。たとえば、シリコン酸化膜を、絶縁膜１２０として設ける。この他に、シリコン窒化膜を、絶縁膜１２０として設けてもよい。
（Ｂ−２）ロジック基板２００の形成
つぎに、図８に示すように、ロジック基板２００を形成する（ＳＴ２０）。
つぎに、図８に示すように、ロジック基板２００を形成する（ＳＴ２０）。
ここでは、図１０に示すように、半導体基板２０１の表面（上面）に、配線層２１０と絶縁膜２２０とを、順次、形成することで、ロジック基板２００を設ける。
本ステップでは、図１０に示す工程に先立って、半導体基板２０１の表面（上面）側に、半導体回路素子（図示無し）を設ける。
そして、図１０に示すように、半導体回路素子（図示無し）が設けられた半導体基板２０１の表面（上面）全体を被覆するように、配線層２１０を設ける。つまり、半導体基板２０１においてセンサ基板１００に対面する面に配線層２１０を形成する。
具体的には、絶縁膜２１０Ｚを構成する層間絶縁膜と、パッド配線２１０Ｐを含む配線２１０Ｈ（図５参照）とを、交互に、複数回、積層することで、配線層２１０を設ける。たとえば、アルミニウムなどの金属材料を用いてパッド配線２１０Ｐなどの配線２１０Ｈ（図５参照）を形成する。つまり、パッド配線２１０Ｐを配線層２１０の内部に設ける。また、シリコン酸化物を用いて、絶縁膜２１０Ｚ（図５参照）を形成する。
この後、その配線層２１０の表面（上面）の全体を被覆するように、絶縁膜２２０を設ける。たとえば、シリコン酸化膜を、絶縁膜２２０として設ける。この他に、シリコン窒化膜を、絶縁膜２２０として設けてもよい。
（Ｂ−３）センサ基板１００とロジック基板２００との貼り合わせ
つぎに、図８に示すように、センサ基板１００とロジック基板２００とを貼り合わせる（ＳＴ３０）。
つぎに、図８に示すように、センサ基板１００とロジック基板２００とを貼り合わせる（ＳＴ３０）。
ここでは、図１１に示すように、センサ基板１００の配線層１１０と、ロジック基板２００の配線層２１０とを対面させる。そして、センサ基板１００の絶縁層１２０と、ロジック基板２００の絶縁層２２０との間を接合することで、両者を貼り合わせる。
たとえば、プラズマ接合によって、この貼り合わせを実施する。
（Ｂ−４）センサ基板１００の薄膜化
つぎに、図８に示すように、センサ基板１００を薄膜化する（ＳＴ４０）。
つぎに、図８に示すように、センサ基板１００を薄膜化する（ＳＴ４０）。
ここでは、図１２に示すように、センサ基板１００を構成する半導体基板１０１において、ロジック基板２００に対面する面（下面）に対して反対側の面（上面）について、たとえば、薄膜化処理を実施することで、センサ基板１００を薄膜化する。たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を、薄膜化処理として実施する。
（Ｂ−５）トレンチＴＲ，パッド開口Ｖ１，Ｖ２の形成
つぎに、図８に示すように、トレンチＴＲ，パッド開口Ｖ１，Ｖ２を形成する（ＳＴ５０）。
つぎに、図８に示すように、トレンチＴＲ，パッド開口Ｖ１，Ｖ２を形成する（ＳＴ５０）。
ここでは、図１３に示すように、センサ基板１００を構成する半導体基板１０１の上面を被覆する絶縁膜１０２にトレンチＴＲを設ける。
また、図１３に示すように、センサ基板１００のパッド配線１１０Ｐの上方にパッド開口Ｖ１を設ける。これと共に、ロジック基板２００のパッド配線２１０Ｐの上方にパッド開口Ｖ２を設ける。各パッド開口Ｖ１，Ｖ２については、各パッド配線１１０Ｐ，２１０Ｐの上面から絶縁膜１０２の上面までの間を貫通するように設ける。つまり、各パッド開口Ｖ１，Ｖ２が、センサ基板１００を構成する半導体基板１０１を貫通するように形成する。
本実施形態においては、各パッド開口Ｖ１，Ｖ２について、上側開口部Ｖ１１，Ｖ２１と下側開口部Ｖ１２，Ｖ２２とが、深さ方向ｚで積み重なるように設ける。また、上側開口部Ｖ１１，Ｖ２１の内面を被覆するように絶縁膜１０２を設ける。
具体的には、本工程では、まず、図１３に示すように、センサ基板１００の構成する半導体基板１０１の裏面（上面）に、絶縁膜１０２を構成する層として、たとえば、シリコン酸化膜を設ける。そして、そのシリコン酸化膜を加工することによってトレンチＴＲを設ける。
そして、トレンチＴＲの底面について加工することによって、パッド開口Ｖ１，Ｖ２を構成する上側開口部Ｖ１１，Ｖ２１を設ける。
ここでは、パッド開口Ｖ１を構成する上側開口部Ｖ１１については、センサ基板１００のパッド配線１１０Ｐの上面が露出しない位置から上方に位置する部分を除去することで形成する。つまり、センサ基板１００に設けられたパッド配線１１０Ｐの手前まで開口することで、上側開口部Ｖ１１を設ける。これに対して、パッド開口Ｖ２を構成する上側開口部Ｖ２１については、ロジック基板２００のパッド配線２１０Ｐの上面が露出しない位置から上方に位置する部分を除去して形成する。つまり、ロジック基板２００に設けられたパッド配線２１０Ｐの手前まで開口することで、上側開口部Ｖ２１を設ける。
そして、絶縁膜１０２を構成する層として、上側開口部Ｖ１１，Ｖ２１の内面を被覆するように、シリコン酸化膜を設ける。
そして、上側開口部Ｖ１１，Ｖ２１の底部を加工することで、下側開口部Ｖ１２，Ｖ２２を設ける。
ここでは、センサ基板１００のパッド配線１１０Ｐの上面が露出するように、下側開口部Ｖ１２を設ける。すなわち、センサ基板１００の配線層１１０においてパッド配線１１０Ｐの上面が露出して、その上部が貫通するように、下側開口部Ｖ１２を形成する。これと共に、ロジック基板２００のパッド配線２１０Ｐの上面が露出するように、下側開口部Ｖ２２を設ける。すなわち、センサ基板１００とロジック基板２００との積層体において、ロジック基板２００のパッド配線２１０Ｐの上面が露出して、その上部が貫通するように、下側開口部Ｖ２２を形成する。たとえば、各パッド配線１１０Ｐ，２１０Ｐの上方に設けられた部分を同時に除去するように、エッチバック処理を実施することで、各下側開口部Ｖ１２，Ｖ２２を形成する。
たとえば、下記の条件になるように、各部を形成する。
（トレンチＴＲについて）
・深さＤＴ…１００ｎｍ〜１μｍ
・長さＬ…１０μｍ以上
・幅Ｗ…２μｍ以上
（パッド開口部Ｖ１について）
・深さＤ１…３〜７μｍ（トレンチＴＲの底面からパッド配線１１０Ｐの上面までの距離）
・上部開口部Ｖ１１の幅Ｈ１１…１．５〜５．５μｍ
・下部開口部Ｖ１２の幅Ｈ１２…１〜５μｍ
（パッド開口部Ｖ２について）
・深さＤ２…５〜１５μｍ（トレンチＴＲの底面からパッド配線２１０Ｐの上面までの距離）
・上部開口部Ｖ２１の幅Ｈ１１…１．５〜５．５μｍ
・下部開口部Ｖ２２の幅Ｈ１２…１〜５μｍ
なお、上記においては、トレンチＴＲの形成後に、パッド開口Ｖ１，Ｖ２を形成したが、上記と異なり、パッド開口Ｖ１，Ｖ２の形成を先に実施した後に、トレンチＴＲを形成してもよい。
（トレンチＴＲについて）
・深さＤＴ…１００ｎｍ〜１μｍ
・長さＬ…１０μｍ以上
・幅Ｗ…２μｍ以上
（パッド開口部Ｖ１について）
・深さＤ１…３〜７μｍ（トレンチＴＲの底面からパッド配線１１０Ｐの上面までの距離）
・上部開口部Ｖ１１の幅Ｈ１１…１．５〜５．５μｍ
・下部開口部Ｖ１２の幅Ｈ１２…１〜５μｍ
（パッド開口部Ｖ２について）
・深さＤ２…５〜１５μｍ（トレンチＴＲの底面からパッド配線２１０Ｐの上面までの距離）
・上部開口部Ｖ２１の幅Ｈ１１…１．５〜５．５μｍ
・下部開口部Ｖ２２の幅Ｈ１２…１〜５μｍ
なお、上記においては、トレンチＴＲの形成後に、パッド開口Ｖ１，Ｖ２を形成したが、上記と異なり、パッド開口Ｖ１，Ｖ２の形成を先に実施した後に、トレンチＴＲを形成してもよい。
（Ｂ−６）センサ基板１００とロジック基板２００との接続
つぎに、図８に示すように、センサ基板１００とロジック基板２００とを接続する（ＳＴ６０）。
つぎに、図８に示すように、センサ基板１００とロジック基板２００とを接続する（ＳＴ６０）。
センサ基板１００とロジック基板２００とを接続する際には、図１４〜図１７に示す各工程を順次実施する。これにより、パッド部ＰＡＤに接続導電層３０１を設けて、センサ基板１００のパッド配線１１０Ｐと、ロジック基板２００のパッド配線２１０Ｐとの間を電気的に接続する。
本ステップでは、図１４に示すように、メタル層３０１Ｍを形成する。
ここでは、バリアメタル層（図示なし）を介在して、金属材料をトレンチＴＲ、パッド開口Ｖ１，Ｖ２の内部に埋め込むと共に絶縁層１０２の上面を被覆することで、メタル層３０１Ｍを形成する。
図示を省略しているが、バリアメタル層（図示なし）については、絶縁膜１０２を介して上側開口部Ｖ１１，Ｖ２１の側面を被覆すると共に、下側開口部Ｖ１２，Ｖ２２の側面および底面を被覆するように設ける。また、トレンチＴＲの側面および底面を被覆するように、バリアメタル層（図示なし）を設ける。たとえば、下記の条件でバリアメタル層（図示なし）を形成する。
（バリアメタル層の形成条件）
・材料：Ｔａ、または、ＴａとＴａＮとの積層体
・膜厚：１０〜２００ｎｍ程度
・成膜方法：スパッタリング法
（バリアメタル層の形成条件）
・材料：Ｔａ、または、ＴａとＴａＮとの積層体
・膜厚：１０〜２００ｎｍ程度
・成膜方法：スパッタリング法
そして、メタル層３０１Ｍについては、絶縁膜１０２，バリアメタル層（図示なし）を介して、上側開口部Ｖ１１，Ｖ２１と下側開口部Ｖ１２，Ｖ２２との内部を埋め込むように設ける。また、バリアメタル層（図示なし）を介して、トレンチＴＲの側面および底面を被覆するようにメタル層３０１Ｍを設ける。たとえば、下記の条件でメタル層３０１Ｍを形成する。
（メタル層３０１Ｍの形成条件）
・材料…Ｃｕ
・トレンチＴＲの底面からの厚みＤＴ０…１〜５μｍ
・成膜方法…電解メッキ法
この電解メッキは、たとえば、２ステップデポジション法で行う。具体的には、１ステップ目では、電流を、たとえば、０．１〜５Ａ（アンペア）に設定し、膜厚が５０〜２００ｎｍ程度のＣｕを成膜する。次に、２ステップ目では、電流を、たとえば、１〜８Ａに設定し、膜厚が８００ｎｍ〜５μｍ程度のＣｕを成膜する。このとき、ウエハ回転数や添加材については、適宜調整する。
（メタル層３０１Ｍの形成条件）
・材料…Ｃｕ
・トレンチＴＲの底面からの厚みＤＴ０…１〜５μｍ
・成膜方法…電解メッキ法
この電解メッキは、たとえば、２ステップデポジション法で行う。具体的には、１ステップ目では、電流を、たとえば、０．１〜５Ａ（アンペア）に設定し、膜厚が５０〜２００ｎｍ程度のＣｕを成膜する。次に、２ステップ目では、電流を、たとえば、１〜８Ａに設定し、膜厚が８００ｎｍ〜５μｍ程度のＣｕを成膜する。このとき、ウエハ回転数や添加材については、適宜調整する。
つまり、第１プラグ３１１と第２プラグ３２１と接続配線３３１とを形成する部分（図６参照）を被覆するように、銅をメッキ法でメタル層３０１Ｍを成膜する。
このとき、図１４に示すように、メタル層３０１Ｍは、微細な空隙であるピットＰＩＴを含むように形成される。たとえば、サイズが１〜２０ｎｍの空隙が、ピットＰＩＴとして複数形成される。
ピットＰＩＴは、めっき装置のアノード側において酸素（Ｏ２）の気泡が発生し、めっき表面に付着して留まる事によって、メタル層３０１Ｍの内部に形成される。特に、メタル層３０１Ｍを形成するウエハよりもアノードが下方に位置する場合には、アノード電極で生ずる気泡が上方に移動するので、ピットＰＩＴが多く内包する場合がある。この他に、メッキ槽においてメッキ液を撹拌するときや、ウエハをメッキ液に入れるときに生じた気泡によって、ピットＰＩＴがメタル層３０１Ｍの内部に形成される場合がある。
ピットＰＩＴは、めっき装置のアノード側において酸素（Ｏ２）の気泡が発生し、めっき表面に付着して留まる事によって、メタル層３０１Ｍの内部に形成される。特に、メタル層３０１Ｍを形成するウエハよりもアノードが下方に位置する場合には、アノード電極で生ずる気泡が上方に移動するので、ピットＰＩＴが多く内包する場合がある。この他に、メッキ槽においてメッキ液を撹拌するときや、ウエハをメッキ液に入れるときに生じた気泡によって、ピットＰＩＴがメタル層３０１Ｍの内部に形成される場合がある。
その後、熱処理を実施することによって、メタル層３０１Ｍを構成するＣｕについて結晶成長させて、配線の信頼性を向上させる。たとえば、下記の条件でメタル層３０１Ｍについて熱処理を実施する。
（熱処理条件）
・熱処理温度…１００℃〜４００℃
・熱処理時間…３０秒〜３分（ホットプレートの場合）、または、１５分〜２時間（アニール炉の場合）
（熱処理条件）
・熱処理温度…１００℃〜４００℃
・熱処理時間…３０秒〜３分（ホットプレートの場合）、または、１５分〜２時間（アニール炉の場合）
この熱処理の実施によって、図１５に示すように、メタル層３０１Ｍにおいては、ピットＰＩＴ（図１４参照）が集まって、ピットＰＩＴよりも大きな空隙であるボイドＭＶが形成される。たとえば、縦が１４０〜５００ｎｍ，横が１００〜２５０ｎｍの空隙が、ボイドＭＶとして形成される。
そして、図１６に示すように、メタル層３０１Ｍの上面を除去することによって、接続導電層３０１を形成する。
ここでは、メタル層３０１Ｍについて、たとえば、ＣＭＰ処理などの薄膜化処理を実施して、絶縁膜１０２の上面を露出させるように加工することで、接続導電層３０１を形成する。
これにより、図１６に示すように、第１プラグ３１１と、第２プラグ３２１と、接続配線３３１とを含むように、接続導電層３０１が形成される。そして、接続導電層３０１において、接続配線３３１の上面には、ボイドＭＶの内部が露出されて、凹部３３１Ｃが上面に形成される。たとえば、縦が７０〜２００ｎｍ，横が１００〜２５０ｎｍのサイズの凹部３３１Ｃが、接続配線３３１の上面に設けられた状態になる。
（Ｂ−７）パッシベーション膜４０１の形成
つぎに、図８に示すように、パッシベーション膜４０１を形成する（ＳＴ７０）。
つぎに、図８に示すように、パッシベーション膜４０１を形成する（ＳＴ７０）。
ここでは、図１７に示すように、接続配線３３１の上面を被覆するように、絶縁膜１０２の上面にパッシベーション膜４０１を形成する。
本ステップでは、まず、パッシベーション膜４０１を構成する第１パッシベーション膜４１１を形成する。
第１パッシベーション膜４１１については、接続配線３３１の上面に設けられた凹部３３１Ｃの内面、および、絶縁膜１０２の上面を被覆するように形成する。たとえば、下記の条件で第１パッシベーション膜４１１を形成する。
（第１パッシベーション膜４１１の形成条件）
・材料…ＳｉＮ
・膜厚…５０〜１００ｎｍ
・成膜方法…平行平板型プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
・詳細条件
・ガス流量比…ＳｉＨ４：ＮＨ３：Ｎ２＝１：１：２０
・高周波パワー…３００〜１０００Ｗ
・圧力…０．５〜７．０Ｔｏｒｒ
・温度…２５０〜４００℃
・時間…３０ｓｅｃ〜１ｍｉｎ
・膜厚…５０−１００ｎｍ
（第１パッシベーション膜４１１の形成条件）
・材料…ＳｉＮ
・膜厚…５０〜１００ｎｍ
・成膜方法…平行平板型プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
・詳細条件
・ガス流量比…ＳｉＨ４：ＮＨ３：Ｎ２＝１：１：２０
・高周波パワー…３００〜１０００Ｗ
・圧力…０．５〜７．０Ｔｏｒｒ
・温度…２５０〜４００℃
・時間…３０ｓｅｃ〜１ｍｉｎ
・膜厚…５０−１００ｎｍ
そして、第２パッシベーション膜４１２を形成する。
第２パッシベーション膜４１２については、接続配線３３１の上面において、凹部３３１Ｃの内部を埋め込むように設けられている。たとえば、下記の条件でＳｉＯ２の第２パッシベーション膜４１２を形成する。
（第２パッシベーション膜４１２の形成条件）
・成膜方法…高密度プラズマ（ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）） ＣＶＤ法
・膜厚…１００〜１５０ｎｍ
・詳細条件
・ガス流量比…ＳｉＨ４：Ｏ２＝１：１．５
・ソースバイアス…５０００〜８０００Ｗ
・基盤バイアス…５０００〜８０００Ｗ
・圧力…７〜１１ｍＴｏｒｒ
・温度…３００〜３５０℃
・時間…１分
なお、上記において、「高密度プラズマＣＶＤ法」とは、高密度プラズマ化したガスを用いて化学気相成長によって膜を堆積させて成膜する方法であり、１０１７ｍ−３以上のプラズマ密度にガスを高密度プラズマ化するものを言う。
（第２パッシベーション膜４１２の形成条件）
・成膜方法…高密度プラズマ（ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）） ＣＶＤ法
・膜厚…１００〜１５０ｎｍ
・詳細条件
・ガス流量比…ＳｉＨ４：Ｏ２＝１：１．５
・ソースバイアス…５０００〜８０００Ｗ
・基盤バイアス…５０００〜８０００Ｗ
・圧力…７〜１１ｍＴｏｒｒ
・温度…３００〜３５０℃
・時間…１分
なお、上記において、「高密度プラズマＣＶＤ法」とは、高密度プラズマ化したガスを用いて化学気相成長によって膜を堆積させて成膜する方法であり、１０１７ｍ−３以上のプラズマ密度にガスを高密度プラズマ化するものを言う。
（Ｂ−８）平坦化膜５０１などの形成
つぎに、図８に示すように、平坦化膜５０１，カラーフィルタＣＦ，オンチップレンズＯＣＬを順次形成する（ＳＴ８０）。
つぎに、図８に示すように、平坦化膜５０１，カラーフィルタＣＦ，オンチップレンズＯＣＬを順次形成する（ＳＴ８０）。
ここでは、図５に示すように、パッシベーション膜４０１の上面に遮光膜５００を設ける。たとえば、遮光膜５００については、下記の成膜条件で遮光材料を成膜する。その後、その遮光材料膜を、たとえば、下記のエッチング処理条件でパターン加工することによって、形成する。
（成膜条件）
・材料…Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミ）などのメタル材料（Ｔｉとの積層でも良い）
・膜厚…５０〜５００ｎｍ程度
・成膜方法…スパッタ法など
（エッチング処理条件）
・エッチングガス…ＳＦ６：Ｃｌ２＝１：２
・圧力…５〜２０ｍＴｏｒｒ
・ソースバイアス…１００〜１０００Ｗ
・基盤バイアス…１０〜２００Ｗ
・温度…常温
・時間…３０〜１２０秒
なお、上記のエッチングガスについては、上記の他に、硝酸，酢酸，塩酸，硫酸系のエッチングガスを用いても良い。また、ドライエッチング処理の他に、ウェットエッチング処理を実施しても良い。
（成膜条件）
・材料…Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミ）などのメタル材料（Ｔｉとの積層でも良い）
・膜厚…５０〜５００ｎｍ程度
・成膜方法…スパッタ法など
（エッチング処理条件）
・エッチングガス…ＳＦ６：Ｃｌ２＝１：２
・圧力…５〜２０ｍＴｏｒｒ
・ソースバイアス…１００〜１０００Ｗ
・基盤バイアス…１０〜２００Ｗ
・温度…常温
・時間…３０〜１２０秒
なお、上記のエッチングガスについては、上記の他に、硝酸，酢酸，塩酸，硫酸系のエッチングガスを用いても良い。また、ドライエッチング処理の他に、ウェットエッチング処理を実施しても良い。
そして、図５，図６に示したように、パッシベーション膜４０１の上面に平坦化膜５０１を形成する。
そして、図５に示したように、画素領域ＰＡにおいて、平坦化膜５０１の上面に、カラーフィルタＣＦを形成する。
カラーフィルタＣＦについては、たとえば、着色顔料とフォトレジスト樹脂とを含む塗布液を、スピンコート法などの塗布法によって塗布して塗膜を形成する。その後、リソグラフィ技術によって、その塗膜をパターン加工することで形成する。このようにして、３原色の各フィルタ層のそれぞれを順次形成して、カラーフィルタＣＦを設ける。
そして、図５に示したように、画素領域ＰＡにおいて、カラーフィルタＣＦの上面にオンチップレンズＯＣＬを形成する。
オンチップレンズＯＣＬについては、カラーフィルタＣＦを介して平坦化膜５０１の上面に成膜されたレンズ材層６０１（図６参照）を加工することで形成する。
たとえば、平坦化膜５０１の上面に有機樹脂材料を成膜することで、レンズ材層６０１を設ける。そして、レンズ材層６０１上にフォトレジスト膜（図示無し）を設けた後に、そのフォトレジスト膜（図示無し）をレンズ形状にパターン加工する。そして、そのレンズ形状のレジストパターン（図示無し）をマスクとして、そのレンズ材層６０１についてエッチバック処理を実施する。このようにして、オンチップレンズＯＣＬが形成される。なお、上記以外に、レンズ材層１０４をパターン加工後、リフロー処理することで、オンチップレンズＯＣＬを形成しても良い。
レンズ材層６０１は、図６に示すように、パッド部６０１を含む周辺領域ＳＡでは、オンチップレンズＯＣＬに加工されずに、平坦化膜５０１の上面を被覆するように設けられる。
このように各ステップを経て、固体撮像装置が完成される。
［Ｃ］まとめ
以上のように、本実施形態では、パッド配線１１０Ｐが設けられたセンサ基板１００を形成する。つぎに、パッド配線２１０Ｐが設けられたロジック基板２００を形成する。つぎに、センサ基板１００をロジック基板２００の上面に対面させて積層し貼り合わせる。つぎに、センサ基板１００とロジック基板２００との積層体においてパッド配線１１０Ｐの上面にパッド開口Ｖ１を形成すると共に、パッド配線２１０Ｐの上面にパッド開口Ｖ２を形成する。つぎに、パッド開口Ｖ１とパッド開口Ｖ２との内部に金属材料を埋め込んで第１プラグ３１１と第２プラグ３２１とを設けると共に、第１プラグ３１１と第２プラグ３２１との間を接続する接続配線３３１を設けることで、接続導電層３０１を形成する。つぎに、接続導電層３０１において接続配線３３１の上面を被覆するようにパッシベーション膜４０１を形成する。
以上のように、本実施形態では、パッド配線１１０Ｐが設けられたセンサ基板１００を形成する。つぎに、パッド配線２１０Ｐが設けられたロジック基板２００を形成する。つぎに、センサ基板１００をロジック基板２００の上面に対面させて積層し貼り合わせる。つぎに、センサ基板１００とロジック基板２００との積層体においてパッド配線１１０Ｐの上面にパッド開口Ｖ１を形成すると共に、パッド配線２１０Ｐの上面にパッド開口Ｖ２を形成する。つぎに、パッド開口Ｖ１とパッド開口Ｖ２との内部に金属材料を埋め込んで第１プラグ３１１と第２プラグ３２１とを設けると共に、第１プラグ３１１と第２プラグ３２１との間を接続する接続配線３３１を設けることで、接続導電層３０１を形成する。つぎに、接続導電層３０１において接続配線３３１の上面を被覆するようにパッシベーション膜４０１を形成する。
この場合において、パッド部ＰＡＤに設けた接続配線３３１の上面には、凹部３３１Ｃが設けられる場合がある（図１６参照）。
このため、接続配線３３１を形成した後に実施する工程で用いるプロセスガスや薬液などの反応物と、接続導電層３０１とが反応し、凹部３３１Ｃの部分が消失する場合や、異常結晶の生成が生ずる場合がある。そして、この結果、製品の歩留まりや装置の信頼性が低下する場合がある。
このような不具合の発生を防止するために、接続導電層３０１の上面にパッシベーション膜４０１が被覆されている。
しかしながら、本実施形態の場合と異なり、たとえば、下記の比較例の条件でＳｉＯ２膜の第２パッシベーション膜４１２を形成した場合には、上記の不具合の発生を十分に防止することが困難な場合がある。
（第２パッシベーション膜４１２（比較例）の形成条件）
・成膜方法…平行平板型プラズマＣＶＤ法
・詳細条件
・膜厚…１００〜１５０ｎｍ
・詳細条件
・ガス流量比…ＳｉＨ４：Ｎ２Ｏ＝１：２０
・高周波パワー…１００〜７００Ｗ
・圧力…０．５〜５Ｔｏｒｒ
・温度…３００〜４００℃
・時間…１分
（第２パッシベーション膜４１２（比較例）の形成条件）
・成膜方法…平行平板型プラズマＣＶＤ法
・詳細条件
・膜厚…１００〜１５０ｎｍ
・詳細条件
・ガス流量比…ＳｉＨ４：Ｎ２Ｏ＝１：２０
・高周波パワー…１００〜７００Ｗ
・圧力…０．５〜５Ｔｏｒｒ
・温度…３００〜４００℃
・時間…１分
これは、平行平板型プラズマＣＶＤ法の場合、段差被覆性が悪く、被覆率（カバレッジ）が十分でないので、アスペクト比が高い凹部３３１Ｃの内部を好適に埋め込むことが困難であることに起因する。このため、第２パッシベーション膜４１２において、凹部３３１Ｃに対応する部分には、空隙（スリット）が設けられた状態になる場合がある。
そして、上記の比較例の場合には、たとえば、下記の条件で「洗浄処理」を実施するときに、その空隙（スリット）部分で第２パッシベーション膜４１２が除去されて、その空隙の幅が広がる場合がある。具体的には、上記の洗浄処理の実施によって、片側が１〜１０ｎｍ程度、広がることが確認された。たとえば、下記の「洗浄処理」は、第２パッシベーション膜４１２の形成後、遮光膜５００の形成前に実施され、その空隙の幅が広がる。この他に、下記の「洗浄処理」は、第２パッシベーション膜４１２の形成後であって、第２パッシベーション膜４１２上に、別途、他の再配線を形成する前に実施され、その空隙の幅が広がる場合がある。
（洗浄処理条件）
・洗浄薬液…水：ＨＦ＝１００：１
・処理温度…１０〜３０℃
・洗浄時間…３０秒〜２分
（洗浄処理条件）
・洗浄薬液…水：ＨＦ＝１００：１
・処理温度…１０〜３０℃
・洗浄時間…３０秒〜２分
よって、ＳｉＮからなる第１パッシベーション膜４１１のうち、凹部３３１Ｃが設けられた部分にピンホールが存在する場合には、その直下に位置する接続導電層３０１が露出された状態になる。
この他に、たとえば、下記の条件で「ドライエッチング処理」を実施するときに、パッシベーション膜４０１に設けられた空隙（スリット）でＳｉＯ２膜が除去されて、その空隙の幅が広がる場合がある。たとえば、下記の「ドライエッチング処理」は、第２パッシベーション膜４１２の形成後であって、第２パッシベーション膜４１２上に、別途、他の再配線を形成する前に実施され、その空隙の幅が広がる場合がある。
（ドライエッチング処理条件）
・エッチングガス…フッ化水素（ＨＦ）系のガス
・温度…常温
・圧力…１０〜７０ｍＴｏｒｒ
・ソース・パワー…７００〜２０００Ｗ
・ガス流量比…ＣＦ４／ＣＨＦ３／Ａｒ＝３／１／１０
・基板バイアス…３００〜１０００Ｗ，３０秒〜２分程度
（ドライエッチング処理条件）
・エッチングガス…フッ化水素（ＨＦ）系のガス
・温度…常温
・圧力…１０〜７０ｍＴｏｒｒ
・ソース・パワー…７００〜２０００Ｗ
・ガス流量比…ＣＦ４／ＣＨＦ３／Ａｒ＝３／１／１０
・基板バイアス…３００〜１０００Ｗ，３０秒〜２分程度
このため、たとえば、上述した遮光膜５００の形成工程（ＳＴ８０）において遮光材料膜を「ドライエッチング処理」でパターン加工するときに、接続導電層３０１の凹部３３１Ｃの部分でＣｕと反応する場合がある。よって、その接続導電層３０１の凹部３３１Ｃの一部が除去されて消失する場合や、異常結晶の生成が生ずる場合がある。
図１８，図１９は、実施形態１において、比較例の様子を示す図である。
ここで、図１８は、断面についての電子顕微鏡写真を示している。
図１９は、比較例において、接続配線３３１の凹部３３１Ｃの部分が消失した様子、および、接続配線３３１との異常反応で生成物が生じた様子を示している。図１９において、（ａ）は、比較例の上面を示す光学顕微鏡写真である。（ａ）では、横方向へ延在する接続配線３３１が、縦方向に複数配置された部分を示している。（ｂ）は、比較例において、接続配線３３１の凹部３３１Ｃの部分が消失した部分の断面を示す電子顕微鏡写真である。（ｃ）は、比較例において、接続配線３３１との異常反応で生じた生成物を示す電子顕微鏡写真である。
図１８に示すように、比較例の場合に、凹部３３１Ｃが設けられた接続配線３３１の上面をパッシベーション膜４０１で被覆したときには、パッシベーション膜４０１において凹部３３１Ｃに対応する部分に、空隙Ｓ（スリット）が形成される場合がある。このように、凹部３３１Ｃの内部を十分にパッシベーション膜４０１で埋め込むことが困難な場合がある。
そして、図１９（ａ）において円形状で示されているように、各工程を実施後には、接続配線３３１の凹部３３１Ｃの部分が消失する場合がある。具体的には、図１９（ｂ）に示すように、パッシベーション膜４０１の下方が、空洞になる場合がある。また、図１９（ｃ）に示すように、接続配線３３１との異常反応によって、生成物Ｅが接続配線３３１上に形成される場合がある。
このように、比較例においては、凹部３３１Ｃが設けられた部分の消失や、異常結晶の生成が生ずる結果、製品の歩留まりや装置の信頼性が低下する場合がある。
特に、上記したように、半導体基板１０１を貫通したパッド開口Ｖ１，Ｖ２の内部を埋め込むようにメタル層３０１Ｍを形成することで、接続導電層３０１を設ける場合には、この不具合の発生が顕在化する場合がある。
深いパッド開口Ｖ１，Ｖ２内にＣｕを埋め込んで、ＴＳＶである第１プラグ３１１，第２プラグ３２１を形成する場合には、電気分解によるＣｕなどのメッキ条件が限定される。このため、めっき装置のアノード側から発生するＯ２の気泡が、メタル層３０１Ｍのうち、最も近い接続配線３３１（ＲＤＬ）部分に多く留まり、メタル層３０１Ｍは、ピットを含むように形成される。この他に、メッキ槽中でのメッキ液の撹拌や、メッキ液へウエハを入れるときに生ずる気泡によって、メッキ層であるメタル層３０１Ｍは、ピットを含むように形成される。そして、その後の熱処理の実施で、微細なピットが巨大なボイドへと成長する。接続配線３３１（ＲＤＬ）の部分は、面積が大きいので、多くのピットが集まって大きなボイドが形成されやすい。よって、Ｃｕ研磨によって、複数のＴＳＶを連結する接続配線３３１（ＲＤＬ）の上面に大きな凹部３３１Ｃの欠陥が生じやすい。
深いパッド開口Ｖ１，Ｖ２内にＣｕを埋め込んで、ＴＳＶである第１プラグ３１１，第２プラグ３２１を形成する場合には、電気分解によるＣｕなどのメッキ条件が限定される。このため、めっき装置のアノード側から発生するＯ２の気泡が、メタル層３０１Ｍのうち、最も近い接続配線３３１（ＲＤＬ）部分に多く留まり、メタル層３０１Ｍは、ピットを含むように形成される。この他に、メッキ槽中でのメッキ液の撹拌や、メッキ液へウエハを入れるときに生ずる気泡によって、メッキ層であるメタル層３０１Ｍは、ピットを含むように形成される。そして、その後の熱処理の実施で、微細なピットが巨大なボイドへと成長する。接続配線３３１（ＲＤＬ）の部分は、面積が大きいので、多くのピットが集まって大きなボイドが形成されやすい。よって、Ｃｕ研磨によって、複数のＴＳＶを連結する接続配線３３１（ＲＤＬ）の上面に大きな凹部３３１Ｃの欠陥が生じやすい。
また、比較例の場合には、凹部３３１Ｃの内部を埋め込むために、パッシベーション膜４０１を厚膜化する必要が生じる（たとえば、厚さが、３００〜５００ｎｍ）。このため、オンチップレンズＯＣＬと、フォトダイオード２１との間の距離が長くなり、画素の感度などの特性が低下する場合がある。よって、撮像画像の画像品質が低下する場合がある。また、厚膜化した場合であっても、成膜のプロセスのバラツキやレイアウトによっては、十分に埋め込むことができずに、図１８に示す空隙Ｓが発生する場合がある。
図２０は、実施形態１において、接続導電層３０１の接続配線３３１を示す斜視図である。
図２０に示すように、接続配線３３１の厚みＤＴと、幅Ｗまたは長さＬとの間が、下記の式（１）または式（２）の関係になっている場合に、上記の不具合が発生する場合がある。
Ｗ≧１０×ＤＴ ・・・（１）
Ｌ≧１０×ＤＴ ・・・（２）
Ｗ≧１０×ＤＴ ・・・（１）
Ｌ≧１０×ＤＴ ・・・（２）
つまり、接続配線３３１について、幅Ｗまたは長さＬが、厚みＤＴの１０倍以上である場合に、上記の不具合が発生する場合がある。接続配線３３１の幅Ｗまたは長さＬが、厚みＤＴの１０倍以上である場合には、大面積中に点在するピットが各所で集中し、巨大なボイドになりやすいので、上記の不具合が発生しやすいことが、実際の結果からわかった。なお、接続配線３３１を形成過程では、図１４に示すように、最大の厚みがＤＴ０になるが、この最大厚みＤＴ０と、凹部３３１Ｃの発生に関しては、特に考慮する必要がない。
上記の比較例に対して、本実施形態の場合には、上述したように、「ＨＤＰ ＣＶＤ法」でＳｉＯ２を成膜することによって第２パッシベーション膜４１２を形成し、パッシベーション膜４０１を設けている。
ＨＤＰ ＣＶＤ法の場合、プラズマ活性なイオンを用いて、溝の上部にオーバハングして堆積した膜を削りながら成膜が進むので、被覆率（カバレッジ）が十分に高い。よって、膜厚を厚くしなくても、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
図２１は、実施形態１において、接続配線３３１の凹部３３１Ｃが設けられた部分を示す図である。
図２１に示すように、本実施形態の場合において、凹部３３１Ｃが設けられた接続配線３３１の上面をパッシベーション膜４０１で被覆したときには、パッシベーション膜４０１において凹部３３１Ｃに対応する部分に、空隙Ｓが形成されない。このように、本実施形態では、凹部３３１Ｃの内部を十分にパッシベーション膜４０１で埋め込むことができる。
このため、本実施形態では、上記の比較例の場合と異なり、薄膜のパッシベーション膜４０１によって、接続配線３３１において凹部３３１Ｃの部分の消失や、異常結晶の生成が生ずることを防止できる。つまり、本実施形態では、遮光膜５００の形成工程（ＳＴ８０）において遮光材料膜を「ドライエッチング処理」でパターン加工する場合等において、パッシベーション膜４０１が接続配線３３１を効果的に保護することができる。
したがって、本実施形態においては、製品の歩留まりや装置の信頼性を向上できる。そして、撮像画像の画像品質を向上できる。
［Ｄ］変形例
上記においては、ＨＤＰ ＣＶＤ法でＳｉＯ２を成膜することで、パッシベーション膜４０１を形成する場合について説明したが、これに限定されない。ＳｉＯ２膜の他に、ＳｉＯＣ膜、ＳｉＯＦ膜を形成してもよい。また、埋め込み性が高い他のＣＶＤ法でパッシベーション膜４０１を形成してもよい。
上記においては、ＨＤＰ ＣＶＤ法でＳｉＯ２を成膜することで、パッシベーション膜４０１を形成する場合について説明したが、これに限定されない。ＳｉＯ２膜の他に、ＳｉＯＣ膜、ＳｉＯＦ膜を形成してもよい。また、埋め込み性が高い他のＣＶＤ法でパッシベーション膜４０１を形成してもよい。
［Ｄ−１］変形例１−１
たとえば、下記の条件のように、「Ｏ３ ＴＥＯＳ（Ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ） ＣＶＤ法」でＳｉＯ２を成膜することによって、第２パッシベーション膜４１２を形成してもよい。ＳｉＯ２膜の他に、ＳｉＯＣ膜、ＳｉＯＦ膜の第２パッシベーション膜４１２を形成してもよい。
（第２パッシベーション膜４１２の形成条件）
・成膜法…Ｏ３ ＴＥＯＳ ＣＶＤ法
・膜厚…１００〜１５０ｎｍ
・詳細条件
・ガス流量比…ＴＥＯＳ／Ｏ３／Ｈｅ＝１：３０：１０
・高周波パワー…なし
・圧力…３０〜１００Ｔｏｒｒ
・温度…３００〜４００℃
・時間…ＤＲ＝１０〜５０ｎｍ／ｍｉｎ
上記の「Ｏ３ ＴＥＯＳ ＣＶＤ法」とは、Ｏ３とＴＥＯＳとを用いて、ＣＶＤ法で成膜する方法である。
この成膜法は、高濃度オゾンにより、流動性が高くなる等の理由によって、被覆率（カバレッジ）が十分に高いので、膜厚を厚くしなくても、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
たとえば、下記の条件のように、「Ｏ３ ＴＥＯＳ（Ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ） ＣＶＤ法」でＳｉＯ２を成膜することによって、第２パッシベーション膜４１２を形成してもよい。ＳｉＯ２膜の他に、ＳｉＯＣ膜、ＳｉＯＦ膜の第２パッシベーション膜４１２を形成してもよい。
（第２パッシベーション膜４１２の形成条件）
・成膜法…Ｏ３ ＴＥＯＳ ＣＶＤ法
・膜厚…１００〜１５０ｎｍ
・詳細条件
・ガス流量比…ＴＥＯＳ／Ｏ３／Ｈｅ＝１：３０：１０
・高周波パワー…なし
・圧力…３０〜１００Ｔｏｒｒ
・温度…３００〜４００℃
・時間…ＤＲ＝１０〜５０ｎｍ／ｍｉｎ
上記の「Ｏ３ ＴＥＯＳ ＣＶＤ法」とは、Ｏ３とＴＥＯＳとを用いて、ＣＶＤ法で成膜する方法である。
この成膜法は、高濃度オゾンにより、流動性が高くなる等の理由によって、被覆率（カバレッジ）が十分に高いので、膜厚を厚くしなくても、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
［Ｄ−２］変形例１−２
たとえば、下記の条件のように、「ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法」で、ＳｉＯ２膜の第２パッシベーション膜４１２を形成してもよい。ＳｉＯ２膜の他に、ＳｉＯＣ膜、ＳｉＯＦ膜の第２パッシベーション膜４１２を形成してもよい。
（第２パッシベーション膜４１２の形成条件）
・成膜法…ＡＬＤ法
・膜厚…３０〜５０ｎｍ
上記の「ＡＬＤ法」は、原子層を堆積する成膜法である。
この成膜法は、原子層レベルでの均一な膜厚コントロールを可能であり、被覆率（カバレッジ）が十分に高いので、膜厚を厚くしなくても、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
たとえば、下記の条件のように、「ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法」で、ＳｉＯ２膜の第２パッシベーション膜４１２を形成してもよい。ＳｉＯ２膜の他に、ＳｉＯＣ膜、ＳｉＯＦ膜の第２パッシベーション膜４１２を形成してもよい。
（第２パッシベーション膜４１２の形成条件）
・成膜法…ＡＬＤ法
・膜厚…３０〜５０ｎｍ
上記の「ＡＬＤ法」は、原子層を堆積する成膜法である。
この成膜法は、原子層レベルでの均一な膜厚コントロールを可能であり、被覆率（カバレッジ）が十分に高いので、膜厚を厚くしなくても、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
＜２．実施形態２＞
［Ａ］製造方法など
本実施形態においては、第２パッシベーション膜４１２の形成条件が、実施形態１と異なっている。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
［Ａ］製造方法など
本実施形態においては、第２パッシベーション膜４１２の形成条件が、実施形態１と異なっている。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
本実施形態では、第２パッシベーション膜４１２については、下記の条件によって形成する。つまり、たとえば、スピンコート法などの「塗布法」で、無機ＳＯＧ（Ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜を成膜することによって、第２パッシベーション膜４１２を形成する。
（第２パッシベーション膜４１２の形成条件）
・成膜方法…スピンコート法
・膜厚…５０〜１００ｎｍ
・詳細条件
・材料…ＨＳＱ（水素化シルセスキオキサン，Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）
・塗布回転数…１５００〜２５００ｒｐｍ
・ベーク条件…８０〜１５０℃，６０〜１８０秒
・架橋のための熱処理条件…３００〜４００℃，１〜１０分
・成膜方法…スピンコート法
・膜厚…５０〜１００ｎｍ
・詳細条件
・材料…ＨＳＱ（水素化シルセスキオキサン，Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）
・塗布回転数…１５００〜２５００ｒｐｍ
・ベーク条件…８０〜１５０℃，６０〜１８０秒
・架橋のための熱処理条件…３００〜４００℃，１〜１０分
具体的には、ＨＳＱを含む塗布液を、上記の塗布回転数でスピンコートした後に、上記のベーク条件で、ベーク処理を実施する。その後、上記の熱処理条件で熱処理を実施して、架橋させる。これにより、屈折率が１〜１．４程度の無機ＳＯＧ膜が形成される。
上記の「塗布法」は、塗膜材料を含む塗布液を面に塗布することで塗布膜を形成する成膜法である。この成膜方法は、塗布液が狭い配線間のスペースに流れ込んで塗布膜が形成されるため、被覆率（カバレッジ）が十分に高い。よって、平行平板型ＣＶＤ法の場合よりも、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
また、この成膜方法は、平坦性が高い為、薄膜化が可能である。よって、実施形態１で示したＨＤＰ ＣＶＤ法などの堆積法よりも、被覆率（カバレッジ）が高いので好適である。
上記の「塗布法」は、塗膜材料を含む塗布液を面に塗布することで塗布膜を形成する成膜法である。この成膜方法は、塗布液が狭い配線間のスペースに流れ込んで塗布膜が形成されるため、被覆率（カバレッジ）が十分に高い。よって、平行平板型ＣＶＤ法の場合よりも、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
また、この成膜方法は、平坦性が高い為、薄膜化が可能である。よって、実施形態１で示したＨＤＰ ＣＶＤ法などの堆積法よりも、被覆率（カバレッジ）が高いので好適である。
［Ｂ］まとめ
以上のように、本実施形態では、「塗布法」で絶縁膜を成膜することによって、パッシベーション膜４０１を形成する。このため、上記したように、凹部３３１Ｃの内部を好適に埋め込むことができる。
以上のように、本実施形態では、「塗布法」で絶縁膜を成膜することによって、パッシベーション膜４０１を形成する。このため、上記したように、凹部３３１Ｃの内部を好適に埋め込むことができる。
したがって、本実施形態においては、製品の歩留まりや装置の信頼性を向上できる。そして、撮像画像の画像品質を向上できる。
なお、上記の実施形態では、ＨＳＱなどの無機材料で無機ＳＯＧ膜を成膜することで第２パッシベーション膜４１２を設ける場合について説明したが、これに限定されない。有機材料で有機ＳＯＧ膜を成膜することで、第２パッシベーション膜４１２を形成しても良い。たとえば、ＭＳＱ（メチルシルセスキオキサン，Ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ），Ｐａｒ（ポリアリーレン），ＰＡＥ（ポリアリールエーテル），ＢＣＢ（ベンゾシクロブテン，Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）を用いて形成しても良い。
たとえば、下記の条件によって、上記の材料を用いて第２パッシベーション膜４１２を形成する。
・成膜方法…スピンコート法
・膜厚…５０〜１００ｎｍ
・詳細条件
・塗布回転数…１５００〜２５００ｒｐｍ
・ベーク条件…３００〜３５０℃，３０〜９０秒
・架橋のための熱処理条件…３００〜３５０℃，５〜６０分
たとえば、下記の条件によって、上記の材料を用いて第２パッシベーション膜４１２を形成する。
・成膜方法…スピンコート法
・膜厚…５０〜１００ｎｍ
・詳細条件
・塗布回転数…１５００〜２５００ｒｐｍ
・ベーク条件…３００〜３５０℃，３０〜９０秒
・架橋のための熱処理条件…３００〜３５０℃，５〜６０分
＜３．実施形態３＞
［Ａ］装置構成など
図２２は、実施形態３にかかる固体撮像装置の要部構成を示す図である。
［Ａ］装置構成など
図２２は、実施形態３にかかる固体撮像装置の要部構成を示す図である。
ここでは、図２２は、図６と同様に、図４のＳ１−Ｓ２部分を示している。
図２２に示すように、本実施形態においては、パッシベーション膜４０１の構成が、実施形態１の場合と異なる。この点、および、これに関連する点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
パッシベーション膜４０１は、図２２に示すように、複数の層が積層された積層体でなく、単層で形成されている。
このパッシベーション膜４０１については、接続配線３３１の上面に設けられた凹部３３１Ｃの内面を埋め込むとともに、絶縁膜１０２の上面を被覆するように形成する。たとえば、下記の条件でパッシベーション膜４０１を形成する。
（パッシベーション膜４０１の成膜条件）
・材料…ＳｉＮ
・成膜法…ＡＬＤ法
・膜厚…３０〜５０ｎｍ
・詳細条件
・ガス流量比…ＤＣＳ（ジクロロシラン）：ＮＨ３＝１：２
・高周波パワー…３０〜７００Ｗ
・圧力…９０〜６００Ｐａ
・温度…３００〜３５０℃
・時間…１０秒〜２分
上記の成膜法は、原子層レベルでの均一な膜厚コントロールを可能とし、高膜質かつ段差被覆性の高い膜を形成する事ができる。よって、被覆率（カバレッジ）が十分に高いので、平行平板型ＣＶＤ法の場合のように膜厚を厚くしなくても、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
（パッシベーション膜４０１の成膜条件）
・材料…ＳｉＮ
・成膜法…ＡＬＤ法
・膜厚…３０〜５０ｎｍ
・詳細条件
・ガス流量比…ＤＣＳ（ジクロロシラン）：ＮＨ３＝１：２
・高周波パワー…３０〜７００Ｗ
・圧力…９０〜６００Ｐａ
・温度…３００〜３５０℃
・時間…１０秒〜２分
上記の成膜法は、原子層レベルでの均一な膜厚コントロールを可能とし、高膜質かつ段差被覆性の高い膜を形成する事ができる。よって、被覆率（カバレッジ）が十分に高いので、平行平板型ＣＶＤ法の場合のように膜厚を厚くしなくても、凹部３３１Ｃの内部を好適に埋め込むことが容易にできる。
［Ｂ］まとめ
以上のように、本実施形態では、パッシベーション膜４０１の形成工程では、「ＡＬＤ法」で、ＳｉＮの絶縁膜を成膜することによって、パッシベーション膜４０１を形成する。このため、上記したように、凹部３３１Ｃの内部を好適に埋め込むことができる。
以上のように、本実施形態では、パッシベーション膜４０１の形成工程では、「ＡＬＤ法」で、ＳｉＮの絶縁膜を成膜することによって、パッシベーション膜４０１を形成する。このため、上記したように、凹部３３１Ｃの内部を好適に埋め込むことができる。
したがって、本実施形態においては、製品の歩留まりや装置の信頼性を向上できる。そして、撮像画像の画像品質を向上できる。
なお、上記の実施形態では、パッシベーション膜４０１として、ＡＬＤ法でＳｉＮ膜を成膜する場合について説明したが、これに限定されない。ＡＬＤ法によって、ＳｉＯＮ膜，ＳｉＣ膜，ＳｉＣＮ膜を成膜することで、パッシベーション膜４０１を形成しても良い。また、ＨＤＰ ＣＶＤ法で、ＳｉＮ膜，ＳｉＯＮ膜，ＳｉＣ膜，ＳｉＣＮ膜を成膜することで、パッシベーション膜４０１を形成しても良い。また、これらを適宜積層することで、パッシベーション膜４０１を形成しても良い。
＜４．その他＞
実施形態は、上記したものに限定されるものではなく、種々の変形例を採用することができる。
実施形態は、上記したものに限定されるものではなく、種々の変形例を採用することができる。
上記の実施形態では、上側開口部と、上側開口部よりも幅が狭い下部開口部とを深さ方向ｚで積み重なるように形成することで、パッド開口を設ける場合について説明したが、これに限定されない。３以上の幅が異なる開口部を深さ方向ｚで積み重なるように形成することで、パッド開口を設けてもよい。また、上側開口部と下部開口部との間に段差を有する場合以外に、段差がないように、パッド開口を設けてもよい。つまり、上部から下部に渡って、同じ幅になるように、パッド開口を設けてもよい。
上記の実施形態では、センサ基板１００とロジック基板２００とをプラズマ接合で貼り合わせる場合について説明したが、これに限定されない。たとえば、接着剤を用いて両者を貼り合せても良い。
上記の実施形態では、裏面照射型のＣＭＯＳイメージセンサであるセンサ基板１００を、シリコン基板から製造する場合について説明したが、これに限定されない。いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板から、センサ基板１００を製造しても良い。
上記の実施形態では、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとの４種を、画素トランジスタとして設ける場合について説明したが、これに限定されない。たとえば、転送トランジスタと増幅トランジスタとリセットトランジスタとの３種を、画素トランジスタとして設ける場合に、本技術を適用しても良い。
上記の実施形態では、１つのフォトダイオードに対して、転送トランジスタと増幅トランジスタと選択トランジスタとリセットトランジスタとのそれぞれを１つずつ設ける場合について説明したが、これに限定されない。たとえば、複数のフォトダイオードに対して、増幅トランジスタと選択トランジスタとリセットトランジスタをのそれぞれを１つずつ設ける場合に、本技術を適用しても良い。
上記の実施形態においては、カメラに本技術を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器において、本技術を適用しても良い。
上記の実施形態では、センサ基板１００が「裏面照射型」のＣＭＯＳイメージセンサである場合について説明したが、これに限定されない。「表面照射型」の場合に、本技術を適用しても良い。また、ＣＭＯＳイメージセンサの他に、ＣＣＤ型イメージセンサの場合に、本技術を適用しても良い。
上記の実施形態では、センサ基板１００とロジック基板２００とを貼り合せる場合について説明したが、これに限定されない。センサ基板１００，ロジック基板２００以外の半導体チップを貼り合わせる場合に、本技術を適用しても良い。
上記の実施形態では、複数のパッド配線の上方部分をエッチング処理で同時に除去して、深さが異なる複数のパッド開口を同時に形成する場合について説明した。しかし、これに限定されない。この他に、エッチング処理によって、広さ（幅，径）が異なる複数のパッド開口を同時に形成してもよい。
上記の実施形態では、銅（Ｃｕ）を電解メッキ法で成膜することで、接続導電層３０１を形成する場合について示したが、これに限定されない。
電解メッキ法以外に、無電解メッキ法で成膜する場合にも、本技術を適用してもよい。無電解メッキ法の場合においても、メッキ液の撹拌や、ウエハのメッキ槽への投入によって、気泡が発生し、上記のような不具合が発生する場合がある。
また、銅（Ｃｕ）の他に、金（Ａｕ），銀（Ａｇ），ニッケル（Ｎｉ），インジウム（Ｉｎ），タングステン（Ｗ），または、これらの合金を成膜して、接続導電層３０１を形成する場合に、本技術を適用してもよい。
電解メッキ法以外に、無電解メッキ法で成膜する場合にも、本技術を適用してもよい。無電解メッキ法の場合においても、メッキ液の撹拌や、ウエハのメッキ槽への投入によって、気泡が発生し、上記のような不具合が発生する場合がある。
また、銅（Ｃｕ）の他に、金（Ａｕ），銀（Ａｇ），ニッケル（Ｎｉ），インジウム（Ｉｎ），タングステン（Ｗ），または、これらの合金を成膜して、接続導電層３０１を形成する場合に、本技術を適用してもよい。
また、上記の実施形態においては、熱処理によって、微細なピットから、大きなボイドが生成され、その後、薄膜化処理の実施によってボイドの内部が露出して接続配線の上面に凹部が設けられる場合について説明したが、これに限定されない。他の方法によって、接続配線の上面に凹部が設けられる場合に、本技術を適用してもよい。
その他、上記の各実施形態を、適宜、組み合わせても良い。
たとえば、本技術は、下記のような構成も取ることができる。
（１）
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、Ｏ３ ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、Ｏ３ ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
（２）
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
（３）
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成する、
半導体装置の製造方法。
（４）
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成する、
（１）から（３）のいずれかに記載の半導体装置の製造方法。
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成する、
（１）から（３）のいずれかに記載の半導体装置の製造方法。
（５）
前記接続導電層の形成工程は、
前記銅メッキ層について熱処理を実施する工程と、
前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程と
を含み、
前記パッシベーション膜の形成工程では、前記接続導電層の上面において前記薄膜化処理によって露出された凹部を被覆するように、前記パッシベーション膜を形成する、
（４）に記載の半導体装置の製造方法。
前記接続導電層の形成工程は、
前記銅メッキ層について熱処理を実施する工程と、
前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程と
を含み、
前記パッシベーション膜の形成工程では、前記接続導電層の上面において前記薄膜化処理によって露出された凹部を被覆するように、前記パッシベーション膜を形成する、
（４）に記載の半導体装置の製造方法。
（６）
前記第１回路基板の形成工程では、第１半導体基板において前記第２回路基板に対面する面に第１配線層を形成する際に、前記第１配線を当該第１配線層の内部に設け、
前記第２回路基板の形成工程では、第２半導体基板において前記第１回路基板に対面する面に第２配線層を形成する際に、前記第２配線を当該第２配線層の内部に設け、
前記第１回路基板と前記第２回路基板とを貼り合わせる工程では、前記第１配線層と前記第２配線層とを対面させて貼り合わせ、
前記第１の開口および前記第２の開口の形成工程では、前記第１の開口と前記第２の開口とが前記第１半導体基板を貫通するように、前記第１の開口と前記第２の開口とを形成する、
（１）から（５）のいずれかに記載の半導体装置の製造方法。
前記第１回路基板の形成工程では、第１半導体基板において前記第２回路基板に対面する面に第１配線層を形成する際に、前記第１配線を当該第１配線層の内部に設け、
前記第２回路基板の形成工程では、第２半導体基板において前記第１回路基板に対面する面に第２配線層を形成する際に、前記第２配線を当該第２配線層の内部に設け、
前記第１回路基板と前記第２回路基板とを貼り合わせる工程では、前記第１配線層と前記第２配線層とを対面させて貼り合わせ、
前記第１の開口および前記第２の開口の形成工程では、前記第１の開口と前記第２の開口とが前記第１半導体基板を貫通するように、前記第１の開口と前記第２の開口とを形成する、
（１）から（５）のいずれかに記載の半導体装置の製造方法。
（７）
前記第１回路基板と前記第２回路基板との積層体に前記第１の開口と前記第２の開口とを形成する前に、前記第１回路基板について薄膜化する工程
を含む、
（１）から（６）のいずれかに記載の半導体装置の製造方法。
前記第１回路基板と前記第２回路基板との積層体に前記第１の開口と前記第２の開口とを形成する前に、前記第１回路基板について薄膜化する工程
を含む、
（１）から（６）のいずれかに記載の半導体装置の製造方法。
（８）
前記第１回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第１回路基板を形成し、
前記第２回路基板の形成工程では、ロジック基板として前記第２回路基板を形成する、
（１）から（７）のいずれかに記載の半導体装置の製造方法。
前記第１回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第１回路基板を形成し、
前記第２回路基板の形成工程では、ロジック基板として前記第２回路基板を形成する、
（１）から（７）のいずれかに記載の半導体装置の製造方法。
（９）
前記複数の画素のそれぞれにカラーフィルタを形成する工程と、
前記複数の画素のそれぞれにオンチップレンズを形成する工程と
を有する、
（８）に記載の半導体装置の製造方法。
前記複数の画素のそれぞれにカラーフィルタを形成する工程と、
前記複数の画素のそれぞれにオンチップレンズを形成する工程と
を有する、
（８）に記載の半導体装置の製造方法。
（１０）
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ３ ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ３ ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
（１１）
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
（１２）
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されている、
半導体装置。
（１３）
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ３ ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ３ ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ２，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。
（１４）
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。
（１５）
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。
第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と
を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されている、
電子機器。
なお、上記の実施形態において、パッド配線１１０Ｐは、本技術の第１配線に相当する。上記の実施形態において、センサ基板１００は、本技術の第１回路基板に相当する。上記の実施形態において、パッド配線２１０Ｐは、本技術の第２配線に相当する。上記の実施形態において、ロジック基板２００は、本技術の第２回路基板に相当する。上記の実施形態において、パッド開口Ｖ１は、本技術の第１の開口に相当する。上記の実施形態において、パッド開口Ｖ２は、本技術の第２の開口に相当する。上記の実施形態において、第１プラグ３１１は、本技術の第１プラグに相当する。上記の実施形態において、第２プラグ３２１は、本技術の第２プラグに相当する。上記の実施形態において、接続配線３３１は、本技術の接続配線に相当する。上記の実施形態において、接続導電層３０１は、本技術の接続導電層に相当する。上記の実施形態において、パッシベーション膜４０１は、本技術のパッシベーション膜に相当する。
１１０Ｐ…パッド配線、１００…センサ基板、２１０Ｐ…パッド配線、２００…ロジック基板、Ｖ１…パッド開口、Ｖ２…パッド開口、３１１…第１プラグ、３２１…第２プラグ、３３１…接続配線、３０１…接続導電層、４０１…パッシベーション膜
Claims (13)
- 第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、 前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、
前記銅メッキ層について熱処理を実施する工程と、
前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程と
を含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法。 - 第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、 前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、
前記銅メッキ層について熱処理を実施する工程と、
前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程と
を含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法。 - 第１配線が設けられた第１回路基板を形成する工程と、
第２配線が設けられた第２回路基板を形成する工程と、
前記第１回路基板を前記第２回路基板の上面に対面させて積層し貼り合わせる工程と、 前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に第１の開口を形成すると共に、前記第２配線の上面に第２の開口を形成する工程と、
前記第１の開口と前記第２の開口との内部に導電性金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、前記第１プラグと前記第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する工程と、
前記接続導電層において前記接続配線の上面を被覆するようにパッシベーション膜を形成する工程と
を有し、
前記パッシベーション膜の形成工程では、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって、前記パッシベーション膜を形成し、
前記接続導電層の形成工程では、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用いて、前記接続導電層を形成し、
前記接続導電層の形成工程は、
前記銅メッキ層について熱処理を実施する工程と、
前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、前記接続導電層に加工する工程と
を含み、
前記パッシベーション膜の形成工程では、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出された凹部を被覆するように、前記パッシベーション膜を形成する、
半導体装置の製造方法。 - 前記第１回路基板の形成工程では、第１半導体基板において前記第２回路基板に対面する面に第１配線層を形成する際に、前記第１配線を当該第１配線層の内部に設け、
前記第２回路基板の形成工程では、第２半導体基板において前記第１回路基板に対面する面に第２配線層を形成する際に、前記第２配線を当該第２配線層の内部に設け、
前記第１回路基板と前記第２回路基板とを貼り合わせる工程では、前記第１配線層と前記第２配線層とを対面させて貼り合わせ、
前記第１の開口および前記第２の開口の形成工程では、前記第１の開口と前記第２の開口とが前記第１半導体基板を貫通するように、前記第１の開口と前記第２の開口とを形成する、
請求項１〜３のいずれかに記載の半導体装置の製造方法。 - 当該半導体装置の製造方法は、前記第１回路基板と前記第２回路基板との積層体に前記第１の開口と前記第２の開口とを形成する前に、前記第１回路基板について薄膜化する工程を含む、
請求項１〜３のいずれかに記載の半導体装置の製造方法。 - 前記第１回路基板の形成工程では、光電変換部を含む画素が複数設けられたセンサ基板として、前記第１回路基板を形成し、
前記第２回路基板の形成工程では、ロジック基板として前記第２回路基板を形成する、 請求項１〜３のいずれかにに記載の半導体装置の製造方法。 - 当該半導体装置の製造方法は、
前記複数の画素のそれぞれにカラーフィルタを形成する工程と、
前記複数の画素のそれぞれにオンチップレンズを形成する工程と
を有する、
請求項６に記載の半導体装置の製造方法。 - 第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、導電性金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置。 - 第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置。 - 第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 半導体装置。 - 第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ ＣＶＤ法、または、ＡＬＤ法で、ＳｉＯ2，ＳｉＯＣ，ＳｉＯＦのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器。 - 第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、導電性金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、塗布法でＨＳＱ、ＭＳＱ、Ｐａｒ、ＰＡＥ、またはＢＣＢのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器。 - 第１配線が設けられた第１回路基板を、第２配線が設けられた第２回路基板の上面に対面させて貼り合わされた積層体と、
前記積層体の上面側に設けられており、前記第１配線と前記第２配線との間を電気的に接続する接続導電層と、
前記接続導電層を被覆するように前記積層体の上面に設けられたパッシベーション膜と を有し、
前記接続導電層は、
前記第１回路基板と前記第２回路基板との積層体において前記第１配線の上面に形成された第１の開口と、前記第２配線の上面に形成された第２の開口との内部に、金属材料を埋め込んで設けられた第１プラグおよび第２プラグと、
前記第１プラグと前記第２プラグとの間を接続するように導電性金属材料で形成された接続配線と
を含み、
前記パッシベーション膜は、高密度プラズマＣＶＤ法、または、ＡＬＤ法で、ＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮのいずれかの絶縁膜を成膜することによって形成されており、
前記接続導電層の形成は、前記第１プラグと前記第２プラグと前記接続配線とを形成する部分を被覆するように、銅をメッキ法で成膜した銅メッキ層を用い、前記銅メッキ層について熱処理を実施し、前記熱処理が実施された銅メッキ層について薄膜化処理を実施することによって、形成されており、
前記パッシベーション膜は、前記薄膜化処理によって、前記第１プラグと前記第２プラグとの間の前記接続導電層の上面に露出され得る凹部を被覆するように形成されている、 電子機器。
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