JP6345519B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
特許第４７９８１３０号公報（特許文献１）には、ＣＭＯＳイメージセンサで構成された固体撮像装置のノイズ低減に関する発明が開示されている。特に、受光部と上層膜との界面における界面準位が発生源となる暗電流によるノイズを、ＨＡＤ（Hole Accumulation Diode）構造と呼ばれる、埋め込み型フォトダイオード構造にて抑制している。
特許文献１の（００１８）段落には、「前記受光部が形成された半導体基板上に酸化シリコン膜を形成する工程と、前記酸化シリコン膜上に負の固定電荷を有する膜を形成する工程とを有し、前記負の固定電荷を有する膜により前記受光部の受光面側にホール蓄積層を形成させることを特徴とする。」との記載が有る。
また、（００１９）段落には、「上記固体撮像装置の製造方法では、酸化シリコン膜上に負の固定電荷を有する膜を形成することから、負の固定電荷に起因した電界により、受光部の受光面側の界面にホール蓄積（ホールアキュミュレーション）層が十分に形成される。したがって、界面から発生する電荷（電子）が、抑制されるとともに、電荷（電子）が発生しても受光部でポテンシャルの井戸になっている電荷貯蓄部分に流入することなく、ホールが多数存在するホール蓄積層を流動し、消滅させることができる。よって、この界面起因の電荷による暗電流が受光部で検知されるのを防ぐことができ、界面準位起因による暗電流が抑制される。さらに、受光部の受光面に酸化シリコン膜が形成されていることから、界面準位に起因する電子の発生がさらに抑制されるので、界面準位に起因する電子が暗電流として受光部中に流れ込むことが抑制される。」との記載が有る。
また、特許第４８２１９１７号公報（特許文献２）、特許第４８２１９１８号公報（特許文献３）、および、特許第５１５１３７５号公報（特許文献４）には、特許第４７９８１３０号公報（特許文献１）に開示された発明に関連する発明が開示されている。
特許第４８２１９１７号公報（特許文献２）には、負の固定電荷を有する膜と周辺回路部表面との間に絶縁膜を介在させた固体撮像装置が開示されている。
特許第４８２１９１８号公報（特許文献３）には、負の固定電荷を有する膜によりホール蓄積層形成する裏面照射型固体撮像装置が開示されている。
特許第５１５１３７５号公報（特許文献４）には、周辺回路部上に、負の固定電荷を有する膜を介して遮光膜を設けた固体撮像装置が開示されている。
特許第４７９８１３０号公報 特許第４８２１９１７号公報 特許第４８２１９１８号公報 特許第５１５１３７５号公報
フォトダイオードを有する半導体装置において、性能の向上、例えば、暗電流に起因するノイズの低減が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板の裏面に、第１アモルファス絶縁膜とシリコン半導体基板との反応膜を有する。この反応膜は、第２アモルファス絶縁膜であり、半導体基板との界面準位にトラップされたホールによって、半導体基板の裏面側に反転層を形成する。半導体基板の裏面側に形成された反転層により、半導体基板の裏面および裏面近傍の結晶欠陥で生成した電子に起因する暗電流ノイズを低減することができる。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置の要部断面図である。 実施の形態１である半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の効果を説明するための半導体装置の要部断面図である。 実施の形態２の半導体装置の要部断面図である。 実施の形態３の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１の半導体装置は、半導体基板の裏面側から光を入射する裏面照射型のＣＭＯＳイメージセンサである。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置の要部断面図である。ＣＭＯＳイメージセンサは、複数の画素を有しており、各画素には直列接続されたフォトダイオードＰＤと転送トランジスタＴＸが含まれている。図１には、一つの画素に含まれるフォトダイオードＰＤと転送トランジスタＴＸを示している。本実施の形態では、ｐｎｐ型フォトダイオードＰＤとｎチャネル型転送トランジスタＴＸの組合せ例について説明するが、ｎｐｎ型フォトダイオードとｐチャネル型転送トランジスタの組合せとすることもできる。
図１に示すように、半導体基板ＳＢには、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。フォトダイオードＰＤは、半導体基板ＳＢに形成されたｐ型ウエルＰＷ１、ｎ型半導体領域（ｎ型ウエル）ＮＷおよびｐ＋型半導体領域ＰＲからなる。図１に示すように、フォトダイオードＰＤと転送トランジスタＴＸとが形成された領域においては、ｐ型ウエルＰＷ１と半導体基板ＳＢは同一の領域を表している。半導体基板ＳＢは、主面と裏面とを有し、主面側には、フォトダイオードＰＤと転送トランジスタＴＸとが形成され、フォトダイオードＰＤと転送トランジスタＴＸの上には複数層の配線層が形成されている。裏面側は、フォトダイオードＰＤに対する光が入射する側の面である。従って、半導体基板ＳＢの主面は「素子形成面」、裏面は「光入射面、受光面」と呼ぶことができる。図１では、半導体基板ＳＢの素子形成面を下側に、光入射面を上側に表示しているので、図１において、半導体基板ＳＢより下側に示された部分に関する説明で使用する、上、下、深さ、厚さ等の方向に係わる用語は、図１に示されたのと反対の位置、反対の向きを意味する。例えば、深さは、図１の下から上に向かう方向、厚さは図１の上から下に向かう方向となる。
半導体基板ＳＢは、例えば、単結晶シリコンからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、単結晶シリコン基板の主面上に、単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。エピタキシャルウエハは、単結晶シリコン基板と単結晶シリコンからなるエピタキシャル層の積層構造となるが、エピタキシャルウエハを用いる場合、フォトダイオードＰＤと転送トランジスタＴＸは、エピタキシャル層に形成される。
半導体基板ＳＢの主面には、絶縁体からなる素子分離領域ＬＣＳが配置されており、図示しないが、平面視において、フォトダイオードＰＤと転送トランジスタＴＸの形成領域を取り囲んでいる。
半導体基板ＳＢの主面から裏面にわたって、ｐ型ウエル（ｐ型半導体領域）ＰＷ１が形成されている。ｐ型ウエルＰＷ１は、フォトダイオードＰＤが形成されている領域と、転送トランジスタＴＸが形成されている領域とにわたって形成されている。
図１に示すように、半導体基板ＳＢの主面において、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域（ｎ型ウエル）ＮＷが形成されている。ｎ型半導体領域ＮＷは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体領域である。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であるが、転送トランジスタＴＸのソース領域でもある。ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く形成されている。
ｎ型半導体領域ＮＷの表面（半導体基板ＳＢの主面側）の一部には、ｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、ホウ素（Ｂ）などのｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ＋型半導体領域ＰＲの導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高い。
ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面部分）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
また、ｎ型半導体領域ＮＷと素子分離領域ＬＣＳとの間の領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ＋型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ＋型半導体領域ＰＲとによって、ｐｎｐ型フォトダイオードＰＤが形成される。
ｐ＋型半導体領域ＰＲは、半導体基板ＳＢの主面に形成される界面準位に基づく電子の発生を抑制する目的で形成されている。すなわち、半導体基板ＳＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型半導体領域ＮＷの表面に、正孔（ホール）を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。従って、ｐ＋型半導体領域ＰＲは、フォトダイオード最表面から湧き出る電子をそのｐ＋型半導体領域ＰＲのホールと再結合させて、暗電流を低下させる役割がある。
フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＰＤで蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
また、ｎ型半導体領域ＮＷの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極であり、半導体基板ＳＢ上にゲート絶縁膜ＧＯＸを介して形成（配置）されている。ゲート電極Ｇｔの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極Ｇｔの両側のうちの一方の側には、ｎ型半導体領域ＮＷが形成されており、他方の側には、ｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で導入（ドープ）されたｎ＋型半導体領域であり、ｐ型ウエルＰＷ１内に形成されている。ｎ型半導体領域ＮＲは、フローティングディフュージョン（浮遊拡散層）ＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。
また、ｎ型半導体領域ＮＷは、フォトダイオードＰＤの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型半導体領域ＮＷにより形成される。このため、ｎ型半導体領域ＮＷとゲート電極Ｇｔとは、ゲート電極Ｇｔの一部（ソース側）が、ｎ型半導体領域ＮＷの一部と平面的に（平面視で）重なるような位置関係となっている。ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成されている。
フォトダイオードＰＤの表面、すなわちｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面（半導体基板ＳＢの主面）には、キャップ絶縁膜ＣＰが形成されている。このキャップ絶縁膜ＣＰは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。
半導体基板ＳＢ上には、ゲート電極Ｇｔを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されている。層間絶縁膜ＩＬ１には、導電性のプラグＰＧが埋め込まれている。例えば、図１に示すように、フローティングディフュージョンＦＤとしてのｎ型半導体領域ＮＲ上にプラグＰＧが形成されており、このプラグＰＧは、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達しており、ｎ型半導体領域ＮＲと電気的に接続されている。
導電性のプラグＰＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、バリア導体膜とバリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。そのバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなる。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。
層間絶縁膜ＩＬ２は、例えば酸化シリコン膜により形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜により形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。
配線Ｍ１は、例えば、銅配線により形成されており、ダマシン法を用いて形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線により形成することもできる。配線Ｍ１が埋込銅配線（ダマシン銅配線）の場合は、その埋込銅配線は、層間絶縁膜ＩＬ１に形成された配線溝内に埋め込まれているが、配線Ｍ１がアルミニウム配線の場合は、そのアルミニウム配線は、層間絶縁膜ＩＬ１上に形成された導電膜をパターニングすることにより形成される。配線Ｍ１は、転送トランジスタＴＸのゲート電極Ｇｔ上に形成されるので、ゲート電極Ｇｔは、半導体基板ＳＢの素子形成面と配線Ｍ１との間に形成されている。
配線Ｍ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｍ２が形成されている。また、配線Ｍ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３は、配線層を形成している。
層間絶縁膜（ＩＬ４）の上には、酸化シリコン膜からなる密着膜ＯＸＦを介して、支持基板ＳＳが配置されている。
図１に示すように、半導体基板ＳＢの裏面上には、絶縁膜ＺＭ、反射防止膜ＡＲＦ１、遮光膜ＳＨＦ、反射防止膜ＡＲＦ２、保護膜ＰＲＯ、カラーフィルタＦＬＴおよびマイクロレンズＭＬが形成されている。これらの部分に関する説明において、上、下、深さ、厚さ等の方向に関係する用語は、図１に示された方向を意味する。
半導体基板ＳＢの裏面（言い換えると、ｐ型ウエルＰＷ１の底面、受光面、光入射面）上には、絶縁膜ＺＭ１が形成され、絶縁膜ＺＭ１上には絶縁膜ＺＭ２が形成されている。絶縁膜ＺＭ２は、ＨｆｘＯｙ、ＴａｘＯｙ、ＡｌｘＯｙ、ＺｒｘＯｙまたはＴｉｘＯｙ（いずれの場合も、ｘ＋ｙ＝１）のアモルファス絶縁膜であり、絶縁膜ＺＭ１は、製造方法で説明するが、絶縁膜ＺＭ２と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との反応膜である。絶縁膜１は、絶縁膜ＺＭ２に用いるアモルファス絶縁膜に対応して、ＨｆαＳｉβＯγ、ＴａαＳｉβＯγ、ＡｌαＳｉβＯγまたはＴｉαＳｉβＯγ（いずれの場合も、α＋β＋γ＝１）となる。絶縁膜ＺＭ２は、アモルファス絶縁膜とするためにＰＶＤ（Physical Vapor Deposition）法により、膜厚２０ｎｍ〜５０ｎｍで形成する。また、絶縁膜ＺＭ１もアモルファス絶縁膜であり、膜厚は２ｎｍ以下とする。
絶縁膜ＺＭ１および絶縁膜ＺＭ２は、平面視において、少なくとも、フォトダイオードＰＤの形成領域を覆っている。さらに、フォトダイオードＰＤと転送トランジスタＴＸの形成領域、つまり、図１に示すように、素子分離領域ＬＣＳで囲まれた領域を覆っている。
絶縁膜ＺＭ２の上には、絶縁膜ＺＭ２を覆うように、例えば、酸化シリコン膜からなる反射防止膜ＡＲＦ１が形成されている。
反射防止膜ＡＲＦ１上には、反射防止膜ＡＲＦ１を覆うように、例えば、アルミニウム膜からなる遮光膜ＳＨＦが形成されており、遮光膜ＳＨＦは、フォトダイオードＰＤの形成領域に対応する開口ＯＰ１を有している。
遮光膜ＳＨＦ上には、遮光膜ＳＨＦを覆うように、例えば、酸化シリコン膜からなる反射防止膜ＡＲＦ２が形成されており、遮光膜ＳＨＦの開口ＯＰ１は、反射防止膜ＡＲＦ２で埋められている。
反射防止膜ＡＲＦ２上には、例えば、窒化シリコン膜からなる保護膜ＰＲＯが形成されており、保護膜ＰＲＯは、フォトダイオードＰＤの形成領域に対応する開口ＯＰ２を有している。保護膜ＰＲＯに設けられた開口ＯＰ２は、遮光膜ＳＨＦに設けられた開口ＯＰ１と、平面視において、重なっている。
保護膜ＰＲＯの開口ＯＰ２内には、カラーフィルタＦＬＴが形成されており、カラーフィルタＦＬＴ上にはマイクロレンズＭＬが形成されている。
マイクロレンズＭＬからの入射光は、カラーフィルタＦＬＴで、赤、緑、または青の所望の波長の光のみに絞られ、反射防止膜ＡＲＦ２，１、絶縁膜ＺＭ２および絶縁膜ＺＭ１を通過して、フォトダイオードＰＤに取り込まれる。
＜半導体装置の製造方法＞
次に、図２〜４および図１をもちいて、本実施の形態の半導体装置の製造方法を説明する。図２〜４は、本実施の形態の半導体装置の製造工程中の要部断面図である。
まず、素子形成面と、受光面と、素子形成面側に形成された転送トランジスタＴＸと、転送トランジスタＴＸに直列接続されたフォトダイオードＰＤと、素子形成面上に形成された配線Ｍ１と、を有する半導体基板ＳＢを準備する。転送トランジスタＴＸ、フォトダイオードＰＤおよび配線Ｍ１等の構成は、図１を用いて説明した通りである。
図２は、絶縁膜ＺＭ２の形成工程を説明する図面である。半導体基板ＳＢの受光面（裏面）上に、半導体基板ＳＢの受光面に接するように絶縁膜ＺＭ２を形成する。絶縁膜ＺＭ２は、半導体基板ＳＢを構成する単結晶シリコンと接触する。絶縁膜ＺＭ２は、アモルファス絶縁膜とするためにＰＶＤ法で形成する。アモルファス絶縁膜であるため、シリコンからなる半導体基板ＳＢとの界面には大量の界面準位が存在している。
図３は、反射防止膜ＡＲＦ１、遮光膜ＳＨＦおよび反射防止膜ＡＲＦ２の形成工程を説明する図面である。絶縁膜ＺＭ２を覆うように、絶縁膜ＺＭ２上に、反射防止膜ＡＲＦ１を形成する。反射防止膜ＡＲＦ１は、酸化シリコン膜等からなり、ＣＶＤ（Plasma Chemical Vapor Deposition）法、例えば、プラズマＣＶＤ法を用いて、４００℃以下の成膜条件で形成する。次に、半導体基板ＳＢに形成されたフォトダイオードＰＤの形成領域を露出するような開口ＯＰ１を有する遮光膜ＳＨＦを、反射防止膜ＡＲＦ１上に形成する。遮光膜ＳＨＦは、ＰＶＤ法を用いたアルミニウム膜で形成されている。アルミニウム膜を堆積した後、図示しないが、所望のパターンを有するフォトレジスト膜をマスクとして、アルミニウム膜に異方性エッチングを施すことで開口ＯＰ１を形成することができる。なお、反射防止膜ＡＲＦ１は、この異方性エッチング工程で、絶縁膜ＺＭ２がエッチングされてしまうのを防止する役割も有る。
次に、開口ＯＰ１を有する遮光膜ＳＨＦ上に反射防止膜ＡＲＦ２を形成する。反射防止膜ＡＲＦ２は、酸化シリコン膜等からなり、プラズマＣＶＤ法を用いて、４００℃以下の成膜条件で形成する。反射防止膜ＡＲＦ１、ＡＲＦ２は、２層構造としているが、例えば、反射防止膜ＡＲＦ１を省略することもできる。その場合、遮光膜ＳＨＦの異方性エッチングの際に、絶縁膜ＺＭ２がエッチングされてしまわないように異方性エッチングの条件を工夫する必要が有る。
また、図３に示すように、反射防止膜ＡＲＦ１、ＡＲＦ２の両者または一方の形成工程であるプラズマＣＶＤ工程において、半導体基板ＳＢに２５０〜４００℃の熱負荷がかかるため、シリコンからなる半導体基板ＳＢとアモルファス絶縁膜である絶縁膜ＺＭ２との間に、両者の反応膜である絶縁膜ＺＭ１が形成される。ここで、前述のように反射防止膜ＡＲＦ１、ＡＲＦ２の成膜をプラズマＣＶＤ法などによる低温で実施しているため、反応膜ＺＭ１は、結晶化することなく、アモルファス絶縁膜となっている。また、遮光膜ＳＨＦは、ＰＶＤ法で形成するため、半導体基板ＳＢの温度は４００℃以下であることは言うまでもない。
図４は、保護膜ＰＲＯの形成工程を説明する図面である。反射防止膜ＡＲＦ２上に、保護膜ＰＲＯを形成する。保護膜ＰＲＯは、例えば、耐湿性および機械的強度の高い窒化シリコン膜からなり、プラズマＣＶＤ法を用いて、４００℃以下の成膜条件で形成する。遮光膜ＳＨＦの開口ＯＰ１形成方法と同様の方法で、保護膜ＰＲＯに開口ＯＰ２を形成する。次に、図１に示したように、保護膜ＰＲＯの開口ＯＰ２内にカラーフィルタＦＬＴおよびマイクロレンズＭＬを埋め込む。
カラーフィルタＦＬＴは、例えば、色素を含有する感光性樹脂を保護膜上に塗布した後、露光工程、現像工程を実施することで、選択的にカラーフィルタＦＬＴを形成することができる。また、マイクロレンズＭＬは、例えば、フェノール系の感光性樹脂を、保護膜ＰＲＯおよびカラーフィルタＦＬＴ上に形成し、通常のフォトリソグラフィ技術を用いて、カラーフィルタＦＬＴ上部にのみ選択的に、マイクロレンズＭＬ形成用の感光性樹脂を残し、それを溶融すると表面張力で半球状のマイクロレンズＭＬを形成することができる。なお、カラーフィルタＦＬＴおよびマイクロレンズＭＬの形成工程は、１５０℃以下で実施される。
したがって、保護膜ＰＲＯ、カラーフィルタＦＬＴおよびマイクロレンズＭＬを形成した後も、絶縁膜ＺＭ１、ＺＭ２は、依然としてアモルファス絶縁膜のままである。
以上の工程により、本実施の形態の半導体装置を製造することができる。
図５は、本実施の形態の半導体装置の効果を説明するための、半導体装置の要部断面図である。図５は、図１に反転層ＩＶを追加したものである。上記の説明から明らかなように、半導体基板ＳＢの受光面側は、フォトダイオードＰＤの一部であるｐ型ウエルＰＷ１となっており、半導体基板ＳＢの受光面上にはアモルファス絶縁膜である絶縁膜ＺＭ２が形成されている。そして、反射防止膜ＡＲＦ１等の成膜時の熱負荷により、半導体基板ＳＢの受光面と絶縁膜ＺＭ２との間には、半導体基板ＳＢを構成するシリコンとアモルファス絶縁膜である絶縁膜ＺＭ２との反応膜である絶縁膜ＺＭ１が形成されている。上記説明の通り、絶縁膜ＺＭ１もアモルファス絶縁膜であり、絶縁膜ＺＭ１と半導体基板ＳＢとの界面には、大量の界面準位が存在している。前述の界面準位には、ｐ型ウエルＰＷ１の多数キャリアである正孔がトラップされて、絶縁膜ＺＭ１が正の電荷を有する状態となっている。図５に示すように、絶縁膜ＺＭ１が正の電荷を有する状態となっているため、半導体基板ＳＢの受光面側に反転層ＩＶが形成されている。この反転層ＩＶの存在により、半導体基板ＳＢの受光面およびその近傍の結晶欠陥で生じた電子は、反転層ＩＶとｐ型ウエルＰＷ１のエネルギー障壁を越えることができず、フォトダイオードＰＤに流入することはない。つまり、半導体基板ＳＢの受光面に、大量の界面準位を有するアモルファス絶縁膜である絶縁膜ＺＭ１を接触させているので、ＣＭＯＳイメージセンサの暗電流ノイズを低減できる。言い換えると、ＣＭＯＳイメージセンサを有する半導体装置の性能を向上させることができる。
なお、本実施の形態の半導体装置は、前述のとおり、ｐｎｐ型フォトダイオードＰＤとｎチャネル型転送トランジスタの組合せ例で説明したが、同様の効果が、ｎｐｎ型フォトダイオードとｐチャネル型転送トランジスタの組合せ例でも得られる。この場合、図５における、ｐ型ウエルＰＷ１、ｎ型半導体領域ＮＷ、ｐ＋型半導体領域ＰＲおよびｎ型半導体領域ＮＲの導電型を逆にすればよい。つまり、半導体基板ＳＢの受光面側は、フォトダイオードＰＤの一部であるｎ型ウエルとなっており、半導体基板ＳＢの受光面上にはアモルファス絶縁膜である絶縁膜ＺＭ２が形成されている。そして、反射防止膜ＡＲＦ１等の成膜時の熱負荷により、半導体基板ＳＢの受光面と絶縁膜ＺＭ２の間には、半導体基板ＳＢを構成するシリコンとアモルファス絶縁膜である絶縁膜ＺＭ２との反応膜である絶縁膜ＺＭ１が形成されている。絶縁膜ＺＭ１もアモルファス絶縁膜であり、絶縁膜ＺＭ１と半導体基板ＳＢとの界面には、大量の界面準位が存在している。前述の界面準位には、ｎ型ウエルの多数キャリアである電子がトラップされて、絶縁膜ＺＭ１が負の電荷を有する状態となっている。図５に示すように、絶縁膜ＺＭ１が負の電荷を有する状態となっているため、半導体基板ＳＢの受光面側に反転層ＩＶが形成されている。この反転層ＩＶの存在により、半導体基板ＳＢの受光面およびその近傍の結晶欠陥で生じた正孔は、反転層のエネルギー障壁を越えることができず、フォトダイオードＰＤに流入することがない。つまり、半導体基板ＳＢの受光面に、大量の界面準位を有するアモルファス絶縁膜である絶縁膜ＺＭ１を接触させているので、ｎｐｎ型フォトダイオードとｐチャネル型転送トランジスタを有するＣＭＯＳイメージセンサの暗電流ノイズを低減できる。
上記説明の通り、アモルファス絶縁膜である絶縁膜ＺＭ２を形成後に、２５０℃以上４００℃以下の熱処理（熱負荷）を加えて反応膜である絶縁膜ＺＭ１を形成することが必要となるが、アモルファス絶縁膜である絶縁膜ＺＭ２を形成後に、４００℃を越える高温の熱処理（熱負荷）を半導体基板ＳＢに施してはいけない。４００℃を越える高温の熱処理を加えることは、絶縁膜ＺＭ１の界面準位を低減させることになるからである。
特許文献１は、半導体基板上に酸化シリコン膜を介して、負の固定電荷を有する膜を設けることで、半導体基板表面にホール蓄積層を形成し、暗電流が受光部で検知されるのを防止している。しかしながら、本発明者の検討では、負の固定電荷を有する膜から半導体基板へのリーク電流を防止するためには酸化シリコン膜の膜厚を厚くする必要があるが、膜厚を厚くするとホール蓄積層を形成し難い、または、負の固定電荷量を増加させる必要があるというトレードオフの関係が有る。
本実施の形態では、前述のとおり、反転層の形成メカニズムが異なり、半導体基板に対するリーク電流を懸念する必要はない。
（実施の形態２）
実施の形態２は、上記実施の形態１の変形例に相当している。実施の形態２では、実施の形態１の反応膜である絶縁膜ＺＭ１が形成されていない。
図６は、実施の形態２の半導体装置の要部断面図である。図６における半導体基板ＳＢから下の部分は、実施の形態１と同様である。半導体基板ＳＢの受光面側には、半導体基板ＳＢ（ｐ型ウエルＰＷ１）に接触してアモルファス絶縁膜である絶縁膜ＺＭ２が形成されている。絶縁膜ＺＭ２の製法および膜材料は、実施の形態１と同様である。
絶縁膜ＺＭ２の上には、実施の形態１と同様の、開口ＯＰ１を有する遮光膜ＳＨＦが形成され、遮光膜ＳＨＦ上には、開口ＯＰ２を有する保護膜ＰＲＯ２が形成されている。保護膜ＰＲＯ２の開口ＯＰ２は、遮光膜ＳＨＦの開口ＯＰ１に重なるように配置されている。そして、開口ＯＰ１、ＯＰ２内には、カラーフィルタＦＬＴとマイクロレンズＭＬが形成されている。カラーフィルタＦＬＴおよびマイクロレンズＭＬは、実施の形態１と同様のものであるが、保護膜ＰＲＯ２は、例えば、感光性ポリイミド樹脂膜からなる。
実施の形態２では、アモルファス絶縁膜である絶縁膜ＺＭ２の形成後に、実施の形態１のような半導体基板ＳＢに２５０〜４００℃の熱負荷がかかる無機絶縁膜（酸化シリコン膜または窒化シリコン膜など）の形成工程を伴わない。したがって、アモルファス絶縁膜である絶縁膜ＺＭ２とシリコンからなる半導体基板ＳＢとの反応膜である絶縁膜ＺＭ１は形成されない。
しかしながら、アモルファス絶縁膜である絶縁膜ＺＭ２は、半導体基板ＳＢとの界面に大量の界面準位を有しているので、実施の形態１の場合と同様に、絶縁膜ＺＭ２の界面準位に、ｐ型ウエルＰＷ１の多数キャリアである正孔がトラップされて、絶縁膜ＺＭ２が正の電荷を有する状態となる。そして、絶縁膜ＺＭ２が正の電荷を有する状態となっているため、半導体基板ＳＢの受光面側に反転層ＩＶが形成される。つまり、実施の形態２では、実施の形態１における絶縁膜ＺＭ１の役割を、絶縁膜ＺＭ２がすることにより、ＣＭＯＳイメージセンサの暗電流ノイズを低減できる。
次に、実施の形態２の半導体装置の製造方法を説明する。
実施の形態１の場合と同様に、素子形成面と、受光面と、素子形成面側に形成された転送トランジスタＴＸと、転送トランジスタＴＸに直列接続されたフォトダイオードＰＤと、素子形成面上に形成された配線Ｍ１と、を有する半導体基板ＳＢを準備する。
次に、半導体基板ＳＢの受光面（裏面）上に、半導体基板ＳＢの受光面に接するように絶縁膜ＺＭ２を形成する。絶縁膜ＺＭ２は、アモルファス絶縁膜とするためにＰＶＤ法で形成する。
次に、遮光膜ＳＨＦとなるアルミニウム膜を、ＰＶＤ法により絶縁膜ＺＭ２上に堆積した後、図示しないが、所望のパターンを有するフォトレジスト膜をマスクとして、アルミニウム膜に異方性エッチングを施すことで開口ＯＰ１を形成することができる。
次に、遮光膜ＳＨＦ上に、例えば、感光性ポリイミド樹脂膜からなる保護膜ＰＲＯ２を形成する。感光性ポリイミド樹脂膜に対して、露光、現像処理を施すことにより開口ＯＰ２を有する保護膜ＰＲＯ２を形成することができる。なお、遮光膜ＳＨＦの開口ＯＰ１形成工程は、専用のフォトレジスト膜からなるマスクを設けることなく、感光性ポリイミド樹脂膜に開口ＯＰ２を形成した後、その感光性ポリイミド樹脂膜をマスクとして用いて、遮光膜ＳＨＦに異方性エッチングを施すことで、開口ＯＰ１を形成することもできる。
次に、実施の形態１と同様の方法で、開口ＯＰ１、ＯＰ２にカラーフィルタＦＬＴおよびマイクロレンズＭＬを形成して、実施の形態２の半導体装置が完成する。
実施の形態１で説明した通り、カラーフィルタＦＬＴおよびマイクロレンズＭＬの形成工程は、１５０℃以下であり、遮光膜ＳＨＦはＰＶＤ法で形成するので、半導体基板ＳＢに対する熱負荷は殆どかからない。感光性ポリイミド樹脂膜は、現像後に硬化アニール工程をともなうが、硬化アニールは２００℃以下であり、実施の形態２においては、アモルファス絶縁膜である絶縁膜ＺＭ２とシリコンからなる半導体基板ＳＢとの反応膜である絶縁膜ＺＭ１は形成されない。
(実施の形態３)
実施の形態３は、上記実施の形態２の変形例に相当している。実施の形態３では、実施の形態２において、反応膜である絶縁膜ＺＭ１が形成されている。
図７は、実施の形態３の半導体装置の要部断面図である。実施の形態３は、実施の形態２の半導体装置に対して、熱処理工程を追加して、意図的に絶縁膜ＺＭ１を形成している。つまり、実施の形態２の半導体装置の製造方法に対して、アモルファス絶縁膜である絶縁膜ＺＭ２を形成後に、半導体基板ＳＢに２５０〜４００℃のランプアニール、言い換えると熱処理を施すことで、アモルファス絶縁膜である絶縁膜ＺＭ２とシリコンからなる半導体基板ＳＢとの反応膜である絶縁膜ＺＭ１を形成する。この絶縁膜ＺＭ１は、実施の形態１の絶縁膜と同様であり、絶縁膜ＺＭ１の界面準位によって半導体基板ＳＢに反転層ＩＶを形成して、ＣＭＯＳイメージセンサの暗電流ノイズを低減するという効果も実施の形態１で説明したものと同様である。
上記熱処理は、絶縁膜ＺＭ２の形成直後に限るものではなく、その後の遮光膜ＳＨＦ形成工程からマイクロレンズＭＬ形成工程までの間、またはマイクロレンズＭＬ形成工程の後であっても良い。樹脂で構成されたカラーフィルタＦＬＴおよびマイクロレンズＭＬの耐熱性を考慮すると、カラーフィルタＦＬＴおよびマイクロレンズＭＬの形成工程に先立って実施するのが望ましい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＳＢ 半導体基板
ＺＭ１ 絶縁膜
ＺＭ２ 絶縁膜
ＩＶ 反転層
ＴＸ 転送トランジスタ
ＰＤ フォトダイオード
Ｍ１ 配線

Claims (11)

  1. （ａ）素子形成面と、前記素子形成面に対向する受光面と、前記素子形成面側に形成された転送トランジスタと、前記転送トランジスタに直列接続されたフォトダイオードと、前記素子形成面上に形成された配線と、を有するシリコンからなる半導体基板を準備する工程、
    （ｂ）前記半導体基板の前記受光面上に、第１アモルファス絶縁膜を形成する工程、
    （ｃ）前記第１アモルファス絶縁膜上に反射防止膜を形成する工程、
    を有し、
    前記（ｃ）工程において、前記反射防止膜を、前記半導体基板の温度が２５０℃以上、かつ４００℃以下となる成膜条件で形成するとともに、前記第１アモルファス絶縁膜と前記半導体基板の前記受光面との間に、前記シリコンと前記第１アモルファス絶縁膜との反応膜である前記シリコンを含有する第２アモルファス絶縁膜を形成する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１アモルファス絶縁膜はＰＶＤ法により形成する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記反射防止膜は酸化シリコン膜からなり、プラズマＣＶＤ法により形成する、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第１アモルファス絶縁膜は、ＨｆｘＯｙ、ＴａｘＯｙ、ＡｌｘＯｙ、ＺｒｘＯｙまたはＴｉｘＯｙからなる、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記第２アモルファス絶縁膜は、ＨｆαＳｉβＯγ、ＴａαＳｉβＯγ、ＡｌαＳｉβＯγまたはＴｉαＳｉβＯγからなる、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、さらに、
    （ｄ）前記フォトダイオードの形成領域に対応する第１開口を有する遮光膜を形成する工程、
    を有し、
    前記遮光膜は、前記半導体基板の温度が４００℃以下となる成膜条件で形成する、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記遮光膜は、ＰＶＤ法で形成したアルミニウム膜からなる、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、さらに、
    （ｅ）前記遮光膜を覆い、前記フォトダイオードの形成領域に対応する第２開口を有する保護膜を形成する工程、
    を有し、
    前記保護膜は、前記半導体基板の温度が４００℃以下となる成膜条件で形成する、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記保護膜は窒化シリコン膜からなり、プラズマＣＶＤ法により形成する、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、さらに、
    （ｆ）前記第２開口内に、カラーフィルタおよびマイクロレンズを形成する工程、
    を有する、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記転送トランジスタは、ゲート電極、ソース領域およびドレイン領域を有し、前記ゲート電極は、前記素子形成面と前記配線との間に配置される、半導体装置の製造方法。
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