KR20160006619A - 반도체 장치 및 그 제조 방법 - Google Patents

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다다시 야마구찌
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 성능을 향상시킨다.
반도체 기판 SB는, 소자 형성면과, 소자 형성면에 대향하는 수광면과, 소자 형성면측에 형성된 전송 트랜지스터 TX와, 전송 트랜지스터 TX에 직렬 접속된 포토 다이오드 PD와, 소자 형성면 상에 형성된 배선 M1을 갖는다. 반도체 기판 SB의 수광면에, 아몰퍼스 절연막인 절연막 ZM2와 실리콘을 포함하는 반도체 기판 SB의 반응막인 절연막 ZM1을 갖고, 절연막 ZM1의 계면 준위에 포획된 홀에 의해, 반도체 기판 SB의 수광측에 반전층 IV를 형성함으로써, 반도체 기판 SB의 수광면 또는 수광면 근방의 결정 결함으로 생성된 전자에 기인하는 암전류 노이즈를 저감한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 예를 들어, 고체 촬상 소자를 포함하는 반도체 장치 및 그 제조 방법에 적절하게 이용할 수 있는 것이다.
고체 촬상 소자로서, CMOS(Complementary Metal Oxide Semiconductor)을 사용한 고체 촬상 소자(CMOS 이미지 센서)의 개발이 진행되고 있다. 이 CMOS 이미지 센서는, 포토 다이오드와 전송용 트랜지스터를 갖는 복수의 화소를 포함하여 구성된다.
일본 특허 제4798130호 공보(특허문헌 1)에는, CMOS 이미지 센서를 포함한 고체 촬상 장치의 노이즈 저감에 관한 발명이 개시되어 있다. 특히, 수광부와 상층막의 계면에 있어서의 계면 준위가 발생원이 되는 암전류에 의한 노이즈를, HAD(Hole Accumulation Diode) 구조라고 불리는, 매립형 포토 다이오드 구조로 억제하고 있다.
특허문헌 1의 (0018) 단락에는, 「상기 수광부가 형성된 반도체 기판 상에 산화실리콘막을 형성하는 공정과, 상기 산화실리콘막 상에 부의 고정 전하를 갖는 막을 형성하는 공정을 갖고, 상기 부의 고정 전하를 갖는 막에 의해 상기 수광부의 수광면측에 홀 축적층을 형성시키는 것을 특징으로 한다.」라는 기재가 있다.
또한, (0019) 단락에는, 「상기 고체 촬상 장치의 제조 방법에서는, 산화실리콘막 상에 부의 고정 전하를 갖는 막을 형성하기 때문에, 부의 고정 전하에 기인한 전계에 의해, 수광부의 수광면측의 계면에 홀 축적(홀 어큐뮬레이션)층이 충분히 형성된다. 따라서, 계면으로부터 발생하는 전하(전자)가 억제됨과 함께, 전하(전자)가 발생해도 수광부에서 포텐셜의 웰이 되어 있는 전하 저축 부분에 유입되지 않고, 홀이 다수 존재하는 홀 축적층을 유동하고, 소멸시킬 수 있다. 따라서, 이 계면에 기인한 전하에 의한 암전류가 수광부에서 검지되는 것을 방지할 수 있어, 계면 준위 기인에 의한 암전류가 억제된다. 또한, 수광부의 수광면에 산화실리콘막이 형성되어 있기 때문에, 계면 준위에 기인하는 전자의 발생이 더 억제되므로, 계면 준위에 기인하는 전자가 암전류로서 수광부 중에 유입되는 것이 억제된다.」라는 기재가 있다.
또한, 일본 특허 제4821917호 공보(특허문헌 2), 일본 특허 제4821918호 공보(특허문헌 3), 및 일본 특허 제5151375호 공보(특허문헌 4)에는, 일본 특허 제4798130호 공보(특허문헌 1)에 개시된 발명에 관련하는 발명이 개시되어 있다.
일본 특허 제4821917호 공보(특허문헌 2)에는, 부의 고정 전하를 갖는 막과 주변 회로부 표면 사이에 절연막을 개재시킨 고체 촬상 장치가 개시되어 있다.
일본 특허 제4821918호 공보(특허문헌 3)에는, 부의 고정 전하를 갖는 막에 의해 홀 축적층 형성하는 이면 조사형 고체 촬상 장치가 개시되어 있다.
일본 특허 제5151375호 공보(특허문헌 4)에는, 주변 회로부 상에 부의 고정 전하를 갖는 막을 개재하여 차광막을 설치한 고체 촬상 장치가 개시되어 있다.
일본 특허 제4798130호 공보 일본 특허 제4821917호 공보 일본 특허 제4821918호 공보 일본 특허 제5151375호 공보
포토 다이오드를 갖는 반도체 장치에 있어서, 성능의 향상, 예를 들어, 암전류에 기인하는 노이즈의 저감이 요망된다.
기타의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 반도체 기판의 이면에, 제1 아몰퍼스 절연막과 실리콘 반도체 기판의 반응막을 갖는다. 이 반응막은 제2 아몰퍼스 절연막이며, 반도체 기판과의 계면 준위에 포획된 홀에 의해, 반도체 기판의 이면측에 반전층을 형성한다. 반도체 기판의 이면측에 형성된 반전층에 의해, 반도체 기판의 이면 및 이면 근방의 결정 결함으로 생성된 전자에 기인하는 암전류 노이즈를 저감할 수 있다.
일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 실시 형태 1의 반도체 장치의 주요부 단면도이다.
도 2는 실시 형태 1인 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 3은 도 2에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 4는 도 3에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 5는 실시 형태 1의 반도체 장치의 효과를 설명하기 위한 반도체 장치의 주요부 단면도이다.
도 6은 실시 형태 2의 반도체 장치의 주요부 단면도이다.
도 7은 실시 형태 3의 반도체 장치의 주요부 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하는데, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이거나 이하여도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는 특별히 명시한 경우 및 원리적으로 명백하게 필수가 아니라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복적인 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도여도 도면을 보기 쉽게 하기 위하여 해칭을 생략하는 경우도 있다. 또한, 평면도여도 도면을 보기 쉽게 하기 위하여 해칭을 부가하는 경우도 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태 1의 반도체 장치의 구조 및 제조 공정에 대하여 상세하게 설명한다. 본 실시 형태 1의 반도체 장치는, 반도체 기판의 이면측으로부터 광을 입사하는 이면 조사형의 CMOS 이미지 센서이다.
<반도체 장치의 구성>
도 1은, 본 실시 형태의 반도체 장치의 주요부 단면도이다. CMOS 이미지 센서는, 복수의 화소를 갖고 있으며, 각 화소에는 직렬 접속된 포토 다이오드 PD와 전송 트랜지스터 TX가 포함되어 있다. 도 1에는, 하나의 화소에 포함되는 포토 다이오드 PD와 전송 트랜지스터 TX를 나타내고 있다. 본 실시 형태에서는, pnp형 포토 다이오드 PD와 ｎ채널형 전송 트랜지스터 TX의 조합예에 대하여 설명하지만, npn형 포토 다이오드와 p채널형 전송 트랜지스터의 조합으로 할 수도 있다.
도 1에 도시한 바와 같이, 반도체 기판 SB에는, 포토 다이오드 PD와 전송 트랜지스터 TX가 형성되어 있다. 포토 다이오드 PD는, 반도체 기판 SB에 형성된 p형 웰 PW1, n형 반도체 영역(n형 웰) NW 및 p+형 반도체 영역 PR을 포함한다. 도 1에 도시한 바와 같이, 포토 다이오드 PD와 전송 트랜지스터 TX가 형성된 영역에서는, p형 웰 PW1과 반도체 기판 SB는 동일한 영역을 나타내고 있다. 반도체 기판 SB는, 주면과 이면을 갖고, 주면측에는, 포토 다이오드 PD와 전송 트랜지스터 TX가 형성되고, 포토 다이오드 PD와 전송 트랜지스터 TX 상에는 복수층의 배선층이 형성되어 있다. 이면측은, 포토 다이오드 PD에 대한 광이 입사하는 측의 면이다. 따라서, 반도체 기판 SB의 주면은 「소자 형성면」, 이면은 「광 입사면, 수광면」이라고 칭할 수 있다. 도 1에서는, 반도체 기판 SB의 소자 형성면을 하측에, 광 입사면을 상측에 표시하고 있으므로, 도 1에 있어서, 반도체 기판 SB보다 하측에 나타난 부분에 관한 설명에서 사용하는, 위, 아래, 깊이, 두께 등의 방향에 관한 용어는, 도 1에 도시된 것과 반대의 위치, 반대의 방향을 의미한다. 예를 들어, 깊이는, 도 1의 아래로부터 위로 향하는 방향, 두께는 도 1의 위로부터 아래로 향하는 방향이 된다.
반도체 기판 SB는, 예를 들어, 단결정 실리콘을 포함하는 반도체 기판(반도체 웨이퍼)이다. 다른 형태로서, 반도체 기판 SB를, 소위 에피택셜 웨이퍼로 할 수도 있다. 반도체 기판 SB를 에피택셜 웨이퍼로 하는 경우, 예를 들어, 단결정 실리콘 기판의 주면 상에, 단결정 실리콘을 포함하는 에피택셜층을 성장시킴으로써 반도체 기판 SB를 형성할 수 있다. 에피택셜 웨이퍼는, 단결정 실리콘 기판과 단결정 실리콘을 포함하는 에피택셜층의 적층 구조가 되지만, 에피택셜 웨이퍼를 사용하는 경우, 포토 다이오드 PD와 전송 트랜지스터 TX는 에피택셜층에 형성된다.
반도체 기판 SB의 주면에는, 절연체를 포함하는 소자 분리 영역 LCS가 배치되어 있고, 도시하지 않지만, 평면에서 보아, 포토 다이오드 PD와 전송 트랜지스터 TX의 형성 영역을 둘러싸고 있다.
반도체 기판 SB의 주면부터 이면에 걸쳐, p형 웰(p형 반도체 영역) PW1이 형성되어 있다. p형 웰 PW1은, 포토 다이오드 PD가 형성되어 있는 영역과, 전송 트랜지스터 TX가 형성되어 있는 영역에 걸쳐 형성되어 있다.
도 1에 도시한 바와 같이, 반도체 기판 SB의 주면에 있어서, p형 웰 PW1에 내포되도록 n형 반도체 영역(n형 웰) NW가 형성되어 있다. n형 반도체 영역 NW는, 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 n형의 반도체 영역이다.
n형 반도체 영역 NW는, 포토 다이오드 PD를 형성하기 위한 n형 반도체 영역이지만, 전송 트랜지스터 TX의 소스 영역이기도 하다. n형 반도체 영역 NW(의 저면)의 깊이는, p형 웰 PW1(의 저면)의 깊이보다도 얕게 형성되어 있다.
n형 반도체 영역 NW의 표면(반도체 기판 SB의 주면측)의 일부에는, p+형 반도체 영역 PR이 형성되어 있다. p+형 반도체 영역 PR은, 붕소(B) 등의 p형 불순물이 고농도로 도입(도프)된 p+형의 반도체 영역이며, p+형 반도체 영역 PR의 불순물 농도(p형 불순물 농도)는 p형 웰 PW1의 불순물 농도(p형 불순물 농도)보다도 높다. 이로 인해, p+형 반도체 영역 PR의 도전율(전기 전도율)은 p형 웰 PW1의 도전율(전기 전도율)보다도 높다.
p+형 반도체 영역 PR(의 저면)의 깊이는, n형 반도체 영역 NW(의 저면)의 깊이보다도 얕다. p+형 반도체 영역 PR은, 주로, n형 반도체 영역 NW의 표층 부분(표면 부분)에 형성된다. 이로 인해, 반도체 기판 SB의 두께 방향으로 보면, 최상층의 p+형 반도체 영역 PR 아래에 n형 반도체 영역 NW가 존재하고, n형 반도체 영역 NW 아래에 p형 웰 PW1이 존재하는 상태로 된다.
또한, n형 반도체 영역 NW와 소자 분리 영역 LCS 사이의 영역에서, p+형 반도체 영역 PR의 일부는 p형 웰 PW1에 접하고 있다. 즉, p+형 반도체 영역 PR은, 바로 아래에 n형 반도체 영역 NW가 존재하여 그 n형 반도체 영역 NW에 접하는 부분과, 바로 아래에 p형 웰 PW1이 존재하여 그 p형 웰 PW1에 접하는 부분을 갖고 있다.
p형 웰 PW1과 n형 반도체 영역 NW 사이에는 PN 접합이 형성된다. 또한, p+형 반도체 영역 PR과 n형 반도체 영역 NW 사이에는 PN 접합이 형성된다. p형 웰 PW1(p형 반도체 영역)과 n형 반도체 영역 NW와 p+형 반도체 영역 PR에 의해, pnp형 포토 다이오드 PD가 형성된다.
p+형 반도체 영역 PR은, 반도체 기판 SB의 주면에 형성되는 계면 준위에 기초하는 전자의 발생을 억제할 목적으로 형성되어 있다. 즉, 반도체 기판 SB의 표면 영역에서는, 계면 준위의 영향에 의해, 광이 조사되어 있지 않은 상태에서도 전자가 발생하여, 암전류의 증가를 야기하는 경우가 있다. 이로 인해, 전자를 다수 캐리어로 하는 n형 반도체 영역 NW의 표면에, 정공(홀)을 다수 캐리어로 하는 p+형 반도체 영역 PR을 형성함으로써, 광이 조사되어 있지 않은 상태에서의 전자의 발생을 억제하여, 암전류의 증가를 억제할 수 있다. 따라서, p+형 반도체 영역 PR은, 포토 다이오드 최표면으로부터 튀어 나오는 전자를 그 p+형 반도체 영역 PR의 홀과 재결합시켜서, 암전류를 저하시키는 역할이 있다.
포토 다이오드 PD는 수광 소자이다. 또한, 포토 다이오드 PD는, 광전 변환 소자라고 간주할 수도 있다. 포토 다이오드 PD는, 입력된 광을 광전 변환하여 전하를 생성하고, 생성된 전하를 축적하는 기능을 갖고, 전송 트랜지스터 TX는, 포토 다이오드 PD에서 축적된 전하를 포토 다이오드 PD로부터 전송할 때의 스위치로서의 역할을 갖고 있다.
또한, n형 반도체 영역 NW의 일부와 평면적으로 중첩되도록 게이트 전극 Gt가 형성되어 있다. 이 게이트 전극 Gt는, 전송 트랜지스터 TX의 게이트 전극이며, 반도체 기판 SB 상에 게이트 절연막 GOX를 개재하여 형성(배치)되어 있다. 게이트 전극 Gt의 측벽 상에는, 측벽 절연막으로서 사이드 월 스페이서 SW가 형성되어 있다.
반도체 기판 SB(p형 웰 PW1)에 있어서, 게이트 전극 Gt의 양측 중 한쪽 측에는 n형 반도체 영역 NW가 형성되어 있고, 다른 쪽 측에는 n형 반도체 영역 NR이 형성되어 있다. n형 반도체 영역 NR은, 인(P) 또는 비소(As) 등의 n형 불순물이 고농도로 도입(도프)된 n+형 반도체 영역이며, p형 웰 PW1 내에 형성되어 있다. n형 반도체 영역 NR은, 플로팅 디퓨전(부유 확산층) FD로서의 반도체 영역이며, 전송 트랜지스터 TX의 드레인 영역이기도 하다.
또한, n형 반도체 영역 NW는 포토 다이오드 PD의 구성 요소이지만, 전송 트랜지스터 TX의 소스용의 반도체 영역으로서도 기능할 수 있다. 즉, 전송 트랜지스터 TX의 소스 영역은 n형 반도체 영역 NW에 의해 형성된다. 이로 인해, n형 반도체 영역 NW와 게이트 전극 Gt는, 게이트 전극 Gt의 일부(소스측)가 n형 반도체 영역 NW의 일부와 평면적으로(평면에서 보아) 중첩되는 위치 관계가 되어 있다. n형 반도체 영역 NW와 n형 반도체 영역 NR은, 전송 트랜지스터 TX의 채널 형성 영역(게이트 전극 Gt의 바로 아래의 기판 영역에 대응)을 끼고 서로 이격하도록 형성되어 있다.
포토 다이오드 PD의 표면, 즉 n형 반도체 영역 NW 및 p+형 반도체 영역 PR의 표면(반도체 기판 SB의 주면)에는, 캡 절연막 CP가 형성되어 있다. 이 캡 절연막 CP는, 반도체 기판 SB의 표면 특성, 즉 계면 특성을 양호하게 유지하기 위하여 형성된다.
반도체 기판 SB 상에는, 게이트 전극 Gt를 덮도록 층간 절연막 IL1이 형성되어 있다. 층간 절연막 IL1은, 예를 들어, TEOS(Tetra Ethyl Ortho Silicate)을 원료로 한 산화실리콘막에 의해 형성되어 있다. 층간 절연막 IL1에는, 도전성의 플러그 PG가 매립되어 있다. 예를 들어, 도 1에 도시한 바와 같이, 플로팅 디퓨전 FD로서의 n형 반도체 영역 NR 상에 플러그 PG가 형성되어 있고, 이 플러그 PG는, 층간 절연막 IL1을 관통하여 n형 반도체 영역 NR에 달하고 있어, n형 반도체 영역 NR과 전기적으로 접속되어 있다.
도전성의 플러그 PG는, 층간 절연막 IL1에 형성된 콘택트 홀에, 예를 들어, 배리어 도체막과 배리어 도체막 상에 형성된 텅스텐막을 매립함으로써 형성되어 있다. 그 배리어 도체막은, 예를 들어, 티타늄막과 그 티타늄막 상에 형성된 질화티타늄막의 적층막(즉 티타늄/질화티타늄막)을 포함한다.
플러그 PG가 매립된 층간 절연막 IL1 상에는, 예를 들어, 층간 절연막 IL2가 형성되어 있고, 이 층간 절연막 IL2에 배선 M1이 형성되어 있다.
층간 절연막 IL2는, 예를 들어 산화실리콘막에 의해 형성되지만, 이것에 한정되는 것은 아니며, 산화실리콘막보다도 유전율이 낮은 저유전율막에 의해 형성할 수도 있다. 저유전율막으로서는, 예를 들어, SiOC막을 들 수 있다.
배선 M1은, 예를 들어, 구리 배선에 의해 형성되어 있고, 다마신법을 사용하여 형성할 수 있다. 또한, 배선 M1은, 구리 배선에 한정되는 것은 아니며, 알루미늄 배선에 의해 형성할 수도 있다. 배선 M1이 매립 구리 배선(다마신 구리 배선)인 경우에는, 그 매립 구리 배선은, 층간 절연막 IL1에 형성된 배선홈 내에 매립되어 있지만, 배선 M1이 알루미늄 배선인 경우에는, 그 알루미늄 배선은, 층간 절연막 IL1 상에 형성된 도전막을 패터닝함으로써 형성된다. 배선 M1은, 전송 트랜지스터 TX의 게이트 전극 Gt 상에 형성되므로, 게이트 전극 Gt는, 반도체 기판 SB의 소자 형성면과 배선 M1 사이에 형성되어 있다.
배선 M1을 형성한 층간 절연막 IL2 상에는, 예를 들어, 산화실리콘막이나 저유전율막을 포함하는 층간 절연막 IL3이 형성되어 있고, 이 층간 절연막 IL3에 배선 M2가 형성되어 있다. 또한, 배선 M2를 형성한 층간 절연막 IL3 상에는, 층간 절연막 IL4가 형성되어 있고, 이 층간 절연막 IL4에 배선 M3이 형성되어 있다. 배선 M1 내지 M3은 배선층을 형성하고 있다.
층간 절연막(IL4) 상에는, 산화실리콘막을 포함하는 밀착막 OXF를 개재하여 지지 기판 SS가 배치되어 있다.
도 1에 도시한 바와 같이, 반도체 기판 SB의 이면 상에는, 절연막 ZM, 반사 방지막 ARF1, 차광막 SHF, 반사 방지막 ARF2, 보호막 PRO, 컬러 필터 FLT 및 마이크로렌즈 ML이 형성되어 있다. 이들 부분에 관한 설명에 있어서, 위, 아래, 깊이, 두께 등의 방향에 관계하는 용어는, 도 1에 도시된 방향을 의미한다.
반도체 기판 SB의 이면(바꾸어 말하면, p형 웰 PW1의 저면, 수광면, 광 입사면) 상에는 절연막 ZM1이 형성되고, 절연막 ZM1 상에는 절연막 ZM2가 형성되어 있다. 절연막 ZM2는, HfxOy, TaxOy, AlxOy, ZrxOy 또는 TixOy(어느 경우에도, x+y=1)의 아몰퍼스 절연막이며, 절연막 ZM1은, 제조 방법에서 설명하지만, 절연막 ZM2와 반도체 기판 SB(p형 웰 PW1)의 반응막이다. 절연막 ZM1은, 절연막 ZM2에 사용하는 아몰퍼스 절연막에 대응하고, HfαSiβOγ, TaαSiβOγ, AlαSiβOγ 또는 TiαSiβOγ(어느 경우에도, α+β+γ=1)이 된다. 절연막 ZM2는, 아몰퍼스 절연막으로 하기 위하여 PVD(Physical Vapor Deposition)법에 의해, 막 두께 20nm 내지 50nm로 형성한다. 또한, 절연막 ZM1도 아몰퍼스 절연막이며, 막 두께는 2nm 이하로 한다.
절연막 ZM1 및 절연막 ZM2는, 평면에서 보아, 적어도, 포토 다이오드 PD의 형성 영역을 덮고 있다. 또한, 포토 다이오드 PD와 전송 트랜지스터 TX의 형성 영역, 즉, 도 1에 도시한 바와 같이, 소자 분리 영역 LCS로 둘러싸인 영역을 덮고 있다.
절연막 ZM2 상에는, 절연막 ZM2를 덮도록, 예를 들어, 산화실리콘막을 포함하는 반사 방지막 ARF1이 형성되어 있다.
반사 방지막 ARF1 상에는, 반사 방지막 ARF1을 덮도록, 예를 들어, 알루미늄막을 포함하는 차광막 SHF가 형성되어 있고, 차광막 SHF는, 포토 다이오드 PD의 형성 영역에 대응하는 개구 OP1을 갖고 있다.
차광막 SHF 상에는, 차광막 SHF를 덮도록, 예를 들어, 산화실리콘막을 포함하는 반사 방지막 ARF2가 형성되어 있고, 차광막 SHF의 개구 OP1은, 반사 방지막 ARF2로 매립되어 있다.
반사 방지막 ARF2 상에는, 예를 들어, 질화 실리콘막을 포함하는 보호막 PRO가 형성되어 있고, 보호막 PRO는, 포토 다이오드 PD의 형성 영역에 대응하는 개구 OP2를 갖고 있다. 보호막 PRO에 형성된 개구 OP2는, 차광막 SHF에 형성된 개구 OP1과, 평면에서 보아 중첩되어 있다.
보호막 PRO의 개구 OP2 내에는 컬러 필터 FLT가 형성되어 있고, 컬러 필터 FLT 상에는 마이크로렌즈 ML이 형성되어 있다.
마이크로렌즈 ML로부터의 입사광은, 컬러 필터 FLT로, 적, 녹, 또는 청의 원하는 파장의 광만으로 걸러지고, 반사 방지막 ARF2, 1, 절연막 ZM2 및 절연막 ZM1을 통과하여, 포토 다이오드 PD에 도입된다.
<반도체 장치의 제조 방법>
이어서, 도 2 내지 4 및 도 1을 사용하여, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 도 2 내지 4는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
먼저, 소자 형성면과, 수광면과, 소자 형성면측에 형성된 전송 트랜지스터 TX와, 전송 트랜지스터 TX에 직렬 접속된 포토 다이오드 PD와, 소자 형성면 상에 형성된 배선 M1을 갖는 반도체 기판 SB를 준비한다. 전송 트랜지스터 TX, 포토 다이오드 PD 및 배선 M1 등의 구성은, 도 1을 이용하여 설명한 바와 같다.
도 2는, 절연막 ZM2의 형성 공정을 설명하는 도면이다. 반도체 기판 SB의 수광면(이면) 상에 반도체 기판 SB의 수광면에 접하도록 절연막 ZM2를 형성한다. 절연막 ZM2는, 반도체 기판 SB를 구성하는 단결정 실리콘과 접촉한다. 절연막 ZM2는, 아몰퍼스 절연막으로 하기 위하여 PVD법으로 형성한다. 아몰퍼스 절연막이기 때문에, 실리콘을 포함하는 반도체 기판 SB와의 계면에는 대량의 계면 준위가 존재하고 있다.
도 3은, 반사 방지막 ARF1, 차광막 SHF 및 반사 방지막 ARF2의 형성 공정을 설명하는 도면이다. 절연막 ZM2를 덮도록, 절연막 ZM2 상에 반사 방지막 ARF1을 형성한다. 반사 방지막 ARF1은, 산화실리콘막 등을 포함하고, CVD(Plasma Chemical Vapor Deposition)법, 예를 들어, 플라즈마 CVD법을 사용하여, 400℃ 이하의 성막 조건에서 형성한다. 이어서, 반도체 기판 SB에 형성된 포토 다이오드 PD의 형성 영역을 노출하는 개구 OP1을 갖는 차광막 SHF를 반사 방지막 ARF1 상에 형성한다. 차광막 SHF는, PVD법을 사용한 알루미늄막으로 형성되어 있다. 알루미늄막을 퇴적한 후, 도시하지 않지만, 원하는 패턴을 갖는 포토레지스트막을 마스크로 하여, 알루미늄막에 이방성 에칭을 실시함으로써 개구 OP1을 형성할 수 있다. 또한, 반사 방지막 ARF1은, 이 이방성 에칭 공정에서, 절연막 ZM2가 에칭되어버리는 것을 방지하는 역할도 있다.
이어서, 개구 OP1을 갖는 차광막 SHF 상에 반사 방지막 ARF2를 형성한다. 반사 방지막 ARF2는, 산화실리콘막 등을 포함하고, 플라즈마 CVD법을 사용하여, 400℃ 이하의 성막 조건에서 형성한다. 반사 방지막 ARF1, ARF2는, 2층 구조로 하고 있지만, 예를 들어, 반사 방지막 ARF1을 생략할 수도 있다. 그 경우, 차광막 SHF의 이방성 에칭 시에, 절연막 ZM2가 에칭되어버리지 않도록 이방성 에칭의 조건을 연구할 필요가 있다.
또한, 도 3에 도시한 바와 같이, 반사 방지막 ARF1, ARF2의 양자 또는 한쪽의 형성 공정인 플라즈마 CVD 공정에 있어서, 반도체 기판 SB에 250 내지 400℃의 열부하가 걸리기 때문에, 실리콘을 포함하는 반도체 기판 SB와 아몰퍼스 절연막인 절연막 ZM2 사이에 양자의 반응막인 절연막 ZM1이 형성된다. 여기서, 전술한 바와 같이 반사 방지막 ARF1, ARF2의 성막을 플라즈마 CVD법 등에 의한 저온에서 실시하고 있기 때문에, 반응막 ZM1은, 결정화하지 않고, 아몰퍼스 절연막이 되어 있다. 또한, 차광막 SHF는, PVD법으로 형성하기 때문에, 반도체 기판 SB의 온도는 400℃ 이하인 것은 말할 필요도 없다.
도 4는, 보호막 PRO의 형성 공정을 설명하는 도면이다. 반사 방지막 ARF2 상에 보호막 PRO를 형성한다. 보호막 PRO는, 예를 들어, 내습성 및 기계적 강도가 높은 질화 실리콘막을 포함하고, 플라즈마 CVD법을 사용하여, 400℃ 이하의 성막 조건에서 형성한다. 차광막 SHF의 개구 OP1 형성 방법과 동일한 방법으로 보호막 PRO에 개구 OP2를 형성한다. 이어서, 도 1에 도시한 바와 같이, 보호막 PRO의 개구 OP2 내에 컬러 필터 FLT 및 마이크로렌즈 ML을 매립한다.
컬러 필터 FLT는, 예를 들어, 색소를 함유하는 감광성 수지를 보호막 상에 도포한 후, 노광 공정, 현상 공정을 실시함으로써 선택적으로 컬러 필터 FLT를 형성할 수 있다. 또한, 마이크로렌즈 ML은, 예를 들어, 페놀계의 감광성 수지를, 보호막 PRO 및 컬러 필터 FLT 상에 형성하고, 통상의 포토리소그래피 기술을 사용하여, 컬러 필터 FLT 상부에만 선택적으로, 마이크로렌즈 ML 형성용의 감광성 수지를 남기고, 그것을 용융하면 표면 장력으로 반구 형상의 마이크로렌즈 ML을 형성할 수 있다. 또한, 컬러 필터 FLT 및 마이크로렌즈 ML의 형성 공정은, 150℃ 이하에서 실시된다.
따라서, 보호막 PRO, 컬러 필터 FLT 및 마이크로렌즈 ML을 형성한 후에도, 절연막 ZM1, ZM2는, 여전히 아몰퍼스 절연막인채이다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 제조할 수 있다.
도 5는, 본 실시 형태의 반도체 장치의 효과를 설명하기 위한, 반도체 장치의 주요부 단면도이다. 도 5는, 도 1에 반전층 IV를 추가한 것이다. 상기의 설명으로부터 명백해진 바와 같이, 반도체 기판 SB의 수광면측은, 포토 다이오드 PD의 일부인 p형 웰 PW1이 되어 있고, 반도체 기판 SB의 수광면 상에는 아몰퍼스 절연막인 절연막 ZM2가 형성되어 있다. 그리고, 반사 방지막 ARF1 등의 성막 시의 열부하에 의해, 반도체 기판 SB의 수광면과 절연막 ZM2 사이에는 반도체 기판 SB를 구성하는 실리콘과 아몰퍼스 절연막인 절연막 ZM2의 반응막인 절연막 ZM1이 형성되어 있다. 상기 설명한 바와 같이, 절연막 ZM1도 아몰퍼스 절연막이며, 절연막 ZM1과 반도체 기판 SB의 계면에는 대량의 계면 준위가 존재하고 있다. 전술한 계면 준위에는, p형 웰 PW1의 다수 캐리어인 정공이 포획되어서, 절연막 ZM1이 정의 전하를 갖는 상태로 되어 있다. 도 5에 도시한 바와 같이, 절연막 ZM1이 정의 전하를 갖는 상태로 되어 있기 때문에, 반도체 기판 SB의 수광면측에 반전층 IV가 형성되어 있다. 이 반전층 IV의 존재에 의해, 반도체 기판 SB의 수광면 및 그 근방의 결정 결함으로 발생한 전자는, 반전층 IV와 p형 웰 PW1의 에너지 장벽을 넘을 수 없어, 포토 다이오드 PD에 유입되는 경우는 없다. 즉, 반도체 기판 SB의 수광면에 대량의 계면 준위를 갖는 아몰퍼스 절연막인 절연막 ZM1을 접촉시키고 있으므로, CMOS 이미지 센서의 암전류 노이즈를 저감할 수 있다. 바꾸어 말하면, CMOS 이미지 센서를 갖는 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태의 반도체 장치는, 전술한 바와 같이, pnp형 포토 다이오드 PD와 ｎ채널형 전송 트랜지스터의 조합예에서 설명했지만, 동일한 효과가, npn형 포토 다이오드와 p채널형 전송 트랜지스터의 조합예에서도 얻어진다. 이 경우, 도 5에 있어서의, p형 웰 PW1, n형 반도체 영역 NW, p+형 반도체 영역 PR 및 n형 반도체 영역 NR의 도전형을 반대로 하면 된다. 즉, 반도체 기판 SB의 수광면측은, 포토 다이오드 PD의 일부인 n형 웰이 되어 있고, 반도체 기판 SB의 수광면 상에는 아몰퍼스 절연막인 절연막 ZM2가 형성되어 있다. 그리고, 반사 방지막 ARF1 등의 성막 시의 열부하에 의해, 반도체 기판 SB의 수광면과 절연막 ZM2의 사이에는 반도체 기판 SB를 구성하는 실리콘과 아몰퍼스 절연막인 절연막 ZM2의 반응막인 절연막 ZM1이 형성되어 있다. 절연막 ZM1도 아몰퍼스 절연막이며, 절연막 ZM1과 반도체 기판 SB의 계면에는 대량의 계면 준위가 존재하고 있다. 전술한 계면 준위에는, n형 웰의 다수 캐리어인 전자가 포획되어서, 절연막 ZM1이 부의 전하를 갖는 상태로 되어 있다. 도 5에 도시한 바와 같이, 절연막 ZM1이 부의 전하를 갖는 상태로 되어 있기 때문에, 반도체 기판 SB의 수광면측에 반전층 IV가 형성되어 있다. 이 반전층 IV의 존재에 의해, 반도체 기판 SB의 수광면 및 그 근방의 결정 결함으로 발생한 정공은, 반전층의 에너지 장벽을 넘을 수 없어, 포토 다이오드 PD에 유입되는 경우가 없다. 즉, 반도체 기판 SB의 수광면에, 대량의 계면 준위를 갖는 아몰퍼스 절연막인 절연막 ZM1을 접촉시키고 있으므로, npn형 포토 다이오드와 p채널형 전송 트랜지스터를 갖는 CMOS 이미지 센서의 암전류 노이즈를 저감할 수 있다.
상기 설명한 바와 같이, 아몰퍼스 절연막인 절연막 ZM2를 형성한 후에, 250℃ 이상 400℃ 이하의 열처리(열부하)을 가하여 반응막인 절연막 ZM1을 형성하는 것이 필요해지지만, 아몰퍼스 절연막인 절연막 ZM2를 형성한 후에, 400℃를 초과하는 고온의 열처리(열부하)를 반도체 기판 SB에 실시해서는 안된다. 400℃를 초과하는 고온의 열처리를 가하면, 절연막 ZM1의 계면 준위를 저감시키게 되기 때문이다.
특허문헌 1은, 반도체 기판 상에 산화실리콘막을 개재하여, 부의 고정 전하를 갖는 막을 설치함으로써, 반도체 기판 표면에 홀 축적층을 형성하여, 암전류가 수광부에서 검지되는 것을 방지하고 있다. 그러나, 본 발명자의 검토에서는, 부의 고정 전하를 갖는 막으로부터 반도체 기판에의 누설 전류를 방지하기 위해서는 산화실리콘막의 막 두께를 두껍게 할 필요가 있지만, 막 두께를 두껍게 하면 홀 축적층을 형성하기 어렵거나, 또는, 부의 고정 전하량을 증가시킬 필요가 있다는 상반된 관계가 있다.
본 실시 형태에서는, 전술한 바와 같이, 반전층의 형성 메커니즘이 상이하여, 반도체 기판에 대한 누설 전류를 염려할 필요는 없다.
(실시 형태 2)
실시 형태 2는, 상기 실시 형태 1의 변형예에 상당하고 있다. 실시 형태 2에서는, 실시 형태 1의 반응막인 절연막 ZM1이 형성되어 있지 않다.
도 6은, 실시 형태 2의 반도체 장치의 주요부 단면도이다. 도 6에 있어서의 반도체 기판 SB로부터 아래의 부분은 실시 형태 1과 동일하다. 반도체 기판 SB의 수광면측에는, 반도체 기판 SB(p형 웰 PW1)에 접촉하여 아몰퍼스 절연막인 절연막 ZM2가 형성되어 있다. 절연막 ZM2의 제법 및 막 재료는 실시 형태 1과 동일하다.
절연막 ZM2 상에는, 실시 형태 1과 동일한, 개구 OP1을 갖는 차광막 SHF가 형성되고, 차광막 SHF 상에는, 개구 OP2를 갖는 보호막 PRO2가 형성되어 있다. 보호막 PRO2의 개구 OP2는, 차광막 SHF의 개구 OP1에 중첩되도록 배치되어 있다. 그리고, 개구 OP1, OP2 내에는, 컬러 필터 FLT와 마이크로렌즈 ML이 형성되어 있다. 컬러 필터 FLT 및 마이크로렌즈 ML은, 실시 형태 1과 동일한 것이며, 보호막 PRO2는, 예를 들어, 감광성 폴리이미드 수지막을 포함한다.
실시 형태 2에서는, 아몰퍼스 절연막인 절연막 ZM2의 형성 후에, 실시 형태 1과 같은 반도체 기판 SB에 250 내지 400℃의 열부하가 걸리는 무기 절연막(산화실리콘막 또는 질화 실리콘막 등)의 형성 공정을 수반하지 않는다. 따라서, 아몰퍼스 절연막인 절연막 ZM2와 실리콘을 포함하는 반도체 기판 SB의 반응막인 절연막 ZM1은 형성되지 않는다.
그러나, 아몰퍼스 절연막인 절연막 ZM2는, 반도체 기판 SB와의 계면에 대량의 계면 준위를 갖고 있으므로, 실시 형태 1의 경우와 마찬가지로, 절연막 ZM2의 계면 준위에, p형 웰 PW1의 다수 캐리어인 정공이 포획되어서, 절연막 ZM2가 정의 전하를 갖는 상태로 된다. 그리고, 절연막 ZM2가 정의 전하를 갖는 상태로 되어 있기 때문에, 반도체 기판 SB의 수광면측에 반전층 IV가 형성된다. 즉, 실시 형태 2에서는, 실시 형태 1에 있어서의 절연막 ZM1의 역할을, 절연막 ZM2가 함으로써, CMOS 이미지 센서의 암전류 노이즈를 저감할 수 있다.
이어서, 실시 형태 2의 반도체 장치의 제조 방법을 설명한다.
실시 형태 1의 경우와 마찬가지로, 소자 형성면과, 수광면과, 소자 형성면측에 형성된 전송 트랜지스터 TX와, 전송 트랜지스터 TX에 직렬 접속된 포토 다이오드 PD와, 소자 형성면 상에 형성된 배선 M1을 갖는 반도체 기판 SB를 준비한다.
이어서, 반도체 기판 SB의 수광면(이면) 상에 반도체 기판 SB의 수광면에 접하도록 절연막 ZM2를 형성한다. 절연막 ZM2는, 아몰퍼스 절연막으로 하기 위하여 PVD법으로 형성한다.
이어서, 차광막 SHF가 되는 알루미늄막을, PVD법에 의해 절연막 ZM2 상에 퇴적한 후, 도시하지 않지만, 원하는 패턴을 갖는 포토레지스트막을 마스크로 하여, 알루미늄막에 이방성 에칭을 실시함으로써 개구 OP1을 형성할 수 있다.
이어서, 차광막 SHF 상에 예를 들어, 감광성 폴리이미드 수지막을 포함하는 보호막 PRO2를 형성한다. 감광성 폴리이미드 수지막에 대하여 노광, 현상 처리를 실시함으로써 개구 OP2를 갖는 보호막 PRO2를 형성할 수 있다. 또한, 차광막 SHF의 개구 OP1 형성 공정은, 전용의 포토레지스트막을 포함하는 마스크를 형성하지 않고, 감광성 폴리이미드 수지막에 개구 OP2를 형성한 후, 그 감광성 폴리이미드 수지막을 마스크로서 사용하여, 차광막 SHF에 이방성 에칭을 실시함으로써, 개구 OP1을 형성할 수도 있다.
이어서, 실시 형태 1과 동일한 방법으로, 개구 OP1, OP2에 컬러 필터 FLT 및 마이크로렌즈 ML을 형성하여, 실시 형태 2의 반도체 장치가 완성된다.
실시 형태 1에서 설명한 바와 같이, 컬러 필터 FLT 및 마이크로렌즈 ML의 형성 공정은 150℃ 이하이고, 차광막 SHF는 PVD법으로 형성하므로, 반도체 기판 SB에 대한 열부하는 거의 걸리지 않는다. 감광성 폴리이미드 수지막은, 현상 후에 경화 어닐링 공정을 수반하는데, 경화 어닐링은 200℃ 이하이고, 실시 형태 2에 있어서는, 아몰퍼스 절연막인 절연막 ZM2와 실리콘을 포함하는 반도체 기판 SB의 반응막인 절연막 ZM1은 형성되지 않는다.
(실시 형태 3)
실시 형태 3은, 상기 실시 형태 2의 변형예에 상당하고 있다. 실시 형태 3에서는, 실시 형태 2에 있어서, 반응막인 절연막 ZM1이 형성되어 있다.
도 7은, 실시 형태 3의 반도체 장치의 주요부 단면도이다. 실시 형태 3은, 실시 형태 2의 반도체 장치에 대하여 열처리 공정을 추가하고, 의도적으로 절연막 ZM1을 형성하고 있다. 즉, 실시 형태 2의 반도체 장치의 제조 방법에 대하여 아몰퍼스 절연막인 절연막 ZM2를 형성 후에, 반도체 기판 SB에 250 내지 400℃의 램프 어닐링, 바꾸어 말하면 열처리를 실시함으로써, 아몰퍼스 절연막인 절연막 ZM2와 실리콘을 포함하는 반도체 기판 SB의 반응막인 절연막 ZM1을 형성한다. 이 절연막 ZM1은, 실시 형태 1의 절연막과 마찬가지이며, 절연막 ZM1의 계면 준위에 의해 반도체 기판 SB에 반전층 IV를 형성하여, CMOS 이미지 센서의 암전류 노이즈를 저감한다는 효과도 실시 형태 1에서 설명한 것과 마찬가지이다.
상기 열처리는, 절연막 ZM2의 형성 직후에 한정하는 것은 아니고, 그 후의 차광막 SHF 형성 공정부터 마이크로렌즈 ML 형성 공정까지의 사이, 또는 마이크로렌즈 ML 형성 공정 후여도 된다. 수지를 포함한 컬러 필터 FLT 및 마이크로렌즈 ML의 내열성을 고려하면, 컬러 필터 FLT 및 마이크로렌즈 ML의 형성 공정에 앞서 실시하는 것이 바람직하다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 말할 필요도 없다.
SB: 반도체 기판
ZM1: 절연막
ZM2: 절연막
IV: 반전층
TX: 전송 트랜지스터
PD: 포토 다이오드
M1: 배선

Claims (20)

  1. (a) 소자 형성면과, 상기 소자 형성면에 대향하는 수광면과, 상기 소자 형성면측에 형성된 전송 트랜지스터와, 상기 전송 트랜지스터에 직렬 접속된 포토 다이오드와, 상기 소자 형성면 상에 형성된 배선을 갖는 실리콘을 포함하는 반도체 기판과,
    (b) 상기 수광면 상에 형성된 제1 아몰퍼스 절연막과,
    (c) 상기 제1 아몰퍼스 절연막 상에 형성된 반사 방지막
    을 갖고,
    상기 반도체 기판과 상기 제1 아몰퍼스 절연막 사이에, 상기 실리콘을 포함하는 반도체 기판과 상기 제1 아몰퍼스 절연막의 반응막이 형성되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 아몰퍼스 절연막은, HfxOy, TaxOy, AlxOy, ZrxOy 또는 TixOy를 포함하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 반응막은 제2 아몰퍼스 절연막이며, HfαSiβOγ, TaαSiβOγ, AlαSiβOγ 또는 TiαSiβOγ를 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 반사 방지막은 산화실리콘막을 포함하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 수광면의 상방에 상기 포토 다이오드의 형성 영역에 대응하는 제1 개구를 갖는 차광막을 더 갖는 반도체 장치.
  6. 제5항에 있어서,
    상기 차광막은 알루미늄막을 포함하는, 반도체 장치.
  7. 제5항에 있어서,
    상기 차광막 상에 상기 포토 다이오드의 형성 영역에 대응하는 제2 개구를 갖는 보호막을 더 갖는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 개구에 컬러 필터와 마이크로렌즈를 더 갖는 반도체 장치.
  9. (a) 소자 형성면과, 상기 소자 형성면에 대향하는 수광면과, 상기 소자 형성면측에 형성된 전송 트랜지스터와, 상기 전송 트랜지스터에 직렬 접속된 포토 다이오드와, 상기 소자 형성면 상에 형성된 배선을 갖는 반도체 기판을 준비하는 공정, (b) 상기 반도체 기판의 상기 수광면 상에 제1 아몰퍼스 절연막을 형성하는 공정,
    (c) 상기 제1 아몰퍼스 절연막 상에 반사 방지막을 형성하는 공정을 갖고, 상기 반사 방지막은 400℃ 이하의 성막 조건에서 형성하는, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 아몰퍼스 절연막은 PVD법에 의해 형성하는, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 반사 방지막은 산화실리콘막을 포함하고, 플라즈마 CVD법에 의해 형성하는, 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 (c) 공정의 완료 후에는, 상기 반도체 기판과 상기 제1 아몰퍼스 절연막 사이에, 상기 반도체 기판과 상기 제1 아몰퍼스 절연막의 반응막이 형성되어 있는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 아몰퍼스 절연막은, HfxOy, TaxOy, AlxOy, ZrxOy 또는 TixOy를 포함하는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 반도체 기판은 실리콘을 포함하고, 상기 반응막은 제2 아몰퍼스 절연막이며, HfαSiβOγ, TaαSiβOγ, AlαSiβOγ 또는 TiαSiβOγ를 포함하는, 반도체 장치의 제조 방법.
  15. 제9항에 있어서,
    (d) 상기 포토 다이오드의 형성 영역에 대응하는 제1 개구를 갖는 차광막을 형성하는 공정
    을 더 갖고,
    상기 차광막은 400℃ 이하의 성막 조건에서 형성하는, 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 차광막은, PVD법으로 형성한 알루미늄막을 포함하는, 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    (e) 상기 차광막을 덮고, 상기 포토 다이오드의 형성 영역에 대응하는 제2 개구를 갖는 보호막을 형성하는 공정
    을 더 갖고,
    상기 보호막은 400℃ 이하의 성막 조건에서 형성하는, 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 보호막은 질화 실리콘막을 포함하고, 플라즈마 CVD법에 의해 형성하는, 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    (f) 상기 제2 개구 내에, 컬러 필터 및 마이크로렌즈를 형성하는 공정
    을 더 갖는 반도체 장치의 제조 방법.
  20. 제9항에 있어서,
    상기 전송 트랜지스터는, 게이트 전극, 소스 영역 및 드레인 영역을 갖고, 상기 게이트 전극은, 상기 소자 형성면과 상기 배선 사이에 배치되는, 반도체 장치의 제조 방법.
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