JP2009158957A - イメージセンサーの製造方法 - Google Patents
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Abstract
【課題】トランジスタ回路とフォトダイオードの垂直型集積を提供できるイメージセンサーの製造方法を提供する。
【解決手段】本発明のイメージセンサーの製造方法は、ピクセル部及び周辺部を含む半導体基板を形成する段階と、前記半導体基板上に金属配線を含む層間絶縁膜を形成する段階と、前記ピクセル部の前記金属配線と連結されるように前記層間絶縁膜上に形成され、素子分離トレンチによって相互分離されたフォトダイオードパターンを形成する段階と、前記素子分離トレンチ及びフォトダイオードパターンを含む層間絶縁膜上に素子分離絶縁層を形成する段階と、前記フォトダイオードパターンが部分的に露出されるように前記素子分離絶縁層に第１ビアホールを形成する段階と、前記周辺部の金属配線が露出されるように前記素子分離絶縁層に第２ビアホールを形成する段階とを含む。
【選択図】図９
【解決手段】本発明のイメージセンサーの製造方法は、ピクセル部及び周辺部を含む半導体基板を形成する段階と、前記半導体基板上に金属配線を含む層間絶縁膜を形成する段階と、前記ピクセル部の前記金属配線と連結されるように前記層間絶縁膜上に形成され、素子分離トレンチによって相互分離されたフォトダイオードパターンを形成する段階と、前記素子分離トレンチ及びフォトダイオードパターンを含む層間絶縁膜上に素子分離絶縁層を形成する段階と、前記フォトダイオードパターンが部分的に露出されるように前記素子分離絶縁層に第１ビアホールを形成する段階と、前記周辺部の金属配線が露出されるように前記素子分離絶縁層に第２ビアホールを形成する段階とを含む。
【選択図】図９
Description
本発明は、半導体素子の製造方法に関するもので、特に、イメージセンサーの製造方法に関するものである。
イメージセンサーは、光学的映像を電気信号に変換させる半導体素子として、大きく電荷結合素子（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ：ＣＣＤ）イメージセンサーとＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）イメージセンサー（ＣＩＳ）に分類される。
ＣＭＯＳイメージセンサーは、単位画素内にフォトダイオード及びＭＯＳトランジスタを形成することで、スイッチング方式で各単位画素の電気的信号を順次的に検出して映像を具現する。
ＣＭＯＳイメージセンサーは、光信号を受けた後、この光信号を電気信号に変えるフォトダイオード領域（図示せず）と、この電気信号を処理するトランジスタ領域（図示せず）とが水平に配置される構造を有する。
水平型ＣＭＯＳイメージセンサーによると、フォトダイオードとトランジスタが基板上に互いに水平に隣接して形成される。そのため、フォトダイオードを形成するための追加的な領域が要求される。
本発明が解決しようとする技術的課題は、トランジスタ回路とフォトダイオードの垂直型集積を提供できるイメージセンサーの製造方法を提供することにある。
本発明が解決しようとする他の技術的課題は、解像度と感度を一緒に改善できるイメージセンサーの製造方法を提供することにある。
本発明が解決しようとする更に他の技術的課題は、垂直型のフォトダイオードを採用しながらフォトダイオード内の欠陥を防止できるイメージセンサーの製造方法を提供するこにある。
上記のような技術的課題を解決するために、本発明に係るイメージセンサーの製造方法は、ピクセル部及び周辺部を含む半導体基板を形成する段階と、前記半導体基板上に金属配線を含む層間絶縁膜を形成する段階と、前記ピクセル部の前記金属配線と連結されるように前記層間絶縁膜上に形成され、素子分離トレンチによって相互分離されたフォトダイオードパターンを形成する段階と、前記素子分離トレンチ及びフォトダイオードパターンを含む層間絶縁膜上に素子分離絶縁層を形成する段階と、前記フォトダイオードパターンが部分的に露出されるように前記素子分離絶縁層に第１ビアホールを形成する段階と、前記周辺部の金属配線が露出されるように前記素子分離絶縁層に第２ビアホールを形成する段階とを含む。
本発明に係るイメージセンサーの製造方法は、金属配線を含む半導体基板上にフォトダイオードが形成されることで、イメージセンサーの垂直型集積を実現することができる。
また、トランジスタ回路とフォトダイオードの垂直型集積によって、フィルファクター（ｆｉｌｌ ｆａｃｔｏｒ）を１００％に近接させることができ、既存と同一のピクセルサイズでより高い感度を提供することができる。
また、各単位ピクセルは、感度の減少なしに、より複雑な回路を具現することができる。
また、既存と同一の解像度のために工程費用を節減することができる。
また、結晶型半導体基板の内部にフォトダイオードが形成されることで、垂直型のフォトダイオードを採用しながらもフォトダイオードの欠陥を減少させることができる。
また、フォトダイオードが素子分離絶縁層によって単位ピクセル別に分離されることで、クロストーク及びノイズの発生を減少させることができる。
また、素子分離絶縁層にフォトダイオード及び周辺部の金属配線を露出させるためのビアホール形成工程がそれぞれ行われることで、フォトダイオードと周辺部の層間絶縁膜の段差によって発生するビアホールのサイズ及び位置変動を遮断し、素子の品質を向上させることができる。
また、集積される追加的なオンチップ回路がイメージセンサーの性能を増加させることで、素子の小型化及び製造費用の節減を達成することができる。
本発明に係る実施例の説明において、各層の"上（ｏｎ／ｏｖｅｒ）"に形成されると記載される場合、上（ｏｎ／ｏｖｅｒ）は、直接的にまたは他の層を介在して形成されることを全て含む。
各図面における各層の厚さや大きさは、説明の便宜及び明確性のために誇張または省略されたり、概略的に示された。また、各構成要素の大きさは、実際の大きさを全的に反映するものではない。
以下、本発明の実施例に係るイメージセンサーの製造方法を添付された図面に基づいて詳細に説明する。
図１乃至図９は、本発明の実施例に係るイメージセンサーの製造方法を示した工程断面図である。
図１を参照すると、半導体基板１０上に下部金属配線３０，４０及び層間絶縁膜２０が形成される。
半導体基板１０は、単結晶または多結晶のシリコン基板であり、ｐ型不純物またはｎ型不純物がドーピングされた基板である。
図示していないが、前記半導体基板１０には、アクティブ領域及びフィールド領域を定義する素子分離膜（図示せず）が形成される。また、前記アクティブ領域上には、ピクセル部（Ａ）の回路及び周辺部（Ｂ）の回路が形成される。
前記ピクセル部（Ａ）には、後述するフォトダイオードと連結され、受光された光電荷を電気信号に変換するトランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ及びセレクトトランジスタを含むトランジスタ回路が単位ピクセル別に形成される。
半導体基板１０のピクセル部（Ａ）と周辺部（Ｂ）の上部には、下部金属配線３０，４０を含む層間絶縁膜２０が形成されている。下部金属配線３０，４０は、電源ラインまたは信号ラインと回路を接続させる役割をする。前記層間絶縁膜２０は、複数の層で形成される。
下部金属配線３０，４０は、金属配線（Ｍ）及びプラグを含む。前記ピクセル部（Ａ）に形成された下部金属配線３０は、単位ピクセル別に形成され、前記フォトダイオードの光電荷を前記回路に伝送する役割をする。
下部金属配線３０，４０は、金属、合金またはシリサイドを含む多様な伝導性物質で形成される。例えば、前記下部金属配線３０，４０は、アルミニウム、銅、コバルトまたはタングステンで形成される。本発明の実施例において、前記下部金属配線３０，４０のプラグが前記層間絶縁膜２０の表面に露出されることもある。
下部金属配線３０，４０を形成するとき、前記周辺部（Ｂ）にはパッドが形成される。
図２に示すように、結晶型半導体基板５を準備する。
結晶型半導体基板５は、単結晶または多結晶のシリコン基板であり、ｐ型不純物またはｎ型不純物がドーピングされた基板である。本発明の実施例において、前記結晶型半導体基板５はｐ型基板である。また、前記半導体基板１０と前記結晶型半導体基板５は、同一の大きさで形成される。また、前記結晶型半導体基板５にエピ層が形成されることもある。
結晶型半導体基板５の内部にはフォトダイオード５０が形成される。前記フォトダイオード５０は、ｎ型不純物領域及びｐ型不純物領域を含むことができる。前記フォトダイオード５０は、ｎ型不純物領域とｐ型不純物領域が互いに接してＰＮ接合を有するように形成される。
図３に示すように、前記半導体基板１０の層間絶縁膜２０上にはフォトダイオード５０が形成される。前記半導体基板１０は、前記フォトダイオード５０を含む結晶型半導体基板５と結合される。前記半導体基板１０と結晶型半導体基板５は、ボンディング工程によって結合される。
具体的には、前記半導体基板１０の表面である層間絶縁膜２０の上部に前記結晶型半導体基板５のフォトダイオード５０の表面を位置させた後、これらを互いに接合されるようにボンディングする。
半導体基板１０と前記結晶型半導体基板５が結合されると、前記下部金属配線３０，４０のプラグと前記結晶型半導体基板５のフォトダイオード５０が電気的に連結された状態になる。
この後、前記半導体基板１０上にフォトダイオード５０のみが残るように前記結晶型半導体基板５が除去される。前記結晶型半導体基板５が除去されると、前記半導体基板１０上にはフォトダイオード５０が残るようになる。例えば、前記結晶型半導体基板５は、エッチングまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程によって除去される。
したがって、前記半導体基板１０上にフォトダイオード５０が残るので、前記半導体基板１０とフォトダイオード５０が垂直型集積をなすようになる。
図４に示すように、前記フォトダイオード５０上にハードマスク６０が形成される。前記ハードマスク６０は、前記フォトダイオード５０を単位ピクセル別に分離するためのものである。例えば、前記ハードマスク６０は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を含む酸化膜で形成される。
ハードマスク６０は、前記フォトダイオード５０上にハードマスク層（図示せず）を形成した後、フォトレジストパターン（図示せず）によるパターニング工程を行うことで形成される。前記ハードマスク６０は、前記ピクセル部（Ａ）の下部金属配線３０に対応するように前記フォトダイオード５０上に形成される。このとき、前記ハードマスク６０は、前記下部金属配線３０より広い領域を有して形成される。
図５に示すように、前記ピクセル部（Ａ）に対応する層間絶縁膜２０上にフォトダイオードパターン５５が形成される。前記フォトダイオードパターン５５は、前記ハードマスク６０をエッチングマスクとして使用して前記フォトダイオード５０をエッチングすることで形成される。その結果、前記フォトダイオード５０が選択的に除去され、前記層間絶縁膜２０を露出させる素子分離トレンチ６５が形成される。特に、前記素子分離トレンチ６５は、前記フォトダイオード５０を単位ピクセル別に分離させるものであるので、狭い幅を有して形成される。したがって、前記フォトダイオードパターン５５は、最大限に広く形成される。
素子分離トレンチ６５によって、前記下部金属配線３０と連結されるフォトダイオードパターン５５が形成される。また、前記周辺部（Ｂ）上のフォトダイオード５０が除去され、前記周辺部（Ｂ）上の層間絶縁膜２０の表面が露出される。特に、前記周辺部（Ｂ）の層間絶縁膜２０が露出されるとき、前記周辺部（Ｂ）の下部金属配線４０が露出される。
また、前記フォトダイオードパターン５５上に残ったハードマスク６０は、除去されなくてもよいが、除去されることもある。
フォトダイオードパターン５５が前記ピクセル部（Ａ）の層間絶縁膜２０上に形成されるので、前記フォトダイオードパターン５５は、前記周辺部（Ｂ）の層間絶縁膜２０より第１高さ（Ｈ１）だけ高くなる。すなわち、前記フォトダイオードパターン５５の高さだけ前記層間絶縁膜２０に段差が生じる。例えば、前記フォトダイオードパターン５５及び前記周辺部（Ｂ）の層間絶縁膜２０の段差（Ｈ１）は、約１．２〜２．０μｍである。
図６に示すように、前記フォトダイオードパターン５５及び素子分離トレンチ６５を含む層間絶縁膜２０上に素子分離絶縁層７０が形成される。前記素子分離絶縁層７０は、前記層間絶縁膜２０上に形成され、前記フォトダイオードパターン５５及び素子分離トレンチ６５を全て覆うように形成される。
素子分離絶縁層７０が前記素子分離トレンチ６５を充填するように形成されるので、前記フォトダイオードパターン５５は、前記素子分離絶縁層７０によって単位ピクセル別に分離される。例えば、前記素子分離絶縁層７０は酸化膜で形成される。
素子分離絶縁層７０は、前記フォトダイオードパターン５５及び層間絶縁膜２０上に均一に蒸着される。すなわち、前記素子分離絶縁層７０は、前記フォトダイオードパターン５５と前記周辺部（Ｂ）の層間絶縁膜２０の高さに対応する段差を有するようになる。
フォトダイオードパターン５５に電気的な信号を加えるために、前記素子分離絶縁層７０が選択的に除去されるべきである。また、前記周辺部（Ｂ）の下部金属配線４０に電気的な信号を伝達するために、前記素子分離絶縁層７０が選択的に除去されるべきである。前記フォトダイオードパターン５５及び前記下部金属配線４０を露出させるために、フォトリソグラフィ工程を用いて前記素子分離絶縁層７０が選択的に除去される。上記のようにフォトダイオードパターン５５によって前記素子分離絶縁層７０に段差が生じると、前記フォトダイオードパターン５５及び前記下部金属配線４０を同時に露出させるためのフォトリソグラフィ工程が正確に行われなくなる。すなわち、フォトリソグラフィの露光工程時、感光膜の一部は、ターゲット地点に焦点が合わせられてオープンされるが、段差を有する他の領域は、ターゲット地点に焦点が合わなくなり、オープンされないようになる。また、感光膜の一部は、焦点がターゲット地点と一致して正確にオープンされるが、他の領域においては、焦点が正確なターゲット地点から外れるようになる。すなわち、前記フォトダイオードパターン５５及び前記周辺部（Ｂ）上の層間絶縁膜２０に段差が生じているので、前記フォトダイオードパターン５５及び層間絶縁膜２０を露出させるためのフォト工程に困難さがある。
したがって、上記のような点を考慮した上で、本発明の実施例では、前記フォトダイオードパターン５５及び層間絶縁膜２０を露出させるビアホールを形成するためのフォト工程をそれぞれ実施している。
図７に示すように、前記素子分離絶縁層７０に第１ビアホール７１が形成される。前記第１ビアホール７１は、前記フォトダイオードパターン５５を部分的に露出させる。
第１ビアホール７１を形成するために、前記素子分離絶縁層７０上に第１フォトレジストパターン１００を形成する。前記第１フォトレジストパターン１００は、前記素子分離絶縁層７０上にフォトレジスト膜を塗布した後、露光及び現像工程を行うことで形成される。前記第１フォトレジストパターン１００は、前記フォトダイオードパターン５５に対応する前記素子分離絶縁層７０を選択的に露出させ、残りの領域を全て覆うように形成される。
第１フォトレジストパターン１００をエッチングマスクとして使用して前記素子分離絶縁層７０をエッチングする。その結果、前記第１フォトレジストパターン１００によって露出された前記素子分離絶縁層７０がエッチングされ、前記フォトダイオードパターン５５を露出させる第１ビアホール７１が形成される。したがって、前記第１ビアホール７１によって前記フォトダイオードパターン５５が選択的に露出される。
この後、前記第１フォトレジストパターン１００は、アッシング工程によって除去される。
図８に示すように、前記素子分離絶縁層７０に第２ビアホール７２が形成される。前記第２ビアホール７２は、前記周辺部（Ｂ）の下部金属配線４０を露出させる。
第２ビアホール７２を形成するために、前記素子分離絶縁層７０上に第２フォトレジストパターン２００を形成する。前記第２フォトレジストパターン２００は、前記素子分離絶縁層７０上にフォトレジスト膜を塗布した後、露光及び現像工程を行うことで形成される。前記第２フォトレジストパターン２００は、前記周辺部（Ｂ）の下部金属配線４０に対応する前記素子分離絶縁層７０を選択的に露出させ、残りの領域を全て覆うように形成される。
第２フォトレジストパターン２００をエッチングマスクとして使用して前記素子分離絶縁層７０をエッチングする。その結果、前記第２フォトレジストパターン２００によって露出された前記素子分離絶縁層７０がエッチングされ、前記下部金属配線４０を露出させる第２ビアホール７２が形成される。したがって、前記第２ビアホール７２によって前記下部金属配線４０が露出される。
この後、前記第２フォトレジストパターン２００は、アッシング工程によって除去される。
結局、図９に示すように、前記素子分離絶縁層７０に第１ビアホール７１及び第２ビアホール７２が形成される。前記第１ビアホール７１は、前記フォトダイオードパターン５５を露出させ、前記第２ビアホール７２は、周辺部（Ｂ）の下部金属配線４０を露出させる。
図示していないが、前記フォトダイオードパターン５５及び前記下部金属配線４０に電気信号を印加するために、第１ビアホール７１及び第２ビアホール７２を含む素子分離絶縁層７０上に上部金属配線層が形成される。また、前記素子分離絶縁層７０上にカラーフィルター（図示せず）及びマイクロレンズ（図示せず）が形成される。
上記のように、前記フォトダイオードパターン５５及び周辺部（Ｂ）の金属配線４０を露出させるために２回のパターニング工程が進行される。その結果、前記フォトダイオードパターン５５及び周辺部（Ｂ）の層間絶縁膜２０の段差と関係なしに、写真及びエッチング工程が円滑に進行される。したがって、前記素子分離絶縁層７０には、前記フォトダイオードパターン５５を露出させる第１ビアホール７１及び前記金属配線４０を露出させる第２ビアホール７２がそれぞれ形成される。
以上、本発明を実施例に基づいて説明してきたが、この実施例は、例示のためのものに過ぎなく、本発明を限定するものではないので、本発明の属する分野で通常の知識を有する者であれば、本発明の本質的な特性を逸脱しない範囲で多様に変形及び応用可能であることを理解するであろう。例えば、本発明の実施例に具体的に表れた各構成要素は、変形実施が可能である。そして、このような変形及び応用と関連した差異点は、添付された特許請求の範囲で規定する本発明の範囲に含まれるものとして解析されるべきである。
１０ 半導体基板、２０ 層間絶縁膜、３０，４０ 下部金属配線、５５ フォトダイオードパターン、６０ ハードマスク、６５ 素子分離トレンチ、７０ 素子分離絶縁層、７１ 第１ビアホール、７２ 第２ビアホール
Claims (11)
- ピクセル部及び周辺部を含む半導体基板を形成する段階と、
前記半導体基板上に金属配線を含む層間絶縁膜を形成する段階と、
前記ピクセル部の前記金属配線と連結されるように前記層間絶縁膜上に形成され、素子分離トレンチによって相互分離されたフォトダイオードパターンを形成する段階と、
前記素子分離トレンチ及びフォトダイオードパターンを含む層間絶縁膜上に素子分離絶縁層を形成する段階と、
前記フォトダイオードパターンが部分的に露出されるように前記素子分離絶縁層に第１ビアホールを形成する段階と、
前記周辺部の金属配線が露出されるように前記素子分離絶縁層に第２ビアホールを形成する段階と、を含むことを特徴とするイメージセンサーの製造方法。 - 前記フォトダイオードパターンを形成する段階は、
結晶型半導体基板にイオン注入工程を進行してフォトダイオードを形成する段階と、
前記結晶型半導体基板を前記半導体基板上にボンディングする段階と、
前記フォトダイオード上に前記ピクセル部の金属配線に対応するようにハードマスクを形成する段階と、
前記ハードマスクをエッチングマスクとして使用して前記フォトダイオードをエッチングし、前記層間絶縁膜を選択的に露出させる前記素子分離トレンチを形成する段階と、を含むことを特徴とする請求項１に記載のイメージセンサーの製造方法。 - 前記フォトダイオードパターンを形成する段階は、
前記素子分離トレンチを形成した後に、前記ハードマスクを除去する段階をさらに含むことを特徴とする請求項２に記載のイメージセンサーの製造方法。 - 前記フォトダイオードパターンを形成する段階は、
前記ボンディングする段階後に、前記フォトダイオードのみが残るように前記結晶型半導体基板を除去する段階をさらに備えることを特徴とする請求項２に記載のイメージセンサーの製造方法。 - 前記ハードマスクは、前記金属配線より広い領域を有することを特徴とする請求項２に記載のイメージセンサーの製造方法。
- 前記フォトダイオードをエッチングするとき、前記周辺部の前記層間絶縁膜が露出されることを特徴とする請求項２に記載のイメージセンサーの製造方法。
- 前記フォトダイオードパターンの高さは、前記周辺部の層間絶縁膜の表面より高い第１高さであることを特徴とする請求項１に記載のイメージセンサーの製造方法。
- 前記第１高さは、１．２乃至２．０μｍであることを特徴とする請求項７に記載のイメージセンサーの製造方法。
- 前記記第１ビアホールを形成する段階は、
前記素子分離絶縁層上に、前記フォトダイオードパターンに対応する領域の一部をオープンさせる第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチングマスクとして使用して前記素子分離絶縁層をエッチングし、前記第１ビアホールを形成する段階と、を含むことを特徴とする請求項１に記載のイメージセンサーの製造方法。 - 前記第２ビアホールを形成する段階は、
前記素子分離絶縁層上に、前記周辺部の前記金属配線に対応する領域の一部をオープンさせる第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをエッチングマスクとして使用して前記素子分離絶縁層をエッチングし、前記第２ビアホールを形成する段階と、を含むことを特徴とする請求項１に記載のイメージセンサーの製造方法。 - 前記素子分離絶縁層は、酸化膜で形成されることを特徴とする請求項１に記載のイメージセンサーの製造方法。
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