CN101471299A - 制造图像传感器的方法 - Google Patents
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Abstract
本发明实施例涉及一种图像传感器及制造图像传感器的方法。根据本发明实施例，一种方法可以包括：形成包括像素部和外围部的半导体衬底；在半导体衬底上和/或上方形成层间介电膜，该层间介电膜包括金属导线；在层间介电膜上和/或上方形成光电二极管图案，该光电二极管图案连接至位于像素部中的金属导线；在层间介电膜上和/或上方形成器件隔离介电层，其包括光电二极管图案；在器件隔离介电层上和/或上方形成第一通孔以部分暴露光电二极管图案以及在器件隔离介电层上和/或上方形成第二通孔以暴露位于外围部中的金属导线。根据本发明实施例，可以实现晶体管电路和光电二极管的垂直集成。
Description
本申请基于35 U.S.C 119要求第10-2007-0139446号(于2007年12月27日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种制造半导体器件的方法，更具体地，涉及一种制造图像传感器的方法。
图像传感器是一种将光学图像转换为电信号的半导体器件，并且可以主要分为电荷耦合器件(CCD)图像传感器和互补金属氧化硅(complementary metal oxide silicon)(CMOS)图像传感器(CIS)。
CMOS图像传感器在单位像素内形成光电二极管和MOS晶体管以顺序检测每个单位像素的电信号，实现图像。
背景技术
图像传感器可以是一种将光学图像转化为电信号的半导体器件。可以将图像传感器分成几类，诸如电荷耦合器件(CCD)图像传感器和互补金属氧化硅(CMOS)图像传感器(CIS)。
CIS可以包括在单位像素中形成的光电二极管和MOS晶体管。通过以开关方式顺序检测单位像素的电信号，CIS可以获得图像。在CIS结构中，光电二极管区可以将光信号转换为电信号，且晶体管可以处理该电信号。CMOS图像传感器可以包括在单位像素内的光电二极管和MOS晶体管以顺序地检测每个单位像素的电信号，实现图像。可以将光电二极管区和晶体管水平布置在半导体衬底中。
在根据相关技术的水平型CIS中，可以在衬底上和/或上方水平地形成相互邻近的光电二极管和晶体管。因此，可能需要用于形成光电二极管的额外区域。
发明内容
实施例涉及一种半导体器件及一种制造半导体器件的方法。实施例涉及一种图像传感器及一种制造图像传感器的方法。
实施例涉及一种制造图像传感器的方法，该方法可以提供晶体管电路和光电二极管的垂直集成。实施例涉及一种制造图像传感器的方法，该方法可以提高分辨率和灵敏度。
实施例涉及一种制造图像传感器的方法，该方法可以防止光电二极管中产生缺陷，同时实现垂直光电二极管结构。
根据实施例，一种制造图像传感器的方法可以包括以下中的至少之一：形成包括像素部和外围部的半导体衬底；在半导体衬底上和/或上方形成层间介电膜，该层间介电膜包括金属导线(metalwire)；在层间介电膜上和/或上方形成光电二极管图案以连接至位于像素部中的金属导线，并且该光电二极管图案经由器件隔离沟槽相互隔离；在层间介电膜上和/或上方形成器件隔离介电层，其包括器件隔离沟槽和光电二极管图案；在器件隔离介电层上和/或上方形成第一通孔，以便可以部分暴露光电二极管图案；在器件隔离介电层上形成第二通孔，以便暴露位于外围部中的金属导线。
附图说明
实例图1至图9是示出了根据实施例的图像传感器及制造图像传感器方法的过程的横截面图。
具体实施方式
实例图1至图9是示出了根据实施例的图像传感器和制造图像传感器的方法的过程的横截面图。参照实例图1，可以在半导体衬底10上和/或上方形成底部金属导线30和底部金属导线40以及层间介电膜20。
半导体衬底10可以是单晶硅衬底或多晶硅衬底，也可以是掺杂有p型杂质或n型杂质的衬底。根据实施例，可以在半导体衬底10中形成器件隔离膜，该器件隔离膜可以限定有源区和场区(fieldarea)。根据实施例，可以在有源区上和/或上方形成像素部(pixelpart)A的电路和外围部(peripheral part)B的电路(circuitry)。
根据实施例，可以在像素部A上和/或上方形成晶体管电路，并且该晶体管电路可以包括复位晶体管(reset transistor)、驱动晶体管(drive transistor)、选择晶体管(select transistor)以及转移晶体管(transfer transistor)。这些晶体管可以将接收的光电荷转换为电信号，并且这些晶体管可以连接至光电二极管。可以为每一个像素单位(pixel unit)形成晶体管。
层间介电膜20可以包括底部金属导线30和底部金属导线40，并且层间介电膜20可以在半导体衬底10的像素部A的顶部和外围部B的顶部之上和/或上方形成。底部金属导线30和底部金属导线40可以将电源线(power line)或信号线连接至电路。根据实施例，可以将层间介电膜20形成为多个层(multi layers)。
底部金属导线30和底部金属导线40可以包括金属导线M和插塞(plug)。可以为每一个像素单位形成底部金属导线30，其中底部金属导线30可以形成在像素部A上和/或上方。这样可以使得能够将光电二极管的光电荷转移至电路。
底部金属导线30和底部金属导线40可以包括各种导电材料，这些导电材料包括金属、合金和硅化物中的至少一种。根据实施例，底部金属导线30和底部金属导线40可以包括铝、铜、钴或钨。根据实施例，可以在层间介电膜20的表面暴露底部金属导线30的插塞和底部金属导线40的插塞。根据实施例，当形成底部金属导线30和底部金属导线40时，可以在外围部B上和/或上方形成焊盘(pad)。
参照实例图2，可以布置晶状半导体衬底(crystallinesemiconductor substrate)5。晶状半导体衬底5可以是单晶硅衬底或多晶硅衬底，也可以是掺杂有P型杂质或N型杂质的衬底。根据实施例，晶状半导体衬底5可以是P型衬底。根据实施例，晶状半导体衬底5可以形成为具有基本上与半导体衬底10的尺寸一样的尺寸。根据实施例，可以在晶状半导体衬底5中形成外延层(epi-layer)。
根据实施例，可以在晶状半导体衬底5内部形成光电二极管50。光电二极管50可以包括n型杂质区和p型杂质区。光电二极管50可以被形成为具有PN结，在PN结处n型杂质和p型杂质可以结合在一起。
参照实例图3，可以在半导体衬底10的层间介电膜20上和/或上方形成光电二极管50。半导体衬底10可以耦合至晶状半导体衬底5，该晶状半导体衬底5包括光电二极管50。根据实施例，可以通过结合工艺(bonding process)将半导体衬底10耦合至晶状半导体衬底5。
根据实施例，晶状半导体衬底5的光电二极管50的表面可以位于层间介电膜20上和/或上方，层间介电膜20可以在半导体衬底10的表面上和/或上方。然后结合工艺可以将它们相互结合起来。如果半导体衬底10耦合至晶状半导体衬底5，则底部金属导线30的插塞和底部金属导线40的插塞可以电连接至晶状半导体衬底5的光电二极管50。
根据实施例，可以去除晶状半导体衬底5。光电二极管50可以保留在半导体衬底10上和/或上方。根据实施例，如果去除了晶状半导体衬底5，那么只有光电二极管50可以保留在半导体衬底10上和/或上方。根据实施例，可以通过刻蚀工艺或化学机械抛光(CMP)工艺来去除晶状半导体衬底5。
根据实施例，光电二极管50可以保留在半导体衬底10上和/或上方，并且半导体衬底10和光电二极管50可以形成垂直集成。
参照实例图4，可以在光电二极管50上和/或上方形成硬掩模(hard mask)60。硬掩模60可用于对每一个像素单位的光电二极管50进行分类。根据实施例，硬掩模60可以包括氧化膜，该氧化膜包括正硅酸乙酯(tetra ethyl ortho silicate)(TEOS)。
可以通过在光电二极管50上和/或上方形成硬掩模层来形成硬掩模60。然后可以用光刻胶图案来实施图案化工艺(patterningprocess)。硬掩模60可以形成在光电二极管50上和/或上方，并且硬掩模60可以与像素部A中的底部金属导线30的位置相对应。根据实施例，可以形成硬掩模60以具有比底部金属导线30的区域更宽的区域。
参照实例图5，可以在与像素部A相对应的层间介电膜20上和/或上方形成光电二极管图案55。可以通过使用硬掩模60作为刻蚀掩模刻蚀光电二极管50来形成光电二极管图案55。根据实施例，可以选择性地去除光电二极管50，从而可以形成器件隔离沟槽65，器件隔离沟槽65可以暴露层间介电膜20。根据实施例，器件隔离沟槽65可以隔离每一个单位像素的光电二极管50，并且可以从而形成为具有相对较窄的宽度。根据实施例，可以形成光电二极管图案55以最大化宽度。
根据实施例，光电二极管图案55可以连接至底部金属导线30并且可以由器件隔离沟槽65来限定。根据实施例，可以去除位于外围部B中的光电二极管50。从而可以暴露位于外围部B中的层间介电膜20的表面。根据实施例，如果暴露了位于外围部B中的层间介电膜20，那么可以暴露位于外围部B中的金属导线40。根据实施例，可以不去除保留在光电二极管图案55上和/或上方的硬掩模60。根据实施例，可选地，可以去除硬掩模60。
可以在像素部A中的层间介电膜20上和/或上方形成光电二极管图案55。根据实施例，光电二极管图案55可以具有第一高度H1，该第一高度H1可以比外围部B中的层间介电膜20的高度高。根据实施例，通过光电二极管图案55的高度，可以在层间介电膜20和光电二极管图样55之间产生梯级(step)。根据实施例，光电二极管图案55和位于外围部B中的层间介电膜20之间的梯级可以大约为1.2μm至2.0μm。
参照实例图6，可以在层间介电膜20上和/或上方形成包括光电二极管图案55和器件隔离沟槽65的器件隔离介电层70。可以在层间介电膜20上和/或上方形成器件隔离介电层70，并且器件隔离介电层70可以覆盖所有光电二极管图案55和器件隔离沟槽65。
可以形成器件隔离介电层70来填充器件隔离沟槽65。根据实施例，对于每个单位像素，可以通过器件隔离介电层70来隔离光电二极管图案55。根据实施例，器件隔离介电层70可以包括氧化膜。
可以在光电二极管图案55和层间介电膜20上和/或上方均匀地(uniformly)沉积器件隔离介电层70。根据实施例，器件隔离介电层70可以具有梯级，该梯级与光电二极管图案55的高度和位于外围部B中的层间介电膜20的高度相对应。
为了将电信号施加至光电二极管图案55，可以选择性地去除器件隔离介电层70。根据实施例，为了将电信号传递至位于外围部B中的底部金属导线40，也可以选择性地去除器件隔离介电层70。为了暴露光电二极管图案55和底部金属导线40，可以使用光刻工艺选择性地去除器件隔离介电层70。如果如上所述通过光电二极管图案55在器件隔离介电层70中产生梯级，可以不精确地(exactly)实施同时暴露光电二极管图案55和底部金属导线40的光刻工艺。在光刻法的暴露工艺期间，部分光刻胶膜可以在焦点上(in focus)作为待暴露的精确目标，但是其他可能具有梯级的区域可以不在焦点上并且可以不被暴露。
可选地，部分光刻胶膜可以在焦点上以被精确暴露，但是其他区域可以错过(miss))精确的目标点。即，由于可以在光电二极管图案55和外围部B的层间介电膜20之间产生梯级，可能很难实施光处理(photo process)来暴露光电二极管图案55和层间介电膜20。
根据实施例，可以分别实施用于形成暴露光电二极管图案55和层间介电膜20的通孔的光处理。
参照实例图7，可以在器件隔离介电层70中形成第一通孔71。根据实施例，第一通孔71可以部分暴露光电二极管图案55。为了形成第一通孔71，可以在器件隔离介电层70上和/或上方形成第一光刻胶图案100。可以通过在器件隔离介电层70上和/或上方涂覆光刻胶膜来形成第一光刻胶图案100。然后可以实施曝光和显影工艺。可以形成第一光刻胶图案100以选择性地暴露与光电二极管图案55相对应的器件隔离介电层70并且可以覆盖所有其他的区域。
根据本发明实施例，可以使用第一光刻胶图案100作为刻蚀掩模来刻蚀器件隔离介电层70。可以刻蚀器件隔离介电层70以形成第一通孔71，其中器件隔离介电层70可以通过第一光刻胶图案100暴露，第一通孔71可以暴露光电二极管图案55。根据实施例，可以通过第一通孔71选择性地暴露光电二极管图案55。可以通过灰化工艺来去除第一光刻胶图案100。
参照实例图8，可以在器件隔离介电层70中形成第二通孔72。第二通孔72可以暴露位于外围部B中的底部金属导线40。根据实施例，为了形成第二通孔72，可以在器件隔离介电层70上和/或上方形成第二光刻胶图案200。可以通过在器件隔离介电层70上和/或上方涂覆光刻胶膜来形成第二光刻胶图案200。根据实施例，然后可以实施曝光和显影工艺。可以形成第二光刻胶图案200以选择性地暴露与位于外围部B中的底部金属导线40的位置相对应的器件隔离介电层70并且可以覆盖所有其他区域。
根据实施例，可以使用第二光刻胶图案200作为刻蚀掩模来刻蚀器件隔离介电层70。可以刻蚀通过第二光刻胶图案200暴露的器件隔离介电层70，从而可以形成第二通孔72，第二通孔72可以暴露底部金属导线40。根据实施例，可以通过第二通孔72暴露底部金属导线40。可以通过灰化工艺去除第二光刻胶图案200。
参照实例图9，可以在器件隔离介电层70上和/或上方形成第一通孔71和第二通孔72。第一通孔71可以暴露至少部分光电二极管图案55，而第二通孔72可以暴露位于外围部B中的底部金属导线40。
根据实施例，可以在器件隔离介电层70上和/或上方形成顶部金属导线层，其包括第一通孔71和第二通孔72，第一通孔71和第二通孔72使得电信号能够被提供至光电二极管图案55和底部金属导线40。根据实施例，可以在器件隔离介电层70上和/或上方形成滤色器(color filter)和微透镜。
根据实施例，可以实施两次图案化工艺(pattering process)以暴露光电二极管图案55以及位于外围部B中的金属导线40。然后可以基本上精确地实施光学和刻蚀工艺(Photo and etchingprocesses)，不管在光电二极管图案55和位于外围部B中的层间介电膜20之间的梯级。根据实施例，可以在器件隔离介电层70上和/或上方分别形成第一通孔71和第二通孔72，其中，第一通孔71可以暴露光电二极管图案55，而第二通孔72可以暴露底部金属导线40。
根据实施例，可以在包括金属导线30的半导体衬底10上和/或上方形成光电二极管。这样可以为形成图像传感器的垂直集成作准备。晶体管电路和光电二极管的垂直集成可以使得填充系数可接近100％，并且即使没有更改像素尺寸，也可以实现更高的灵敏度。
根据实施例，各个单位像素可以实现更加完整的电路，而没有减少灵敏度，从而当实现至少与相关技术提供的分辨率相同的分辨率时，可以降低加工成本。
根据实施例，可以在晶状半导体衬底内部形成光电二极管。当采用垂直光电二极管结构时，这样可以降低光电二极管的缺陷。根据实施例，对于每一个单位像素，可以通过器件隔离介电层来隔离光电二极管。这样可以降低串扰(crosstalk)和噪声。
根据实施例，可以在器件隔离介电层中分别实施用于形成通孔以暴露光电二极管图案和外围部中的金属导线的工艺。通过防止由光电二极管图案和外围部中的层间介电膜之间的梯级产生的通孔的尺寸和位置的变化，这样可以提高器件质量。
根据实施例，可以集成额外的片上电路(on-chip circuitry)。这样可以提高图像传感器的性能，并且可以实现器件的额外小型化以及降低制造成本。
在所披露的实施例中可以作各种修改和变化，这对本领域技术人员来说是明显和显而易见的。因此，如果这些修改和变化落在所附权利要求和其等同替换的范围内，则本发明所披露的实施例旨在覆盖这些明显和显而易见的修改和变化。
Claims (20)
1.一种方法，包括：
形成包括像素部和外围部的半导体衬底；
在所述半导体衬底上方形成层间介电膜，所述层间介电膜包括位于所述像素部中的金属导线和位于所述外围部中的金属导线；
在所述层间介电膜上方形成光电二极管图案，所述光电二极管图案连接至位于所述像素部中的所述金属导线；
在所述层间介电膜和所述光电二极管图案上方形成器件隔离介电层；
在所述器件隔离介电层上方形成第一通孔以部分暴露所述光电二极管图案；以及
在所述器件隔离介电层上方形成第二通孔以暴露位于所述外围部中的所述金属导线。
2.根据权利要求1所述的方法，包括：
在所述半导体衬底上方、所述像素部中形成多条金属导线；以及
在所述层间介电膜上方形成多个光电二极管图案，所述光电二极管图案连接至所述像素部中的所述多条金属导线中的相应的金属导线，其中
所述多个光电二极管图案中的每个均通过各个光电二极管图案之间的器件隔离沟槽进行隔离，以及其中，所述器件隔离介电层形成在所述器件隔离沟槽中。
3.根据权利要求2所述的方法，其中，所述多个光电二极管图案中的每个至少部分地被相应的第一通孔暴露。
4.根据权利要求2所述的方法，其中，形成所述多个光电二极管图案包括：
通过在晶状半导体衬底上方执行离子注入形成光电二极管；
将所述晶状半导体衬底结合到所述半导体衬底上；
在与所述像素部中的所述多条金属导线中每条的位置相对应的所述光电二极管上方形成硬掩模；以及
通过使用所述硬掩模作为蚀刻掩模来蚀刻所述光电二极管，形成所述器件隔离沟槽，所述器件隔离沟槽选择性地暴露所述层间介电膜。
5.根据权利要求4所述的方法，其中，形成所述光电二极管图案包括在形成所述器件隔离沟槽之后去除所述硬掩模。
6.根据权利要求4所述的方法，其中，形成所述光电二极管图案包括去除所述晶状半导体衬底以便在执行所述结合之后只保留所述光电二极管。
7.根据权利要求4所述的方法，其中，每个硬掩模的区域大于每个金属导线的区域。
8.根据权利要求4所述的方法，其中，当蚀刻了所述光电二极管时，暴露位于所述外围部中的所述层间介电膜。
9.根据权利要求1所述的方法，其中，所述光电二极管图案具有第一高度，所述第一高度比位于所述外围部中的所述层间介电膜的表面的高度高。
10.根据权利要求9所述的方法，其中，所述第一高度大约为1.2μm至2.0μm。
11.根据权利要求1所述的方法，其中，形成所述第一通孔包括：
在所述器件隔离介电层上方形成光刻胶图案，所述光刻胶图案包括在与所述光电二极管图案相对应的部分区域上方的开口；以及
通过使用所述光刻胶图案作为蚀刻掩模蚀刻所述器件隔离介电层来形成所述第一通孔。
12.根据权利要求1所述的方法，其中，形成所述第二通孔包括：
在所述器件隔离介电层上方形成光刻胶图案，所述光刻胶图案包括在与位于所述外围部中的所述金属导线相对应的部分区域上方的开口；以及
通过使用光刻胶图案作为蚀刻掩模蚀刻所述器件隔离介电层来形成所述第二通孔。
13.根据权利要求12所述的方法，其中，在形成所述第一通孔之后，通过单独的工艺形成所述第二通孔。
14.根据权利要求1所述的方法，其中，所述器件隔离介电层包括氧化膜。
15.一种器件，包括：
半导体衬底，包括像素部和外围部；
层间介电膜，位于所述半导体衬底上方，所述层间介电膜包括位于所述像素部中的金属导线以及位于所述外围部中的金属导线；
光电二极管图案，位于所述层间介电膜上方并连接至位于所述像素部中的所述金属导线；
器件隔离沟槽，与所述光电二极管图案相邻；
器件隔离介电层，位于所述层间介电膜上方，并包括所述器件隔离沟槽和所述光电二极管图案；
第一通孔，位于所述器件隔离介电层上方以部分暴露所述光电二极管图案；以及
第二通孔，位于所述器件隔离介电层上方以暴露位于所述外围部中的所述金属导线。
16.根据权利要求15所述的器件，其中，所述光电二极管图案具有第一高度，所述第一高度比位于所述外围部中的所述层间介电膜的表面的高度高。
17.根据权利要求16所述的器件，其中，所述第一高度大约为1.2μm至2.0μm。
18.根据权利要求16所述的器件，其中，所述第一通孔和所述第二通孔在单独的工艺中形成。
19.根据权利要求15所述的器件，其中，形成所述光电二极管图案包括：
通过在晶状半导体衬底上方执行离子注入形成光电二极管；
将所述晶状半导体衬底结合到所述半导体衬底上；
在所述光电二极管上方形成硬掩模以对应于在所述外围部中的所述金属导线的位置；以及
通过使用所述硬掩模作为蚀刻掩模蚀刻所述光电二极管来形成所述器件隔离沟槽，其中所述器件隔离沟槽选择性地暴露所述层间介电膜。
20.根据权利要求19所述的器件，其中，形成所述光电二极管图案包括去除所述晶状半导体衬底以便在执行所述结合之后只保留所述光电二极管。
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