WO2019021705A1 - 固体撮像装置 - Google Patents

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WO2019021705A1
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solid
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state imaging
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高橋　洋
中邑　良一
英訓 前田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device.
  • an amplification type solid-state imaging device such as a CMOS image sensor and a multilayer stack type memory device are known.
  • These stacked semiconductor devices are realized by stacking chips having different functions in the film thickness direction and electrically connecting the respective chips through through holes in which a metal material is embedded.
  • Patent Document 1 discloses that in a stacked solid-state imaging device, wafers having chips formed thereon are bonded to each other, and then the wafers are collectively thinly polished using a back grind or the like.
  • the present disclosure proposes a new and improved solid-state imaging device capable of increasing the degree of freedom in the size and layout of chips to be stacked.
  • a first substrate on which a pixel portion in which pixels are arranged on one main surface is formed is bonded to a surface facing the one main surface of the first substrate, and a bonding surface to the first substrate
  • a second substrate having an opening in a partial region of the surface facing the surface, and at least one or more sub-chips provided inside the opening so as not to protrude from the opening and having a circuit having a predetermined function
  • a solid-state imaging device is provided.
  • the substrate provided with the opening is attached to the substrate provided with the pixel portion, and the substrate provided with the opening is used as a support while the sub chip and the inside of the substrate are opened via the opening. It is possible to electrically connect with the circuit of
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • FIG. 21 is a schematic vertical cross-sectional view for explaining one step of the method of manufacturing the solid-state imaging device according to the same embodiment.
  • 1 is a cross-sectional view showing a configuration example of a solid-state imaging device to which the technology according to the present disclosure can be applied. It is a figure which shows an example of a schematic structure of an endoscopic surgery system. It is a block diagram which shows an example of a function structure of a camera head and CCU. It is a block diagram showing an example of rough composition of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • a stacked solid-state imaging device in which a plurality of chips are stacked is known.
  • the stacked wafers are thinned by combining back grinding (BGR) and CMP (chemical mechanical polishing) each time.
  • BGR back grinding
  • CMP chemical mechanical polishing
  • the layout is determined according to the wafer on which the chip having the largest area is formed. An area that is not used for Further, in this method, since wafers on which a plurality of chips are formed are stacked, if any of the stacked chips does not satisfy the desired performance, the entire solid-state imaging device can not satisfy the desired performance. I will. Therefore, in this method, the yield of the solid-state imaging device may be low.
  • the carrier wafer after temporarily attaching a carrier wafer to a wafer on which a pixel portion is formed, stacking of chips and thinning of the wafer are performed, and thereafter, a method of peeling the carrier wafer is proposed.
  • this method by using the carrier wafer as a support, it is possible to perform the thinning process on the wafer on which the pixel portion is formed. According to this, the overall thickness of the solid-state imaging device can be reduced.
  • FIG. 1 is a longitudinal sectional view schematically illustrating the configuration of the solid-state imaging device according to the present embodiment.
  • the solid-state imaging device 1 is configured by sequentially stacking a first substrate 10, a second substrate 20 configured of a circuit substrate 200 and an opening substrate 300, and a sub chip 400. Configured
  • the solid-state imaging device 1 can be manufactured, for example, by being arranged and formed in a plurality on a wafer-like substrate and then cutting along the dicing line DL.
  • the first substrate 10 may be provided with a pixel portion.
  • the circuit board 200 and the sub chip 400 of the second board 20 may be provided with circuits for performing various signal processing related to the operation of the solid-state imaging device 1.
  • the circuit board 200 may be provided with a logic circuit
  • the sub chip 400 may be provided with a memory circuit.
  • the solid-state imaging device 1 may be a Complementary Metal-Oxide-Semiconductor (CMOS) image sensor that photoelectrically converts light incident on the first substrate 10 in the pixel unit.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • the first substrate 10 includes, for example, a semiconductor substrate made of silicon (Si) and a multilayer wiring layer formed on the semiconductor substrate.
  • a color filter layer 12 and a microlens array 13 are provided, and a pad opening 17 for exposing a pad 15 formed inside is provided.
  • an electrode 101 for extracting the signal acquired in the pixel portion to the second substrate 20 or the sub chip 400 is provided.
  • a pixel unit in which pixels are two-dimensionally arranged, and a pixel signal processing circuit which processes a pixel signal from the pixel unit are formed.
  • Each pixel includes a photodiode (Photo Diode: PD) that receives light from an imaging target and performs photoelectric conversion, a transistor for reading out an electrical signal corresponding to the light acquired by the photodiode, a drive circuit, and the like. Be done.
  • the pixel signal processing circuit performs various signal processing such as analog-digital conversion (AD conversion) on the electric signal from each pixel.
  • the pixels may be two-dimensionally arrayed or three-dimensionally arrayed.
  • the color filter layer 12 is configured by arranging a plurality of color filters (Color Filter: CF) in a two-dimensional manner.
  • the microlens array 13 is configured by arranging a plurality of microlenses (Micro Lense: ML) in a two-dimensional manner.
  • the color filter layer 12 and the microlens array 13 are formed directly on the pixel portion, and one CF and one ML are disposed for one pixel PD.
  • Each CF of the color filter layer 12 may have any of red, green and blue colors, for example.
  • the light passing through the CF is incident on the PD of the pixel and converted into a pixel signal, whereby a pixel signal of a color component corresponding to the CF to be imaged is acquired.
  • one pixel corresponding to one CF may function as a sub-pixel, and a plurality of sub-pixels may form one pixel.
  • sequence method of CF is not specifically limited, For example, various arrangement
  • the microlens array 13 is formed such that each ML is located immediately above each CF.
  • the microlens array 13 can improve the sensitivity of the solid-state imaging device 1 by collecting light by each ML and causing the collected light to be incident on the PD of the pixel.
  • the pad 15 is formed in the multilayer wiring layer of the first substrate 10, and functions as an I / O (input / output) unit for exchanging various signals with the outside.
  • the pads 15 may be provided along the outer periphery of the first substrate 10.
  • the pad 15 has a metal surface exposed by the pad opening 17 and is electrically connected to an external circuit through the pad opening 17 by, for example, wire bonding.
  • the pad 15 may be formed of a metal such as aluminum (Al), for example, in consideration of adhesion with a wire for wire bonding, and the like.
  • the second substrate 20 is configured, for example, by bonding together a circuit substrate 200 in which a circuit is formed and an opening substrate 300 in which an opening 330 penetrating the substrate is formed.
  • the circuit board 200 is, for example, a logic board on which a logic circuit is formed.
  • the circuit board 200 is configured to include, for example, a semiconductor substrate made of Si and a multilayer wiring layer formed on the semiconductor substrate.
  • a logic circuit for performing various signal processing related to the operation of the solid-state imaging device 1 may be formed on the semiconductor substrate and the multilayer wiring layer.
  • the logic circuit controls, for example, a drive signal for driving the pixel portion of the first substrate 10, and controls exchange of signals with the outside.
  • the circuit board 200 is provided with the through via 201 for electrically connecting the electrode 101 provided on the first substrate 10 and the electrode 411 provided on the sub chip 400.
  • the opening substrate 300 is configured, for example, by providing an opening 330 penetrating the semiconductor substrate in a partial region of the semiconductor substrate made of Si. Specifically, the opening 330 provided in the opening substrate 300 is formed with a planar area smaller than the planar area of the first substrate 10 and larger than the planar area of the sub chip 400. Thus, the opening substrate 300 can accommodate the sub chip 400 inside the opening 330.
  • the apertured substrate 300 functions as a support and a carrier wafer of the solid-state imaging device 1. Since the opening substrate 300 is provided with the opening 330, the sub chip 400 can form an electrical connection with the circuit board 200 through the opening 330.
  • the configuration of the substrate itself of the opening substrate 300 is not particularly limited.
  • the opening substrate 300 may be formed of only a semiconductor substrate, or may be formed of a laminated substrate in which a semiconductor substrate and a multilayer wiring layer are laminated.
  • the sub chip 400 is provided inside the opening 330 so as not to protrude from the opening 330 and is bonded to the circuit board 200. According to this, the sub chip 400 can be electrically connected to the circuit board 200 through the opening 330 of the opening substrate 300. Since the sub chip 400 does not protrude from the opening 330, for example, when the surface facing the surface on which the sub chip 400 is provided (that is, the light receiving surface of the first substrate 10) is subjected to thinning processing, Will be protected by
  • the sub chip 400 includes, for example, a semiconductor substrate made of Si, and a multilayer wiring layer formed on the semiconductor substrate.
  • a memory circuit may be formed which temporarily holds a pixel signal acquired by the pixel portion of the first substrate 10 and AD converted by the pixel signal processing circuit.
  • the sub chip 400 is provided with an electrode 411 for inputting and outputting a signal to and from the first substrate 10 or the second substrate 20.
  • the solid-state imaging device 1 global shutter system imaging can be realized by temporarily holding pixel signals in a memory circuit.
  • the pixel signal can be read out from the solid-state imaging device 1 to the external circuit at a higher speed. According to this, even at the time of high-speed shooting, the solid-state imaging device 1 can shoot a higher quality image by suppressing distortion of the image.
  • the sub chip 400 is not limited to the memory chip described above, and may be a chip on which another element is formed.
  • the sub chip 400 may be a chip on which a gyro element or an antenna element is formed, and the sub chip 400 may be a chip on which an infrared light receiving element using a compound semiconductor is formed.
  • the materials of the first substrate 10, the second substrate 20, and the semiconductor substrate and multilayer wiring layer of the sub chip 400, the circuit formed on the semiconductor substrate and multilayer wiring layer, and the method of forming the semiconductor substrate and multilayer wiring layer are known. Since the thing can be used suitably, detailed explanation is omitted here.
  • the semiconductor substrate may be another type of semiconductor substrate such as a gallium arsenide (GaAs) substrate and a silicon carbide (SiC) substrate, in addition to a silicon substrate.
  • the semiconductor substrate may be a substrate in which a semiconductor such as silicon is stacked on a sapphire substrate or the like.
  • the multilayer wiring layer may be, for example, a laminate in which a metal wiring layer such as copper (Cu) or aluminum (Al) is formed in an insulating layer such as SiO 2 or SiN.
  • the semiconductor substrate constituting the first substrate 10 and the second substrate 20 and the semiconductor substrate constituting the sub chip 400 may be formed of the same material. In such a case, since the thermal expansion coefficient and the thermal conductivity are the same in each of the first substrate 10, the second substrate 20, and the sub chip 400, thermal stress and heat dissipation can be improved.
  • the semiconductor substrate constituting the first substrate 10 and the second substrate 20 and the semiconductor substrate constituting the sub chip 400 may be formed of different materials.
  • the degree of freedom of the type, size and layout of the sub chip 400 is high, so the sub chip 400 mounted on a mounting substrate of a dedicated material can be used without any problem It is.
  • the circuits provided in the first substrate 10, the circuit substrate 200 of the second substrate 20, and the sub chip 400 are electrically connected to each other.
  • the first substrate 10, the circuit substrate 200, and the sub chip 400 connect the electrodes 101 and 411 provided on the first substrate 10 and the sub chip 400 by the through vias 201 provided on the circuit substrate 200, respectively. They may be electrically connected to each other.
  • the method of electrically connecting the first substrate 10, the circuit board 200, and the sub chip 400 is not limited to the above, and various known methods can be used.
  • the circuits provided in the first substrate 10, the circuit substrate 200, and the sub chip 400 are electrically connected by through vias in which through holes penetrating the semiconductor substrate etc. are embedded with a metal such as Cu. It is also good.
  • the circuits provided in the first substrate 10, the circuit substrate 200, and the sub chip 400 are electrically connected by bonding the electrodes exposed by heat treatment to each other after bonding the electrodes exposed on the surface of each chip. It may be done.
  • the structure in which the electrodes exposed to each other are directly brought into contact with each other is referred to as an electrode joint structure. Since the electrode bonding structure is formed at the interface between the bonded chips, it is possible to improve the freedom of the wiring and electrode layout as compared to the case where the chips are electrically connected using through vias. it can.
  • an insulating material for electrically insulating the metal material such as the wiring and the through via and the like in a portion in contact with the semiconductor substrate is As the insulating material, it is possible to use, for example, a known insulating material such as a silicon oxide such as SiO 2 or a silicon nitride such as SiN.
  • the insulating material may be present between the metal material and the semiconductor substrate, or may be present in the semiconductor substrate remote from the contact site between the two.
  • the insulating material may be present between the inner sidewall of the through hole provided in the semiconductor substrate and the metal material embedded in the through hole.
  • the solid-state imaging device 1 uses the second substrate 20 including the circuit substrate 200 and the opening substrate 300 as a support, and the opening formed in the opening substrate 300.
  • a space for attaching the sub chip 400 can be provided. Therefore, the solid-state imaging device 1 according to the present embodiment can thin the solid-state imaging device 1 without peeling off the second substrate 20 serving as a support, and affix the diced sub chips 400, respectively. Can.
  • FIG. 2 is a schematic view illustrating an outline of a method of manufacturing the solid-state imaging device 1 according to the present embodiment.
  • 3A to 3H are schematic vertical cross-sectional views for explaining each step of the method for manufacturing the solid-state imaging device 1 according to the present embodiment.
  • the first substrate 10 before dicing on which the pixel portions 1A are respectively formed and the circuit substrate 200 are first bonded.
  • the circuit board 200 is bonded to the surface opposite to the surface on which the pixel portion 1A of the first substrate 10 is formed. Thereafter, the circuit board 200 is thinned by combining back grinding and CMP.
  • the stacked body of the first substrate 10 and the circuit substrate 200 and the opening substrate 300 provided with the opening 330 are attached to each other.
  • the opening substrate 300 is bonded to the surface of the laminate of the first substrate 10 and the circuit substrate 200 on the circuit substrate 200 side.
  • the opening 330 of the opening substrate 300 is formed at a position corresponding to the position where the pixel unit 1A is formed in the first substrate 10.
  • the individual sub chips 400 are separately cut out from the wafer 401 on which the sub chips 400 are formed, and only the sub chips 400 satisfying desired characteristics are disposed on the circuit board 200.
  • the sub chip 400 is disposed on the inside of the opening 330 of the opening substrate 300 to be bonded onto the circuit substrate 200 and electrically connected to the circuit substrate 200 and the first substrate 10.
  • a thinning process is performed on the surface side of the first substrate 10 where the pixel portion 1A is formed.
  • the sub chip 400 is protected by the opening substrate 300 by being provided so as not to protrude from the opening 330, the sub chip 400 is not particularly affected when thinning the first substrate 10.
  • the color filter layer 12 and the microlens array 13 are formed on the surface of the first substrate 10 on which the pixel unit 1A is formed. Subsequently, a thinning process of the opening substrate 300 is performed to manufacture a wafer on which the solid-state imaging device 1 is arranged. Furthermore, by dicing the wafer for each solid-state imaging device 1, the solid-state imaging device 1 separated for each chip is manufactured.
  • the photodiode, the pixel transistor and the wiring (not shown), and the electrode 101 are formed on the first substrate 10 by a known method.
  • the electrode 101 functions as an electrical connection point of the first substrate 10 when the first substrate 10, the circuit substrate 200, and the sub chip 400 are electrically connected at a later stage.
  • a circuit board 200 provided with a circuit having a predetermined function is formed by a known method, and is bonded to the first board 10.
  • the method of bonding the circuit board 200 and the first substrate 10 is not particularly limited, for example, they may be bonded such that the respective multilayer wiring layers face each other (so-called face to face).
  • substrate 10 and the circuit board 200 together is thinned.
  • thinning can be performed by using a known method, for example, it may be performed by combining back grinding and CMP.
  • through vias 201 which penetrate the circuit board 200 and are electrically connected to the electrodes 101 of the first substrate are formed using a known method.
  • the through via 201 functions as an electrical connection point between the sub chip 400 and the circuit board 200 when the sub chip 400 is attached to the circuit board 200.
  • substrate 300 in which the opening 330 was provided are bonded together.
  • the opening substrate 300 is bonded by plasma bonding to the surface on the circuit substrate 200 side of the laminate in which the first substrate 10 and the circuit substrate 200 are bonded.
  • the sub chip 400 and the circuit board 200 are bonded to each other through the opening 330.
  • the sub chip 400 is provided inside the opening 330 of the opening substrate 300 so as to be attached to the surface on the circuit substrate 200 side of the laminate in which the first substrate 10 and the circuit substrate 200 are attached. Bonding of the sub chip 400 and the circuit substrate 200 may be performed using, for example, plasma bonding.
  • the sub chip 400 is bonded to the circuit board 200 such that the electrode 411 in the sub chip 400 and the through via 201 in the circuit board 200 form an electrical connection.
  • the method of forming the electrical connection between the sub chip 400 and the circuit board 200 is not particularly limited.
  • the sub chip 400 and the circuit board 200 may be electrically connected using the above-described electrode bonding structure.
  • the surface on the first substrate 10 side of the stacked body of the first substrate 10, the circuit substrate 200, the opening substrate 300, and the sub chip 400 is thinned.
  • the surface facing the surface of the first substrate 10 to which the circuit substrate 200 is bonded is thinned by a known method.
  • the color filter layer 12 and the microlens array 13 are formed on the pixel formation surface of the thinned first substrate 10. Further, the pad opening 17 is formed on the pixel formation surface of the first substrate 10 which has been thinned, so that the pad 15 formed inside the first substrate 10 is exposed.
  • the solid-state imaging device 1 singulated as a chip can be manufactured by cutting along the dicing line DL.
  • the manufacturing method of the solid-state imaging device 1 is not limited to the above. In each of the above steps, in some cases, the order may be reversed. For example, the attachment of the sub chip 400 and the thinning of the first substrate 10 may be interchanged. In addition, the thinning of the opening substrate 300 and the formation of the color filter layer 12 and the like may be replaced.
  • the second substrate 20 formed as a laminate of the circuit substrate 200 and the opening substrate 300 above may be formed by another method. Such other methods are described with reference to FIGS. 4A-4D and 5A-5F.
  • circuit board 200 and the opening board 300 are replaced in advance with the circuit board 200 and the opening board 300 as the second board 20 in sequence.
  • 4A to 4D are schematic longitudinal sectional views showing steps of another method of forming the second substrate 20. As shown in FIG.
  • a circuit board 200 in which the multilayer wiring layer 220 and the semiconductor substrate 210 are stacked is formed.
  • an electrode 203 exposed through the opening 330 in the subsequent stage is formed between the multilayer wiring layer 220 and the semiconductor substrate 210.
  • the circuit substrate 200 is additionally provided with a circuit having a predetermined function such as a logic circuit, and the circuit is electrically connected to the electrode 203.
  • the semiconductor substrate 210 of the circuit board 200 is thinned by combining backgrind and CMP. Specifically, the semiconductor substrate 210 is thinned to such an extent that the electrode 203 formed inside is exposed.
  • the opening substrate 300 in which the multilayer wiring layer 320 and the semiconductor substrate 310 are stacked is bonded to the surface of the circuit substrate 200 on the semiconductor substrate 210 side.
  • the circuit substrate 200 and the opening substrate 300 are arranged such that the surface of the circuit substrate 200 on the semiconductor substrate 210 side faces the surface of the opening substrate 300 on the multilayer wiring layer 320 side (that is, back to face). Is attached.
  • an opening 330 is formed so that the electrode 203 formed on the circuit board 200 is exposed from the surface of the opening substrate 300 on the semiconductor substrate 310 side.
  • the opening 330 for exposing the electrode 203 can be formed by removing predetermined regions of the semiconductor substrate 310 and the multilayer wiring layer 320 using photolithography and etching or the like.
  • the second substrate 20 which can be electrically connected to the sub chip 400 in the inside of the opening 330 can be formed by providing the opening 330 in a predetermined region.
  • Such a second substrate 20 has a solid-state imaging similar to the manufacturing method described with reference to FIGS. 3A to 3H by bonding the surface of the circuit board 200 on the multilayer wiring layer 220 side to the first substrate 10.
  • the device 1 can be manufactured.
  • the circuit board 200 and the opening board 300 are sequentially bonded to the first board 10 as the second board 20, and the second board is used for the second board.
  • This is a method of forming the substrate 200A.
  • 5A and 5B are schematic vertical cross-sectional views showing steps of still another method of forming the second substrate 200A.
  • the second substrate 200A in which the semiconductor substrate 211, the BOX layer 212, the SOI layer 213, and the multilayer wiring layer 220 are stacked is formed.
  • the BOX layer 212 is a layer formed of an oxide such as SiO 2 , for example, and the SOI layer 213 is a layer formed of a semiconductor such as Si similar to the semiconductor substrate 211. That is, the second substrate 200A may be a so-called SOI (Silicon on Insulator) substrate.
  • an electrode 203 is formed from the multilayer wiring layer 220 to the semiconductor substrate 211 to form an electrical connection with the sub chip 400 at a later stage.
  • the second substrate 200A is additionally provided with a circuit having a predetermined function such as a logic circuit, and the circuit is electrically connected to the electrode 203.
  • an opening 230 is formed so that the electrode 203 is exposed from the surface on the semiconductor substrate 211 side.
  • the opening 230 can be formed and the electrode 203 can be exposed by removing a predetermined region of the semiconductor substrate 211 using photolithography and etching or the like.
  • the opening 230 is provided in a predetermined region, and the second substrate 200A that can be electrically connected to the sub chip 400 can be formed inside the opening 230.
  • Such a second substrate 200A manufactures the solid-state imaging device 1 in the same manner as the manufacturing method described with reference to FIGS. 3A to 3H by bonding the surface on the multilayer wiring layer 220 side to the first substrate 10. can do.
  • the method described with reference to FIGS. 5C to 5F is a method of forming a second substrate 200A having electrodes 203 and 205 with different depths.
  • 5C to 5F are schematic vertical sectional views showing steps of still another method of forming the second substrate 200A.
  • a second substrate 200A having electrodes 203 and 205 with different depths is formed.
  • the second substrate 200A includes a semiconductor substrate and a circuit formed on the semiconductor substrate.
  • the circuit formed on the semiconductor substrate is a circuit for performing a predetermined function of the second substrate 200A, and is provided on the side opposite to the side on which the opening 230 is formed in the subsequent step.
  • the electrodes 203 and 205 are formed on the second substrate 200A from the circuit toward the surface on which the opening 230 is formed.
  • the electrode 203 is provided at a depth that reaches the middle of the interior of the second substrate 200A, and the electrode 205 is provided at a depth penetrating the second substrate 200A.
  • 5C to 5F clearly show the insulating material 240 interposed between the circuit and the electrodes 203 and 205 and the semiconductor substrate constituting the second substrate 200A.
  • the insulating material 240 electrically insulates between the circuit and the electrodes 203 and 205 and the semiconductor substrate constituting the second substrate 200A, thereby preventing current from flowing from the circuit and the electrodes 203 and 205 to the semiconductor substrate.
  • the insulating material 240 for example, it is possible to use a known insulating material such as silicon oxide such as SiO 2 or silicon nitride such as SiN.
  • an insulating material 240 for electrically insulating between the metal material such as the wiring and the through via and the semiconductor substrate is interposed between them.
  • an opening 230 is formed so that the electrode 203 is exposed from one surface of the second substrate 200A.
  • the opening 230 is not formed in the region where the electrode 205 penetrating the second substrate 200A is formed.
  • the opening 230 can be formed and the electrode 203 can be exposed by removing a predetermined region of the second substrate 200A using photolithography and etching.
  • the sub chip 400 is disposed inside the opening 230, and the sub chip 400 and the second substrate 200A are bonded to each other through the opening 230.
  • the sub chip 400 is disposed inside the opening 230 such that the position of the electrode 411 provided on the sub chip 400 corresponds to the position of the electrode 203 provided on the second substrate 200A.
  • the sub chip 400 and the second substrate 200A are electrically connected to each other through the electrode 203 and the electrode 411.
  • the sub chip 400 and the second substrate 200A are bonded, for example, by using plasma bonding.
  • the gap between the second substrate 200A and the sub chip 400 may be filled with the organic resin 500.
  • the organic resin 500 any known organic resin that is used as a sealing agent or a filler can be used.
  • the second substrate 200A and the sub chip 400 are thinned from the side where the sub chip 400 is provided.
  • BGR and CMP are used to thin the second substrate 200A and the sub chip 400 until the electrode 205 is exposed. According to this, it is possible to simultaneously reduce the thickness of the second substrate 200A and the sub chip 400 in one process.
  • the electrode 205 exposed by thinning can also be used as an external input / output terminal of the second substrate 200A.
  • An insulating material 240 may be formed on the thinned surface of the second substrate 200A and the sub chip 400 in order to protect the sub chip 400 and the electrode 205.
  • the solid-state imaging device 1 can be manufactured in the same manner as the manufacturing method described with reference to FIGS. 3A to 3H.
  • the second substrate 200A may be bonded to the first substrate 10 immediately after the opening 230 is formed.
  • FIG. 6A is a longitudinal cross-sectional view schematically illustrating the configuration of a solid-state imaging device 2A according to a first modification.
  • FIG. 6B is a longitudinal cross-sectional view schematically illustrating the configuration of a solid-state imaging device 2B according to a second modification.
  • an electrode 301 and a circuit are formed on the aperture substrate 300 as compared with the solid-state imaging device 1 shown in FIG.
  • the point is different.
  • circuits such as transistors, wirings, and electrodes are formed in the opening substrate 300 except for the region where the openings 330 are formed, and in cooperation with the circuits provided in the circuit substrate 200 or independently. , May function as a circuit having a predetermined function.
  • the configuration other than the above-described configuration is substantially the same as that of the solid-state imaging device 1 shown in FIG. 1, and thus the description thereof is omitted here.
  • the solid-state imaging device 2B according to the second modification, as shown in FIG. 6B, has a plurality of sub chips 400A and 400B inside the opening 330 of the opening substrate 300 as compared to the solid-state imaging device 1 shown in FIG. It is different in that it is pasted.
  • a plurality of sub chips 400A and 400B are attached to the inside of the opening 330 of the opening substrate 300, and the first substrate 10 and the through hole via 201A, the through via 201A, and the through via 201B are respectively attached. It is electrically connected.
  • the sub chips 400A and 400B may include circuits (not shown) having different functions, and may include circuits (not shown) having the same functions.
  • the number of sub chips attached to the inside of the opening 330 is not limited to two, and may be three or more. Even in this case, the sub chips 400A and 400B attached to the opening 330 are provided so as not to protrude from the opening 330.
  • the configuration other than the above-described configuration is substantially the same as that of the solid-state imaging device 1 shown in FIG. 1, and thus the description thereof is omitted here.
  • FIGS. 7A to 7E are longitudinal sectional views schematically showing steps of a method of manufacturing the solid-state imaging device 3A according to the first specific example.
  • the second substrate 20 is provided with the opening 230, and the sub chip 400 is embedded in the inside of the opening 230 to directly electrically connect the second substrate 20 and the sub chip 400. ing.
  • the first substrate 10 in which the semiconductor substrate 110 and the multilayer wiring layer 120 are stacked is prepared.
  • the photodiode 11 is formed on the semiconductor substrate 110 at a position corresponding to a pixel, and the wiring 121 and the electrode 123 electrically connected to the photodiode 11 are formed in the multilayer wiring layer 120.
  • the electrode 123 is formed so as to be exposed in the uppermost layer of the multilayer wiring layer 120, so that an electrode bonding structure with an electrode 223 of the second substrate 20 described later can be formed.
  • a second substrate in which the semiconductor substrate 210 and the multilayer wiring layer 220 are stacked is prepared.
  • an electrode 203 for forming an electrode bonding structure with the sub chip 400 is formed in the subsequent stage in a region where the opening 230 is formed.
  • the multilayer wiring layer 220 a wiring 221 and an electrode 223 which constitute a logic circuit for processing a signal from the first substrate 10 are formed.
  • the electrode 223 is formed so as to be exposed in the uppermost layer of the multilayer wiring layer 220, so that an electrode junction structure with the electrode 123 of the first substrate 10 can be formed.
  • the first substrate 10 and the second substrate 20 are bonded such that the multilayer wiring layers 120 and 220 of each other face each other (that is, face to face).
  • the electrodes 123 and 223 exposed on the surfaces of the multilayer wiring layers 120 and 220 are in direct contact with each other and are thermally treated to be joined to form an electrode junction structure.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other.
  • an opening 230 is provided in the surface of the stacked body of the first substrate 10 and the second substrate 20 on the semiconductor substrate 210 side, and the sub chip 400 is disposed inside the opening 230.
  • the sub chip 400 is configured by stacking the semiconductor substrate 410 and the multilayer wiring layer 420, and the multilayer wiring layer 420 is provided with an electrode 423 for electrically connecting to the second substrate 20.
  • the openings 230 are provided at depths and regions where the electrodes 203 provided on the semiconductor substrate 210 are exposed.
  • the electrode 203 of the second substrate 20 and the electrode 423 of the sub chip 400 form an electrode junction structure, and the second substrate 20 and the sub chip 400 are electrically connected to each other.
  • the semiconductor substrate 410 of the sub chip 400 may be formed of a material different from the semiconductor substrate 110 of the first substrate 10 and the semiconductor substrate 210 of the second substrate 20.
  • the semiconductor substrate 410 of the sub chip 400 may be formed of a material different from the semiconductor substrate 110 of the first substrate 10 and the semiconductor substrate 210 of the second substrate 20.
  • the sub chip 400 having the semiconductor substrate 410 made of a material different from such semiconductor substrates 110 and 210 can be used without any problem.
  • the space between the second substrate 20 and the sub chip 400 is The organic resin 500 is embedded in the As the organic resin 500, any known organic resin can be used as a sealant or a filler.
  • FIGS. 8A to 8G are longitudinal cross-sectional views schematically showing steps of a method of manufacturing a solid-state imaging device 3B according to a second specific example.
  • the wiring 601 of the multilayer wiring layer 600 formed on the opening 230 The second substrate 20 and the sub chip 400 are electrically connected to each other via
  • the first substrate 10 in which the semiconductor substrate 110 and the multilayer wiring layer 120 are stacked is prepared.
  • the photodiode 11 is formed on the semiconductor substrate 110 at a position corresponding to a pixel, and the wiring 121 and the electrode 123 electrically connected to the photodiode 11 are formed in the multilayer wiring layer 120.
  • the electrode 123 is formed so as to be exposed in the uppermost layer of the multilayer wiring layer 120, so that an electrode bonding structure with an electrode 223 of the second substrate 20 described later can be formed.
  • a second substrate in which the semiconductor substrate 210 and the multilayer wiring layer 220 are stacked is prepared.
  • the through via 201 is formed in a region where the opening 230 is not formed.
  • a wiring 221 and an electrode 223 which constitute a logic circuit for processing a signal from the first substrate 10 are formed.
  • the electrode 223 is formed so as to be exposed in the uppermost layer of the multilayer wiring layer 220, so that an electrode junction structure with the electrode 123 of the first substrate 10 can be formed.
  • the first substrate 10 and the second substrate 20 are bonded such that the multilayer wiring layers 120 and 220 of each other face each other (that is, face to face).
  • the electrodes 123 and 223 exposed on the surfaces of the multilayer wiring layers 120 and 220 are in direct contact with each other and are thermally treated to be joined to form an electrode junction structure.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other.
  • an opening 230 is provided in the surface of the stacked body of the first substrate 10 and the second substrate 20 on the semiconductor substrate 210 side.
  • the through vias 201 and the like formed in the semiconductor substrate 210 by the opening 230 are not exposed.
  • the sub chip 400 is disposed inside the opening 230.
  • the sub chip 400 is formed by laminating the semiconductor substrate 410 and the multilayer wiring layer 420, and the wiring 601 (described later) of the multilayer wiring layer 600 formed on the opening 230 is provided in the semiconductor substrate 410.
  • the semiconductor substrate 410 of the sub chip 400 may be formed of a material different from the semiconductor substrate 110 of the first substrate 10 and the semiconductor substrate 210 of the second substrate 20.
  • the semiconductor substrate 410 of the sub chip 400 may be formed of a material different from the semiconductor substrate 110 of the first substrate 10 and the semiconductor substrate 210 of the second substrate 20.
  • the sub chip 400 having the semiconductor substrate 410 made of a material different from such semiconductor substrates 110 and 210 can be used without any problem.
  • the organic resin 500 is embedded.
  • any known organic resin can be used as a sealant or a filler.
  • the thinning of the stacked body of the first substrate 10, the second substrate 20, and the sub chip 400 is performed until the through via 201 formed in the semiconductor substrate 210 and the electrode 411 formed in the semiconductor substrate 410 are exposed.
  • the multilayer wiring layer 600 is formed on the opening 230, and the through via 201 of the semiconductor substrate 210 and the electrode of the sub chip 400 are formed via the wiring 601 formed in the multilayer wiring layer 600. And 411 are electrically connected. Note that, instead of the multilayer wiring layer 600, a stacked body of a semiconductor substrate and a multilayer wiring layer can be used.
  • the color filter layer 12 and the micro The lens array 13 is formed.
  • FIGS. 9A to 9D are longitudinal sectional views schematically showing steps of a method of manufacturing a solid-state imaging device 3C according to a third specific example.
  • a solid-state imaging device 3C according to the third example is different from the solid-state imaging device 3B according to the second example, in that the third substrate 700 is further provided on the multilayer wiring layer 600 provided above the opening 230. The point to be provided is different.
  • the first substrate 10, the second substrate 20, the sub chip 400, and the multilayer wiring are subjected to the steps described with reference to FIGS. 8A to 8F.
  • a stack of layers 600 is formed.
  • a third substrate 700 in which the semiconductor substrate 710 and the multilayer wiring layer 720 are stacked is prepared.
  • a wiring 721 which constitutes a circuit having a predetermined function is formed.
  • the electrode 723 is formed to be exposed to the uppermost layer of the multilayer wiring layer 720.
  • the electrode 723 is provided to form an electrode junction structure with the electrode 623 of the multilayer wiring layer 600.
  • the multilayer wiring layer 600 is provided with an electrode 623 exposed on the surface opposite to the surface to be bonded to the second substrate 20 and the sub chip 400.
  • the electrode 623 is provided to form an electrode junction structure with the electrode 723 of the multilayer wiring layer 720.
  • the multilayer wiring layer 600 and the multilayer wiring layer 720 of the third substrate 700 are bonded so as to face each other.
  • the electrodes 623 and 723 exposed on the surfaces of the multilayer wiring layers 600 and 720 are in direct contact with each other and are thermally treated to be joined to form an electrode junction structure.
  • the multilayer wiring layer 600 and the third substrate 700 are electrically connected to each other. Therefore, the first substrate 10, the second substrate 20, the sub chip 400, the multilayer wiring layer 600, and the third substrate 700 are electrically connected to each other.
  • FIG. 10A is a longitudinal sectional view schematically showing a stack structure of a solid-state imaging device 3D according to a fourth example
  • FIG. 10B is a diagram showing each substrate and sub chip of the solid-state imaging device 3D according to the fourth example. It is a top view which shows plane arrangement.
  • FIG. 11 is a longitudinal cross-sectional view schematically showing one step in the method of manufacturing the solid-state imaging device 3D according to the fourth specific example.
  • a solid-state imaging device 3D includes a first substrate 10 in which a semiconductor substrate 110 and a multilayer wiring layer 120 are stacked, and a second substrate 20 in which a semiconductor substrate 210 and a multilayer wiring layer 220 are stacked. And a sub chip 400 disposed inside the opening formed in the semiconductor substrate 210.
  • a photodiode is formed on the semiconductor substrate 110 of the first substrate 10 at a position corresponding to a pixel, and a wiring or an electrode electrically connected to the photodiode is formed in the multilayer wiring layer 120. Further, on the light receiving surface side of the first substrate 10, an insulating layer 130 including a color filter layer and a microlens array is provided, and a pad opening 17 for exposing a pad formed inside the multilayer wiring layer 120 is provided.
  • the semiconductor substrate 210 is provided with an opening in which the sub chip 400 is disposed, and an electrode 203 electrically connected to the sub chip 400 is formed in a region corresponding to the opening.
  • a memory circuit for storing a signal from the first substrate 10 is formed in the multilayer wiring layer 420 of the sub chip 400, and the multilayer wiring layer 420 is electrically connected to the electrode 203 of the second substrate 20.
  • An electrode 423 is provided.
  • An organic resin or inorganic insulating material may be injected between the sub chip 400 and the second substrate 20 to fill the gap.
  • the planar arrangement of the first substrate 10, the second substrate 20, and the sub chip 400 will be described with reference to FIG. 10B.
  • the pixel circuit CIS is provided on substantially the entire surface of the first substrate 10, and the second substrate 20 is connected to the analog-to-digital converter (AD conversion circuit) ADC and the sub chip 400.
  • An electrode 203 which is an electrode and a logic circuit (not shown) are provided.
  • the sub chip 400 is provided with an electrode 423 which is a connection electrode with the second substrate 20, and a memory circuit (not shown).
  • the AD conversion circuit ADC and the electrode 203 are provided in different regions.
  • an electrode 203 may be provided at the center of the second substrate 20, and AD conversion circuits ADC may be provided on both sides of the electrode 203, respectively.
  • the solid-state imaging device 3D it is possible to independently change the planar area and the design rule between the first substrate 10 and the second substrate 20 and the sub chip 400.
  • the solid-state imaging device 3D can use the first substrate 10 or the second substrate 20 as a support.
  • the solid-state imaging device 3D can further stack a multilayer wiring layer or a substrate on the sub chip 400 and the second substrate 20 on the side facing the light receiving surface of the solid-state imaging device 3D.
  • the sub chip 400 may be provided in the semiconductor substrate 210 in the manufacturing process of the solid-state imaging device 3D. It may protrude from the opening surface.
  • the solid-state imaging device 3D can simultaneously thin the semiconductor substrate 410 of the sub chip 400 and the semiconductor substrate 210 of the second substrate 20 by CMP, BGR, or the like.
  • the solid-state imaging device 3D secures the overall strength by using the first substrate 10 as a support, the semiconductor substrate 410 and the semiconductor substrate 210 can be obtained without separately bonding a carrier wafer to be a support. It is possible to reduce the thickness. Therefore, the solid-state imaging device 3D according to the fourth example can further simplify the manufacturing process.
  • FIG. 12A is a longitudinal sectional view schematically showing a laminated structure of a solid-state imaging device 3E according to a fifth example
  • FIG. 12B is a diagram showing each substrate and sub chip of the solid-state imaging device 3E according to the fifth example. It is a top view which shows plane arrangement.
  • a solid-state imaging device 3E includes a first substrate 10 on which a semiconductor substrate 110 and a multilayer wiring layer 120 are stacked, and a second substrate 20 on which a semiconductor substrate 210 and a multilayer wiring layer 220 are stacked.
  • a sub chip 400 disposed in the opening formed in the semiconductor substrate 210 and a multilayer wiring layer 600 provided on the sub chip 400 so as to cover the opening formed in the semiconductor substrate 210 are provided.
  • a photodiode is formed on the semiconductor substrate 110 of the first substrate 10 at a position corresponding to a pixel, and a wiring or an electrode electrically connected to the photodiode is formed in the multilayer wiring layer 120. Further, on the light receiving surface side of the first substrate 10, an insulating layer 130 including a color filter layer and a microlens array is provided, and a pad opening 17 for exposing a pad formed inside the multilayer wiring layer 120 is provided.
  • the multilayer wiring layer 220 of the second substrate 20 wirings and electrodes that constitute a logic circuit for processing a signal from the first substrate 10 are formed.
  • the semiconductor substrate 210 an opening for disposing the sub chip 400 is provided, an electrode 203 electrically connected to the sub chip 400 is formed in the region corresponding to the opening, and in the region other than the region corresponding to the opening Through vias 201 penetrating the semiconductor substrate 210 are formed.
  • a memory circuit for storing a signal from the first substrate 10 is formed in the multilayer wiring layer 420 of the sub chip 400, and the multilayer wiring layer 420 is electrically connected to the electrode 203 of the second substrate 20.
  • An electrode 423 is provided.
  • An organic resin or inorganic insulating material may be injected between the sub chip 400 and the second substrate 20 to fill the gap.
  • the multilayer wiring layer 600 is provided on the surface of the semiconductor substrates 210 and 410 on the side facing the light receiving surface of the solid-state imaging device 3E, and includes a wiring 601 electrically connected to the through via 201 penetrating the semiconductor substrate 210.
  • a bump 801 may be provided on the surface of the wiring 601 exposed on the surface of the multilayer wiring layer 600, and the bump 801 may be an external input / output terminal of the second substrate 20.
  • the wiring 601 on which the bumps 801 are provided may be provided in the multilayer wiring layer 600 on either the semiconductor substrate 210 or the semiconductor substrate 410.
  • the wiring 601 may be electrically connected to the wiring of the second substrate 20 and the wiring of the sub chip 400 by being electrically connected to the through via penetrating the semiconductor substrate 410.
  • the planar arrangement of the first substrate 10, the second substrate 20, and the sub chip 400 will be described with reference to FIG. 12B.
  • the pixel circuit CIS is provided over substantially the entire surface of the first substrate 10, and the second substrate 20 includes the AD conversion circuit ADC and an electrode 203 which is a connection electrode with the sub chip 400.
  • Through vias 201 which are connection electrodes to the multilayer wiring layer 600 and logic circuits (not shown) are provided.
  • the sub chip 400 is provided with an electrode 423 which is a connection electrode with the second substrate 20, and a memory circuit (not shown).
  • the AD conversion circuit ADC, the electrode 203, and the through via 201 are provided in different regions.
  • an electrode 203 may be provided at the center of the second substrate 20, and AD conversion circuits ADC may be provided on both sides of the electrode 203, respectively.
  • through vias 201 may be provided on both sides of the electrode 203 in the direction orthogonal to the direction in which the AD conversion circuits ADC are respectively provided.
  • the multilayer wiring layer 600 provided on the surface of the semiconductor substrate 210, 410 facing the light receiving surface that is, the surface facing the light receiving surface of the solid-state imaging device 3E
  • Wiring or external input / output terminals can be formed.
  • the solid-state imaging device 3E is formed by the semiconductor substrates 210 and 410 whose surfaces facing the light receiving surface are rigid, the multilayer wiring layer 600 is formed on the entire surface, and the wiring or external input / output terminal is free on the entire surface. It is possible to form
  • FIG. 13A is a longitudinal sectional view schematically showing a stack structure of a solid-state imaging device 3F according to a sixth example
  • FIG. 13B is a diagram showing each substrate and sub chip of the solid-state imaging device 3F according to the sixth example. It is a top view which shows plane arrangement.
  • a solid-state imaging device 3F includes a first substrate 10 on which a semiconductor substrate 110 and a multilayer wiring layer 120 are stacked, and a second substrate 20 on which a semiconductor substrate 210 and a multilayer wiring layer 220 are stacked.
  • the semiconductor device includes the sub chip 400 disposed inside the opening formed in the semiconductor substrate 210 and the third substrate 60 in which the semiconductor substrate 610 and the multilayer wiring layer 600 are stacked.
  • a photodiode is formed on the semiconductor substrate 110 of the first substrate 10 at a position corresponding to a pixel, and a wiring or an electrode electrically connected to the photodiode is formed on the multilayer wiring layer 120. Further, on the light receiving surface side of the first substrate 10, an insulating layer 130 including a color filter layer and a microlens array is provided, and a pad opening 17 for exposing a pad formed inside the multilayer wiring layer 120 is provided.
  • the semiconductor substrate 210 is provided with an opening in which the sub chip 400 is disposed, and a through via 201 which penetrates the semiconductor substrate 210 is formed in a region other than the region corresponding to the opening.
  • a memory circuit for storing a signal from the first substrate 10 is formed in the multilayer wiring layer 420 of the sub chip 400, and the semiconductor substrate 410 is penetrated in the multilayer wiring layer 420 and provided in the multilayer wiring layer 600. Through vias 413 electrically connected to the wiring 601 are provided. An organic resin or inorganic insulating material may be injected between the sub chip 400 and the second substrate 20 to fill the gap.
  • the wiring 601 electrically connected to the through via 201 penetrating the semiconductor substrate 210 is formed.
  • wirings and electrodes that constitute a logic circuit for processing a signal from the second substrate 20 are formed.
  • the wiring 601 electrically connects the wiring of the second substrate 20 and the wiring of the sub chip 400 by electrically connecting, for example, the through via 201 penetrating the semiconductor substrate 210 and the through via 413 penetrating the semiconductor substrate 410. You may connect to
  • the planar arrangement of the first substrate 10, the second substrate 20, the third substrate 60, and the sub chip 400 will be described with reference to FIG. 13B.
  • the pixel circuit CIS is provided over substantially the entire surface of the first substrate 10, and the second substrate 20 is a through electrode which is a connection electrode of the AD conversion circuit ADC and the multilayer wiring layer 600.
  • a via 201 is provided.
  • the sub chip 400 is provided with a through via 413 which is a connection electrode to the multilayer wiring layer 600 and a memory circuit (not shown).
  • the third substrate 60 is provided with a through via 413 which is a connection electrode with the sub chip 400, a through via 201 which is a connection electrode with the second substrate 20, and a logic circuit (not shown).
  • the AD conversion circuit ADC and the through via 201 are provided in different regions.
  • the AD conversion circuit ADC may be provided at the center of the second substrate 20, and the through vias 201 may be provided on both sides of the AD conversion circuit ADC.
  • the through vias 413 may be provided at arbitrary positions.
  • the solid-state imaging device 3F since the third substrate 60 can be stacked on the side facing the light receiving surface, it is possible to easily perform further multilayering. According to this, the solid-state imaging device 3F can further reduce the planar area.
  • FIG. 14A is a longitudinal sectional view schematically showing a laminated structure of a solid-state imaging device 3G according to a seventh example
  • FIG. 14B is a diagram showing each substrate and sub chip of the solid-state imaging device 3G according to the seventh example. It is a top view which shows plane arrangement.
  • a solid-state imaging device 3G includes a first substrate 10 on which a semiconductor substrate 110 and a multilayer wiring layer 120 are stacked, and a second substrate 20 on which a semiconductor substrate 210 and a multilayer wiring layer 220 are stacked. And a plurality of sub chips 400A and 400B disposed inside the opening formed in the semiconductor substrate 210.
  • a photodiode is formed on the semiconductor substrate 110 of the first substrate 10 at a position corresponding to a pixel, and a wiring or an electrode electrically connected to the photodiode is formed in the multilayer wiring layer 120. Further, on the light receiving surface side of the first substrate 10, an insulating layer 130 including a color filter layer and a microlens array is provided, and a pad opening 17 for exposing a pad formed inside the multilayer wiring layer 120 is provided.
  • the semiconductor substrate 210 is provided with openings for arranging the plurality of sub chips 400A, 400B, and through vias 413A, 413B electrically connected to the plurality of sub chips 400A, 400B are formed in the region corresponding to the openings. Be done.
  • a memory circuit for storing a signal from the second substrate 20 is formed in the multilayer wiring layer 420A of the sub chip 400A, and the wiring of the multilayer wiring layer 220 of the second substrate 20 is electrically connected to the multilayer wiring layer 420A. Through vias 413A for connection are provided. An organic resin or inorganic insulating material may be injected between the sub chip 400A and the second substrate 20 to fill the gap.
  • the logic circuit for processing the signal from the second substrate 20 is formed in the multilayer wiring layer 420B of the sub chip 400B, and the wiring of the multilayer wiring layer 220 of the second substrate 20 is electrically connected to the multilayer wiring layer 420B.
  • Through vias 413B for connecting to An organic resin or an inorganic insulating material may be injected between the sub chip 400B and the second substrate 20 to fill the gap.
  • a pixel circuit CIS is provided on substantially the entire surface of the first substrate 10, and a through via 413A, which is a connection electrode for the AD conversion circuit ADC and the sub chip 400A, is provided on the second substrate 20. And a through via 413B which is a connection electrode to the sub chip 400B.
  • the sub chip 400A is provided with through vias 413A that are connection electrodes with the second substrate 20, and a memory circuit (not shown), and the sub chips 400B are with through vias 413B that are connection electrodes with the second substrate 20, and not shown.
  • a logic circuit is provided.
  • the through vias 413A and 413B may be provided corresponding to the arrangement of the sub chips 400A and 400B, and the AD conversion circuit ADC may be provided in a region different from the through vias 413A and 413B.
  • the plurality of sub chips 400A and 400B can be stacked on the first substrate 10 and the second substrate 20. Furthermore, the solid-state imaging device 3G can further stack a multilayer wiring layer or a substrate on the sub chips 400A and 400B and the second substrate 20 on the side facing the light receiving surface.
  • FIG. 15A is a longitudinal sectional view schematically showing a laminated structure of a solid-state imaging device 3H according to an eighth example
  • FIG. 15B is a diagram showing each substrate and sub chip of the solid-state imaging device 3H according to the eighth example. It is a top view which shows plane arrangement.
  • a solid-state imaging device 3H includes a first substrate 10 in which a semiconductor substrate 110 and a multilayer wiring layer 120 are stacked, and a second substrate 20 in which a semiconductor substrate 210 and a multilayer wiring layer 220 are stacked.
  • a photodiode is formed on the semiconductor substrate 110 of the first substrate 10 at a position corresponding to a pixel, and a wiring or an electrode electrically connected to the photodiode is formed in the multilayer wiring layer 120. Further, on the light receiving surface side of the first substrate 10, an insulating layer 130 including a color filter layer and a microlens array is provided, and a pad opening 17 for exposing a pad formed inside the multilayer wiring layer 120 is provided.
  • the semiconductor substrate 210 is provided with an opening for disposing the plurality of sub chips 400A and 400B, and the through via 201 which penetrates the semiconductor substrate 210 is formed in a region other than the region corresponding to the opening.
  • a memory circuit for storing a signal from the second substrate 20 is formed in the multilayer wiring layer 420A of the sub chip 400A, and provided in the multilayer wiring layer 600 through the semiconductor substrate 410A in the multilayer wiring layer 420A.
  • a through via 413A electrically connected to the wiring 601 is provided.
  • An organic resin or inorganic insulating material may be injected between the sub chip 400A and the second substrate 20 to fill the gap.
  • a logic circuit for processing information from the second substrate 20 is formed in the multilayer wiring layer 420B of the sub chip 400B, and the semiconductor substrate 410B is penetrated in the multilayer wiring layer 420B and provided in the multilayer wiring layer 600. Through vias 413 B electrically connected to the wiring 601 are provided. An organic resin or an inorganic insulating material may be injected between the sub chip 400B and the second substrate 20 to fill the gap.
  • a wiring 601 electrically connected to the through via 201 penetrating the semiconductor substrate 210 is formed.
  • the wiring 601 is electrically connected to, for example, the through via 201 penetrating the semiconductor substrate 210, the through via 413A penetrating the semiconductor substrate 410A, and the through via 413B penetrating the semiconductor substrate 410B.
  • the wiring may be electrically connected to the wiring of the sub chips 400A and 400B.
  • the planar arrangement of the first substrate 10, the second substrate 20, the sub chips 400A and 400B, and the multilayer wiring layer 600 will be described with reference to FIG. 15B.
  • the pixel circuit CIS is provided over substantially the entire surface of the first substrate 10, and the second substrate 20 is a through electrode which is a connection electrode of the AD conversion circuit ADC and the multilayer wiring layer 600.
  • a via 201 is provided.
  • the sub chip 400A is provided with through vias 413A that are connection electrodes with the multilayer wiring layer 600, and memory circuits (not shown), and the sub chips 400B are with through vias 413B that are connection electrodes with the multilayer wiring layer 600, not shown.
  • a logic circuit is provided.
  • the through vias 413A and 413B are provided corresponding to the arrangement of the sub chips 400A and 400B, and the through via 201 is in a region different from the region where the AD conversion circuit ADC of the second substrate 20 is provided. Provided.
  • the plurality of sub chips 400A and 400B can be stacked on the first substrate 10 and the second substrate 20. Further, the solid-state imaging device 3H can more freely lay out the wiring electrically connected to the sub chips 400A and 400B. Furthermore, the solid-state imaging device 3H can further stack a multilayer wiring layer or a substrate on the sub chips 400A and 400B and the second substrate 20 on the side facing the light receiving surface.
  • FIGS. 16A to 16E are longitudinal sectional views schematically showing steps of a method of manufacturing a solid-state imaging device 3I according to a ninth example.
  • the slit pattern 510 functioning as an alignment mark or a monitor mark is simultaneously formed.
  • the first substrate 10 in which the semiconductor substrate 110 and the multilayer wiring layer 120 are stacked is prepared.
  • the photodiode 11 is formed on the semiconductor substrate 110 at a position corresponding to a pixel, and a wiring 121 and an electrode 123 electrically connected to the photodiode 11 are formed in the multilayer wiring layer 120.
  • the electrode 123 is formed so as to be exposed in the uppermost layer of the multilayer wiring layer 120, so that an electrode bonding structure with an electrode 223 of the second substrate 20 described later can be formed.
  • a second substrate in which the semiconductor substrate 210 and the multilayer wiring layer 220 are stacked is prepared.
  • an electrode 203 for forming an electrode bonding structure with the sub chip 400 is formed in the subsequent stage in a region where the opening 230 is formed.
  • the multilayer wiring layer 220 a wiring 221 and an electrode 223 which constitute a logic circuit for processing a signal from the first substrate 10 are formed.
  • the electrode 223 is formed so as to be exposed in the uppermost layer of the multilayer wiring layer 220, so that an electrode junction structure with the electrode 123 of the first substrate 10 can be formed.
  • the first substrate 10 and the second substrate 20 are bonded to each other such that the multilayer wiring layers 120 and 220 face each other.
  • the electrodes 123 and 223 exposed on the surfaces of the multilayer wiring layers 120 and 220 are in direct contact with each other and are thermally treated to be joined to form an electrode junction structure.
  • the wirings of the first substrate 10 and the second substrate 20 are electrically connected to each other.
  • an opening 230 is provided in the surface of the stacked body of the first substrate 10 and the second substrate 20 on the semiconductor substrate 210 side.
  • the openings 230 are provided at depths and regions where the electrodes 203 provided on the semiconductor substrate 210 are exposed.
  • a slit pattern 510 having a depth substantially the same as that of the opening 230 is formed in the semiconductor substrate 210.
  • the slit pattern 510 may be formed to have substantially the same depth as the opening 230 because the slit pattern 510 is formed simultaneously with the opening 230. However, the slit pattern 510 may not have the same depth as the opening 230 depending on the opening width or the micro loading effect.
  • the slit pattern 510 may be used, for example, as an alignment mark for alignment between the second substrate 20 and the sub chip 400 when the sub chip 400 is disposed in the opening 230, and the semiconductor substrate 210 may be BGR or CMP. When polishing, it may be used as a monitor mark for detecting the thickness of the semiconductor substrate 210. As long as these functions can be realized, the slit pattern 510 may be formed in any planar shape such as linear, polygonal or circular.
  • the sub chip 400 is disposed inside the opening 230, and the surface on the semiconductor substrates 210 and 410 side of the stacked body of the first substrate 10, the second substrate 20 and the sub chip 400 is thinned. Ru.
  • the sub chip 400 is configured by stacking the semiconductor substrate 410 and the multilayer wiring layer 420, and the multilayer wiring layer 420 is provided with an electrode 423 for electrically connecting to the second substrate 20.
  • the electrode 203 of the second substrate 20 and the electrode 423 of the sub chip 400 can form an electrode junction structure.
  • the second substrate 20 and the sub chip 400 are electrically connected to each other.
  • the surface on the semiconductor substrates 210 and 410 side of the stacked body of the first substrate 10, the second substrate 20 and the sub chip 400 is thinned, and the organic resin 500 is embedded between the second substrate 20 and the sub chip 400.
  • the organic resin 500 any known organic resin can be used as a sealant or a filler. Note that when thinning the surface on the side of the semiconductor substrates 210 and 410, the thickness of the semiconductor substrate 210 is monitored by the slit pattern 510, whereby the end point of thinning of the semiconductor substrates 210 and 410 is determined.
  • FIG. 17 is a longitudinal sectional view schematically showing a structure of an image sensor 3J according to a tenth example.
  • the image sensor 3 J includes the solid-state imaging device 1 including the first substrate 10, the second substrate 20 and the sub chip 400 described above, a support substrate 820 supporting the solid-state imaging device 1, and the solid-state imaging device 1.
  • the spacer 920 provided between the support substrate 820 and the cover glass 910, and the support substrate 820 on the side facing the light receiving surface side of the solid-state imaging device 1.
  • a resist 830 and a bump 801 protruding from the solder resist 830 on the wiring layer 811 are provided.
  • a cover glass 910 for protecting the solid-state imaging device 1 is provided on the light receiving surface of the solid-state imaging device 1 on which the microlens array and the color filter layer are provided. Further, on the surface facing the light receiving surface, a bump 801 for taking out the image information photoelectrically converted by the solid-state imaging device 1 is provided.
  • the sub chip 400 is provided on the side facing the light receiving surface of the solid-state imaging device 1 and the surface facing the light receiving surface of the solid-state imaging device 1 is a semiconductor substrate It can be a rigid structure.
  • the solid-state imaging device 1 can form a structure such as the support substrate 820 or the through via 823 on the side facing the light receiving surface of the solid-state imaging device 1. Therefore, the solid-state imaging device 1 can take out a signal from the side facing the light receiving surface of the solid-state imaging device 1.
  • Such an image sensor 3J can be applied to, for example, a system on a chip (SoC) or the like because it is easy to mix and mount on another chip with another semiconductor device via an interposer. Further, since the image sensor 3J can protect the solid-state imaging device 1 from the external environment by the cover glass 910 and the support substrate 820, the ease of handling can be improved.
  • SoC system on a chip
  • FIG. 18 is a cross-sectional view showing a configuration example of a solid-state imaging device to which the technology according to the present disclosure can be applied.
  • a PD (photodiode) 20019 receives incident light 20001 incident from the back surface (upper surface in the drawing) side of the semiconductor substrate 20018.
  • a planarization film 20013, a CF (color filter) 20012, and a microlens 20011 are provided above the PD 20019, and the light receiving surface 20017 receives incident light 20001 sequentially incident through the respective parts to perform photoelectric conversion. It will be.
  • the n-type semiconductor region 20000 is formed as a charge storage region for storing charges (electrons).
  • the n-type semiconductor region 20020 is provided inside the p-type semiconductor regions 20016 and 20041 of the semiconductor substrate 20018.
  • a p-type semiconductor region 20041 having a higher impurity concentration than the back surface (upper surface) side is provided.
  • the PD 20019 has a hole-accumulation diode (HAD) structure, and a p-type semiconductor is formed to suppress generation of dark current at each interface between the upper surface side and the lower surface side of the n-type semiconductor region 20020. Regions 20016 and 20041 are formed.
  • HAD hole-accumulation diode
  • a pixel separation portion 20030 that electrically separates the plurality of pixels 20010 is provided, and in the region divided by the pixel separation portion 20030, a PD 20019 is provided.
  • the pixel separation unit 20030 is formed in a lattice shape so as to be interposed between a plurality of pixels 20010, for example. It is formed in the area divided by.
  • each PD 20019 the anode is grounded, and in the solid-state imaging device, the signal charge (for example, electrons) stored in the PD 20019 is read out via a transfer Tr (MOS FET) or the like (not shown) and is used as an electrical signal It is output to VSL (vertical signal line) not shown.
  • MOS FET MOS FET
  • the wiring layer 20050 is provided on the surface (lower surface) of the semiconductor substrate 20018 opposite to the back surface (upper surface) provided with the light shielding film 20014, the CF 20012, the microlens 20011, and the like.
  • the wiring layer 20050 includes a wiring 20051 and an insulating layer 20052, and in the insulating layer 20052, the wiring 20051 is formed to be electrically connected to each element.
  • the wiring layer 20050 is a layer of a so-called multilayer wiring, and is formed by alternately laminating an interlayer insulating film forming the insulating layer 20052 and the wiring 20051 a plurality of times.
  • a wiring for reading a charge from the PD 20019 such as a transfer Tr or a wiring for Tr such as VSL is stacked via the insulating layer 20052.
  • a supporting substrate 20061 is provided on the surface of the wiring layer 20050 opposite to the side on which the PD 20019 is provided.
  • a substrate made of a silicon semiconductor with a thickness of several hundred ⁇ m is provided as the supporting substrate 20061.
  • the light shielding film 20014 is provided on the side of the back surface (upper surface in the drawing) of the semiconductor substrate 20018.
  • the light shielding film 20014 is configured to shield a part of the incident light 20001 directed from the upper side of the semiconductor substrate 20018 to the back surface of the semiconductor substrate 20018.
  • the light shielding film 20014 is provided above the pixel separating portion 20030 provided inside the semiconductor substrate 20018.
  • the light shielding film 20014 is provided so as to protrude in a convex shape on the back surface (upper surface) of the semiconductor substrate 20018 via the insulating film 20015 such as a silicon oxide film.
  • the light shielding film 20014 is not provided but opened so that the incident light 20001 is incident on the PD 20019 above the PD 20019 provided inside the semiconductor substrate 20018.
  • the planar shape of the light shielding film 20014 is lattice-like, and an opening through which incident light 20001 passes to the light receiving surface 20017 is formed.
  • the light shielding film 20014 is formed of a light shielding material that shields light.
  • the light shielding film 20014 is formed by sequentially stacking a titanium (Ti) film and a tungsten (W) film.
  • the light shielding film 20014 can be formed, for example, by sequentially laminating a titanium nitride (TiN) film and a tungsten (W) film.
  • the light shielding film 20014 is covered with a planarization film 20013.
  • the planarization film 20013 is formed using an insulating material which transmits light.
  • the pixel separating unit 20030 includes a groove 20031, a fixed charge film 20032, and an insulating film 20033.
  • the fixed charge film 20032 is formed on the side of the back surface (upper surface) of the semiconductor substrate 20018 so as to cover the groove portion 20031 partitioning the plurality of pixels 20010.
  • fixed charge film 20032 is provided to cover the inner surface of groove portion 20031 formed on the back surface (upper surface) side in semiconductor substrate 20018 with a constant thickness.
  • an insulating film 20033 is provided (filled) so as to fill the inside of the groove portion 20031 covered with the fixed charge film 20032.
  • the fixed charge film 20032 uses a high dielectric material having a negative fixed charge so that a positive charge (hole) storage region is formed at the interface with the semiconductor substrate 20018 and generation of dark current is suppressed. It is formed. Since the fixed charge film 20032 is formed to have negative fixed charge, an electric field is applied to the interface with the semiconductor substrate 20018 by the negative fixed charge, and a positive charge (hole) storage region is formed.
  • the fixed charge film 20032 can be formed of, for example, a hafnium oxide film (HfO 2 film).
  • the fixed charge film 20032 can be formed to include at least one of other oxides such as hafnium, zirconium, aluminum, tantalum, titanium, magnesium, yttrium, and lanthanoid elements.
  • the technology according to the present disclosure can be applied to the solid-state imaging device having the pixel structure as described above.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 19A is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology (the present technology) according to the present disclosure can be applied.
  • FIG. 19A illustrates a surgeon (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic operation system 11000 includes an endoscope 11100, such as pneumoperitoneum tube 11111 and the energy treatment instrument 11112, and other surgical instrument 11110, a support arm device 11120 which supports the endoscope 11100 , the cart 11200 which various devices for endoscopic surgery is mounted, and a.
  • the endoscope 11100 includes a lens barrel 11101 whose region of a predetermined length from the tip is inserted into a body cavity of a patient 11132, and a camera head 11102 connected to a proximal end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid endoscope having a barrel 11101 of the rigid endoscope 11100, be configured as a so-called flexible scope with a barrel of flexible Good.
  • the endoscope 11100 may be a straight endoscope, or may be a oblique endoscope or a side endoscope.
  • An optical system and an imaging device are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is condensed on the imaging device by the optical system.
  • the observation light is photoelectrically converted by the imaging element to generate an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal as the RAW data camera control unit: sent to (CCU Camera Control Unit) 11201.
  • CCU11201 is constituted by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit) or the like, and performs overall control of the operation of the endoscope 11100 and a display device 11202. Furthermore, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing for displaying an image based on the image signal, such as development processing (demosaicing processing), on the image signal.
  • image processing for displaying an image based on the image signal, such as development processing (demosaicing processing), on the image signal.
  • Display device 11202 under the control of the CCU11201, displays an image based on the image signal subjected to image processing by the CCU11201.
  • the light source device 11203 includes, for example, a light source such as a light emitting diode (LED), and supplies the endoscope 11100 with irradiation light at the time of imaging a surgical site or the like.
  • a light source such as a light emitting diode (LED)
  • LED light emitting diode
  • the input device 11204 is an input interface to the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user type of illumination light, magnification and focal length
  • endoscopes 11100 by the imaging condition inputting the setting of the instruction or the like to change.
  • Surgical instrument control unit 11205 is, tissue ablation, to control the driving of the energy treatment instrument 11112 for such sealing of the incision or blood vessel.
  • the insufflation apparatus 11206 is a gas within the body cavity via the insufflation tube 11111 in order to expand the body cavity of the patient 11132 for the purpose of securing a visual field by the endoscope 11100 and securing a working space of the operator.
  • Send The recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is an apparatus capable of printing various types of information regarding surgery in various types such as text, images, and graphs.
  • the light source device 11203 that supplies the irradiation light when imaging the surgical site to the endoscope 11100 can be configured of, for example, an LED, a laser light source, or a white light source configured by a combination of these. If a white light source by a combination of RGB laser light source is constructed, since it is possible to control the output intensity and output timing of each color (each wavelength) with high accuracy, the adjustment of the white balance of the captured image in the light source apparatus 11203 It can be carried out.
  • a color image can be obtained without providing a color filter in the imaging device.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the light to be output every predetermined time. Acquiring an image at the time of controlling the driving of the image pickup device of the camera head 11102 divided in synchronization with the timing of the change of the intensity of the light, by synthesizing the image, a high dynamic no so-called underexposure and overexposure An image of the range can be generated.
  • the light source device 11203 may be configured to be able to supply light of a predetermined wavelength band corresponding to special light observation.
  • the special light observation for example, by utilizing the wavelength dependency of the absorption of light in body tissue, the irradiation light in normal observation (i.e., white light) by irradiation with light of a narrow band as compared to the mucosal surface
  • the so-called narrow band imaging is performed to image a predetermined tissue such as a blood vessel with high contrast.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiation with excitation light.
  • body tissue is irradiated with excitation light and fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into body tissue and the body tissue is Excitation light corresponding to the fluorescence wavelength of the reagent can be irradiated to obtain a fluorescence image or the like.
  • Light source device 11203 such may be configured to provide a narrow-band light and / or the excitation light corresponding to the special light observation.
  • FIG. 19B is a block diagram showing an example of functional configurations of the camera head 11102 and the CCU 11201 shown in FIG. 19A.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 includes a communication unit 11411, an image processing unit 11412, and a control unit 11413. Camera head 11102 and CCU11201 are communicatively connected to each other by a transmission cable 11400.
  • Lens unit 11401 is an optical system provided in the connecting portion of the barrel 11101. Observation light taken from the tip of the barrel 11101 is guided to the camera head 11102, incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 includes an imaging element.
  • the imaging device constituting the imaging unit 11402 may be one (a so-called single-plate type) or a plurality (a so-called multi-plate type).
  • an image signal corresponding to each of RGB may be generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 is, 3D (Dimensional) may be configured to have a pair of image pickup elements for obtaining respective image signals for the right eye and the left eye corresponding to the display. By 3D display is performed, the operator 11131 is enabled to grasp the depth of the living tissue in the operative site more accurately.
  • the imaging unit 11402 is to be composed by multi-plate, corresponding to the imaging elements, the lens unit 11401 may be provided a plurality of systems.
  • the imaging unit 11402 may not necessarily provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the driving unit 11403 is configured by an actuator, and moves the zoom lens and the focusing lens of the lens unit 11401 by a predetermined distance along the optical axis under the control of the camera head control unit 11405. Thereby, the magnification and the focus of the captured image by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is configured of a communication device for transmitting and receiving various types of information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to CCU11201 via a transmission cable 11400 as RAW data.
  • the communication unit 11404 also receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the the control signal for example, information that specifies the frame rate of the captured image, information that specifies the exposure value at the time of imaging, and / or magnification and information, etc. indicating that specifies the focal point of the captured image, captured Contains information about the condition.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus described above may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are incorporated in the endoscope 11100.
  • AE Auto Exposure
  • AF Auto Focus
  • AWB Automatic White Balance
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various types of information to and from the camera head 11102.
  • the communication unit 11411 is, from the camera head 11102 receives image signals transmitted via a transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102.
  • the image signal and the control signal can be transmitted by telecommunication or optical communication.
  • An image processing unit 11412 performs various types of image processing on an image signal that is RAW data transmitted from the camera head 11102.
  • Control unit 11413 the imaging of the operated portion due endoscope 11100, and various types of control related to the display of the captured image obtained by the imaging of the surgical section are performed.
  • the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image in which a surgical site or the like is captured, based on the image signal subjected to the image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413, by detecting the edge of the shape and color of an object or the like included in the captured image, the surgical instrument such as forceps, a specific body part, bleeding, during use of the energy treatment instrument 11112 mist etc. It can be recognized.
  • the control unit 11413 may superimpose various surgical support information on the image of the surgery section using the recognition result. The operation support information is superimposed and presented to the operator 11131, whereby the burden on the operator 11131 can be reduced and the operator 11131 can reliably proceed with the operation.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electric signal cable corresponding to communication of an electric signal, an optical fiber corresponding to optical communication, or a composite cable of these.
  • the technology according to the present disclosure may be applied to, for example, the endoscope 11100 and the imaging unit 11402 of the camera head 11102 among the configurations described above.
  • the solid-state imaging device according to the present embodiment can be applied to the imaging unit 10402. According to this, since the endoscopic surgery system can obtain a clearer surgical site image, it becomes possible for the operator to confirm the surgical site with certainty. Alternatively, since the endoscopic surgery system can obtain a surgical site image with lower latency, it is possible to perform treatment in the same sense as when the operator is observing the surgical site by touch.
  • the technology according to the present disclosure is applied to an apparatus mounted on any type of mobile object such as a car, an electric car, a hybrid electric car, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot May be
  • FIG. 20A is a block diagram showing a schematic configuration example of a vehicle control system that is an example of a moving object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an external information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the driveline control unit 12010 controls the operation of devices related to the driveline of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, and a steering angle of the vehicle. adjusting steering mechanism, and functions as a control device of the braking device or the like to generate a braking force of the vehicle.
  • Body system control unit 12020 controls the operation of the camera settings device to the vehicle body in accordance with various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device of various lamps such as a headlamp, a back lamp, a brake lamp, a blinker or a fog lamp.
  • the body system control unit 12020 the signal of the radio wave or various switches is transmitted from wireless controller to replace the key can be entered.
  • Body system control unit 12020 receives an input of these radio or signal, the door lock device for a vehicle, the power window device, controls the lamp.
  • Outside vehicle information detection unit 12030 detects information outside the vehicle equipped with vehicle control system 12000.
  • an imaging unit 12031 is connected to the external information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing or distance detection processing of a person, a vehicle, an obstacle, a sign, characters on a road surface, or the like based on the received image.
  • Imaging unit 12031 receives light, an optical sensor for outputting an electric signal corresponding to the received light amount of the light.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information.
  • the light image pickup unit 12031 is received may be a visible light, it may be invisible light such as infrared rays.
  • Vehicle information detection unit 12040 detects the vehicle information.
  • a driver state detection unit 12041 that detects a state of a driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera for imaging the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver does not go to sleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information inside and outside the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040, and a drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 is collision avoidance or cushioning of the vehicle, follow-up running based on inter-vehicle distance, vehicle speed maintained running, functions realized in the vehicle collision warning, or ADAS including lane departure warning of the vehicle (Advanced Driver Assistance System) It is possible to perform coordinated control aiming at
  • the microcomputer 12051 the driving force generating device on the basis of the information around the vehicle acquired by the outside information detection unit 12030 or vehicle information detection unit 12040, by controlling the steering mechanism or braking device, the driver automatic operation such that autonomously traveling without depending on the operation can be carried out cooperative control for the purpose of.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the external information detection unit 12030.
  • the microcomputer 12051 controls the headlamps in response to the preceding vehicle or the position where the oncoming vehicle is detected outside the vehicle information detection unit 12030, the cooperative control for the purpose of achieving the anti-glare such as switching the high beam to the low beam It can be carried out.
  • Audio and image output unit 12052 transmits, to the passenger or outside of the vehicle, at least one of the output signal of the voice and image to be output device to inform a visually or aurally information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as the output device.
  • Display unit 12062 may include at least one of the on-board display and head-up display.
  • FIG. 20B is a diagram illustrating an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 includes imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, a side mirror, a rear bumper, a back door, and an upper portion of a windshield of a vehicle interior.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle cabin mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100. Images in the front acquired by the imaging units 12101 and 12105 are mainly used to detect a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 20B illustrates an example of the imaging range of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates an imaging range of the imaging unit 12101 provided in the front nose
  • imaging range 12112,12113 are each an imaging range of the imaging unit 12102,12103 provided on the side mirror
  • an imaging range 12114 is The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by overlaying the image data captured by the imaging units 12101 to 12104, a bird's eye view of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging unit 12101 through 12104 may have a function of obtaining distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging devices, or an imaging device having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from to no imaging unit 12101 12104, and the distance to the three-dimensional object in to no imaging range 12111 in 12114, the temporal change of the distance (relative speed with respect to the vehicle 12100) In particular, it is possible to extract a three-dimensional object traveling at a predetermined speed (for example, 0 km / h or more) in substantially the same direction as the vehicle 12100 as a leading vehicle, in particular by finding the it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. Automatic operation or the like for autonomously traveling without depending on the way of the driver operation can perform cooperative control for the purpose.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data relating to three-dimensional objects into two-dimensional vehicles such as two-wheeled vehicles, ordinary vehicles, large vehicles, classification and extracted, can be used for automatic avoidance of obstacles.
  • the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see.
  • the microcomputer 12051 determines a collision risk which indicates the risk of collision with the obstacle, when a situation that might collide with the collision risk set value or more, through an audio speaker 12061, a display portion 12062 By outputting a warning to the driver or performing forcible deceleration or avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging unit 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • Such pedestrian recognition is, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as an infrared camera, and pattern matching processing on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not
  • the procedure is to determine Microcomputer 12051 is, determines that the pedestrian in the captured image of the imaging unit 12101 to 12104 is present, recognizing the pedestrian, the sound image output unit 12052 is rectangular outline for enhancement to the recognized pedestrian to superimpose, controls the display unit 12062.
  • the audio image output unit 12052 is, an icon or the like indicating a pedestrian may control the display unit 12062 to display the desired position.
  • the example of the vehicle control system to which the technology according to the present disclosure can be applied has been described above.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 and the like among the configurations described above.
  • the solid-state imaging device according to the present embodiment can be applied to the imaging unit 12031. According to this, since the vehicle control system can obtain a more easily viewable photographed image, it is possible to reduce driver's fatigue.
  • the solid-state imaging device 1 uses the second substrate 20 constituted by the circuit substrate 200 and the opening substrate 300 as a support, and the opening 330 makes the opening 330 A space for attaching the sub chip 400 can be provided. Therefore, since the solid-state imaging device 1 can separately attach the divided sub chips 400, the degree of freedom of the size and layout of the stacked chips can be increased. Further, even in such a case, the solid-state imaging device 1 can suppress an increase in thickness as a whole.
  • the solid-state imaging device according to the present embodiment described above may be mounted on an electronic device as described below, for example.
  • the solid-state imaging device according to the present embodiment may be mounted on an imaging unit of a smartphone and a digital camera capable of capturing an observation target electronically.
  • the solid-state imaging device according to the present embodiment may be mounted on an imaging unit of any electronic device such as a video camera, a wearable device of glasses type, a head mounted display (HMD), a tablet PC, and a game device.
  • a first substrate on which a pixel portion in which pixels are arranged on one main surface is formed;
  • a second substrate bonded to a surface facing the one main surface of the first substrate and having an opening in a partial region of the surface facing the bonding surface with the first substrate;
  • At least one or more sub chips provided inside the opening so as not to protrude from the opening and on which a circuit having a predetermined function is formed;
  • a solid-state imaging device comprising: (2) The second substrate and the sub chip are electrically connected by being bonded in a state in which electrodes formed respectively on the bonding surfaces of the second substrate and the sub chip are in direct contact with each other.
  • the second substrate is formed by bonding a plurality of substrates, and the substrate provided on the bonding surface with the sub chip is a substrate provided with a through hole corresponding to the opening.
  • the solid-state imaging device according to (2) is formed by bonding a plurality of substrates, and the substrate provided on the bonding surface with the sub chip is a substrate provided with a through hole corresponding to the opening.
  • the solid-state imaging device according to (2) is formed by bonding a plurality of substrates, and the substrate provided on the bonding surface with the sub chip is a substrate provided with a through hole corresponding to the opening.
  • the solid-state imaging device according to (2) (4) The solid-state imaging device according to (3), wherein a circuit having a predetermined function is formed on each of the plurality of substrates.
  • a memory circuit is formed in the sub chip.
  • (6) The solid-state imaging device according to (4) or (5), wherein at least one of a logic circuit and an analog-to-digital converter circuit is formed on the second substrate
  • the solid-state imaging device according to any one of (1) to (6), wherein a surface height on an opening surface side of the opening of the sub chip is substantially the same as a surface height of the opening surface of the opening.
  • the first substrate and the second substrate are configured by laminating a semiconductor substrate and a multilayer wiring layer, The solid-state imaging device according to (1) or (2), wherein the first substrate and the second substrate are attached to each other with the multilayer wiring layer facing each other.
  • semiconductor substrates constituting the first substrate and the second substrate are formed of the same material.
  • the sub chip is configured by laminating a semiconductor substrate and a multilayer wiring layer,
  • the first substrate, the second substrate, and the sub chip are configured by laminating a semiconductor substrate and a multilayer wiring layer,
  • the multilayer wiring layer is configured to connect the sub chip and the second substrate via a second substrate through electrode penetrating the semiconductor substrate of the second substrate and a sub chip through electrode penetrating the semiconductor substrate of the sub chip.
  • the second substrate is configured by laminating a semiconductor substrate and a multilayer wiring layer,
  • the semiconductor device further comprises: a second substrate through electrode penetrating the semiconductor substrate of the second substrate; and a multilayer wiring layer provided on the second substrate so as to cover the opening.
  • the solid-state imaging device according to (1) wherein an external input / output terminal electrically connected to the second substrate through electrode is formed in the multilayer wiring layer.
  • the solid-state imaging device according to (12) further including: a third substrate provided on the multilayer wiring layer and having a circuit having a predetermined function formed thereon.
  • Solid-state Imaging Device 10 First Substrate 12 Color Filter Layer 13 Microlens Array 15 Pad 20 Second Substrate 200 Circuit Substrate 300 Opening Substrate 330 Opening 400 Sub-Chip 110, 210, 310, 410 Semiconductor Substrates 120, 220, 320, 420 Multilayer Wiring Layers

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Abstract

【課題】積層するチップの大きさ及びレイアウトの自由度がより高い固体撮像装置を提供する。 【解決手段】一主面に画素を配列した画素部が形成された第１基板と、前記第１基板の一主面と対向する面に貼り合わされ、前記第１基板との貼り合わせ面と対向する面の一部領域に開口が設けられた第２基板と、前記開口から突出しないように前記開口の内部に設けられ、所定の機能を有する回路が形成された少なくとも１つ以上のサブチップと、を備える、固体撮像装置。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　複数のチップを積層させた半導体装置として、例えば、ＣＭＯＳイメージセンサなどの増幅型固体撮像装置及び多層積層型メモリ装置などが知られている。これらの積層型半導体装置は、別々の機能を有するチップを膜厚方向に積層し、各チップを金属材料が埋め込まれたスルーホールにて電気的に接続することによって実現される。
　複数のチップを積層する方法としては、例えば、チップを形成したウェハ同士を互いに貼り合わせる方法が開発されている。
　例えば、下記の特許文献１には、積層型固体撮像装置において、チップを形成したウェハ同士を貼り合わせた後、バックグラインド等を用いてウェハを一括で薄く研磨することが開示されている。
特開２０１４－０９９５８２号公報
　しかし、平面面積が異なるチップを形成したウェハ同士を積層する場合、最も平面面積が大きいチップを形成したウェハによって、ウェハに形成可能なチップの数及びレイアウトが制限されてしまう。
　そこで、本開示では、積層するチップの大きさ及びレイアウトの自由度をより高くすることが可能な、新規かつ改良された固体撮像装置を提案する。
　本開示によれば、一主面に画素を配列した画素部が形成された第１基板と、前記第１基板の一主面と対向する面に貼り合わされ、前記第１基板との貼り合わせ面と対向する面の一部領域に開口が設けられた第２基板と、前記開口から突出しないように前記開口の内部に設けられ、所定の機能を有する回路が形成された少なくとも１つ以上のサブチップと、を備える、固体撮像装置が提供される。
　本開示によれば、画素部が形成された基板に対して、開口が設けられた基板を貼り付けることで、開口が設けられた基板を支持体として用いつつ、開口を介してサブチップと基板内部の回路とを電気的に接続することが可能である。
　以上説明したように本開示によれば、積層するチップの大きさ及びレイアウトの自由度がより高い固体撮像装置を提供することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係る固体撮像装置の構成を模式的に説明した縦断面図である。 同実施形態に係る固体撮像装置の製造方法の概略を説明する模式図である。 同実施形態に係る固体撮像装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る固体撮像装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る固体撮像装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る固体撮像装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る固体撮像装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る固体撮像装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る固体撮像装置の製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係る固体撮像装置の製造方法の一工程を説明する模式的な縦断面図である。 第２基板を形成する他の方法の一工程を示す模式的な縦断面図である。 第２基板を形成する他の方法の一工程を示す模式的な縦断面図である。 第２基板を形成する他の方法の一工程を示す模式的な縦断面図である。 第２基板を形成する他の方法の一工程を示す模式的な縦断面図である。 第２基板を形成するさらに他の方法の一工程を示す模式的な縦断面図である。 第２基板を形成するさらに他の方法の一工程を示す模式的な縦断面図である。 第２基板を形成するさらに他の方法の別工程を示す模式的な縦断面図である。 第２基板を形成するさらに他の方法の別工程を示す模式的な縦断面図である。 第２基板を形成するさらに他の方法の別工程を示す模式的な縦断面図である。 第２基板を形成するさらに他の方法の別工程を示す模式的な縦断面図である。 第１の変形例に係る固体撮像装置の構成を模式的に説明した縦断面図である。 第２の変形例に係る固体撮像装置の構成を模式的に説明した縦断面図である。 第１の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第１の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第１の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第１の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第１の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第２の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第２の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第２の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第２の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第２の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第２の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第２の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第３の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第３の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第３の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第３の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第４の具体例に係る固体撮像装置の積層構造を模式的に示す縦断面図である。 第４の具体例に係る固体撮像装置の各基板及びサブチップの平面配置を示す平面図である。 第４の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第５の具体例に係る固体撮像装置の積層構造を模式的に示す縦断面図である。 第５の具体例に係る固体撮像装置の各基板及びサブチップの平面配置を示す平面図である。 第６の具体例に係る固体撮像装置の積層構造を模式的に示す縦断面図である。 第６の具体例に係る固体撮像装置の各基板及びサブチップの平面配置を示す平面図である。 第７の具体例に係る固体撮像装置の積層構造を模式的に示す縦断面図である。 第７の具体例に係る固体撮像装置の各基板及びサブチップの平面配置を示す平面図である。 第８の具体例に係る固体撮像装置の積層構造を模式的に示す縦断面図である。 第８の具体例に係る固体撮像装置の各基板及びサブチップの平面配置を示す平面図である。 第９の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第９の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第９の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第９の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第９の具体例に係る固体撮像装置の製造方法の一工程を模式的に示す縦断面図である。 第１０の具体例に係る固体撮像装置の構造を模式的に示す縦断面図である。 本開示に係る技術を適用し得る固体撮像装置の構成例を示す断面図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　０．本開示の技術的背景
　１．固体撮像装置の構成
　２．固体撮像装置の製造方法
　３．固体撮像装置の変形例
　４．固体撮像装置の具体例
　５．適用例
　６．まとめ
　＜０．本開示の技術的背景＞
　本開示の一実施形態に係る固体撮像装置について説明する前に、本開示の技術的背景について説明する。
　例えば、複数のチップを積層した積層型の固体撮像装置が知られている。このような積層型の固体撮像装置では、チップを形成した複数のウェハを貼り合わせた後、都度、バックグラインド（ＢＧＲ）及びＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を組み合わせることで、積層したウェハを薄肉化している。積層型の固体撮像装置では、各ウェハの薄肉化は、各チップを貫通する接続電極の形成をより容易にし、かつ装置全体での厚さを減少させることができるため、極めて重要である。
　しかしながら、この方法では、積層されるウェハの各々に形成されるチップの平面面積が異なる場合、最大面積のチップが形成されたウェハに合わせてレイアウトが決定されるため、一部のウェハにてチップに利用されない領域が発生してしまう。また、この方法では、複数のチップが形成されたウェハ同士を積層するため、積層されたチップのいずれかが所望の性能を満たしていない場合、固体撮像装置全体としても所望の性能を満たせなくなってしまう。そのため、この方法では、固体撮像装置の収量が低くなる可能性があった。
　一方、近年、別途製造したチップを、ウェハ上に形成されたチップにそれぞれ積層させるＣｏＷ（Ｃｈｉｐ　ｏｎ　Ｗａｆｅｒ）という手法が開発されている。しかしながら、この方法では、チップを積層するウェハが支持体として機能するため、ウェハにバックグラインド及びＣＭＰなどの薄肉化処理を施すことが困難となり、固体撮像装置全体の厚さが増加してしまう。また、別途製造したチップを樹脂等によってウェハに貼り付けた場合、樹脂の応力等によって貼り合わせたチップに歪み又は反りが発生する可能性があるため、固体撮像装置としての特性に影響が生じてしまうことがあった。
　さらに、例えば、画素部が形成されたウェハにキャリアウェハを仮貼りした後、各チップの積層、及びウェハの薄肉化処理を行い、その後、キャリアウェハを剥離する手法が提案されている。この方法では、キャリアウェハを支持体として用いることで、画素部が形成されたウェハに対して薄肉化処理を行うことが可能となる。これによれば、固体撮像装置の全体としての厚さを減少させることができる。
　ただし、この方法では、キャリアウェハを仮貼り後、剥離するため、キャリアウェハの仮貼りに用いた接着剤等の残渣が固体撮像装置の性能に影響を及ぼしてしまうことがあった。また、キャリアウェハの剥離の際に、画素部が形成されたウェハにストレスが掛かり、画素部が形成されたウェハに歪み又は反り等が発生する可能性があった。
　本開示に係る技術は、上記事情に鑑みてなされたものである。以下では、本開示の一実施形態に係る固体撮像装置について詳細に説明する。
　＜１．固体撮像装置の構成＞
　まず、図１を参照して、本開示の一実施形態に係る固体撮像装置の構成について説明する。図１は、本実施形態に係る固体撮像装置の構成を模式的に説明した縦断面図である。
　なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表すことがある。
　図１に示すように、本実施形態に係る固体撮像装置１は、第１基板１０と、回路基板２００及び開口基板３００にて構成される第２基板２０と、サブチップ４００とを順に積層して構成される。固体撮像装置１は、例えば、ウェハ状態の基板上に複数配列されて形成された後、ダイシングラインＤＬで切断されることによって製造され得る。
　具体的には、第１基板１０は、画素部が設けられ得る。第２基板２０の回路基板２００及びサブチップ４００には、固体撮像装置１の動作に関する各種の信号処理を行うための回路が設けられ得る。例えば、回路基板２００には、ロジック回路が設けられてもよく、サブチップ４００には、メモリ回路が設けられてもよい。例えば、固体撮像装置１は、第１基板１０に入射した光を画素部にて光電変換するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサであってもよい。
　第１基板１０は、例えば、シリコン（Ｓｉ）からなる半導体基板、及び該半導体基板上に形成される多層配線層を含んで構成される。第１基板１０の受光面側には、カラーフィルタ層１２及びマイクロレンズアレイ１３が設けられ、内部に形成されたパッド１５を露出させるパッド開口部１７が設けられる。また、第１基板１０の受光面と対向する面側には、画素部にて取得された信号を第２基板２０又はサブチップ４００に取り出すための電極１０１が設けられる。
　半導体基板及び多層配線層には、画素が２次元状に配列された画素部、及び画素部からの画素信号を処理する画素信号処理回路が形成される。各画素は、撮像対象からの光を受光し、光電変換するフォトダイオード（Ｐｈｏｔｏ　Ｄｉｏｄｅ：ＰＤ）、フォトダイオードによって取得された光に対応する電気信号を読み出すためのトランジスタ、及び駆動回路等にて構成される。画素信号処理回路は、各画素からの電気信号に対して、例えば、アナログ－デジタル変換（ＡＤ変換）等の各種の信号処理を実行する。なお、画素部では、画素が２次元状に配列されてもよく、３次元状に配列されてもよい。
　カラーフィルタ層１２は、複数のカラーフィルタ（Ｃｏｌｏｒ　Ｆｉｌｔｅｒ：ＣＦ）を２次元状に配列することで構成される。マイクロレンズアレイ１３は、複数のマイクロレンズ（Ｍｉｃｒｏ　Ｌｅｎｓｅ：ＭＬ）を２次元状に配列することで構成される。カラーフィルタ層１２及びマイクロレンズアレイ１３は、画素部の直上に形成され、１つの画素のＰＤに対して１つのＣＦ及び１つのＭＬが配設される。
　カラーフィルタ層１２の各ＣＦは、例えば、赤色、緑色、及び青色のいずれかの色を有してもよい。ＣＦを通過した光が画素のＰＤに入射し、画素信号に変換されることによって、撮像対象の該ＣＦに対応する色成分の画素信号が取得される。より詳細には、固体撮像装置１では、１つのＣＦに対応する１つの画素が副画素として機能しており、複数の副画素によって１つの画素が形成されてもよい。例えば、固体撮像装置１では、赤色のＣＦが設けられる赤色画素、緑色のＣＦが設けられる緑色画素、青色のＣＦが設けられる青色画素、及びＣＦが設けられない白色画素の４色の副画素によって、１つの画素が形成されてもよい。なお、ＣＦの配列方法は特に限定されず、例えば、デルタ配列、ストライプ配列、ダイアゴナル配列、又はレクタングル配列等、各種の配列であってよい。
　マイクロレンズアレイ１３は、各ＭＬが各ＣＦの直上に位置するように形成される。マイクロレンズアレイ１３は、各ＭＬによって光を集光し、集光した光を画素のＰＤに入射させることによって、固体撮像装置１の感度を向上させることができる。
　パッド１５は、第１基板１０の多層配線層に形成され、外部との間で各種信号のやり取りを行うためのＩ／Ｏ（インプット／アウトプット）部として機能する。例えば、パッド１５は、第１基板１０の外周に沿って設けられてもよい。パッド１５は、パッド開口部１７によって金属面が露出され、パッド開口部１７を介して、例えば、ワイヤボンディング等によって外部回路と電気的に接続される。パッド１５は、例えば、ワイヤボンディング用のワイヤとの接着性等を考慮して、アルミニウム（Ａｌ）などの金属にて形成されてもよい。
　第２基板２０は、例えば、回路が形成された回路基板２００と、基板を貫通する開口３３０が形成された開口基板３００とを貼り合わせることで構成される。回路基板２００は、例えば、ロジック回路が形成されたロジック基板である。
　具体的には、回路基板２００は、例えば、Ｓｉからなる半導体基板、及び該半導体基板上に形成される多層配線層を含んで構成される。半導体基板及び多層配線層には、固体撮像装置１の動作に係る各種の信号処理を実行するためのロジック回路が形成されてもよい。ロジック回路は、例えば、第１基板１０の画素部を駆動するための駆動信号を制御し、かつ外部との信号のやり取りを制御する。また、回路基板２００には、第１基板１０に設けられた電極１０１と、サブチップ４００に設けられた電極４１１とを電気的に接続する貫通ビア２０１が設けられる。
　開口基板３００は、例えば、Ｓｉからなる半導体基板の一部領域に、半導体基板を貫通する開口３３０が設けられて構成される。具体的には、開口基板３００に設けられた開口３３０は、第１基板１０の平面面積よりも小さく、サブチップ４００の平面面積よりも大きい平面面積にて形成される。これにより、開口基板３００は、開口３３０の内部にサブチップ４００を収納することが可能となる。
　開口基板３００は、固体撮像装置１の支持体及びキャリアウェハとして機能する。開口基板３００には開口３３０が設けられているため、サブチップ４００は、該開口３３０を介して回路基板２００との間で電気的な接続を形成することができる。なお、開口基板３００の基板自体の構成は、特に限定されない。開口基板３００は、半導体基板のみで構成されてもよく、半導体基板及び多層配線層を積層した積層基板にて構成されてもよい。
　サブチップ４００は、開口３３０から突出しないように開口３３０の内部に設けられ、回路基板２００と貼り合わせられる。これによれば、サブチップ４００は、開口基板３００の開口３３０を介して、回路基板２００と電気的に接続することができる。サブチップ４００は、開口３３０から突出しないため、例えば、サブチップ４００が設けられた面と対向する面（すなわち、第１基板１０の受光面）に薄肉化処理を施す際に、サブチップ４００は開口基板３００によって保護されることになる。
　サブチップ４００は、例えば、Ｓｉからなる半導体基板、及び該半導体基板上に形成される多層配線層を含んで構成される。半導体基板及び多層配線層には、第１基板１０の画素部で取得され、画素信号処理回路によってＡＤ変換された画素信号を一時的に保持するメモリ回路が形成されてもよい。また、サブチップ４００には、第１基板１０又は第２基板２０との間で信号の入出力を行うための電極４１１が設けられる。
　固体撮像装置１では、メモリ回路に画素信号を一時保持することによって、グローバルシャッター方式の撮像を実現することができる。また、固体撮像装置１から外部回路への画素信号の読み出しをより高速で行うことが可能となる。これによれば、固体撮像装置１は、高速撮影時においても、画像の歪みを抑制することによって、より高品質な画像を撮影することが可能になる。
　なお、サブチップ４００は、上述したメモリチップに限定されず、他の素子が形成されたチップであってもよい。例えば、サブチップ４００は、ジャイロ素子又はアンテナ素子が形成されたチップであってもよく、サブチップ４００は、化合物半導体を用いた赤外線受光素子が形成されたチップであってもよい。
　なお、第１基板１０、第２基板２０及びサブチップ４００の半導体基板及び多層配線層の材料、半導体基板及び多層配線層に形成される回路、並びに半導体基板及び多層配線層の形成方法は、公知のものを適宜使用することができるため、ここでは詳細な説明を省略する。
　例えば、半導体基板は、シリコン基板以外にも、ガリウムヒ素（ＧａＡｓ）基板、及びシリコンカーバイド（ＳｉＣ）基板などの他の種類の半導体基板であってもよい。または、半導体基板は、サファイア基板等にシリコン等の半導体を積層した基板であってもよい。多層配線層は、例えば、ＳｉＯ２又はＳｉＮなどの絶縁層中に、銅（Ｃｕ）又はアルミニウム（Ａｌ）などの金属配線層を形成した積層体であってもよい。
　ここで、第１基板１０及び第２基板２０を構成する半導体基板と、サブチップ４００を構成する半導体基板とは、同じ材質で形成されていてもよい。このような場合、第１基板１０、第２基板２０及びサブチップ４００の各々にて熱膨張率及び熱伝導率が同じになるため、熱ストレス及び放熱性を改善させることができる。
　ただし、第１基板１０及び第２基板２０を構成する半導体基板と、サブチップ４００を構成する半導体基板とは、異なる材質で形成されていてもよいことはいうまでもない。本実施形態に係る固体撮像装置１では、サブチップ４００の種類、大きさ及びレイアウトの自由度が高いため、専用の材質の実装基板に実装されるサブチップ４００であっても問題なく使用することが可能である。
　ここで、第１基板１０、第２基板２０の回路基板２００、及びサブチップ４００に設けられた各回路は、互いに電気的に接続されている。例えば、第１基板１０、回路基板２００及びサブチップ４００は、回路基板２００に設けられた貫通ビア２０１によって、第１基板１０及びサブチップ４００に設けられた電極１０１、４１１の各々を連結することで、互いに電気的に接続されていてもよい。
　ただし、第１基板１０、回路基板２００及びサブチップ４００の電気的な接続方法は、上記に限定されず、公知の種々の方法を用いることが可能である。
　例えば、上述したように、第１基板１０、回路基板２００及びサブチップ４００に設けられた回路は、半導体基板等を貫通する貫通孔をＣｕなどの金属で埋め込んだ貫通ビアによって電気的に接続されてもよい。また、第１基板１０、回路基板２００及びサブチップ４００に設けられた回路は、各チップの表面に露出した電極同士を互いに接触させた後、熱処理によって電極同士を接合することで、電気的に接続されてもよい。このような互いに露出した電極同士を直接接触させることで接合した構造のことを電極接合構造とも称する。電極接合構造は、貼り合わせたチップ同士の界面に形成されるため、貫通ビアを用いてチップ同士を電気的に接続した場合と比較して、配線及び電極のレイアウトの自由度を向上させることができる。
　なお、各図面においては図示を省略しているが、固体撮像装置１において、配線及び貫通ビア等の金属材料が半導体基板と接触している箇所では、両者を電気的に絶縁するための絶縁材料が介在していることは言うまでもない。絶縁材料としては、例えば、ＳｉＯ２などのシリコン酸化物、またはＳｉＮなどのシリコン窒化物等の公知の絶縁材料を用いることが可能である。絶縁材料は、金属材料と半導体基板との間に存在してもよく、両者の接触部位から離れた半導体基板内に存在してもよい。例えば、貫通ビアでは、上記絶縁材料は、半導体基板に設けられる貫通孔の内側壁と、該貫通孔に埋め込まれる金属材料との間に存在していてもよい。
　以上にて説明したように、本実施形態に係る固体撮像装置１は、回路基板２００及び開口基板３００にて構成される第２基板２０を支持体として用いつつ、開口基板３００に形成された開口３３０によって、サブチップ４００を取り付ける空間を設けることができる。したがって、本実施形態に係る固体撮像装置１は、支持体となる第２基板２０を剥離せずとも、固体撮像装置１を薄肉化することができ、かつダイシングされたサブチップ４００をそれぞれ貼り付けることができる。
　＜２．固体撮像装置の製造方法＞
　続いて、図２及び図３Ａ～図３Ｈを参照して、本実施形態に係る固体撮像装置１の製造方法の一例について説明する。図２は、本実施形態に係る固体撮像装置１の製造方法の概略を説明する模式図である。図３Ａ～図３Ｈは、本実施形態に係る固体撮像装置１の製造方法の各工程を説明する模式的な縦断面図である。
　まず、図２を参照して、本実施形態に係る固体撮像装置１の製造方法の概略を説明する。図２に示すように、画素部１Ａがそれぞれ形成されたダイシング前の第１基板１０と、回路基板２００とがまず貼り合わせられる。具体的には、第１基板１０の画素部１Ａが形成された面と対向する面に、回路基板２００が貼り合わせられる。その後、バックグラインド及びＣＭＰを組み合わせて、回路基板２００の薄肉化処理が行われる。
　次に、第１基板１０及び回路基板２００の積層体と、開口３３０が設けられた開口基板３００とが貼り合わせられる。具体的には、第１基板１０及び回路基板２００の積層体の回路基板２００側の面に、開口基板３００が貼り合わせられる。このとき、開口基板３００の開口３３０は、第１基板１０にて画素部１Ａが形成された位置と対応する位置に形成される。
　続いて、別途、サブチップ４００を形成したウェハ４０１から個々のサブチップ４００を切り出し、所望の特性を満たすサブチップ４００のみを回路基板２００に配設する。具体的には、サブチップ４００は、開口基板３００の開口３３０の内部に配設されることで、回路基板２００上に貼り合わされ、回路基板２００及び第１基板１０と電気的に接続される。その後、第１基板１０の画素部１Ａが形成された面側の薄肉化処理が行われる。このとき、サブチップ４００は、開口３３０から突出しないように設けられることで開口基板３００によって保護されているため、第１基板１０の薄肉化処理の際に特に影響を受けない。
　その後、第１基板１０の画素部１Ａが形成された面側にカラーフィルタ層１２及びマイクロレンズアレイ１３が形成される。続いて、開口基板３００の薄肉化処理が行われることによって、固体撮像装置１が配列されたウェハが製造される。さらに、該ウェハを固体撮像装置１ごとに各々ダイシングすることで、チップごとに分離された固体撮像装置１が製造される。
　次に、図３Ａ～図３Ｈを参照して、より詳細に、本実施形態に係る固体撮像装置１の製造方法を説明する。
　まず、図３Ａに示すように、公知の方法によって、第１基板１０にフォトダイオード、画素トランジスタ及び配線等（図示せず）、並びに電極１０１を形成する。なお、電極１０１は、後段にて第１基板１０、回路基板２００及びサブチップ４００を電気的に接続する際に、第１基板１０の電気的な接続点として機能する。
　次に、公知の方法によって、所定の機能を有する回路が設けられた回路基板２００を形成し、第１基板１０と貼り合わせる。回路基板２００と第１基板１０との貼り合わせ方は、特に限定されないが、例えば、互いの多層配線層が対向するように（いわゆるフェイストゥフェイスにて）貼り合わせてもよい。
　次に、図３Ｂに示すように、第１基板１０と、回路基板２００とを貼り合わせた積層体の回路基板２００側の面が薄肉化される。薄肉化は、公知の方法を用いることで行うことができるが、例えば、バックグラインド及びＣＭＰを組み合わせることで行ってもよい。
　その後、図３Ｃに示すように、公知の方法を用いて、回路基板２００を貫通し、第１基板の電極１０１と電気的に接続する貫通ビア２０１が形成される。貫通ビア２０１は、サブチップ４００を回路基板２００に貼り合わせた際に、サブチップ４００と回路基板２００との電気的な接続点として機能する。
　続いて、図３Ｄに示すように、第１基板１０及び回路基板２００を貼り合わせた積層体と、開口３３０が設けられた開口基板３００とが貼り合わせられる。具体的には、第１基板１０及び回路基板２００を貼り合わせた積層体の回路基板２００側の面に、プラズマ接合によって開口基板３００が貼り合わせられる。
　次に、図３Ｅに示すように、開口３３０を介して、サブチップ４００と回路基板２００とが貼り合わせられる。具体的には、サブチップ４００は、開口基板３００の開口３３０の内部に設けられることで、第１基板１０及び回路基板２００を貼り合わせた積層体の回路基板２００側の面に貼り合わせられる。サブチップ４００と、回路基板２００との貼り合わせは、例えば、プラズマ接合を用いて行ってもよい。
　このとき、サブチップ４００は、サブチップ４００内の電極４１１と、回路基板２００内の貫通ビア２０１とが電気的接続を形成するように、回路基板２００と貼り合わせられる。ただし、サブチップ４００と、回路基板２００との電気的接続の形成方法は、特に限定されない。例えば、電極４１１と貫通ビア２０１とを接合する以外に、上述した電極接合構造を用いて、サブチップ４００と、回路基板２００とを電気的に接続してもよい。
　続いて、図３Ｆに示すように、第１基板１０、回路基板２００、開口基板３００及びサブチップ４００の積層体の第１基板１０側の面が薄肉化される。具体的には、第１基板１０の回路基板２００が貼り合わされた面と対向する面（フォトダイオード等が形成された画素形成面）が公知の方法にて薄肉化される。
　その後、図３Ｇに示すように、薄肉化された第１基板１０の画素形成面の上に、カラーフィルタ層１２及びマイクロレンズアレイ１３が形成される。また、薄肉化された第１基板１０の画素形成面には、パッド開口部１７が形成されることで、第１基板１０の内部に形成されていたパッド１５が露出される。
　さらに、図３Ｈに示すように、開口基板３００が薄肉化された後、ダイシングラインＤＬにて切断されることで、チップとして個片化された固体撮像装置１を製造することができる。
　なお、固体撮像装置１の製造方法は、上記に限定されない。上記の各工程は、場合によっては、順序が入れ替わっていてもよい。例えば、サブチップ４００の貼り付け及び第１基板１０の薄肉化は入れ替わっていてもよい。また、開口基板３００の薄肉化及びカラーフィルタ層１２等の形成は、入れ替わっていてもよい。
　また、上記で、回路基板２００及び開口基板３００の積層体として形成された第２基板２０は、他の方法によって形成されていてもよい。かかる他の方法について、図４Ａ～４Ｄ及び図５Ａ～図５Ｆを参照して説明する。
　例えば、図４Ａ～４Ｄを参照して説明する方法は、第１基板１０に順次、第２基板２０として回路基板２００及び開口基板３００を貼り合わせることに替えて、あらかじめ回路基板２００及び開口基板３００を貼り合わせることで、第２基板２０を形成する方法である。図４Ａ～図４Ｄは、第２基板２０を形成する他の方法の各工程を示す模式的な縦断面図である。
　まず、図４Ａに示すように、多層配線層２２０及び半導体基板２１０を積層した回路基板２００を形成する。回路基板２００には、多層配線層２２０及び半導体基板２１０の間に、後段にて開口３３０を介して露出される電極２０３が形成される。なお、回路基板２００には、別途、ロジック回路等の所定の機能を有する回路が設けられ、該回路は、電極２０３と電気的に接続していることは言うまでもない。
　次に、図４Ｂに示すように、回路基板２００の半導体基板２１０がバックグラインド及びＣＭＰを組み合わせによって薄肉化される。具体的には、半導体基板２１０は、内部に形成された電極２０３が露出する程度まで薄肉化される。
　続いて、図４Ｃに示すように、回路基板２００の半導体基板２１０側の面に、多層配線層３２０及び半導体基板３１０を積層した開口基板３００が貼り合わせられる。具体的には、回路基板２００の半導体基板２１０側の面と、開口基板３００の多層配線層３２０側の面とが対向するように（すなわち、バックトゥフェイスにて）、回路基板２００及び開口基板３００が貼り合わせられる。
　その後、図４Ｄに示すように、開口基板３００の半導体基板３１０側の面から回路基板２００に形成された電極２０３が露出するように開口３３０が形成される。例えば、フォトリソグラフィ及びエッチング等を用いて、半導体基板３１０及び多層配線層３２０の所定の領域を除去することによって、電極２０３を露出させる開口３３０を形成することができる。
　以上の工程によれば、所定の領域に開口３３０が設けられ、開口３３０の内部にてサブチップ４００と電気的に接続することが可能な第２基板２０を形成することができる。このような第２基板２０は、回路基板２００の多層配線層２２０側の面を第１基板１０と貼り合わせることで、図３Ａ～図３Ｈを参照して説明した製造方法と同様に、固体撮像装置１を製造することができる。
　例えば、図５Ａ～図５Ｂを参照して説明する方法は、第１基板１０に順次、第２基板２０として回路基板２００及び開口基板３００を貼り合わせることに替えて、１つの基板にて第２基板２００Ａを形成する方法である。図５Ａ及び図５Ｂは、第２基板２００Ａを形成するさらに他の方法の各工程を示す模式的な縦断面図である。
　まず、図５Ａに示すように、半導体基板２１１、ＢＯＸ層２１２、ＳＯＩ層２１３及び多層配線層２２０を積層した第２基板２００Ａを形成する。ＢＯＸ層２１２は、例えば、ＳｉＯ２などの酸化物で形成された層であり、ＳＯＩ層２１３は、半導体基板２１１と同様のＳｉなどの半導体にて形成された層である。すなわち、第２基板２００Ａは、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってもよい。第２基板２００Ａには、多層配線層２２０から半導体基板２１１にかけて、後段にてサブチップ４００と電気的な接続を形成する電極２０３が形成される。なお、第２基板２００Ａには、別途、ロジック回路等の所定の機能を有する回路が設けられ、該回路が電極２０３と電気的に接続していることは言うまでもない。
　その後、図５Ｂに示すように、半導体基板２１１側の面から電極２０３が露出するように開口２３０が形成される。例えば、フォトリソグラフィ及びエッチング等を用いて、半導体基板２１１の所定の領域を除去することによって、開口２３０を形成し、電極２０３を露出させることができる。
　以上の工程によれば、所定の領域に開口２３０が設けられ、開口２３０の内部にてサブチップ４００と電気的に接続することが可能な第２基板２００Ａを形成することができる。このような第２基板２００Ａは、多層配線層２２０側の面を第１基板１０と貼り合わせることで、図３Ａ～図３Ｈを参照して説明した製造方法と同様に、固体撮像装置１を製造することができる。
　また、図５Ｃ～図５Ｆを参照して説明する方法は、深さの異なる電極２０３、２０５を有する第２基板２００Ａを形成する方法である。図５Ｃ～図５Ｆは、第２基板２００Ａを形成するさらに他の方法の各工程を示す模式的な縦断面図である。
　まず、図５Ｃに示すように、深さが異なる電極２０３、２０５を有する第２基板２００Ａを形成する。具体的には、第２基板２００Ａは、半導体基板と、半導体基板の上に形成された回路とを備える。半導体基板の上に形成された回路は、第２基板２００Ａが有する所定の機能を実行するための回路であり、後段の工程で開口２３０が形成される面と対向する面側に設けられる。また、第２基板２００Ａには、開口２３０が形成される面に向かって該回路から電極２０３、２０５が形成される。電極２０３は、第２基板２００Ａの内部の中ほどまで達する深さにて設けられ、電極２０５は、第２基板２００Ａを貫通する深さにて設けられる。
　なお、図５Ｃ～図５Ｆでは、回路及び電極２０３、２０５と、第２基板２００Ａを構成する半導体基板との間に介在する絶縁材料２４０を明示している。絶縁材料２４０は、回路及び電極２０３、２０５と、第２基板２００Ａを構成する半導体基板との間を電気的に絶縁することで、回路及び電極２０３、２０５から半導体基板へ電流が流れることを防止する。絶縁材料２４０としては、例えば、ＳｉＯ２などのシリコン酸化物、またはＳｉＮなどのシリコン窒化物等の公知の絶縁材料を用いることが可能である。なお、他の断面図では図示しないが同様に、配線及び貫通ビア等の金属材料と、半導体基板との間には両者を電気的に絶縁するための絶縁材料２４０が介在している。
　次に、図５Ｄに示すように、第２基板２００Ａの一方の面から電極２０３が露出するように開口２３０が形成される。ただし、開口２３０は、第２基板２００Ａを貫通する電極２０５が形成されている領域には形成されない。例えば、フォトリソグラフィ及びエッチング等を用いて、第２基板２００Ａの所定の領域を除去することによって、開口２３０を形成し、電極２０３を露出させることができる。
　続いて、図５Ｅに示すように、開口２３０の内部にサブチップ４００が配置され、開口２３０を介してサブチップ４００と第２基板２００Ａとが貼り合わせられる。具体的には、サブチップ４００は、サブチップ４００に設けられた電極４１１の位置と、第２基板２００Ａに設けられた電極２０３の位置とが対応するように、開口２３０の内部に配置される。これにより、サブチップ４００及び第２基板２００Ａは、電極２０３及び電極４１１を介して互いに電気的に接続される。
　その後、サブチップ４００及び第２基板２００Ａは、例えば、プラズマ接合を用いることで貼り合わせられる。第２基板２００Ａとサブチップ４００との間隙は、有機樹脂５００で埋め込まれてもよい。有機樹脂５００は、封止剤又は充填剤として用いられる公知のものであれば、いかなるものも使用することができる。
　次に、図５Ｆに示すように、サブチップ４００が設けられた面側から第２基板２００Ａ及びサブチップ４００を薄肉化する。具体的には、ＢＧＲ及びＣＭＰを用いて、電極２０５が露出するまで第２基板２００Ａ及びサブチップ４００を薄肉化する。これによれば、１つの工程で第２基板２００Ａ及びサブチップ４００を同時に薄肉化することができる。また、薄肉化によって露出した電極２０５を第２基板２００Ａの外部入出力端子として用いることも可能である。なお、第２基板２００Ａ及びサブチップ４００の薄肉化された面には、サブチップ４００及び電極２０５を保護するために、絶縁材料２４０が成膜されていてもよい。
　このような第２基板２００Ａは、第１基板１０と貼り合わせることで、図３Ａ～図３Ｈを参照して説明した製造方法と同様に、固体撮像装置１を製造することができる。なお、第２基板２００Ａは、開口２３０が形成された直後に、第１基板１０と貼り合わせられてもよい。
　＜３．固体撮像装置の変形例＞
　次に、図６Ａ及び図６Ｂを参照して、本実施形態の変形例に係る固体撮像装置について説明する。図６Ａは、第１の変形例に係る固体撮像装置２Ａの構成を模式的に説明した縦断面図である。図６Ｂは、第２の変形例に係る固体撮像装置２Ｂの構成を模式的に説明した縦断面図である。
　第１の変形例に係る固体撮像装置２Ａは、図６Ａに示すように、図１で示した固体撮像装置１に対して、開口基板３００にも電極３０１及び回路（図示せず）が形成されている点が異なる。具体的には、開口基板３００には、開口３３０が形成される領域を除いてトランジスタ、配線及び電極などの回路が形成され、回路基板２００に設けられた回路と協働して、又は単独で、所定の機能を有する回路として機能してもよい。
　なお、上述した構成以外の構成については、図１で示した固体撮像装置１と実質的に同様であるため、ここでの説明は省略する。
　第２の変形例に係る固体撮像装置２Ｂは、図６Ｂに示すように、図１で示した固体撮像装置１に対して、開口基板３００の開口３３０の内部に、複数のサブチップ４００Ａ及び４００Ｂが貼り付けられている点が異なる。
　具体的には、開口基板３００の開口３３０の内部には、複数のサブチップ４００Ａ及び４００Ｂが貼り付けられ、それぞれ電極４１１Ａ及び貫通ビア２０１Ａ、電極４１１Ｂ及び貫通ビア２０１Ｂを介して、第１基板１０と電気的に接続している。サブチップ４００Ａ及び４００Ｂは、互いに異なる機能を有する回路（図示せず）を備えていてもよく、互いに同じ機能を有する回路（図示せず）を備えていてもよい。また、開口３３０の内部に貼り付けられるサブチップの数は、２つに限定されず、３以上であってもよい。この場合であっても、開口３３０に貼り付けられるサブチップ４００Ａ及び４００Ｂは、いずれも開口３３０から突出しないように設けられる。
　なお、上述した構成以外の構成については、図１で示した固体撮像装置１と実質的に同様であるため、ここでの説明は省略する。
　＜４．固体撮像装置の具体例＞
　続いて、図７Ａ～図１７を参照して、本実施形態の各具体例に係る固体撮像装置について説明する。
　（第１の具体例）
　図７Ａ～図７Ｅを参照して、第１の具体例に係る固体撮像装置について説明する。図７Ａ～図７Ｅは、第１の具体例に係る固体撮像装置３Ａの製造方法の各工程を模式的に示す縦断面図である。第１の具体例に係る固体撮像装置３Ａは、第２基板２０に開口２３０を設け、開口２３０の内部にサブチップ４００を埋め込むことで、第２基板２０とサブチップ４００とを直接電気的に接続している。
　具体的には、図７Ａに示すように、まず、半導体基板１１０と多層配線層１２０とが積層された第１基板１０が用意される。半導体基板１１０には、画素に対応した位置にフォトダイオード１１が形成されており、多層配線層１２０には、フォトダイオード１１と電気的に接続する配線１２１及び電極１２３が形成されている。ここで、電極１２３は、多層配線層１２０の最上層に露出するように形成されることで、後述する第２基板２０の電極２２３と電極接合構造を形成可能に設けられる。
　また、半導体基板２１０と多層配線層２２０とが積層された第２基板が用意される。半導体基板２１０には、開口２３０が形成される領域に、後段にてサブチップ４００と電極接合構造を形成する電極２０３が形成されている。多層配線層２２０には、第１基板１０からの信号を情報処理するためのロジック回路を構成する配線２２１及び電極２２３が形成される。ここで、電極２２３は、多層配線層２２０の最上層に露出するように形成されることで、第１基板１０の電極１２３と電極接合構造を形成可能に設けられる。
　次に、図７Ｂに示すように、第１基板１０及び第２基板２０は、互いの多層配線層１２０、２２０が対向するように（すなわち、フェイストゥフェイスにて）貼り合わせられる。このとき、互いに多層配線層１２０、２２０の表面に露出している電極１２３、２２３は、直接接触した後、熱処理されることで接合し、電極接合構造を形成する。これにより、第１基板１０及び第２基板２０は、互いに電気的に接続される。
　続いて、図７Ｃに示すように、第１基板１０及び第２基板２０の積層体の半導体基板２１０側の面に開口２３０が設けられ、該開口２３０の内部にサブチップ４００が配設される。具体的には、サブチップ４００は、半導体基板４１０及び多層配線層４２０を積層することで構成され、多層配線層４２０には、第２基板２０と電気的に接続するための電極４２３が設けられる。また、開口２３０は、半導体基板２１０に設けられた電極２０３が露出する深さ及び領域にて設けられる。これにより、第２基板２０の電極２０３と、サブチップ４００の電極４２３とは電極接合構造を形成し、第２基板２０及びサブチップ４００は、互いに電気的に接続される。
　ここで、サブチップ４００の半導体基板４１０は、第１基板１０の半導体基板１１０、及び第２基板２０の半導体基板２１０と異なる材質で形成されていてもよい。第１の具体例に係る固体撮像装置３Ａでは、このような半導体基板１１０、２１０と異なる材質の半導体基板４１０を有するサブチップ４００でも特に問題なく使用することが可能である。
　続いて、図７Ｄに示すように、第１基板１０、第２基板２０及びサブチップ４００の積層体の半導体基板２１０及び４１０側の面が薄肉化された後、第２基板２０及びサブチップ４００の間に有機樹脂５００が埋め込まれる。有機樹脂５００は、封止剤又は充填剤として用いられる公知のものであれば、いかなるものも使用可能である。
　その後、図７Ｅに示すように、第１基板１０、第２基板２０及びサブチップ４００の積層体の半導体基板１１０側の面が薄肉化された後、薄肉化された面にカラーフィルタ層１２及びマイクロレンズアレイ１３が形成される。これにより、いわゆる裏面照射型の固体撮像装置３Ａを形成することができる。
　（第２の具体例）
　図８Ａ～図８Ｇを参照して、第２の具体例に係る固体撮像装置について説明する。図８Ａ～図８Ｇは、第２の具体例に係る固体撮像装置３Ｂの製造方法の各工程を模式的に示す縦断面図である。第２の具体例に係る固体撮像装置３Ｂは、第２基板２０に開口２３０を設け、開口２３０の内部にサブチップ４００を埋め込んだ後、開口２３０の上に形成された多層配線層６００の配線６０１を介することで、第２基板２０とサブチップ４００とを電気的に接続している。
　具体的には、図８Ａに示すように、まず、半導体基板１１０と多層配線層１２０とが積層された第１基板１０が用意される。半導体基板１１０には、画素に対応した位置にフォトダイオード１１が形成されており、多層配線層１２０には、フォトダイオード１１と電気的に接続する配線１２１及び電極１２３が形成されている。ここで、電極１２３は、多層配線層１２０の最上層に露出するように形成されることで、後述する第２基板２０の電極２２３と電極接合構造を形成可能に設けられる。
　また、半導体基板２１０と多層配線層２２０とが積層された第２基板が用意される。半導体基板２１０には、開口２３０が形成されない領域に貫通ビア２０１が形成されている。多層配線層２２０には、第１基板１０からの信号を情報処理するためのロジック回路を構成する配線２２１及び電極２２３が形成されている。ここで、電極２２３は、多層配線層２２０の最上層に露出するように形成されることで、第１基板１０の電極１２３と電極接合構造を形成可能に設けられる。
　次に、図８Ｂに示すように、第１基板１０及び第２基板２０は、互いの多層配線層１２０、２２０が対向するように（すなわち、フェイストゥフェイスにて）貼り合わせられる。このとき、互いに多層配線層１２０、２２０の表面に露出している電極１２３、２２３は、直接接触した後、熱処理されることで接合し、電極接合構造を形成する。これにより、第１基板１０及び第２基板２０は、互いに電気的に接続される。
　続いて、図８Ｃに示すように、第１基板１０及び第２基板２０の積層体の半導体基板２１０側の面に開口２３０が設けられる。第２の具体例では、開口２３０によって半導体基板２１０に形成された貫通ビア２０１等は露出されない。
　次に、図８Ｄに示すように、該開口２３０の内部にサブチップ４００が配設される。具体的には、サブチップ４００は、半導体基板４１０及び多層配線層４２０を積層することで構成され、半導体基板４１０には、開口２３０の上に形成される多層配線層６００の配線６０１（後述する）と電気的に接続するための電極４１１が設けられる。
　ここで、サブチップ４００の半導体基板４１０は、第１基板１０の半導体基板１１０、及び第２基板２０の半導体基板２１０と異なる材質で形成されていてもよい。第２の具体例に係る固体撮像装置３Ｂでは、このような半導体基板１１０、２１０と異なる材質の半導体基板４１０を有するサブチップ４００でも特に問題なく使用することが可能である。
　その後、図８Ｅに示すように、第１基板１０、第２基板２０及びサブチップ４００の積層体の半導体基板２１０及び４１０側の面が薄肉化された後、第２基板２０及びサブチップ４００の間に有機樹脂５００が埋め込まれる。有機樹脂５００は、封止剤又は充填剤として用いられる公知のものであれば、いかなるものも使用可能である。なお、第１基板１０、第２基板２０及びサブチップ４００の積層体の薄肉化は、半導体基板２１０に形成された貫通ビア２０１、及び半導体基板４１０に形成された電極４１１が露出するまで行われる。
　続いて、図８Ｆに示すように、開口２３０の上に多層配線層６００が形成され、多層配線層６００に形成された配線６０１を介して、半導体基板２１０の貫通ビア２０１と、サブチップ４００の電極４１１とが電気的に接続される。なお、多層配線層６００に替えて、半導体基板と多層配線層との積層体を用いることも可能である。
　さらに、図８Ｇに示すように、第１基板１０、第２基板２０及びサブチップ４００の積層体の半導体基板１１０側の面が薄肉化された後、薄肉化された面にカラーフィルタ層１２及びマイクロレンズアレイ１３が形成される。これにより、いわゆる裏面照射型の固体撮像装置３Ｂを形成することができる。
　（第３の具体例）
　図９Ａ～図９Ｄを参照して、第３の具体例に係る固体撮像装置について説明する。図９Ａ～図９Ｄは、第３の具体例に係る固体撮像装置３Ｃの製造方法の各工程を模式的に示す縦断面図である。第３の具体例に係る固体撮像装置３Ｃは、第２の具体例に係る固体撮像装置３Ｂに対して、開口２３０の上に設けられた多層配線層６００のさらに上に、第３基板７００が設けられる点が異なる。
　具体的には、図９Ａに示すように、第２の具体例において、図８Ａ～図８Ｆを参照して説明した各工程を経て、第１基板１０、第２基板２０、サブチップ４００及び多層配線層６００の積層体が形成される。
　続いて、図９Ｂに示すように、半導体基板７１０と多層配線層７２０とが積層された第３基板７００が用意される。多層配線層７２０には、所定の機能を有する回路を構成する配線７２１が形成されている。また、多層配線層７２０では、多層配線層７２０の最上層に露出するように電極７２３が形成される。電極７２３は、多層配線層６００の電極６２３と電極接合構造を形成するために設けられる。一方、多層配線層６００には、第２基板２０及びサブチップ４００と接合する面と対向する面の表面に露出する電極６２３が設けられる。電極６２３は、多層配線層７２０の電極７２３と電極接合構造を形成するために設けられる。
　次に、図９Ｃに示すように、多層配線層６００と、第３基板７００の多層配線層７２０とが対向するように貼り合わせられる。このとき、互いに多層配線層６００、７２０の表面に露出している電極６２３、７２３は、直接接触した後、熱処理されることで接合し、電極接合構造を形成する。これにより、多層配線層６００及び第３基板７００は、互いに電気的に接続される。したがって、第１基板１０、第２基板２０、サブチップ４００、多層配線層６００及び第３基板７００は、互いに電気的に接続される。
　さらに、図９Ｄに示すように、第１基板１０、第２基板２０、サブチップ４００、多層配線層６００及び第３基板７００の積層体の半導体基板１１０側の面が薄肉化された後、薄肉化された面にカラーフィルタ層１２及びマイクロレンズアレイ１３が形成される。これにより、いわゆる裏面照射型の固体撮像装置３Ｃを形成することができる。
　（第４の具体例）
　図１０Ａ～図１１を参照して、第４の具体例に係る固体撮像装置について説明する。図１０Ａは、第４の具体例に係る固体撮像装置３Ｄの積層構造を模式的に示す縦断面図であり、図１０Ｂは、第４の具体例に係る固体撮像装置３Ｄの各基板及びサブチップの平面配置を示す平面図である。図１１は、第４の具体例に係る固体撮像装置３Ｄの製造方法の一工程を模式的に示す縦断面図である。
　図１０Ａに示すように、固体撮像装置３Ｄは、半導体基板１１０と多層配線層１２０とが積層された第１基板１０と、半導体基板２１０と多層配線層２２０とが積層された第２基板２０と、半導体基板２１０に形成された開口の内部に配設されたサブチップ４００と、を備える。
　第１基板１０の半導体基板１１０には、画素に対応した位置にフォトダイオードが形成され、多層配線層１２０には、フォトダイオードと電気的に接続する配線又は電極が形成される。また、第１基板１０の受光面側には、カラーフィルタ層及びマイクロレンズアレイを含む絶縁層１３０が設けられ、さらに多層配線層１２０の内部に形成されたパッドを露出させるパッド開口部１７が設けられる。
　第２基板２０の多層配線層２２０には、第１基板１０からの信号を情報処理するためのロジック回路を構成する配線及び電極が形成される。また、半導体基板２１０には、サブチップ４００を配設する開口が設けられ、該開口に対応する領域に、サブチップ４００と電気的に接続する電極２０３が形成される。
　サブチップ４００の多層配線層４２０には、第１基板１０からの信号を記憶するためのメモリ回路が形成され、多層配線層４２０には、第２基板２０の電極２０３と電気的に接続するための電極４２３が設けられる。なお、サブチップ４００と、第２基板２０との間には、間隙を埋める有機樹脂又は無機の絶縁材料が注入されていてもよい。
　ここで、第１基板１０、第２基板２０及びサブチップ４００の平面配置について図１０Ｂを参照して説明する。図１０Ｂに示すように、第１基板１０には、略全面に亘って画素回路ＣＩＳが設けられ、第２基板２０には、アナログデジタル変換回路（ＡＤ変換回路）ＡＤＣと、サブチップ４００との接続電極である電極２０３と、図示しないロジック回路とが設けられる。サブチップ４００には、第２基板２０との接続電極である電極４２３と、図示しないメモリ回路が設けられる。
　第２基板２０では、ＡＤ変換回路ＡＤＣと、電極２０３とは異なる領域に設けられる。例えば、第２基板２０の中央に電極２０３が設けられ、電極２０３の両側にそれぞれＡＤ変換回路ＡＤＣが設けられてもよい。
　第４の具体例に係る固体撮像装置３Ｄによれば、第１基板１０及び第２基板２０と、サブチップ４００とで、平面面積及びデザインルールを独立して変更することが可能である。また、固体撮像装置３Ｄは、第１基板１０又は第２基板２０を支持体として用いることが可能である。さらに、固体撮像装置３Ｄは、固体撮像装置３Ｄの受光面と対向する側の面のサブチップ４００及び第２基板２０に、さらに多層配線層又は基板を積層することが可能である。
　なお、図１１に示すように、サブチップ４００の厚み、及び半導体基板２１０に設けられた開口の深さによっては、固体撮像装置３Ｄの製造工程において、サブチップ４００が半導体基板２１０に設けられた開口の開口面から突出することがあり得る。このような場合、固体撮像装置３Ｄは、サブチップ４００の半導体基板４１０、及び第２基板２０の半導体基板２１０をＣＭＰ又はＢＧＲ等によって同時に薄肉化することが可能である。また、固体撮像装置３Ｄは、第１基板１０を支持体とすることで全体での強度を確保しているため、支持体となるキャリアウェハを別途貼り合わせずとも半導体基板４１０及び半導体基板２１０の薄肉化を行うことが可能である。したがって、第４の具体例に係る固体撮像装置３Ｄは、製造工程をより簡略化することが可能である。
　（第５の具体例）
　図１２Ａ及び図１２Ｂを参照して、第５の具体例に係る固体撮像装置について説明する。図１２Ａは、第５の具体例に係る固体撮像装置３Ｅの積層構造を模式的に示す縦断面図であり、図１２Ｂは、第５の具体例に係る固体撮像装置３Ｅの各基板及びサブチップの平面配置を示す平面図である。
　図１２Ａに示すように、固体撮像装置３Ｅは、半導体基板１１０と多層配線層１２０とが積層された第１基板１０と、半導体基板２１０と多層配線層２２０とが積層された第２基板２０と、半導体基板２１０に形成された開口の内部に配設されたサブチップ４００と、半導体基板２１０に形成された開口を覆うようにサブチップ４００の上に設けられた多層配線層６００と、を備える。
　第１基板１０の半導体基板１１０には、画素に対応した位置にフォトダイオードが形成され、多層配線層１２０には、フォトダイオードと電気的に接続する配線又は電極が形成される。また、第１基板１０の受光面側には、カラーフィルタ層及びマイクロレンズアレイを含む絶縁層１３０が設けられ、さらに多層配線層１２０の内部に形成されたパッドを露出させるパッド開口部１７が設けられる。
　第２基板２０の多層配線層２２０には、第１基板１０からの信号を情報処理するためのロジック回路を構成する配線及び電極が形成される。また、半導体基板２１０には、サブチップ４００を配設する開口が設けられ、該開口に対応する領域にサブチップ４００と電気的に接続する電極２０３が形成され、該開口に対応する領域以外の領域に半導体基板２１０を貫通する貫通ビア２０１が形成される。
　サブチップ４００の多層配線層４２０には、第１基板１０からの信号を記憶するためのメモリ回路が形成され、多層配線層４２０には、第２基板２０の電極２０３と電気的に接続するための電極４２３が設けられる。なお、サブチップ４００と、第２基板２０との間には、間隙を埋める有機樹脂又は無機の絶縁材料が注入されていてもよい。
　多層配線層６００は、固体撮像装置３Ｅの受光面と対向する側の半導体基板２１０、４１０の面に設けられ、半導体基板２１０を貫通する貫通ビア２０１と電気的に接続する配線６０１を含む。配線６０１には、例えば、多層配線層６００の表面に露出された面にバンプ８０１が設けられ、バンプ８０１が第２基板２０の外部入出力端子となり得る。このような場合、バンプ８０１が設けられる配線６０１は、半導体基板２１０又は半導体基板４１０のいずれの上の多層配線層６００にも設けられ得る。また、配線６０１は、半導体基板４１０を貫通する貫通ビアと電気的に接続することで、第２基板２０の配線とサブチップ４００の配線とを電気的に接続してもよい。
　ここで、第１基板１０、第２基板２０及びサブチップ４００の平面配置について図１２Ｂを参照して説明する。図１２Ｂに示すように、第１基板１０には、略全面に亘って画素回路ＣＩＳが設けられ、第２基板２０には、ＡＤ変換回路ＡＤＣと、サブチップ４００との接続電極である電極２０３と、多層配線層６００への接続電極である貫通ビア２０１と、図示しないロジック回路とが設けられる。サブチップ４００には、第２基板２０との接続電極である電極４２３と、図示しないメモリ回路が設けられる。
　第２基板２０では、ＡＤ変換回路ＡＤＣと、電極２０３と、貫通ビア２０１とは異なる領域に設けられる。例えば、第２基板２０の中央に電極２０３が設けられ、電極２０３の両側にそれぞれＡＤ変換回路ＡＤＣが設けられてもよい。また、ＡＤ変換回路ＡＤＣがそれぞれ設けられた方向と直交する方向の電極２０３の両側には、それぞれ貫通ビア２０１が設けられてもよい。
　第５の具体例に係る固体撮像装置３Ｅによれば、受光面と対向する側の半導体基板２１０、４１０の面に設けられる多層配線層６００（すなわち、固体撮像装置３Ｅの受光面と対向する面）に配線又は外部入出力端子を形成することが可能である。また、固体撮像装置３Ｅは、受光面と対向する面がリジットな半導体基板２１０、４１０で形成されるため、多層配線層６００を全面に形成し、全面に自由なレイアウトで配線又は外部入出力端子を形成することが可能である。
　（第６の具体例）
　図１３Ａ及び図１３Ｂを参照して、第６の具体例に係る固体撮像装置について説明する。図１３Ａは、第６の具体例に係る固体撮像装置３Ｆの積層構造を模式的に示す縦断面図であり、図１３Ｂは、第６の具体例に係る固体撮像装置３Ｆの各基板及びサブチップの平面配置を示す平面図である。
　図１３Ａに示すように、固体撮像装置３Ｆは、半導体基板１１０と多層配線層１２０とが積層された第１基板１０と、半導体基板２１０と多層配線層２２０とが積層された第２基板２０と、半導体基板２１０に形成された開口の内部に配設されたサブチップ４００と、半導体基板６１０と多層配線層６００とが積層された第３基板６０と、を備える。
　第１基板１０の半導体基板１１０には、画素に対応した位置にフォトダイオードが形成され、多層配線層１２０には、フォトダイオードと電気的に接続する配線又は電極が形成されている。また、第１基板１０の受光面側には、カラーフィルタ層及びマイクロレンズアレイを含む絶縁層１３０が設けられ、さらに多層配線層１２０の内部に形成されたパッドを露出させるパッド開口部１７が設けられる。
　第２基板２０の多層配線層２２０には、第１基板１０からの信号を情報処理するためのＡＤ変換回路を構成する配線及び電極が形成される。また、半導体基板２１０には、サブチップ４００を配設する開口が設けられ、該開口に対応する領域以外の領域に半導体基板２１０を貫通する貫通ビア２０１が形成される。
　サブチップ４００の多層配線層４２０には、第１基板１０からの信号を記憶するためのメモリ回路が形成され、多層配線層４２０には、半導体基板４１０を貫通し、多層配線層６００に設けられた配線６０１と電気的に接続する貫通ビア４１３が設けられる。なお、サブチップ４００と、第２基板２０との間には、間隙を埋める有機樹脂又は無機の絶縁材料が注入されていてもよい。
　第３基板６０の多層配線層６００には、半導体基板２１０を貫通する貫通ビア２０１と電気的に接続する配線６０１が形成される。第３基板６０の多層配線層６００には、第２基板２０からの信号を情報処理するためのロジック回路を構成する配線及び電極が形成される。配線６０１は、例えば、半導体基板２１０を貫通する貫通ビア２０１、及び半導体基板４１０を貫通する貫通ビア４１３と電気的に接続することで、第２基板２０の配線とサブチップ４００の配線とを電気的に接続してもよい。
　ここで、第１基板１０、第２基板２０、第３基板６０及びサブチップ４００の平面配置について図１３Ｂを参照して説明する。図１３Ｂに示すように、第１基板１０には、略全面に亘って画素回路ＣＩＳが設けられ、第２基板２０には、ＡＤ変換回路ＡＤＣと、多層配線層６００との接続電極である貫通ビア２０１と、が設けられる。サブチップ４００には、多層配線層６００への接続電極である貫通ビア４１３と、図示しないメモリ回路と、が設けられる。第３基板６０には、サブチップ４００との接続電極である貫通ビア４１３と、第２基板２０との接続電極である貫通ビア２０１と、図示しないロジック回路が設けられる。
　第２基板２０では、ＡＤ変換回路ＡＤＣと、貫通ビア２０１とは異なる領域に設けられる。例えば、第２基板２０の中央にＡＤ変換回路ＡＤＣが設けられ、ＡＤ変換回路ＡＤＣの両側にそれぞれ貫通ビア２０１が設けられてもよい。また、サブチップ４００及び第３基板６０において、貫通ビア４１３は、任意の位置に設けられてもよい。
　第６の具体例に係る固体撮像装置３Ｆによれば、受光面と対向する側に第３基板６０を積層することができるため、さらなる多層化を容易に行うことが可能になる。これによれば、固体撮像装置３Ｆは、平面面積をより縮小することが可能となる。
　（第７の具体例）
　図１４Ａ及び図１４Ｂを参照して、第７の具体例に係る固体撮像装置について説明する。図１４Ａは、第７の具体例に係る固体撮像装置３Ｇの積層構造を模式的に示す縦断面図であり、図１４Ｂは、第７の具体例に係る固体撮像装置３Ｇの各基板及びサブチップの平面配置を示す平面図である。
　図１４Ａに示すように、固体撮像装置３Ｇは、半導体基板１１０と多層配線層１２０とが積層された第１基板１０と、半導体基板２１０と多層配線層２２０とが積層された第２基板２０と、半導体基板２１０に形成された開口の内部に配設された複数のサブチップ４００Ａ、４００Ｂと、を備える。
　第１基板１０の半導体基板１１０には、画素に対応した位置にフォトダイオードが形成され、多層配線層１２０には、フォトダイオードと電気的に接続する配線又は電極が形成される。また、第１基板１０の受光面側には、カラーフィルタ層及びマイクロレンズアレイを含む絶縁層１３０が設けられ、さらに多層配線層１２０の内部に形成されたパッドを露出させるパッド開口部１７が設けられる。
　第２基板２０の多層配線層２２０には、第１基板１０からの信号をＡＤ変換するためのＡＤ変換回路を構成する配線及び電極が形成される。また、半導体基板２１０には、複数のサブチップ４００Ａ、４００Ｂを配設する開口が設けられ、該開口に対応する領域に、複数のサブチップ４００Ａ、４００Ｂと電気的に接続する貫通ビア４１３Ａ、４１３Ｂが形成される。
　サブチップ４００Ａの多層配線層４２０Ａには、第２基板２０からの信号を記憶するためのメモリ回路が形成され、多層配線層４２０Ａには、第２基板２０の多層配線層２２０の配線と電気的に接続するための貫通ビア４１３Ａが設けられる。なお、サブチップ４００Ａと、第２基板２０との間には、間隙を埋める有機樹脂又は無機の絶縁材料が注入されていてもよい。
　サブチップ４００Ｂの多層配線層４２０Ｂには、第２基板２０からの信号を情報処理するためのロジック回路が形成され、多層配線層４２０Ｂには、第２基板２０の多層配線層２２０の配線と電気的に接続するための貫通ビア４１３Ｂが設けられる。なお、サブチップ４００Ｂと、第２基板２０との間には、間隙を埋める有機樹脂又は無機の絶縁材料が注入されていてもよい。
　ここで、第１基板１０、第２基板２０及びサブチップ４００Ａ、４００Ｂの平面配置について図１４Ｂを参照して説明する。図１４Ｂに示すように、第１基板１０には、略全面に亘って画素回路ＣＩＳが設けられ、第２基板２０には、ＡＤ変換回路ＡＤＣと、サブチップ４００Ａとの接続電極である貫通ビア４１３Ａと、サブチップ４００Ｂとの接続電極である貫通ビア４１３Ｂと、が設けられる。サブチップ４００Ａには、第２基板２０との接続電極である貫通ビア４１３Ａと、図示しないメモリ回路が設けられ、サブチップ４００Ｂには、第２基板２０との接続電極である貫通ビア４１３Ｂと、図示しないロジック回路が設けられる。
　第２基板２０では、例えば、サブチップ４００Ａ、４００Ｂの配置に対応して貫通ビア４１３Ａ、４１３Ｂが設けられ、貫通ビア４１３Ａ、４１３Ｂとは異なる領域にＡＤ変換回路ＡＤＣが設けられてもよい。
　第７の具体例に係る固体撮像装置３Ｇによれば、複数のサブチップ４００Ａ、４００Ｂを第１基板１０及び第２基板２０に積層することが可能である。さらに、固体撮像装置３Ｇは、受光面と対向する側の面のサブチップ４００Ａ、４００Ｂ及び第２基板２０に、さらに多層配線層又は基板を積層することが可能である。
　（第８の具体例）
　図１５Ａ及び図１５Ｂを参照して、第８の具体例に係る固体撮像装置について説明する。図１５Ａは、第８の具体例に係る固体撮像装置３Ｈの積層構造を模式的に示す縦断面図であり、図１５Ｂは、第８の具体例に係る固体撮像装置３Ｈの各基板及びサブチップの平面配置を示す平面図である。
　図１５Ａに示すように、固体撮像装置３Ｈは、半導体基板１１０と多層配線層１２０とが積層された第１基板１０と、半導体基板２１０と多層配線層２２０とが積層された第２基板２０と、半導体基板２１０に形成された開口の内部に配設された複数のサブチップ４００Ａ、４００Ｂと、半導体基板２１０に形成された開口を覆うようにサブチップ４００Ａ、４００Ｂの上に設けられた多層配線層６００と、を備える。
　第１基板１０の半導体基板１１０には、画素に対応した位置にフォトダイオードが形成され、多層配線層１２０には、フォトダイオードと電気的に接続する配線又は電極が形成される。また、第１基板１０の受光面側には、カラーフィルタ層及びマイクロレンズアレイを含む絶縁層１３０が設けられ、さらに多層配線層１２０の内部に形成されたパッドを露出させるパッド開口部１７が設けられる。
　第２基板２０の多層配線層２２０には、第１基板１０からの信号をＡＤ変換するためのＡＤ変換回路を構成する配線及び電極が形成される。また、半導体基板２１０には、複数のサブチップ４００Ａ、４００Ｂを配設する開口が設けられ、該開口に対応する領域以外の領域に半導体基板２１０を貫通する貫通ビア２０１が形成される。
　サブチップ４００Ａの多層配線層４２０Ａには、第２基板２０からの信号を記憶するためのメモリ回路が形成され、多層配線層４２０Ａには、半導体基板４１０Ａを貫通し、多層配線層６００に設けられた配線６０１と電気的に接続する貫通ビア４１３Ａが設けられる。なお、サブチップ４００Ａと、第２基板２０との間には、間隙を埋める有機樹脂又は無機の絶縁材料が注入されていてもよい。
　サブチップ４００Ｂの多層配線層４２０Ｂには、第２基板２０からの信号を情報処理するためのロジック回路が形成され、多層配線層４２０Ｂには、半導体基板４１０Ｂを貫通し、多層配線層６００に設けられた配線６０１と電気的に接続する貫通ビア４１３Ｂが設けられる。なお、サブチップ４００Ｂと、第２基板２０との間には、間隙を埋める有機樹脂又は無機の絶縁材料が注入されていてもよい。
多層配線層６００には、半導体基板２１０を貫通する貫通ビア２０１と電気的に接続する配線６０１が形成される。配線６０１は、例えば、半導体基板２１０を貫通する貫通ビア２０１、半導体基板４１０Ａを貫通する貫通ビア４１３Ａ、及び半導体基板４１０Ｂを貫通する貫通ビア４１３Ｂと電気的に接続することで、第２基板２０の配線とサブチップ４００Ａ、４００Ｂの配線とを電気的に接続してもよい。
　ここで、第１基板１０、第２基板２０、サブチップ４００Ａ、４００Ｂ及び多層配線層６００の平面配置について図１５Ｂを参照して説明する。図１５Ｂに示すように、第１基板１０には、略全面に亘って画素回路ＣＩＳが設けられ、第２基板２０には、ＡＤ変換回路ＡＤＣと、多層配線層６００との接続電極である貫通ビア２０１と、が設けられる。サブチップ４００Ａには、多層配線層６００との接続電極である貫通ビア４１３Ａと、図示しないメモリ回路が設けられ、サブチップ４００Ｂには、多層配線層６００との接続電極である貫通ビア４１３Ｂと、図示しないロジック回路が設けられる。
　多層配線層６００では、例えば、サブチップ４００Ａ、４００Ｂの配置に対応して貫通ビア４１３Ａ、４１３Ｂが設けられ、貫通ビア２０１は、第２基板２０のＡＤ変換回路ＡＤＣが設けられた領域と異なる領域に設けられる。
　第８の具体例に係る固体撮像装置３Ｈによれば、複数のサブチップ４００Ａ、４００Ｂを第１基板１０及び第２基板２０に積層することが可能である。また、固体撮像装置３Ｈは、サブチップ４００Ａ、４００Ｂに電気的に接続する配線のレイアウトをより自由に行うことができる。さらに、固体撮像装置３Ｈは、受光面と対向する側の面のサブチップ４００Ａ、４００Ｂ及び第２基板２０に、さらに多層配線層又は基板を積層することが可能である。
　（第９の具体例）
　図１６Ａ～図１６Ｅを参照して、第９の具体例に係る固体撮像装置について説明する。図１６Ａ～図１６Ｅは、第９の具体例に係る固体撮像装置３Ｉの製造方法の各工程を模式的に示す縦断面図である。第９の具体例に係る固体撮像装置３Ｉでは、第２基板２０に開口２３０を設けた際に、アライメントマーク又はモニターマークとして機能するスリットパターン５１０が同時に形成される。
　具体的には、図１６Ａに示すように、まず、半導体基板１１０と多層配線層１２０とが積層された第１基板１０が用意される。半導体基板１１０には、画素に対応した位置にフォトダイオード１１が形成されており、多層配線層１２０には、フォトダイオード１１と電気的に接続する配線１２１及び電極１２３が形成される。ここで、電極１２３は、多層配線層１２０の最上層に露出するように形成されることで、後述する第２基板２０の電極２２３と電極接合構造を形成可能に設けられる。
　また、半導体基板２１０と多層配線層２２０とが積層された第２基板が用意される。半導体基板２１０には、開口２３０が形成される領域に、後段にてサブチップ４００と電極接合構造を形成する電極２０３が形成されている。多層配線層２２０には、第１基板１０からの信号を情報処理するためのロジック回路を構成する配線２２１及び電極２２３が形成される。ここで、電極２２３は、多層配線層２２０の最上層に露出するように形成されることで、第１基板１０の電極１２３と電極接合構造を形成可能に設けられる。
　次に、図１６Ｂに示すように、第１基板１０及び第２基板２０は、互いの多層配線層１２０、２２０が対向するように貼り合わせられる。このとき、互いに多層配線層１２０、２２０の表面に露出している電極１２３、２２３は、直接接触した後、熱処理されることで接合し、電極接合構造を形成する。これにより、第１基板１０及び第２基板２０の各々の配線は、互いに電気的に接続される。
　続いて、図１６Ｃに示すように、第１基板１０及び第２基板２０の積層体の半導体基板２１０側の面に開口２３０が設けられる。開口２３０は、半導体基板２１０に設けられた電極２０３が露出する深さ及び領域にて設けられる。
　さらに、半導体基板２１０には、開口２３０と略同じ深さのスリットパターン５１０が形成される。スリットパターン５１０は、開口２３０と同時に形成されるため、開口２３０と略同じ深さとなり得る。ただし、開口幅又はマイクロローディング効果等の影響によっては、スリットパターン５１０は、開口２３０と同一の深さとならない場合もあり得る。スリットパターン５１０は、例えば、開口２３０にサブチップ４００を配設する際に第２基板２０とサブチップ４００との位置合わせのためのアライメントマークとして用いられてもよく、ＢＧＲ又はＣＭＰ等で半導体基板２１０を研磨する際に半導体基板２１０の厚さを検出するためのモニターマークとして用いられてもよい。これらの機能を実現することができれば、スリットパターン５１０は、線状、多角形状又は円形状等のいずれの平面形状で形成されてもよい。
　次に、図１６Ｄに示すように、開口２３０の内部にサブチップ４００が配設され、第１基板１０、第２基板２０及びサブチップ４００の積層体の半導体基板２１０及び４１０側の面が薄肉化される。具体的には、サブチップ４００は、半導体基板４１０及び多層配線層４２０を積層することで構成され、多層配線層４２０には、第２基板２０と電気的に接続するための電極４２３が設けられる。これにより、第２基板２０の電極２０３と、サブチップ４００の電極４２３とは電極接合構造を形成することができる。これにより、第２基板２０及びサブチップ４００は、互いに電気的に接続される。
　その後、第１基板１０、第２基板２０及びサブチップ４００の積層体の半導体基板２１０及び４１０側の面が薄肉化され、第２基板２０及びサブチップ４００の間に有機樹脂５００が埋め込まれる。有機樹脂５００は、封止剤又は充填剤として用いられる公知のものであれば、いかなるものも使用可能である。なお、半導体基板２１０及び４１０側の面の薄肉化の際に、スリットパターン５１０によって半導体基板２１０の厚さがモニターされることで、半導体基板２１０及び４１０の薄肉化の終点が決定される。
　その後、図１６Ｅに示すように、第１基板１０、第２基板２０及びサブチップ４００の積層体の半導体基板１１０側の面が薄肉化された後、薄肉化された面にカラーフィルタ層１２及びマイクロレンズアレイ１３が形成される。これにより、いわゆる裏面照射型の固体撮像装置３Ｉを形成することができる。
　（第１０の具体例）
　図１７を参照して、第１０の具体例について説明する。図１７は、第１０の具体例に係るイメージセンサ３Ｊの構造を模式的に示す縦断面図である。
　図１７に示すように、イメージセンサ３Ｊは、上述した第１基板１０、第２基板２０及びサブチップ４００を含む固体撮像装置１と、固体撮像装置１を支持する支持基板８２０と、固体撮像装置１の受光面側に設けられたカバーガラス９１０と、支持基板８２０とカバーガラス９１０との間に設けられたスペーサ９２０と、固体撮像装置１の受光面側と対向する側の支持基板８２０の面に設けられた絶縁層８１０と、支持基板８２０及び絶縁層８１０を貫通して設けられる貫通ビア８２３と、絶縁層８１０の上に設けられた配線層８１１と、配線層８１１の上に設けられたソルダ―レジスト８３０と、配線層８１１の上にソルダ―レジスト８３０から突出して設けられたバンプ８０１と、を備える。
　イメージセンサ３Ｊでは、固体撮像装置１のマイクロレンズアレイ及びカラーフィルタ層が設けられた受光面には、固体撮像装置１を保護するカバーガラス９１０が設けられる。また、受光面と対向する面には、固体撮像装置１で光電変換された画像情報を取り出すバンプ８０１が設けられる。本実施形態に係る固体撮像装置１では、固体撮像装置１の受光面と対向する面側にサブチップ４００を設けつつ、固体撮像装置１の受光面と対向する面を半導体基板２１０、４１０のようなリジットな構造とすることができる。これによれば、固体撮像装置１は、固体撮像装置１の受光面と対向する面側に支持基板８２０又は貫通ビア８２３等の構造を形成することができる。したがって、固体撮像装置１は、固体撮像装置１の受光面と対向する面側からの信号の取り出しを行うことが可能である。
　このようなイメージセンサ３Ｊは、例えば、インターポーザを介して他の半導体装置と１つのチップ上に混載することが容易であるため、ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　ｃｈｉｐ）等に適用することが可能である。また、イメージセンサ３Ｊは、固体撮像装置１をカバーガラス９１０及び支持基板８２０で外部環境から保護することができるため、取り扱い易さを向上させることが可能である。
　＜５．適用例＞
　本開示に係る技術は、以下で説明する様々な製品へ適用することができる。
　（固体撮像装置への適用）
　例えば、本開示に係る技術は、図１８で示す画素構造を有する固体撮像装置に適用されてもよい。図１８は、本開示に係る技術を適用し得る固体撮像装置の構成例を示す断面図である。
　固体撮像装置では、ＰＤ（フォトダイオード）２００１９が、半導体基板２００１８の裏面（図では上面）側から入射する入射光２０００１を受光する。ＰＤ２００１９の上方には、平坦化膜２００１３、ＣＦ（カラーフィルタ）２００１２、マイクロレンズ２００１１が設けられており、各部を順次介して入射した入射光２０００１を、受光面２００１７で受光して光電変換が行われる。
　例えば、ＰＤ２００１９は、ｎ型半導体領域２００２０が、電荷（電子）を蓄積する電荷蓄積領域として形成されている。ＰＤ２００１９においては、ｎ型半導体領域２００２０は、半導体基板２００１８のｐ型半導体領域２００１６，２００４１の内部に設けられている。ｎ型半導体領域２００２０の、半導体基板２００１８の表面（下面）側には、裏面（上面）側よりも不純物濃度が高いｐ型半導体領域２００４１が設けられている。つまり、ＰＤ２００１９は、ＨＡＤ（Ｈｏｌｅ－Ａｃｃｕｍｕｌａｔｉｏｎ　Ｄｉｏｄｅ）構造になっており、ｎ型半導体領域２００２０の上面側と下面側との各界面において、暗電流が発生することを抑制するように、ｐ型半導体領域２００１６，２００４１が形成されている。
　半導体基板２００１８の内部には、複数の画素２００１０の間を電気的に分離する画素分離部２００３０が設けられており、この画素分離部２００３０で区画された領域に、ＰＤ２００１９が設けられている。図中、上面側から、固体撮像装置を見た場合、画素分離部２００３０は、例えば、複数の画素２００１０の間に介在するように格子状に形成されており、ＰＤ２００１９は、この画素分離部２００３０で区画された領域内に形成されている。
　各ＰＤ２００１９では、アノードが接地されており、固体撮像装置において、ＰＤ２００１９が蓄積した信号電荷（例えば、電子）は、図示せぬ転送Ｔｒ（ＭＯＳ　ＦＥＴ）等を介して読み出され、電気信号として、図示せぬＶＳＬ（垂直信号線）へ出力される。
　配線層２００５０は、半導体基板２００１８のうち、遮光膜２００１４、ＣＦ２００１２、マイクロレンズ２００１１等の各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。
　配線層２００５０は、配線２００５１と絶縁層２００５２とを含み、絶縁層２００５２内において、配線２００５１が各素子に電気的に接続するように形成されている。配線層２００５０は、いわゆる多層配線の層になっており、絶縁層２００５２を構成する層間絶縁膜と配線２００５１とが交互に複数回積層されて形成されている。ここでは、配線２００５１としては、転送Ｔｒ等のＰＤ２００１９から電荷を読み出すためのＴｒへの配線や、ＶＳＬ等の各配線が、絶縁層２００５２を介して積層されている。
　配線層２００５０の、ＰＤ２００１９が設けられている側に対して反対側の面には、支持基板２００６１が設けられている。例えば、厚みが数百μｍのシリコン半導体からなる基板が、支持基板２００６１として設けられている。
　遮光膜２００１４は、半導体基板２００１８の裏面（図では上面）の側に設けられている。
　遮光膜２００１４は、半導体基板２００１８の上方から半導体基板２００１８の裏面へ向かう入射光２０００１の一部を、遮光するように構成されている。
　遮光膜２００１４は、半導体基板２００１８の内部に設けられた画素分離部２００３０の上方に設けられている。ここでは、遮光膜２００１４は、半導体基板２００１８の裏面（上面）上において、シリコン酸化膜等の絶縁膜２００１５を介して、凸形状に突き出るように設けられている。これに対して、半導体基板２００１８の内部に設けられたＰＤ２００１９の上方においては、ＰＤ２００１９に入射光２０００１が入射するように、遮光膜２００１４は、設けられておらず、開口している。
　つまり、図中、上面側から、固体撮像装置を見た場合、遮光膜２００１４の平面形状は、格子状になっており、入射光２０００１が受光面２００１７へ通過する開口が形成されている。
　遮光膜２００１４は、光を遮光する遮光材料で形成されている。例えば、チタン（Ｔｉ）膜とタングステン（Ｗ）膜とを、順次、積層することで、遮光膜２００１４が形成されている。この他に、遮光膜２００１４は、例えば、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを、順次、積層することで形成することができる。
　遮光膜２００１４は、平坦化膜２００１３によって被覆されている。平坦化膜２００１３は、光を透過する絶縁材料を用いて形成されている。
　画素分離部２００３０は、溝部２００３１、固定電荷膜２００３２、及び、絶縁膜２００３３を有する。
　固定電荷膜２００３２は、半導体基板２００１８の裏面（上面）の側において、複数の画素２００１０の間を区画している溝部２００３１を覆うように形成されている。
　具体的には、固定電荷膜２００３２は、半導体基板２００１８において裏面（上面）側に形成された溝部２００３１の内側の面を一定の厚みで被覆するように設けられている。そして、その固定電荷膜２００３２で被覆された溝部２００３１の内部を埋め込むように、絶縁膜２００３３が設けられている（充填されている）。
　ここでは、固定電荷膜２００３２は、半導体基板２００１８との界面部分において正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成されている。固定電荷膜２００３２が負の固定電荷を有するように形成されていることで、その負の固定電荷によって、半導体基板２００１８との界面に電界が加わり、正電荷（ホール）蓄積領域が形成される。
　固定電荷膜２００３２は、例えば、ハフニウム酸化膜（ＨｆＯ２膜）で形成することができる。また、固定電荷膜２００３２は、その他、例えば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素等の酸化物の少なくとも１つを含むように形成することができる。
　本開示に係る技術は、以上のような画素構造の固体撮像装置に適用することができる。
　（内視鏡手術システムへの適用）
　例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１９Ａは、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１９Ａでは、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１９Ｂは、図１９Ａに示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。具体的には、本実施形態に係る固体撮像装置は、撮像部１０４０２に適用することができる。これによれば、内視鏡手術システムは、より鮮明な術部画像を得ることができるため、術者が術部を確実に確認することが可能になる。または、内視鏡手術システムは、より低レイテンシで術部画像を得ることができるため、術者が術部を触接観察している場合と同様の感覚で処置を行うことが可能になる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　（移動体への適用）
　例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置に適用されてもよい。
　図２０Ａは、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０Ａに示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０Ａの例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２０Ｂは、撮像部１２０３１の設置位置の例を示す図である。
　図２０Ｂでは、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２０Ｂには、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、本実施形態に係る固体撮像装置は、撮像部１２０３１に適用することができる。これによれば、車両制御システムは、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　＜６．まとめ＞
　以上にて説明したように、本実施形態に係る固体撮像装置１は、回路基板２００及び開口基板３００にて構成される第２基板２０を支持体として用いつつ、開口基板３００に開口３３０によって、サブチップ４００を取り付ける空間を設けることができる。したがって、固体撮像装置１は、個片化されたサブチップ４００を別途取り付けることができるため、積層するチップの大きさ及びレイアウトの自由度を高めることができる。また、このような場合であっても、固体撮像装置１は、全体での厚さの増加を抑制することができる。
　以上にて説明した本実施形態に係る固体撮像装置は、例えば、以下で説明するような電子機器に搭載されてもよい。例えば、本実施形態に係る固体撮像装置は、観察対象を電子的に撮影することが可能なスマートフォン及びデジタルカメラの撮像部に搭載されてもよい。また、本実施形態に係る固体撮像装置は、ビデオカメラ、眼鏡型のウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）、タブレットＰＣ及びゲーム機器等のあらゆる電子機器の撮像部に搭載されてもよい。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　一主面に画素を配列した画素部が形成された第１基板と、
　前記第１基板の一主面と対向する面に貼り合わされ、前記第１基板との貼り合わせ面と対向する面の一部領域に開口が設けられた第２基板と、
　前記開口から突出しないように前記開口の内部に設けられ、所定の機能を有する回路が形成された少なくとも１つ以上のサブチップと、
を備える、固体撮像装置。
（２）
　前記第２基板及び前記サブチップは、前記第２基板及び前記サブチップの貼り合わせ面にそれぞれ形成された電極同士が直接接触した状態で接合されることによって、電気的に接続される、前記（１）に記載の固体撮像装置。
（３）
　前記第２基板は、複数の基板を貼り合わせることで形成され、前記サブチップとの貼り合わせ面に設けられる基板は、前記開口に対応する貫通孔が設けられた基板である、前記（１）又は（２）に記載の固体撮像装置。
（４）
　前記複数の基板には、それぞれ所定の機能を有する回路が形成される、前記（３）に記載の固体撮像装置。
（５）
　前記サブチップには、メモリ回路が形成される、前記（４）に記載の固体撮像装置。
（６）
　前記第２基板には、ロジック回路又はアナログデジタル変換回路の少なくともいずれかが形成される、前記（４）又は（５）に記載の固体撮像装置。
（７）
　前記サブチップの前記開口の開口面側の面高さは、前記開口の開口面の面高さと略同じである、前記（１）～（６）のいずれか一項に記載の固体撮像装置。
（８）
　前記第１基板及び前記第２基板は、半導体基板及び多層配線層を積層して構成され、
　前記第１基板及び前記第２基板は、互いに前記多層配線層を対向させて貼り合わせられる、前記（１）又は（２）に記載の固体撮像装置。
（９）
　前記第１基板及び前記第２基板を構成する半導体基板は、同じ材質で形成される、前記（８）に記載の固体撮像装置。
（１０）
　前記サブチップは、半導体基板及び多層配線層を積層して構成され、
　前記サブチップを構成する半導体基板は、前記第１基板又は前記第２基板を構成する半導体基板のいずれとも異なる材質で形成される、前記（８）又は（９）に記載の固体撮像装置。
（１１）
　前記開口を覆うように前記第２基板の上に設けられ、前記サブチップと前記第２基板とを電気的に接続する多層配線層をさらに備える、前記（１）～（１０）のいずれか一項に記載の固体撮像装置。
（１２）
　前記第１基板、前記第２基板及び前記サブチップは、半導体基板及び多層配線層を積層して構成され、
　前記多層配線層は、前記第２基板の前記半導体基板を貫通する第２基板貫通電極と、前記サブチップの前記半導体基板を貫通するサブチップ貫通電極と、を介して前記サブチップと前記第２基板とを電気的に接続する、前記（１１）に記載の固体撮像装置。
（１３）
　前記第２基板は、半導体基板及び多層配線層を積層して構成され、
　前記第２基板の前記半導体基板を貫通する第２基板貫通電極、及び前記開口を覆うように前記第２基板の上に設けられる多層配線層をさらに備え、
　前記多層配線層には、前記第２基板貫通電極と電気的に接続する外部入出力端子が形成される、前記（１）に記載の固体撮像装置。
（１４）
　前記外部入出力端子は、前記第２基板又は前記サブチップのいずれかと重畳する平面領域の前記多層配線層に形成される、前記（１３）に記載の固体撮像装置。
（１５）
　前記外部入出力端子は、はんだボールである、前記（１３）又は（１４）に記載の固体撮像装置。
（１６）
　前記多層配線層の上に設けられ、所定の機能を有する回路が形成された第３基板をさらに備える、前記（１２）に記載の固体撮像装置。
（１７）
　前記第２基板には、アナログデジタル変換回路が形成され、前記第３基板には、ロジック回路が形成される、前記（１６）に記載の固体撮像装置。
（１８）
　前記サブチップは、前記開口の内部に複数設けられる、前記（１）～（１７）のいずれか一項に記載の固体撮像装置。
（１９）
　前記第２基板の前記開口が形成された面には、アライメントマーク又はモニターマークがさらに形成される、前記（１）～（１８）のいずれか一項に記載の固体撮像装置。
（２０）
　前記アライメントマーク又はモニターマークは、前記開口と略同じ深さのスリットパターンである、前記（１９）に記載の固体撮像装置。
　１、２Ａ、２Ｂ、３Ａ、３Ｂ、３Ｃ　　固体撮像装置
　１０　　　第１基板
　１２　　　カラーフィルタ層
　１３　　　マイクロレンズアレイ
　１５　　　パッド
　２０　　　第２基板
　２００　　回路基板
　３００　　開口基板
　３３０　　開口
　４００　　サブチップ
　１１０、２１０、３１０、４１０　　半導体基板
　１２０、２２０、３２０、４２０　　多層配線層

Claims (20)

  1. 　一主面に画素を配列した画素部が形成された第１基板と、
    　前記第１基板の一主面と対向する面に貼り合わされ、前記第１基板との貼り合わせ面と対向する面の一部領域に開口が設けられた第２基板と、
    　前記開口から突出しないように前記開口の内部に設けられ、所定の機能を有する回路が形成された少なくとも１つ以上のサブチップと、
    を備える、固体撮像装置。
  2. 　前記第２基板及び前記サブチップは、前記第２基板及び前記サブチップの貼り合わせ面にそれぞれ形成された電極同士が直接接触した状態で接合されることによって、電気的に接続される、請求項１に記載の固体撮像装置。
  3. 　前記第２基板は、複数の基板を貼り合わせることで形成され、前記サブチップとの貼り合わせ面に設けられる基板は、前記開口に対応する貫通孔が設けられた基板である、請求項１に記載の固体撮像装置。
  4. 　前記複数の基板には、それぞれ所定の機能を有する回路が形成される、請求項３に記載の固体撮像装置。
  5. 　前記サブチップには、メモリ回路が形成される、請求項４に記載の固体撮像装置。
  6. 　前記第２基板には、ロジック回路又はアナログデジタル変換回路の少なくともいずれかが形成される、請求項４に記載の固体撮像装置。
  7. 　前記サブチップの前記開口の開口面側の面高さは、前記開口の開口面の面高さと略同じである、請求項１に記載の固体撮像装置。
  8. 　前記第１基板及び前記第２基板は、半導体基板及び多層配線層を積層して構成され、
    　前記第１基板及び前記第２基板は、互いに前記多層配線層を対向させて貼り合わせられる、請求項１に記載の固体撮像装置。
  9. 　前記第１基板及び前記第２基板を構成する半導体基板は、同じ材質で形成される、請求項５に記載の固体撮像装置。
  10. 　前記サブチップは、半導体基板及び多層配線層を積層して構成され、
    　前記サブチップを構成する半導体基板は、前記第１基板又は前記第２基板を構成する半導体基板のいずれとも異なる材質で形成される、請求項８に記載の固体撮像装置。
  11. 　前記開口を覆うように前記第２基板の上に設けられ、前記サブチップと前記第２基板とを電気的に接続する多層配線層をさらに備える、請求項１に記載の固体撮像装置。
  12. 　前記第１基板、前記第２基板及び前記サブチップは、半導体基板及び多層配線層を積層して構成され、
    　前記多層配線層は、前記第２基板の前記半導体基板を貫通する第２基板貫通電極と、前記サブチップの前記半導体基板を貫通するサブチップ貫通電極と、を介して前記サブチップと前記第２基板とを電気的に接続する、請求項１１に記載の固体撮像装置。
  13. 　前記第２基板は、半導体基板及び多層配線層を積層して構成され、
    　前記第２基板の前記半導体基板を貫通する第２基板貫通電極、及び前記開口を覆うように前記第２基板の上に設けられる多層配線層をさらに備え、
    　前記多層配線層には、前記第２基板貫通電極と電気的に接続する外部入出力端子が形成される、請求項１に記載の固体撮像装置。
  14. 　前記外部入出力端子は、前記第２基板又は前記サブチップのいずれかと重畳する平面領域の前記多層配線層に形成される、請求項１３に記載の固体撮像装置。
  15. 　前記外部入出力端子は、はんだボールである、請求項１３に記載の固体撮像装置。
  16. 　前記多層配線層の上に設けられ、所定の機能を有する回路が形成された第３基板をさらに備える、請求項１２に記載の固体撮像装置。
  17. 　前記第２基板には、アナログデジタル変換回路が形成され、前記第３基板には、ロジック回路が形成される、請求項１６に記載の固体撮像装置。
  18. 　前記サブチップは、前記開口の内部に複数設けられる、請求項１に記載の固体撮像装置。
  19. 　前記第２基板の前記開口が形成された面には、アライメントマーク又はモニターマークがさらに形成される、請求項１に記載の固体撮像装置。
  20. 　前記アライメントマーク又はモニターマークは、前記開口と略同じ深さのスリットパターンである、請求項１９に記載の固体撮像装置。
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