WO2024024573A1 - 撮像装置及び電子機器 - Google Patents

撮像装置及び電子機器 Download PDF

Info

Publication number
WO2024024573A1
WO2024024573A1 PCT/JP2023/026276 JP2023026276W WO2024024573A1 WO 2024024573 A1 WO2024024573 A1 WO 2024024573A1 JP 2023026276 W JP2023026276 W JP 2023026276W WO 2024024573 A1 WO2024024573 A1 WO 2024024573A1
Authority
WO
WIPO (PCT)
Prior art keywords
imaging device
wiring layer
circuit
substrate
sensor
Prior art date
Application number
PCT/JP2023/026276
Other languages
English (en)
French (fr)
Inventor
恵永 香川
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2024024573A1 publication Critical patent/WO2024024573A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present technology relates to an imaging device and an electronic device.
  • Patent Document 1 For imaging devices such as CMOS image sensors, a configuration in which a plurality of semiconductor substrates are stacked has been proposed (see, for example, Patent Document 1).
  • the imaging device includes a pixel area in which pixels are regularly arranged in a two-dimensional array, and a peripheral area located around the pixel area.
  • the electrode pads arranged in the peripheral region and the logic circuit arranged in a position overlapping the pixel region are connected by wiring, and a power supply voltage and the like are supplied to the logic circuit through this wiring.
  • IR-DROP voltage drop
  • IR-DROP may lead to deterioration of device characteristics. Particularly when using cutting-edge devices that require high-speed operation, the deterioration of device characteristics due to IR-DROP tends to be significant.
  • the present disclosure has been made in view of these circumstances, and an object of the present disclosure is to provide an imaging device and an electronic device that can suppress deterioration of device characteristics.
  • An imaging device includes a sensor substrate having a pixel area in which a plurality of pixels that perform photoelectric conversion are arranged side by side; a circuit board having a circuit for processing a signal output from the sensor board or a signal output from the sensor board; and a circuit board provided on the opposite side of the circuit board to the surface facing the sensor board for supplying a power supply voltage or a reference voltage to the circuit. and a voltage supply terminal. At least a portion of the voltage supply terminal is disposed at a position overlapping the pixel region in the thickness direction of the multilayer substrate including the sensor board and the circuit board.
  • the power supply voltage or the reference voltage is supplied to the circuit of the circuit board from the side of the circuit board opposite to the surface facing the sensor board (for example, the back surface of the circuit board).
  • the imaging device has a power supply voltage or reference voltage supply route (hereinafter also referred to as voltage supply route). ) can be shortened, and the length of the wiring to which voltage is applied can be shortened. Thereby, the imaging device can suppress IR-DROP and suppress deterioration of device characteristics.
  • An electronic device includes an imaging device and an optical system that causes image light from a subject to form an image on the imaging device.
  • the imaging device includes a sensor substrate having a pixel area in which a plurality of pixels that perform photoelectric conversion are arranged side by side, and a sensor substrate that is bonded to one side of the sensor substrate and that is connected to one side of the sensor substrate to receive a signal input to the sensor substrate or the sensor substrate.
  • a circuit board having a circuit for processing signals output from the circuit board; and a voltage supply terminal provided on the opposite side of the circuit board to the surface facing the sensor board for supplying a power supply voltage or a reference voltage to the circuit. , is provided. At least a portion of the voltage supply terminal is disposed at a position overlapping the pixel region in the thickness direction of the multilayer substrate including the sensor board and the circuit board.
  • the electronic device since the electronic device includes an imaging device that can suppress the deterioration of device characteristics caused by IR-DROP, it is possible to suppress the deterioration of the performance.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of a pixel configuration.
  • FIG. 3 is a plan view schematically showing an arrangement example of a pixel region and a peripheral region on a sensor substrate.
  • FIG. 4 is a cross-sectional view showing a configuration example of an imaging device according to Embodiment 1 of the present disclosure.
  • FIG. 5 is a plan view showing an example of arrangement of bump electrodes according to Embodiment 1 of the present disclosure.
  • FIG. 6 is a cross-sectional view showing a configuration example of a via according to Embodiment 1 of the present disclosure.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of a pixel configuration.
  • FIG. 3 is a plan view schematically showing an arrangement example of a pixel region
  • FIG. 7 is a diagram schematically showing a route (voltage supply route) for supplying a power supply voltage or a reference voltage from a bump electrode for voltage supply to a logic circuit in the imaging device according to Embodiment 1 of the present disclosure.
  • FIG. 8A is a cross-sectional view showing, in order of steps, a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure.
  • FIG. 8B is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure in order of steps.
  • FIG. 8C is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure in order of steps.
  • FIG. 8A is a cross-sectional view showing, in order of steps, a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure.
  • FIG. 8B is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present
  • FIG. 8D is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure in order of steps.
  • FIG. 8E is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure in order of steps.
  • FIG. 8F is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure in order of steps.
  • FIG. 8G is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure in order of steps.
  • FIG. 8H is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure in order of steps.
  • FIG. 8E is a cross-sectional view showing a method for manufacturing an imaging device according to Embodiment 1 of the present disclosure in order of steps.
  • FIG. 9 is a cross-sectional view showing the configuration of an imaging device according to Comparative Example 1 of the present disclosure.
  • FIG. 10 is a cross-sectional view showing the configuration of an imaging device according to Comparative Example 2 of the present disclosure.
  • FIG. 11 is a cross-sectional view showing the configuration of an imaging device according to Modification 1 of Embodiment 1 of the present disclosure.
  • FIG. 12 is a cross-sectional view showing a microvia of an imaging device according to Modification 1 of Embodiment 1 of the present disclosure.
  • FIG. 13 is a cross-sectional view showing a configuration example of an imaging device according to Embodiment 2 of the present disclosure.
  • FIG. 14 is a cross-sectional view showing a configuration example of a via according to Embodiment 2 of the present disclosure.
  • FIG. 15 is a diagram schematically showing a voltage supply route of the imaging device according to Embodiment 2 of the present disclosure.
  • FIG. 16 is a cross-sectional view showing the configuration of an imaging device according to Modification 1 of Embodiment 2 of the present disclosure.
  • FIG. 17 is a diagram schematically showing a voltage supply route of an imaging device according to Modification 1 of Embodiment 2 of the present disclosure.
  • FIG. 18 is a cross-sectional view showing the configuration of an imaging device according to Modification 2 of Embodiment 2 of the present disclosure.
  • FIG. 19 is a diagram schematically showing a voltage supply route of an imaging device according to Modification 2 of Embodiment 2 of the present disclosure.
  • FIG. 20 is a diagram illustrating a configuration example of an electronic device to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 21 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 22 is a block diagram showing an example of the functional configuration of the camera head and CCU shown in FIG. 21.
  • FIG. 23 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • FIG. 24 is a diagram showing an example of the installation position of the imaging section.
  • the directions may be explained using terms such as the X-axis direction, the Y-axis direction, and the Z-axis direction.
  • the X-axis direction and the Y-axis direction are directions parallel to the back surface 1b of the sensor substrate 1, which will be described later.
  • the back surface 1b of the sensor board 1 is also the back surface 111b of a multilayer substrate 111 that includes the sensor board 1 and a logic board 2, which will be described later.
  • the X-axis direction and the Y-axis direction are also referred to as the horizontal direction.
  • the Z-axis direction is the normal direction of the back surface 11b of the sensor substrate 11 (that is, the back surface 111b of the laminated substrate 111).
  • the Z-axis direction is also the thickness direction of the laminated substrate 111.
  • the X-axis direction, Y-axis direction, and Z-axis direction are orthogonal to each other.
  • planar view means, for example, viewing from the thickness direction (for example, the Z-axis direction) of the laminated substrate 111.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device 100 according to Embodiment 1 of the present disclosure.
  • the imaging device 100 shown in FIG. 1 is, for example, a CMOS (Complementary Metal Oxide Semiconductor Field Effect Transistor) image sensor.
  • the imaging device 100 includes a pixel region (so-called imaging region) R1 in which a plurality of pixels 102 that perform photoelectric conversion are regularly arranged two-dimensionally, and a logic circuit 113 (" circuit).
  • the pixel 102 includes a photodiode serving as a photoelectric conversion element and a pixel transistor. A configuration example of the pixel 102 will be described later with reference to FIG. 2.
  • the logic circuit 113 includes, for example, a vertical drive circuit 104, a column signal processing circuit 105, a horizontal drive circuit 106, an output circuit 107, and a control circuit 108.
  • the logic circuit 113 is composed of, for example, a CMOS circuit.
  • a CMOS circuit is a circuit including an n-channel type MOSFET and a p-channel type MOSFET.
  • the control circuit 108 receives an input clock and data instructing an operation mode, etc., and also outputs data such as internal information of the imaging device. That is, the control circuit 108 generates a clock signal and a control signal that serve as a reference for the operation of the vertical drive circuit 104, the column signal processing circuit 105, the horizontal drive circuit 106, etc., based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. do. The control circuit 108 then inputs these signals to the vertical drive circuit 104, column signal processing circuit 105, and horizontal drive circuit 106.
  • the vertical drive circuit 104 is configured, for example, by a shift register, selects a pixel drive wiring, supplies pulses for driving pixels to the selected pixel drive wiring, and drives the pixels row by row. That is, the vertical drive circuit 104 sequentially selectively scans each pixel 102 in the pixel region R1 in the vertical direction row by row, and transmits a signal charge generated in the photoelectric conversion element of each pixel 102 according to the amount of light received through the vertical signal line 109. A pixel signal based on the pixel signal is supplied to the column signal processing circuit 105.
  • the column signal processing circuit 105 is arranged for each column of pixels 102, for example, and performs signal processing such as noise removal on the signals output from one row of pixels 102 for each pixel column. That is, the column signal processing circuit 105 performs signal processing such as CDS for removing fixed pattern noise specific to the pixel 102, signal amplification, and ADC (analog-to-digital conversion).
  • a horizontal selection switch (not shown) is provided at the output stage of the column signal processing circuit 105 and connected between it and the horizontal signal line 110 .
  • the horizontal drive circuit 106 is configured by, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 105 in turn, and transfers pixel signals from each of the column signal processing circuits 105 to the horizontal signal line. 110 for output.
  • the output circuit 107 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 105 through the horizontal signal line 110 and outputs the processed signals.
  • the output circuit 107 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, etc.
  • the input/output terminal 112 exchanges signals with the outside.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the pixel 102.
  • the pixel 102 includes a photodiode PD, a transfer transistor TR, a floating diffusion FD, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • the transfer transistor TR, floating diffusion FD, amplification transistor AMP, selection transistor SEL, and reset transistor RST constitute a readout circuit 115 that reads out the charge (pixel signal) photoelectrically converted by the photodiode PD.
  • the photodiode PD is a photoelectric conversion unit that converts incident light into charge by photoelectric conversion and accumulates it, and has an anode terminal grounded and a cathode terminal connected to the transfer transistor TR.
  • a transfer signal is supplied from the vertical drive circuit 104 to the gate electrode (hereinafter also referred to as transfer gate) of the transfer transistor TR.
  • the transfer transistor TR is driven according to a transfer signal supplied to the transfer gate.
  • the transfer transistor TR is turned on, the charges accumulated in the photodiode PD are transferred to the floating diffusion FD.
  • the floating diffusion FD is a floating diffusion region connected to the gate electrode of the amplification transistor AMP and having a predetermined storage capacity, and temporarily stores charges transferred from the photodiode PD.
  • the amplification transistor AMP outputs a pixel signal at a level corresponding to the charge accumulated in the floating diffusion FD (that is, the potential of the floating diffusion FD) to the vertical signal line 109 via the selection transistor SEL. That is, due to the configuration in which the floating diffusion FD is connected to the gate electrode of the amplification transistor AMP, the floating diffusion FD and the amplification transistor AMP amplify the charge generated in the photodiode PD and convert it into a pixel signal of a level corresponding to the charge. functions as a converter.
  • the selection transistor SEL is driven according to the selection signal supplied from the vertical drive circuit 104, and when the selection transistor SEL is turned on, the pixel signal output from the amplification transistor AMP becomes ready to be output to the vertical signal line 109.
  • the reset transistor RST is driven according to a reset signal supplied from the vertical drive circuit 104, and when the reset transistor RST is turned on, the charges accumulated in the floating diffusion FD are discharged to the power supply line Vdd, and the floating diffusion FD is reset. be done.
  • the pixel 102 may have a shared pixel structure.
  • the shared pixel structure includes a plurality of photodiodes PD, a plurality of transfer transistors TR, one shared floating diffusion FD, and one shared other pixel transistor (for example, an amplification transistor AMP, a selection transistor SEL). and a reset transistor RST). That is, in the shared pixel structure, each of the photodiodes PD and the transfer transistor TR that constitute a plurality of unit pixels share one pixel transistor other than the transfer transistor TR.
  • FIG. 3 is a plan view schematically showing an example of the arrangement of the pixel region and the peripheral region on the sensor substrate 1.
  • the sensor substrate 1 has a pixel region R1 and a peripheral region R2 arranged around the pixel region R1.
  • the pixel region R1 is a light receiving region that receives light collected by an on-chip lens OCL (see FIG. 4 described later), and includes a plurality of pixels 102.
  • the peripheral region R2 is, for example, a region where the pixels 102 and the on-chip lens OCL are not arranged.
  • the pixel region R1 has a larger area than the peripheral region R2.
  • a light shielding film may be provided in the peripheral region R2 with an insulating film interposed therebetween.
  • the peripheral region R2 may be called an optical black region.
  • FIG. 4 is a cross-sectional view showing a configuration example of the imaging device 100 according to Embodiment 1 of the present disclosure.
  • FIG. 4 shows a cross section of the plan view shown in FIG. 3 taken along the line X1-X1' parallel to the X-axis direction.
  • the imaging device 100 is a back-illuminated CMOS image sensor in which light enters from the back surface 1b (top surface in FIG. 4) of the sensor substrate 1.
  • the imaging device 100 includes a sensor substrate 1 having a pixel region R1 and a peripheral region R2, and a logic board 2 having a logic circuit 113 (an example of a "circuit board" in the present disclosure).
  • a logic board 2 is bonded to the front surface 1a (bottom surface in FIG. 4) of the sensor board 1 to form a laminated board 3.
  • the sensor substrate 1 includes a semiconductor substrate 11 (an example of the "second semiconductor layer" of the present disclosure) on which a plurality of pixels 102 are provided.
  • the semiconductor substrate 11 is made of, for example, thin silicon.
  • the semiconductor substrate 11 is provided with a photodiode PD serving as a photoelectric conversion unit disposed in each pixel 102, a separation unit 12 that isolates adjacent pixels 102, and a pixel transistor Tr1.
  • the isolation section 12 has, for example, an STI (Shallow Trench Isolation) structure.
  • the pixel 102 includes a transfer transistor TR, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the pixel transistor Tr1 shown in FIG. 4 is one of these various transistors.
  • a wiring layer 13 (an example of the "third wiring layer” of the present disclosure) is provided on the front surface 11a side of the semiconductor substrate 11.
  • the wiring layer 13 is a multilayer wiring layer, and includes an interlayer insulating film 14, wiring 15 arranged in multiple layers via the interlayer insulating film 14, and connection pads 16 (conductor included in the third wiring layer of the present disclosure). (one example) and a via 17.
  • the vias 17 connect the semiconductor substrate 11 and the wiring 15, the wirings 15 to each other, or the wiring 15 and the connection pad 16 in the thickness direction (for example, the Z-axis direction) of the laminated substrate 111.
  • the connection pad 16 faces the bonding surface between the sensor board 1 and the logic board 2.
  • the surface (lower surface in FIG. 4) of the connection pad 16 is exposed from the interlayer insulating film 14.
  • FIG. 4 illustrates a case where the wiring 15 and the connection pad 16 are formed by five layers of metals M1 to M5.
  • the wiring 15, the connection pad 16, and the via 17 are made of, for example, copper (Cu) or a Cu alloy.
  • the wiring 15, the connection pad 16, and the via 17 may be formed by a single damascene method or a dual damascene method.
  • at least a portion of the wiring 15 and at least a portion of the via 17 may be made of aluminum (Al), an Al alloy, a conductive polysilicon film doped with impurities, or the like.
  • An on-chip lens OCL (an example of a "lens" in the present disclosure) is provided on the back surface (upper surface in FIG. 4) 11b side of the semiconductor substrate 11. Furthermore, a color filter CF is provided between the on-chip lens OCL and the back surface 11b of the semiconductor substrate 11. Note that although FIG. 4 shows a mode in which the color filter CF and on-chip lens OCL are arranged in the pixel region R1 and not arranged in the peripheral region R2, the present embodiment is not limited to this. In this embodiment, the color filter CF and the on-chip lens OCL may be arranged not only in the pixel region R1 but also in the peripheral region R2.
  • the logic board 2 includes a semiconductor substrate 21 (an example of the "first semiconductor layer” of the present disclosure).
  • the semiconductor substrate 21 has a front surface 21a facing the sensor substrate 1 (an example of a "first surface” in the present disclosure) and a back surface 21b located on the opposite side of the front surface 21a (an example of a "second surface” in the present disclosure).
  • the semiconductor substrate 21 is made of silicon.
  • a plurality of MOS transistors constituting the logic circuit 113 are provided on the front surface 21a (upper surface in FIG. 4) of the semiconductor substrate 21. In FIG. 4, n-channel type or p-channel type MOS transistors Tr2 to Tr7 are illustrated as some of the plurality of MOS transistors forming the logic circuit 113.
  • the pixel region R1 has a larger area than the peripheral region R2. Therefore, more logic circuits 113 are arranged at positions overlapping with the pixel region R1 in the Z-axis direction than at positions overlapping with the peripheral region R2 in the Z-axis direction. That is, more logic circuits 113 are arranged at positions overlapping the pixel region R1 in plan view than at positions overlapping with the peripheral region R2 in plan view.
  • a wiring layer 23 (an example of the "first wiring layer” of the present disclosure) is provided on the front surface 21a side of the semiconductor substrate 21.
  • the wiring layer 23 is a multilayer wiring layer, and includes an interlayer insulating film 24, wiring 25 arranged in multiple layers via the interlayer insulating film 24, and connection pads 26 (conductors included in the first wiring layer of the present disclosure). (one example) and a via 27.
  • the vias 27 connect the semiconductor substrate 21 and the wiring 25, the wirings 25 to each other, or the wiring 25 and the connection pad 26 in the thickness direction (for example, the Z-axis direction) of the laminated substrate 111.
  • the connection pad 26 faces the bonding surface between the sensor board 1 and the logic board 2.
  • the surface (upper surface in FIG. 4) of the connection pad 26 is exposed from the interlayer insulating film 24.
  • the connection pad 26 is bonded to the connection pad 16 of the wiring layer 13 described above.
  • the wiring 25 and the connection pad 26 are made up of 15 layers of metals M11 to M25.
  • the wiring 25, the connection pad 26, and the via 27 are made of, for example, copper (Cu) or a Cu alloy.
  • the wiring 25, the connection pad 26, and the via 27 may be formed by a single damascene method or a dual damascene method.
  • at least a portion of the wiring 25 and at least a portion of the via 27 may be made of aluminum (Al), an Al alloy, a conductive polysilicon film doped with impurities, or the like.
  • a wiring layer 33 (an example of the "second wiring layer” of the present disclosure) is provided on the back surface (lower surface in FIG. 4) 21b side of the semiconductor substrate 21.
  • the wiring layer 33 is a multilayer wiring layer and includes an interlayer insulating film 34 , wiring 35 arranged in multiple layers with the interlayer insulating film 34 in between, electrode pads 36 , and vias 37 .
  • the vias 37 connect the semiconductor substrate 21 and the wiring 35, the wirings 35 to each other, or the wiring 35 and the electrode pad 36 in the Z-axis direction.
  • the surface (lower surface in FIG. 4) of the electrode pad 36 is exposed from the interlayer insulating film 34.
  • FIG. 4 illustrates a case where the wiring 35 and the electrode pad 36 are formed by three layers of metals M31 to M33.
  • the wiring 35, the electrode pad 36, and the via 37 are made of, for example, copper (Cu) or a Cu alloy.
  • the wiring 35, the electrode pad 36, and the via 37 may be formed by a single damascene method or a dual damascene method.
  • at least a portion of the wiring 35 and at least a portion of the via 37 may be made of aluminum (Al), an Al alloy, a conductive polysilicon film doped with impurities, or the like.
  • Bump electrodes 41 and 42 are provided on the opposite side of the logic board 2 from the surface facing the sensor substrate 1, that is, on the back surface 2b (lower surface in FIG. 4) side of the logic board 2.
  • bump electrodes 41 and 42 are provided on the surface (lower surface in FIG. 4) of the electrode pad 36.
  • the bump electrode 41 is a voltage supply terminal for supplying a power supply voltage (for example, Vdd) or a reference voltage (for example, a ground potential (0V)) to the logic circuit 113.
  • the bump electrode 42 is a signal terminal for inputting or outputting a signal to the logic circuit 113.
  • the bump electrodes 41 and 42 are made of, for example, gold (Au) or solder.
  • the semiconductor substrate 21 includes vias 51 (in the present disclosure) that penetrate between the front surface 21a (upper surface in FIG. 4) of the semiconductor substrate 21 and the back surface 21b located on the opposite side of the front surface 21a.
  • An example of a "first via") and a via 52 (an example of a "second via” of the present disclosure) are provided.
  • a contact 53 is provided on the via 51 to connect the via 51 and the wiring 25.
  • a contact 54 is provided on the via 52 to connect the via 52 and the wiring 25.
  • the voltage supply bump 41 is connected to the via 51 via the wiring 35 of the wiring layer 33, and further connected to the wiring 25 via the via 51 and the contact 53.
  • the bump electrode 42 for signal input/output is connected to the via 52 via the wiring 35 of the wiring layer 33, and further connected to the wiring 25 via the via 52 and the contact 54.
  • FIG. 5 is a plan view showing an example arrangement of bump electrodes 41 and 42 according to Embodiment 1 of the present disclosure.
  • FIG. 5 shows the surface 111a side of the laminated substrate 111.
  • the bump electrode 41 and the via 51 are arranged at a position overlapping the pixel region R1 in the Z-axis direction.
  • the bump electrodes 41 and the vias 51 are arranged in the X-axis direction (an example of the "first direction" of the present disclosure) and the Y-axis direction (an example of the "second direction” of the present disclosure) when viewed from the Z-axis direction.
  • the bump electrodes 42 and the vias 52 are arranged at positions overlapping with the peripheral region R2 in the Z-axis direction.
  • the wiring 25n extending in the X-axis direction and the wiring 25m extending in the Y-axis direction are connected to bump electrodes for voltage supply via vias 51 (see FIG. 4), etc. 41 (see FIG. 4), and is an example of a wiring made of one layer of metals M11 to M25.
  • the wiring 25n and the wiring 25m are made of metals in different layers.
  • FIG. 6 is a cross-sectional view showing a configuration example of the via 51 according to Embodiment 1 of the present disclosure.
  • the semiconductor substrate 21 is provided with a through hole H that penetrates between the front surface 21a and the back surface 21b.
  • An insulating film 55 is provided on the inner surface of the through hole H.
  • the via 51 is provided in the through hole H with an insulating film 55 interposed therebetween.
  • One end 51 a of the via 51 is connected to the wiring 35
  • the other end 51 b of the via 51 is connected to the contact 53 .
  • the through hole H1 is formed, for example, from the interlayer insulating film 34 side (from the bottom in FIG. 6). Therefore, the diameter of the through hole H1 tends to be larger on the side of the interlayer insulating film 34 (lower side in FIG. 6), and the diameter of the via 51 provided in the through hole H1 through the insulating film 55. Also, the end portion 51b side tends to be formed larger. Assuming that the diameter d1b of the end portion 51a is the diameter of the via 51, the diameter d1b of the via 51 is, for example, not less than the minimum gate length of the transistor included in the logic circuit 113 and not more than 1000 nm, and is, for example, several hundred nm in size. .
  • the via 51 is also referred to as a micro via in this specification.
  • the via 52 arranged at a position overlapping the peripheral region R2 in the Z-axis direction also has the same configuration as the via 51 and has the same diameter. Therefore, the via 52 is also referred to as a micro via.
  • the vias 51 and 52 penetrate the semiconductor substrate 21 (for example, a silicon substrate), they may also be called through silicon vias (TSV). Furthermore, since the vias 51 and 52 have minute diameters and are TSVs, they may also be called minute TSVs. Alternatively, since the vias 51 and 52 have diameters on the nanometer level and are TSVs, they may be called nTSVs.
  • the insulating film 55 is made of, for example, a silicon oxide film (SiO2).
  • the conductive film forming the micro vias 51 and 52 is made of tungsten (W), for example.
  • the insulating film 55 is provided on the inner surface of the through hole H1 in order to insulate between the material (e.g., silicon) forming the semiconductor substrate 21 and the material (e.g., W) forming the microvia. .
  • the insulating film 55 is deposited using a film formation method with high coverage, such as atomic layer deposition (ALD). It is desirable to The insulating film 55 is laminated to a thickness of about 20 nm, for example. Further, the conductive films constituting the micro vias 51 and 52 are laminated by chemical vapor deposition (CVD). For example, since tungsten (W) has good embedding properties, it has good embedding properties in the through hole H1 having a high aspect ratio.
  • CVD chemical vapor deposition
  • FIG. 7 is a diagram schematically showing a route (voltage supply route) for supplying the power supply voltage or the reference voltage from the bump electrode 41 for voltage supply to the logic circuit 113 in the imaging device 100 according to the first embodiment of the present disclosure. be.
  • a voltage supply bump electrode 41 is arranged at a position overlapping the pixel region R1 in the Z-axis direction.
  • a power supply voltage or a reference voltage is supplied from the bump electrode 41 to the logic circuit 113B via the wiring 35, the micro via 51, and the contact 53.
  • a power supply voltage or a reference voltage is supplied from the voltage supply bump electrode 41 to the logic circuit 113 located directly above it.
  • the length of the voltage supply route i.e., the length of the wiring that supplies the power supply voltage or the reference voltage
  • Comparative Examples 1 and 2 see FIGS. 9 and 10 described later. .
  • the imaging device 100 is manufactured using various devices such as a film forming device (including a CVD device and a sputtering device), an ion implantation device, a heat treatment device, an etching device, a CMP (Chemical Mechanical Polishing) device, and a bonding device.
  • a film forming device including a CVD device and a sputtering device
  • an ion implantation device including a heat treatment device, an etching device, a CMP (Chemical Mechanical Polishing) device, and a bonding device.
  • a CMP Chemical Mechanical Polishing
  • FIGS. 8A to 8H are cross-sectional views showing a method for manufacturing the imaging device 100 according to Embodiment 1 of the present disclosure in order of steps.
  • the manufacturing apparatus forms a sensor substrate 1' and a logic substrate 2' using a CMOS process.
  • the sensor substrate 1' shown on the right side of FIG. 8A is in a state after the surface of the interlayer insulating film 14 is planarized by CMP to expose the surface of the connection pad 16.
  • the logic board 2' shown on the right side of FIG. 8A is in a state after the surface of the interlayer insulating film 24 is planarized by CMP to expose the surface of the connection pad 26.
  • the manufacturing apparatus places the front surface 1a' side of the sensor substrate 1' and the front surface 2a' side of the logic board 2' facing each other.
  • the manufacturing apparatus attaches the sensor substrate 1' and the logic board 2'.
  • the manufacturing equipment brings the interlayer insulating film 14 of the sensor substrate 1 and the interlayer insulating film 24 of the logic board 2 into close contact with each other, and connects the connection pads 16 of the sensor board 1 and the logic board 2.
  • the pads 26 are brought into close contact with each other, and heat treatment is performed.
  • the interlayer insulating films 14 and 24 are bonded to each other, and the connection pads 16 and 26 are bonded to each other, so that the sensor substrate 1' and the logic substrate 2' are integrated.
  • the manufacturing apparatus grinds the back surface 21b side of the semiconductor substrate 21 to thin the semiconductor substrate 21 (that is, reduce the thickness).
  • the foil thickness of the semiconductor substrate 21 is performed by CMP.
  • the manufacturing apparatus installs micro vias 51 and 52 and a wiring layer 33 connected to the micro vias 51 and 52 in this order on the back surface 21b side of the semiconductor substrate 21 which has been made into a foil. to form.
  • the logic board 2 shown in FIG. 4 is completed.
  • the sensor board 1' functions as a support board that supports the logic board 2'. Since the back surface 1b' of the sensor substrate 1' used as a support substrate will be ground and removed in a later process, there is no problem even if some scratches occur due to contact with manufacturing equipment or the like in this process.
  • the sensor board 1' and the logic board 2' are integrated in the bonding process shown in FIG. 8C.
  • the through hole H1 can be formed in the semiconductor substrate 21, and a conductive film such as tungsten (W) can be formed and patterned. It is possible to form the minute vias 51 and 52 with high processing accuracy.
  • a resin adhesive sheet or the like is not used to fix the logic board 2', when forming the micro vias 51, 52 and the wiring layer 33, a process with a maximum temperature of about 400° C., for example, must be used. becomes possible. It becomes possible to expand the range of process selection.
  • the manufacturing apparatus attaches (temporarily joins) the support substrate 57 to the back surface 2b (lower surface in FIG. 8E) of the logic board 2 via the adhesive sheet 56.
  • the manufacturing apparatus grinds the back surface 11b (upper surface in FIG. 8E) of the semiconductor substrate 11 to reduce the thickness of the semiconductor substrate 11.
  • the foil thickness of the semiconductor substrate 11 is performed by CMP. As a result, the sensor substrate 1 shown in FIG. 4 is completed.
  • the manufacturing apparatus forms a color filter CF on the back surface 11b of the semiconductor substrate 11 made into foil, that is, the back surface 1b (top surface in FIG. 8F) of the sensor substrate 1.
  • the manufacturing device forms the on-chip lens OCL on the color filter CF.
  • a protective film may be formed between the semiconductor substrate 11 and the color filter CF and between the color filter CF and the on-chip lens OCL.
  • the manufacturing apparatus peels off the adhesive sheet 56 and the support substrate 57 from the back surface 2b side of the logic board 2.
  • the manufacturing apparatus forms bump electrodes 41 for voltage supply and bump electrodes 42 for signal input/output on the back surface 2b side of the logic board 2.
  • the manufacturing apparatus attaches a protective sheet 58 to the back surface 2b side of the logic board 2. Then, the manufacturing apparatus dices (divides into pieces) the multilayer substrate 111 composed of the sensor substrate 1 and the logic substrate 2 along the dicing line DL. After dicing, the separated multilayer substrate 111 (chip) is peeled off from the protective sheet 58. Through these steps, the imaging device 100 shown in FIG. 4 is completed.
  • the imaging device 100 includes a sensor substrate 1 having a pixel region R1 in which a plurality of pixels 102 that perform photoelectric conversion are arranged side by side; A logic board 2 having a logic circuit 113 bonded to the side and processing a signal input to the sensor board 1 or a signal output from the sensor board 1; , a bump electrode 41 provided on the rear surface 2b side of the logic board 2 for supplying a power supply voltage or a reference voltage to the logic circuit 113. At least a portion of the bump electrode 41 is arranged at a position overlapping the pixel region R1 in the thickness direction (for example, the Z-axis direction) of the laminated substrate 111 including the sensor substrate 1 and the logic substrate 2.
  • the power supply voltage or the reference voltage is supplied from the back surface 2b side of the logic board 2 to the logic circuit 113 located directly above the back surface 2b side at the overlapping position in the Z-axis direction.
  • the imaging device 100 can shorten the voltage supply route, and the voltage is applied. The length of the wiring can be shortened. Thereby, the imaging device 100 can suppress IR-DROP (voltage drop), and for example, can keep the voltage applied to the elements (for example, MOS transistors Tr2 to Tr4) included in the logic circuit 113 constant. It becomes easier. Thereby, the imaging apparatus 100 can suppress deterioration of device characteristics caused by IR-DROP.
  • FIG. 9 is a cross-sectional view showing the configuration of an imaging device 400 according to Comparative Example 1 of the present disclosure.
  • the imaging device 400 according to Comparative Example 1 includes a sensor substrate 301 having a photodiode PD, and a logic substrate 302 bonded to one surface (lower surface in FIG. 9) of the sensor substrate 301. has.
  • a bonding pad 341 for power supply is provided on the top surface of the sensor substrate 301.
  • a gold wire or the like is wire-bonded to the bonding pad 341.
  • a power supply voltage is supplied from the bonding pad 341 to the logic circuit 413 provided on the semiconductor substrate 321 via a large number of wirings on the sensor substrate 301 and the logic substrate 302. .
  • the bonding pad 341 is arranged in the peripheral region R2, the power supply voltage is supplied from the peripheral region R2 to the logic circuit 413 arranged at a position overlapping the pixel region R1 in the Z-axis direction. Therefore, in Comparative Example 1, the route for supplying the power supply voltage or the reference voltage (voltage supply route) is long, and IR-DROP is likely to occur.
  • the wire bonded to the bonding pad 341 has a small diameter and a loop height. The smaller the diameter of the wire and the longer the wire, the higher the resistance value of the wire, which makes IR-DROP more likely to occur.
  • FIG. 10 is a cross-sectional view showing the configuration of an imaging device 500 according to Comparative Example 2 of the present disclosure.
  • a bonding pad 341 for power supply is provided on the top surface of the logic board 302.
  • a gold wire or the like is wire-bonded to the bonding pad 341.
  • the imaging device 500 As shown by the arrows in FIG. 10, in the imaging device 500 as well, power supply voltage is supplied from the bonding pad 341 to the logic circuit 413 provided on the semiconductor substrate 321 via a large number of wirings on the logic board 302. Further, since the bonding pad 341 is arranged in the peripheral region R2, the power supply voltage is supplied from the peripheral region R2 to the logic circuit 413 arranged at a position overlapping the pixel region R1 in the Z-axis direction. Therefore, also in Comparative Example 2, the voltage supply route is long and IR-DROP is likely to occur. Further, since the bonding pad 341 is wire-bonded, the smaller the diameter of the wire and the longer the length of the wire, the more likely IR-DROP will occur.
  • Modification of Embodiment 1 (1) Modification example 1
  • the micro vias 51 and 52 are connected to the wiring 25 via the contacts 53 and 54.
  • the micro vias 51 and 52 may be directly connected to the wiring 25.
  • FIG. 11 is a cross-sectional view showing the configuration of an imaging device 100A according to Modification 1 of Embodiment 1 of the present disclosure.
  • FIG. 12 is a cross-sectional view showing the micro via 51 of the imaging device 100A according to the first modification of the first embodiment of the present disclosure.
  • the micro vias 51 connected to the voltage supply bump electrode 41 and the micro vias 52 connected to the signal input/output bump electrode 42 are connected to the contacts 53 and 54. It is directly connected to the wiring 25 without going through it. Even with such a configuration, the same effects as the imaging device 100 according to the first embodiment described above can be achieved.
  • the through hole H1 is formed from the interlayer insulating film 34 side, but the first embodiment is not limited to this.
  • the through hole H1 may be formed from the side of the interlayer insulating film 24 (upper side in FIG. 12), and the diameter of the through hole H1 may be formed larger on the side of the interlayer insulating film 24. You can.
  • the diameter of the micro via 51 provided in the through hole H1 via the insulating film 55 may also be made larger on the end portion 51a side connected to the wiring 25.
  • the diameter d1a of the end portion 51a may be the diameter of the micro via 51.
  • the diameter d1a of the micro via 51 is, for example, greater than or equal to the minimum gate length of a transistor included in the logic circuit 113 and less than or equal to 1000 nm, and is, for example, several hundred nm.
  • the micro via 52 disposed at a position overlapping the peripheral region R2 in the Z-axis direction may also have the same configuration as the micro via 51 in Modified Example 1.
  • the power supply voltage or reference voltage is supplied to the logic circuit 113 from a position on the back surface 2b side of the logic board 2 and overlapping with the pixel region R1 in the Z-axis direction.
  • the imaging device 100A can shorten the voltage supply route compared to Comparative Examples 1 and 2, and thus has the same effect as the imaging device 100 according to the first embodiment described above.
  • the bump electrode 41 for voltage supply is arranged at a position overlapping with the pixel region R1, and the bump electrode 41 for voltage supply is arranged at a position overlapping with the peripheral region R2. It has been explained that the bump electrode 42 for output is arranged. However, in Embodiment 1 of the present disclosure, the bump electrodes 41 and 42 are not limited to this.
  • a part of the bump electrode 41 for voltage supply may be arranged at a position overlapping with the peripheral region R2, or a bump electrode for signal transmission and reception 42 may be placed at a position overlapping with the pixel region R1.
  • the power supply voltage or reference voltage is supplied to the logic circuit 113 from the back surface 2b side of the logic board 2.
  • the voltage supply route to the logic circuit 113 can be shortened, and IR-DROP can be suppressed.
  • Modification example 3 In the first embodiment described above, it has been described that a plurality of pixel transistors are provided on the sensor substrate 1, but the embodiments of the present disclosure are not limited to this.
  • part of the pixel transistor may be provided on the logic substrate 2.
  • the amplification transistor AMP may be provided on the logic substrate 2, and the other transistors may be provided on the sensor substrate 1.
  • the transfer transistor TR may be provided on the sensor substrate 1, and the other transistors may be provided on the logic substrate 2.
  • the logic board 2 is composed of one semiconductor substrate 21.
  • the number of semiconductor substrates forming the logic board 2 is not limited to one.
  • the logic board 2 may be composed of a plurality of semiconductor substrates.
  • FIG. 13 is a cross-sectional view showing a configuration example of an imaging device 100B according to Embodiment 2 of the present disclosure.
  • the logic board 2 includes a semiconductor substrate 21 provided with a logic circuit 113A, and a semiconductor substrate 61 provided with a logic circuit 113B (“No. 3 semiconductor layers).
  • the logic circuit 113 shown in FIG. 1 includes a logic circuit 113A and a logic circuit 113B.
  • n-channel type or p-channel type MOS transistors Tr2 to Tr7 are illustrated as part of the plurality of MOS transistors forming the logic circuit 113A.
  • n-channel type or p-channel type MOS transistors Tr2 to Tr7 are illustrated as some of the plurality of MOS transistors constituting the logic circuit 113B.
  • the semiconductor substrate 61 has a front surface 61a facing the sensor substrate 1 (an example of a "third surface” in the present disclosure) and a back surface 61b located on the opposite side of the front surface 61a (an example of a "fourth surface” in the present disclosure).
  • a wiring layer 63 (an example of the "fourth wiring layer” of the present disclosure) is arranged on the front surface 61a side of the semiconductor substrate 61, and a wiring layer 73 (an example of the "fifth wiring layer” of the present disclosure) is arranged on the back surface 61b side of the semiconductor substrate 61. example) is placed.
  • the wiring layer 63 on the surface 61a side is a multilayer wiring layer, and includes an interlayer insulating film 64, wiring 65 arranged in multiple layers via the interlayer insulating film 64, and connection pads 66 (in the fourth wiring layer of the present disclosure). (for example, a part of the conductor included in the conductor) and a via 67.
  • the vias 67 connect the semiconductor substrate 61 and the wiring 65, the wirings 65 to each other, or the wiring 65 and the connection pad 66 in the thickness direction (for example, the Z-axis direction) of the laminated substrate 111.
  • the connection pad 66 faces the bonding surface between the sensor board 1 and the logic board 2.
  • the surface (upper surface in FIG. 13) of the connection pad 66 is exposed from the interlayer insulating film 64.
  • the wiring 65, the connection pad 66, and the via 67 are made of, for example, copper (Cu) or a Cu alloy.
  • the wiring 65, the connection pad 66, and the via 67 may be formed by a single damascene method or a dual damascene method.
  • at least a portion of the wiring 65 and at least a portion of the via 67 may be made of aluminum (Al), an Al alloy, a conductive polysilicon film doped with impurities, or the like.
  • the wiring layer 73 on the back surface 61b side is a single-layer or multilayer wiring layer, and includes an interlayer insulating film 74, a wiring 75, and a connection pad 76 (an example of "a part of the conductor included in the fifth wiring layer” of the present disclosure). ) and a via 77.
  • the vias 77 connect the wirings 75 to each other or the wirings 75 and the connection pads 76 in the Z-axis direction.
  • the surface (lower surface in FIG. 13) of the connection pad 76 is exposed from the interlayer insulating film 74.
  • the wiring 75, the connection pad 76, and the via 77 are made of copper (Cu) or a Cu alloy, for example.
  • the wiring 75, the connection pad 76, and the via 77 may be formed by a single damascene method or a dual damascene method.
  • at least a portion of the wiring 75 and at least a portion of the via 77 may be made of aluminum (Al), an Al alloy, a conductive polysilicon film doped with impurities, or the like.
  • the interlayer insulating films 24 and 74 are bonded to each other, and the connection pads 26 and 76 are bonded to each other.
  • the logic board 2 the lower substrate including the semiconductor substrate 21 and the upper substrate including the semiconductor substrate 61 are integrated.
  • the interlayer insulating films 64 and 14 are bonded to each other, and the connection pads 66 and 16 are bonded to each other, so that the sensor substrate 1 and the logic substrate 2 are integrated.
  • the semiconductor substrate 61 also includes a via 78 (a "fourth” (an example of "via”) is provided.
  • the via 78 is arranged at a position overlapping the peripheral region R2 in the Z-axis direction.
  • FIG. 14 is a cross-sectional view showing a configuration example of the via 78 according to Embodiment 2 of the present disclosure.
  • the semiconductor substrate 61 is provided with a through hole H2 that penetrates between the front surface 61a and the back surface 61b.
  • An insulating film 68 is provided on the inner surface of the through hole H2.
  • the via 78 is provided in the through hole H2 via the insulating film 68.
  • One end 78a of the micro via 51 is connected to the wiring 65, and the other end 78b of the via 78 is connected to the wiring 75.
  • the through hole H2 is formed, for example, from the interlayer insulating film 74 side (from the bottom in FIG. 14). Therefore, the diameter of the through hole H2 tends to be larger on the side of the interlayer insulating film 74 (lower side in FIG. 14), and the diameter of the via 78 provided in the through hole H2 through the insulating film 68. Also, the end portion 78b side tends to be formed larger. Assuming that the diameter d2 of the end portion 78b is the diameter of the via 78, the diameter d2 of the via 78 is sufficiently larger than the diameter d1b of the micro via 51 shown in FIG. 6 and the diameter d1a of the micro via 51 shown in FIG. , for example, has a size of several ⁇ m.
  • the via 78 penetrates the semiconductor substrate 61 (for example, a silicon substrate), it may be called a through silicon via (TSV).
  • TSV through silicon via
  • FIG. 15 is a diagram schematically showing a voltage supply route of the imaging device 100B according to Embodiment 2 of the present disclosure.
  • a bump electrode 41 for voltage supply is arranged at a position overlapping the peripheral region R2 in the Z-axis direction.
  • a micro via 51 for voltage supply is arranged at a position overlapping the peripheral region R2 in the Z-axis direction.
  • the via 78 is connected to the voltage supply bump electrode 41 and the micro via 51, which are arranged at a position overlapping the peripheral region R2 in the Z-axis direction, via the wirings 25, 75, and the like.
  • FIG. 15 there is a route for supplying the power supply voltage or reference voltage to the logic circuit 113B from the bump electrode 41 arranged at a position overlapping with the peripheral region R2 in the Z-axis direction via the wirings 25, 75 and vias 78. (hereinafter referred to as "voltage supply route A to 113B") is provided.
  • a power supply voltage or a reference voltage can be supplied to the logic circuit 113B via "voltage supply route A to 113B".
  • the imaging device 100B includes the logic circuit 113A provided on the semiconductor substrate 21 and the logic circuit provided on the semiconductor substrate 61 as the logic circuit 113 shown in FIG. 113B.
  • a power supply voltage or a reference voltage is supplied to the logic circuit 113A from a position on the back surface 2b side of the logic board 2 and overlapping with the pixel region R1 in the Z-axis direction.
  • the imaging device 100B can shorten the voltage supply route to the logic circuit 113A, and can suppress IR-DROP.
  • a power supply voltage or a reference voltage is supplied to the logic circuit 113B from a position on the back surface 2b side of the logic board 2 and overlapping in the peripheral region R2 in the Z-axis direction. Therefore, the voltage supply route to the logic circuit 113B tends to be longer than that to the logic circuit 113A.
  • voltage is supplied to the logic circuit 113B via the bump electrode 41 instead of a wire such as a gold wire. As a result, the resistance value of the voltage supply route to the logic circuit 113B can be reduced compared to the case where the voltage is supplied via a wire as in Comparative Examples 1 and 2, so that IR-DROP can be suppressed. Can be done.
  • the imaging device 100B can suppress IR-DROP, and for example, the voltage applied to the elements included in the logic circuit 113A (for example, MOS transistors Tr2 to Tr4) or the elements included in the logic circuit 113B. It becomes easy to keep the voltage applied to (for example, MOS transistors Tr8 to Tr13) constant. Thereby, the imaging apparatus 100B can suppress deterioration of device characteristics caused by IR-DROP.
  • FIG. 16 is a cross-sectional view showing the configuration of an imaging device 100C according to Modification 1 of Embodiment 2 of the present disclosure.
  • a micro via 81 for voltage supply (an example of a "third via” in the present disclosure) is provided in a semiconductor substrate 61.
  • the micro via 81 penetrates between the front surface 61a and the back surface 10b of the semiconductor substrate 61.
  • the micro via 81 is connected to a contact 83, and connects the wiring 65 on the front surface 61a side and the wiring 75 on the back surface 61b side via the contact 83.
  • the configurations and diameters of the micro vias 81 and contacts 83 are the same as those of the micro vias 51 and contacts 53.
  • the diameter of the micro via 81 is greater than or equal to the minimum gate length of the transistor included in the logic circuit 113B and less than or equal to 1000 nm, and is, for example, several hundred nanometers in size.
  • micro via 81 is a TSV like the micro via 51, it may be called a micro TSV, and because its diameter is on the nanometer level, it may be called an nTSV.
  • the micro via 81 is arranged at a position overlapping the pixel region R1 in the thickness direction (for example, the Z-axis direction) of the laminated substrate 111. Comparing the diameter of the via 78 arranged at a position overlapping the peripheral region R2 in the Z-axis direction with the diameter of the micro via 81, the diameter of the via 78 is larger than the diameter of the micro via 81.
  • FIG. 17 is a diagram schematically showing a voltage supply route of an imaging device 100C according to Modification 1 of Embodiment 2 of the present disclosure.
  • a power supply voltage is applied to the logic circuit 113B from the bump electrode 41 arranged at a position overlapping with the pixel region R1 in the Z-axis direction via the wiring 75, the micro via 81, and the contact 83.
  • a route for supplying a reference voltage (hereinafter referred to as "voltage supply route B to 113B”) is provided.
  • the power supply voltage or reference voltage is supplied to the logic circuit 113B via "voltage supply route B to 113B".
  • the power supply voltage or the reference voltage is supplied not only to the logic circuit 113A but also to the logic circuit 113B from a position on the back surface 2b side of the logic board 2 and overlapping with the pixel region R1 in the Z-axis direction. Since the imaging device 100C can shorten the voltage supply route to the logic circuit 113B, it is possible to further suppress IR-DROP.
  • “voltage supply route A to 113B” shown in FIG. 15 may also be provided.
  • the imaging device 100C can further reduce the resistance value of the voltage supply route to the logic circuit 113B. be.
  • FIG. 18 is a cross-sectional view showing the configuration of an imaging device 100D according to Modification 2 of Embodiment 2 of the present disclosure.
  • a via 91 that penetrates between the front surface 21a and the back surface 21b of the semiconductor substrate 21 is located at a position overlapping the peripheral region R2 in the Z-axis direction. is located.
  • One end of the via 91 is connected to a voltage supply bump electrode 41 arranged in the peripheral area.
  • the other end of the via 91 is connected to the wiring 25 on the front surface 12a side of the semiconductor substrate 21.
  • one end of another via 91 may be connected to the bump electrode 42 for signal transmission and reception arranged in the peripheral region R2, and the other end may be connected to the wiring 25 on the front surface 12a side of the semiconductor substrate 21.
  • the via 91 is formed from the back surface 21b side of the semiconductor substrate 21 toward the front surface 21a side. Therefore, the diameter of the via 91 is formed larger on the back surface 21b side (lower side in FIG. 18) than on the front surface 21a side of the semiconductor substrate 21. If the diameter d3 at the end of the via 91 on the back surface 21b side is the diameter of the via 91, then the diameter d3 of the via 91 is smaller than the diameter of the micro via 51 (for example, d1b shown in FIG. 6, d1a shown in FIG. 12). is also sufficiently large, for example, several ⁇ m in size. Thereby, the resistance of the via 91 arranged in the peripheral region R2 can be suppressed to be lower than that of the micro via 51 arranged in the pixel region R1.
  • the via 91 penetrates the semiconductor substrate 21 (for example, a silicon substrate), it may be called a through silicon via (TSV).
  • TSV through silicon via
  • FIG. 19 is a diagram schematically showing a voltage supply route to logic circuits 113A and 113B in an imaging device 100C according to Modification 2 of Embodiment 2 of the present disclosure.
  • a route for supplying a power supply voltage or a reference voltage to the logic circuit 113B (hereinafter referred to as "voltage supply route C to 113B") is provided.
  • the power supply voltage or reference voltage is supplied to the logic circuit 113B via "voltage supply route C to 113B".
  • the imaging device 100D by arranging the large-diameter via 91, the resistance of the voltage supply route to the logic circuit 113B can be further reduced, so that IR-DROP can be further suppressed.
  • the imaging device 100C at least one of "voltage supply route A to 113B” and “voltage supply route B to 113B” shown in FIG. 17 may be provided.
  • the imaging device 100D has at least one of "voltage supply route A to 113B” and “voltage supply route B to 113B” in addition to “voltage supply route C to 113B", thereby controlling the voltage to the logic circuit 113B. It is possible to further reduce the resistance value of the supply route.
  • the logic board 2 is not limited to being composed of one or two semiconductor substrates.
  • the logic board 2 may be configured by bonding three or more semiconductor substrates together via a wiring layer.
  • the semiconductor substrate 11 included in the sensor substrate 1 may be provided with a MOS transistor or the like that constitutes a part of the logic circuit 113.
  • the imaging device has an upper substrate (for example, sensor substrate 1) and a lower substrate (for example, logic When the substrate 2) has a two-layer laminated structure, a part of the pixel circuit shown in FIG. 2 (for example, the readout circuit 115) and/or other signal processing circuits, drive circuits, etc. may be arranged on the lower substrate. .
  • the entire pixel circuit shown in FIG. 2 (for example, the pixel 102) may be arranged on the upper substrate, and the other signal processing circuits and drive circuits may be arranged on the lower substrate.
  • the imaging device has an upper substrate (for example, a sensor substrate), like the imaging device 100B shown in FIG. 13, the imaging device 100C shown in FIG. 16, or the imaging device 100D shown in FIG. 1) Even in the case of having a three-layer stacked structure of an intermediate board (a part of the logic board 2) and a lower board (another part of the logic board 2), part or all of the pixel circuit shown in FIG. , ADC (for example, the column signal processing circuit 105 shown in FIG. 1) may be appropriately arranged on each board.
  • ADC for example, the column signal processing circuit 105 shown in FIG. 1
  • the circuits mounted on the lower substrate are not limited to the logic circuit 113 and the pixel circuit.
  • the circuit mounted on the lower substrate may be arbitrarily configured from various circuits such as a signal processing circuit, a drive circuit, and a control circuit, which are configured from analog circuits and/or logic circuits.
  • the circuits mounted in the other portions are also not limited to the logic circuit 113 and the pixel circuit.
  • the circuits mounted on the intermediate substrate and the lower substrate may be arbitrarily configured from various circuits such as a signal processing circuit, a drive circuit, and a control circuit, which are configured from analog circuits and/or logic circuits.
  • FIG. 20 is a diagram illustrating a configuration example of an electronic device 600 to which the present technology can be applied.
  • the electronic device 600 includes a solid-state imaging device 601, an optical lens 602 (an example of the "optical system" of the present disclosure), a shutter device 603, a drive circuit 604, and a signal processing circuit 605. Be prepared.
  • the electronic device 600 is, for example, an electronic device such as a camera, although it is not limited thereto.
  • the electronic device 600 also includes, as a solid-state imaging device 601, one or more of the imaging devices 100, 100A, 100B, 100C, and 100D shown in FIGS. 4, 11, 13, 16, and 18, etc. Equipped with.
  • the optical lens 602 forms an image of image light (incident light 606) from the subject onto the imaging surface of the solid-state imaging device 601. As a result, signal charges are accumulated within the solid-state imaging device 601 for a certain period of time.
  • the shutter device 603 controls the light irradiation period and the light blocking period to the solid-state imaging device 601.
  • the drive circuit 604 supplies drive signals that control the transfer operation of the solid-state imaging device 601 and the shutter operation of the shutter device 603. Signal transfer of the solid-state imaging device 601 is performed by a drive signal (timing signal) supplied from the drive circuit 604.
  • the signal processing circuit 605 performs various signal processing on the signals (pixel signals) output from the solid-state imaging device 601.
  • the video signal subjected to signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the electronic device 600 uses one or more of the imaging devices 100, 100A, 100B, 100C, and 100D as the solid-state imaging device 601, which can suppress deterioration of device characteristics caused by IR-DROP. Therefore, it is possible to suppress a decline in performance.
  • the electronic device 600 is not limited to a camera, and may be another electronic device.
  • it may be an imaging device such as a camera module for mobile devices such as mobile phones.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 21 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 21 shows an operator (doctor) 11131 performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 that supports the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into a body cavity of a patient 11132 over a predetermined length, and a camera head 11102 connected to the proximal end of the lens barrel 11101.
  • an endoscope 11100 configured as a so-called rigid scope having a rigid tube 11101 is shown, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible tube. good.
  • An opening into which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and the light is guided to the tip of the lens barrel. Irradiation is directed toward an observation target within the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct-viewing mirror, a diagonal-viewing mirror, or a side-viewing mirror.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from an observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to a camera control unit (CCU) 11201.
  • CCU camera control unit
  • the CCU 11201 is configured with a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), for displaying an image based on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under control from the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), and supplies irradiation light to the endoscope 11100 when photographing the surgical site or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • a treatment tool control device 11205 controls driving of an energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, or the like.
  • the pneumoperitoneum device 11206 injects gas into the body cavity of the patient 11132 via the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of ensuring a field of view with the endoscope 11100 and a working space for the operator. send in.
  • the recorder 11207 is a device that can record various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be configured, for example, from a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so the white balance of the captured image is adjusted in the light source device 11203. It can be carried out.
  • the laser light from each RGB laser light source is irradiated onto the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing, thereby supporting each of RGB. It is also possible to capture images in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 11203 may be controlled so that the intensity of the light it outputs is changed at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changes in the light intensity to acquire images in a time-division manner and compositing the images, a high dynamic It is possible to generate an image of a range.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band compatible with special light observation.
  • Special light observation uses, for example, the wavelength dependence of light absorption in body tissues to illuminate the mucosal surface layer by irradiating a narrower band of light than the light used for normal observation (i.e., white light). So-called narrow band imaging is performed in which predetermined tissues such as blood vessels are photographed with high contrast.
  • fluorescence observation may be performed in which an image is obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation involves irradiating body tissues with excitation light and observing the fluorescence from the body tissues (autofluorescence observation), or locally injecting reagents such as indocyanine green (ICG) into the body tissues and It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be able to supply narrowband light and/or excitation light compatible with such special light observation.
  • FIG. 22 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 21.
  • the camera head 11102 includes a lens unit 11401, an imaging section 11402, a driving section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 includes a communication section 11411, an image processing section 11412, and a control section 11413. Camera head 11102 and CCU 11201 are communicably connected to each other by transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connection part with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an image sensor.
  • the imaging unit 11402 may include one image sensor (so-called single-plate type) or a plurality of image sensors (so-called multi-plate type).
  • image signals corresponding to RGB are generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to include a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display. By performing 3D display, the operator 11131 can more accurately grasp the depth of the living tissue at the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is constituted by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405. Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to the CCU 11201 via the transmission cable 11400 as RAW data.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405.
  • the control signal may include, for example, information specifying the frame rate of the captured image, information specifying the exposure value at the time of capturing, and/or information specifying the magnification and focus of the captured image. Contains information about conditions.
  • the above imaging conditions such as the frame rate, exposure value, magnification, focus, etc. may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • the image signal and control signal can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal, which is RAW data, transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site etc. by the endoscope 11100 and the display of the captured image obtained by imaging the surgical site etc. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site, etc., based on the image signal subjected to image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of an object included in the captured image to detect surgical tools such as forceps, specific body parts, bleeding, mist when using the energy treatment tool 11112, etc. can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgical support information on the image of the surgical site. By displaying the surgical support information in a superimposed manner and presenting it to the surgeon 11131, it becomes possible to reduce the burden on the surgeon 11131 and allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to, for example, the endoscope 11100, the imaging unit 11402 of the camera head 11102, the image processing unit 11412 of the CCU 11201, and the like among the configurations described above.
  • the imaging devices 100, 100A, 100B, 100C, and 100D shown in FIGS. 4, 11, 13, 16, 18, etc. can be applied to the imaging unit 10402.
  • the imaging unit 11402 of the camera head 11102, the image processing unit 11412 of the CCU 11201, etc. it is possible to obtain a clearer operative site image, allowing the operator to This makes it possible to reliably check the parts. Furthermore, by applying the technology of the present disclosure to the endoscope 11100, the imaging unit 11402 of the camera head 11102, the image processing unit 11412 of the CCU 11201, etc., it is possible to obtain surgical site images with lower latency. This makes it possible for a person to perform the procedure with the same sensation as when observing the surgical site by touch.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 23 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 24 is a diagram showing an example of the installation position of the imaging section 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 24 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above. Specifically, the imaging devices 100, 100A, 100B, 100C, and 100D shown in FIGS. 4, 11, 13, 16, 18, etc. can be applied to the imaging unit 12031.
  • the technology according to the present disclosure it is possible to obtain a photographed image that is easier to see, thereby making it possible to reduce driver fatigue.
  • a sensor substrate having a pixel area in which a plurality of pixels that perform photoelectric conversion are arranged side by side; a circuit board that is bonded to one surface of the sensor board and has a circuit that processes a signal input to the sensor board or a signal output from the sensor board; a voltage supply terminal provided on the opposite side of the circuit board to the surface facing the sensor board and for supplying a power supply voltage or a reference voltage to the circuit; An imaging device, wherein at least a portion of the voltage supply terminal is arranged at a position overlapping with the pixel region in a thickness direction of a multilayer substrate including the sensor board and the circuit board.
  • the circuit board includes: a first semiconductor layer having a first surface facing the sensor substrate and a second surface located on the opposite side of the first surface; a first wiring layer disposed on the first surface side of the first semiconductor layer; a first via penetrating between the first surface and the second surface of the first semiconductor layer; The first via is arranged at a position overlapping with the pixel region in the thickness direction of the multilayer substrate,
  • the imaging device according to (1) wherein at least a portion of the voltage supply terminal is connected to the first wiring layer via the first via.
  • the diameter of the first via is greater than or equal to the minimum gate length of a transistor included in the circuit and less than or equal to 1000 nm.
  • the circuit board includes: a second wiring layer disposed on the second surface side of the first semiconductor layer; The imaging device according to (2) or (3), wherein the voltage supply terminal is connected to the first via via the second wiring layer. (5) a signal terminal provided on the opposite side of the circuit board to the surface facing the sensor board for inputting a signal to the circuit or outputting a signal from the circuit;
  • the sensor substrate has a peripheral region located around the pixel region, The imaging device according to any one of (1) to (4), wherein at least a portion of the signal terminal is arranged at a position overlapping with the peripheral region in the thickness direction of the multilayer substrate.
  • the circuit board includes: a first semiconductor layer having a first surface facing the sensor substrate and a second surface located on the opposite side of the first surface; a first wiring layer disposed on the first surface side of the first semiconductor layer; a second via penetrating between the first surface and the second surface of the first semiconductor layer; The second via is arranged at a position overlapping the peripheral region in the thickness direction of the multilayer substrate, The imaging device according to (5), wherein at least a portion of the signal terminal is connected to the first wiring layer via the second via.
  • the circuit board includes: a first via penetrating between the first surface and the second surface of the first semiconductor layer; The first via is arranged at a position overlapping with the pixel region in the thickness direction of the multilayer substrate, At least a portion of the voltage supply terminal is connected to the first wiring layer via the first via, The imaging device according to (6), wherein the second via has a larger diameter than the first via.
  • the sensor board includes: a second semiconductor layer provided with the plurality of pixels; a third wiring layer disposed between the second semiconductor layer and the circuit board; (2) to (4), (6), and (7), wherein a part of the conductor included in the first wiring layer and a part of the conductor included in the third wiring layer are bonded to each other;
  • the imaging device according to any one of the items.
  • the sensor board includes: a second semiconductor layer provided with the plurality of pixels; a third wiring layer disposed between the second semiconductor layer and the circuit board;
  • the circuit board includes: a third semiconductor layer having a third surface facing the sensor substrate and a fourth surface located on the opposite side of the third surface; a fourth wiring layer disposed on the third surface side of the third semiconductor layer, The imaging according to any one of (1) to (7), wherein a part of the conductor included in the fourth wiring layer and a part of the conductor included in the third wiring layer are joined to each other.
  • Device includes: a second semiconductor layer provided with the plurality of pixels; a third wiring layer disposed between the second semiconductor layer and the circuit board;
  • the circuit board includes: a third semiconductor layer having a third surface facing the sensor substrate and a fourth surface located on the opposite side of the third surface; a fourth wiring layer disposed on the third surface side of the third semiconductor layer,
  • the circuit board includes: a fifth wiring layer disposed on the fourth surface side of the third semiconductor layer; The imaging device according to (9), wherein a part of the conductor included in the fifth wiring layer and a part of the conductor included in the first wiring layer are joined to each other.
  • the circuit board includes: a third via penetrating between the third surface and the fourth surface of the third semiconductor layer and connecting the fourth wiring layer and the fifth wiring layer; The imaging device according to (10), wherein the third via is arranged at a position overlapping with the pixel region in the thickness direction of the multilayer substrate.
  • the imaging device according to (11), wherein the third via has a diameter that is greater than or equal to the minimum gate length of a transistor included in the circuit and less than or equal to 1000 nm.
  • the circuit board includes: a fourth via penetrating between the third surface and the fourth surface of the third semiconductor layer and connecting the fourth wiring layer and the fifth wiring layer;
  • the sensor substrate has a peripheral region located around the pixel region,
  • (15) comprising a plurality of the voltage supply terminals, (1), wherein the plurality of voltage supply terminals are arranged in parallel in a first direction and a second direction intersecting the first direction, when viewed from the thickness direction of the multilayer substrate.
  • the imaging device according to any one of (14) to (14).
  • a lens provided on the opposite side of the one surface of the sensor substrate;
  • the imaging device according to any one of items 1 to 15, including a color filter provided between the lens and the sensor substrate.
  • (17) comprising an imaging device and an optical system that forms an image of image light from a subject on the imaging device,
  • the imaging device includes: a sensor substrate having a pixel area in which a plurality of pixels that perform photoelectric conversion are arranged side by side; a circuit board that is bonded to one surface of the sensor board and has a circuit that processes a signal input to the sensor board or a signal output from the sensor board; a voltage supply terminal provided on the opposite side of the circuit board to the surface facing the sensor board and for supplying a power supply voltage or a reference voltage to the circuit; An electronic device, wherein at least a portion of the voltage supply terminal is arranged at a position overlapping with the pixel region in a thickness direction of a multilayer substrate including the sensor board and the circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

デバイス特性の低下を抑制できるようにした撮像装置及び電子機器を提供する。撮像装置は、光電変換を行う複数の画素が並んで配置された画素領域を有するセンサ基板と、センサ基板の一方に面側に接合され、センサ基板に入力される信号又はセンサ基板から出力される信号を処理する回路を有する回路基板と、回路基板においてセンサ基板と向かい合う面の反対側に設けられ、回路に電源電圧又は基準電圧を供給するための電圧供給用端子と、を備える。電圧供給用端子の少なくとも一部は、センサ基板及び回路基板を含む積層基板の厚さ方向において画素領域と重なる位置に配置されている。

Description

撮像装置及び電子機器
　本技術は、撮像装置及び電子機器に関する。
　ＣＭＯＳイメージセンサ等の撮像装置は、複数の半導体基板を積層した構成が提案されている（例えば、特許文献１参照）。
特開２０１４－７２２９４号公報
　撮像装置は、画素が規則的に２次元アレイ状に配列された画素領域と、画素領域の周囲に位置する周辺領域とを備える。周辺領域に配置された電極パッドと、画素領域と重なる位置に配置されたロジック回路との間は配線で接続されており、この配線を介してロジック回路に電源電圧等が供給される。配線の積層数や、半導体基板の積層数が多くなると、電極パッドからロジック回路までの配線長が長くなり、ＩＲ－ＤＲＯＰ（電圧降下）が生じ易くなる。ＩＲ－ＤＲＯＰは、デバイス特性の低下を招く可能性がある。特に、高速動作が必要な最先端のデバイスを使用する場合、ＩＲ－ＤＲＯＰを原因とするデバイス特性の低下は顕著になり易い。
　本開示はこのような事情に鑑みてなされたもので、デバイス特性の低下を抑制できるようにした撮像装置及び電子機器を提供することを目的とする。
　本開示の一態様に係る撮像装置は、光電変換を行う複数の画素が並んで配置された画素領域を有するセンサ基板と、前記センサ基板の一方に面側に接合され、前記センサ基板に入力される信号又は前記センサ基板から出力される信号を処理する回路を有する回路基板と、前記回路基板において前記センサ基板と向かい合う面の反対側に設けられ、前記回路に電源電圧又は基準電圧を供給するための電圧供給用端子と、を備える。前記電圧供給用端子の少なくとも一部は、前記センサ基板及び前記回路基板を含む積層基板の厚さ方向において前記画素領域と重なる位置に配置されている。
　これによれば、回路基板においてセンサ基板と向かい合う面の反対側（例えば、回路基板の裏面）から、回路基板の回路に電源電圧又は基準電圧が供給される。例えば、センサ基板の周辺領域の側から回路基板の回路に電源電圧又は基準電圧が供給される場合と比べて、撮像装置は、電源電圧又は基準電圧を供給するルート（以下、電圧供給ルートともいう）を短くすることができ、電圧がかかる配線の長さを短くすることができる。これにより、撮像装置は、ＩＲ－ＤＲＯＰを抑制することができ、デバイス特性の低下を抑制することができる。
　本開示の一態様に係る電子機器は、撮像装置と、前記撮像装置に被写体からの像光を結像させる光学系と、を備える。前記撮像装置は、光電変換を行う複数の画素が並んで配置された画素領域を有するセンサ基板と、前記センサ基板の一方に面側に接合され、前記センサ基板に入力される信号又は前記センサ基板から出力される信号を処理する回路を有する回路基板と、前記回路基板において前記センサ基板と向かい合う面の反対側に設けられ、前記回路に電源電圧又は基準電圧を供給するための電圧供給用端子と、を備える。前記電圧供給用端子の少なくとも一部は、前記センサ基板及び前記回路基板を含む積層基板の厚さ方向において前記画素領域と重なる位置に配置されている。
　これによれば、電子機器は、ＩＲ－ＤＲＯＰを原因とするデバイス特性の低下を抑制することができる撮像装置を備えるため、性能の低下を抑制することが可能である。
図１は、本開示の実施形態１に係る撮像装置の構成例を示す図である。 図２は、画素の構成例を示す回路図である。 図３は、センサ基板における画素領域と周辺領域の配置例を模式的に示す平面図である。 図４は、本開示の実施形態１に係る撮像装置の構成例を示す断面図である。 図５は、本開示の実施形態１に係るバンプ電極の配置例を示す平面図である。 図６は、本開示の実施形態１に係るビアの構成例を示す断面図である。 図７は、本開示の実施形態１に係る撮像装置において、電圧供給用のバンプ電極からロジック回路に電源電圧又は基準電圧を供給するルート（電圧供給ルート）を模式的に示す図である。 図８Ａは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図８Ｂは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図８Ｃは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図８Ｄは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図８Ｅは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図８Ｆは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図８Ｇは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図８Ｈは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図９は、本開示の比較例１に係る撮像装置の構成を示す断面図である。 図１０は、本開示の比較例２に係る撮像装置の構成を示す断面図である。 図１１は、本開示の実施形態１の変形例１に係る撮像装置の構成を示す断面図である。 図１２は、本開示の実施形態１の変形例１に係る撮像装置の微小ビアを示す断面図である。 図１３は、本開示の実施形態２に係る撮像装置の構成例を示す断面図である。 図１４は、本開示の実施形態２に係るビアの構成例を示す断面図である。 図１５は、本開示の実施形態２に係る撮像装置の電圧供給ルートを模式的に示す図である。 図１６は、本開示の実施形態２の変形例１に係る撮像装置の構成を示す断面図である。 図１７は、本開示の実施形態２の変形例１に係る撮像装置の電圧供給ルートを模式的に示す図である。 図１８は、本開示の実施形態２の変形例２に係る撮像装置の構成を示す断面図である。 図１９は、本開示の実施形態２の変形例２に係る撮像装置の電圧供給ルートを模式的に示す図である。 図２０は、本開示に係る技術（本技術）が適用され得る電子機器の構成例を示す図である。 図２１は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。 図２２は、図２１に示すカメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図２４は、撮像部の設置位置の例を示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、後述のセンサ基板１の裏面１ｂに平行な方向である。センサ基板１の裏面１ｂは、センサ基板１と後述のロジック基板２とを含む積層基板１１１の裏面１１１ｂでもある。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、センサ基板１１の裏面１１ｂ（すなわち、積層基板１１１の裏面１１１ｂ）の法線方向である。Ｚ軸方向は、積層基板１１１の厚さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
　以下の説明において、「平面視」とは、例えば、積層基板１１１の厚さ方向（例えば、Ｚ軸方向）から見ることを意味する。
＜実施形態１＞
（全体の構成例）
　図１は、本開示の実施形態１に係る撮像装置１００の構成例を示す図である。図１に示す撮像装置１００は、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｎｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）イメージセンサである。図１に示すように、撮像装置１００は、光電変換を行う複数の画素１０２が規則的に２次元的に配列された画素領域（いわゆる、撮像領域）Ｒ１と、ロジック回路１１３（本開示の「回路」の一例）とを有する。画素１０２は、光電変換素子となるフォトダイオードと、画素トランジスタとを有する。画素１０２の構成例は、後で図２を参照して説明する。
　ロジック回路１１３は、例えば、垂直駆動回路１０４と、カラム信号処理回路１０５と、水平駆動回路１０６と、出力回路１０７と、制御回路１０８とを有する。ロジック回路１１３は、例えば、ＣＭＯＳ回路で構成されている。ＣＭＯＳ回路は、ｎチャネル型のＭＯＳＦＥＴ及びｐチャネル型のＭＯＳＦＥＴを含む回路である。
　制御回路１０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像装置の内部情報などのデータを出力する。すなわち、制御回路１０８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、これらの信号を垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６に入力する。
　垂直駆動回路１０４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路１０４は、画素領域Ｒ１の各画素１０２を行単位で順次垂直方向に選択走査し、垂直信号線１０９を通して、各画素１０２の光電変換素子において受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路１０５に供給する。
　カラム信号処理回路１０５は、画素１０２の例えば列ごとに配置されており、１行分の画素１０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわち、カラム信号処理回路１０５は、画素１０２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤＣ（アナログ－デジタル変換）等の信号処理を行う。カラム信号処理回路１０５の出力段には水平選択スイッチ（図示せず）が水平信号線１１０との間に接続されて設けられる。
　水平駆動回路１０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から画素信号を水平信号線１１０に出力させる。
　出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、出力回路１０７は、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行う場合もある。入出力端子１１２は、外部と信号のやりとりをする。
　図２は、画素１０２の構成例を示す回路図である。画素１０２は、フォトダイオードＰＤ、転送トランジスタＴＲ、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴを有する。転送トランジスタＴＲ、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴは、フォトダイオードＰＤで光電変換された電荷（画素信号）の読み出しを行う読出回路１１５を構成している。
　フォトダイオードＰＤは、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタＴＲに接続されている。転送トランジスタＴＲのゲート電極（以下、転送ゲートともいう）には、垂直駆動回路１０４から転送信号が供給される。転送トランジスタＴＲは、転送ゲートに供給される転送信号に従って駆動する。転送トランジスタＴＲがオンになると、フォトダイオードＰＤに蓄積されている電荷がフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤは、増幅トランジスタＡＭＰのゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、フォトダイオードＰＤから転送される電荷を一時的に蓄積する。
　増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤに蓄積されている電荷に応じたレベル（即ち、フローティングディフュージョンＦＤの電位）の画素信号を、選択トランジスタＳＥＬを介して垂直信号線１０９に出力する。すなわち、フローティングディフュージョンＦＤが増幅トランジスタＡＭＰのゲート電極に接続される構成により、フローティングディフュージョンＦＤ及び増幅トランジスタＡＭＰは、フォトダイオードＰＤにおいて発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
　選択トランジスタＳＥＬは、垂直駆動回路１０４から供給される選択信号に従って駆動し、選択トランジスタＳＥＬがオンになると、増幅トランジスタＡＭＰから出力される画素信号が垂直信号線１０９に出力可能な状態となる。リセットトランジスタＲＳＴは、垂直駆動回路１０４から供給されるリセット信号に従って駆動し、リセットトランジスタＲＳＴがオンになると、フローティングディフュージョンＦＤに蓄積されている電荷が電源線Ｖｄｄに排出されて、フローティングディフュージョンＦＤがリセットされる。
　なお、画素１０２は、共有画素構造を有してもよい。共有画素構造は、複数のフォトダイオードＰＤと、複数の転送トランジスタＴＲと、共有される１つのフローティングディフュージョンＦＤと、共有される１つずつの他の画素トランジスタ（例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴ）とから構成される。すなわち、共有画素構造では、複数の単位画素を構成するフォトダイオードＰＤ及び転送トランジスタＴＲが、転送トランジスタＴＲを除く他の１つずつの画素トランジスタを共有して構成される。
（画素領域及び周辺領域の構成例）
　図３は、センサ基板１における画素領域と周辺領域の配置例を模式的に示す平面図である。図３に示すように、センサ基板１は、画素領域Ｒ１と、画素領域Ｒ１の周囲に配置された周辺領域Ｒ２とを有する。画素領域Ｒ１は、オンチップレンズＯＣＬ（後述の図４参照）により集光される光を受光する受光領域であり、複数の画素１０２を有する。周辺領域Ｒ２は、例えば、画素１０２やオンチップレンズＯＣＬが配置されていない領域である。撮像装置１００において、画素領域Ｒ１は周辺領域Ｒ２よりも面積が大きい。なお、周辺領域Ｒ２には、絶縁膜を介して遮光膜が設けられていてもよい。この場合、周辺領域Ｒ２をオプティカルブラック領域と呼んでもよい。
　図４は、本開示の実施形態１に係る撮像装置１００の構成例を示す断面図である。図４は、図３に示した平面図をＸ軸方向に平行なＸ１－Ｘ１´線で切断した断面を示している。図４に示すように、撮像装置１００は、センサ基板１の裏面１ｂ（図４では、上面）から光が入射する、裏面照射型のＣＭＯＳイメージセンサである。撮像装置１００は、画素領域Ｒ１及び周辺領域Ｒ２を有するセンサ基板１と、ロジック回路１１３を有するロジック基板２（本開示の「回路基板」の一例）とを備える。センサ基板１の表面１ａ（図４では、下面）側にロジック基板２が接合されて積層基板３が構成されている。
　センサ基板１は、複数の画素１０２が設けられた半導体基板１１（本開示の「第２半導体層」の一例）を備える。半導体基板１１は、例えば薄膜化されたシリコンで構成されている。半導体基板１１には、各画素１０２に配置された光電変換部となるフォトダイオードＰＤと、隣り合う画素１０２間を分離する分離部１２と、画素トランジスタＴｒ１とが設けられている。分離部１２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造を有する。
　図２に示したように、画素１０２は、転送トランジスタＴＲ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬを有する。図４に示す画素トランジスタＴｒ１は、これら各種のトランジスタである。
　半導体基板１１の表面１１ａ側には、配線層１３（本開示の「第３配線層」の一例）が設けられている。配線層１３は、多層配線層であり、層間絶縁膜１４と、層間絶縁膜１４を介して多層に配置された配線１５と、接続パッド１６（本開示の「第３配線層に含まれる導体の一部」の一例）と、ビア１７とを有する。ビア１７は、積層基板１１１の厚さ方向（例えば、Ｚ軸方向）において、半導体基板１１と配線１５、配線１５同士、又は、配線１５と接続パッド１６とを接続している。接続パッド１６は、センサ基板１とロジック基板２との接合面に面している。接続パッド１６の表面（図４では、下面）は、層間絶縁膜１４から露出している。
　図４では、５層のメタルＭ１からＭ５によって、配線１５と接続パッド１６とが構成されている場合を例示している。配線１５、接続パッド１６及びビア１７は、例えば銅（Ｃｕ）又はＣｕ合金で構成されている。配線１５、接続パッド１６及びビア１７は、シングルダマシン法又はデュアルダマシン法で形成されていてもよい。また、配線１５の少なくとも一部、ビア１７の少なくとも一部は、アルミニウム（Ａｌ）又はＡｌ合金、若しくは、不純物がドープされた導電性ポリシリコン膜等で構成されていてもよい。
　半導体基板１１の裏面（図４では、上面）１１ｂ側には、オンチップレンズＯＣＬ（本開示の「レンズ」の一例）が設けられている。また、オンチップレンズＯＣＬと半導体基板１１の裏面１１ｂとの間には、カラーフィルタＣＦが設けられている。なお、図４では、カラーフィルタＣＦ及びオンチップレンズＯＣＬが画素領域Ｒ１に配置され、周辺領域Ｒ２には配置されていない態様を示しているが、本実施形態はこれに限定されない。本実施形態では、画素領域Ｒ１だけでなく周辺領域Ｒ２にも、カラーフィルタＣＦ及びオンチップレンズＯＣＬが配置されていてもよい。
　ロジック基板２は、半導体基板２１（本開示の「第１半導体層」の一例）を備える。半導体基板２１は、センサ基板１と向かい合う表面２１ａ（本開示の「第１面」の一例）と、表面２１ａの反対側に位置する裏面２１ｂ（本開示の「第２面」の一例）とを有する。半導体基板２１は、シリコンで構成されている。半導体基板２１の表面２１ａ（図４では、上面）側には、ロジック回路１１３を構成する複数のＭＯＳトランジスタが設けられている。図４では、ロジック回路１１３を構成する複数のＭＯＳトランジスタの一部として、ｎチャネル型またはｐチャネル型のＭＯＳトランジスタＴｒ２からＴｒ７が例示されている。
　画素領域Ｒ１は周辺領域Ｒ２よりも面積が大きい。このため、ロジック回路１１３は、周辺領域Ｒ２とＺ軸方向で重なる位置よりも、画素領域Ｒ１とＺ軸方向で重なる位置に多く配置されている。すなわち、ロジック回路１１３は、周辺領域Ｒ２と平面視で重なる位置よりも、画素領域Ｒ１と平面視で重なる位置に多く配置されている。
　半導体基板２１の表面２１ａ側には、配線層２３（本開示の「第１配線層」の一例）が設けられている。配線層２３は、多層配線層であり、層間絶縁膜２４と、層間絶縁膜２４を介して多層に配置された配線２５と、接続パッド２６（本開示の「第１配線層に含まれる導体の一部」の一例）と、ビア２７とを有する。ビア２７は、積層基板１１１の厚さ方向（例えば、Ｚ軸方向）において、半導体基板２１と配線２５、配線２５同士、又は、配線２５と接続パッド２６とを接続している。接続パッド２６は、センサ基板１とロジック基板２との接合面に面している。接続パッド２６の表面（図４では、上面）は、層間絶縁膜２４から露出している。接続パッド２６は、上述の配線層１３の接続パッド１６に接合されている。
　図４では、１５層のメタルＭ１１からＭ２５によって、配線２５と接続パッド２６とが構成されている場合を例示している。配線２５、接続パッド２６及びビア２７は、例えば銅（Ｃｕ）又はＣｕ合金で構成されている。配線２５、接続パッド２６及びビア２７は、シングルダマシン法又はデュアルダマシン法で形成されていてもよい。また、配線２５の少なくとも一部、ビア２７の少なくとも一部は、アルミニウム（Ａｌ）又はＡｌ合金、若しくは、不純物がドープされた導電性ポリシリコン膜等で構成されていてもよい。
　半導体基板２１の裏面（図４では、下面）２１ｂ側には、配線層３３（本開示の「第２配線層」の一例）が設けられている。配線層３３は、多層配線層であり、層間絶縁膜３４と、層間絶縁膜３４を介して多層に配置された配線３５と、電極パッド３６と、ビア３７とを有する。ビア３７は、Ｚ軸方向において、半導体基板２１と配線３５、配線３５同士、又は、配線３５と電極パッド３６とを接続している。電極パッド３６の表面（図４では、下面）は、層間絶縁膜３４から露出している。
　図４では、３層のメタルＭ３１からＭ３３によって、配線３５と電極パッド３６とが構成されている場合を例示している。配線３５、電極パッド３６及びビア３７は、例えば銅（Ｃｕ）又はＣｕ合金で構成されている。配線３５、電極パッド３６及びビア３７は、シングルダマシン法又はデュアルダマシン法で形成されていてもよい。また、配線３５の少なくとも一部、ビア３７の少なくとも一部は、アルミニウム（Ａｌ）又はＡｌ合金、若しくは、不純物がドープされた導電性ポリシリコン膜等で構成されていてもよい。
　ロジック基板２においてセンサ基板１と向かい合う面の反対側、すなわち、ロジック基板２の裏面２ｂ（図４では、下面）側に、バンプ電極４１、４２が設けられている。例えば、電極パッド３６の表面（図４では、下面）に、バンプ電極４１、４２が設けられている。バンプ電極４１は、ロジック回路１１３に電源電圧（例えば、Ｖｄｄ）又は基準電圧（例えば、接地電位（０Ｖ））を供給するための電圧供給用端子である。バンプ電極４２は、ロジック回路１１３に信号を入力又は出力するための信号用端子である。バンプ電極４１、４２は、例えば金（Ａｕ）、又は、はんだで構成されている。
　図４に示すように、半導体基板２１には、半導体基板２１の表面２１ａ（図４では、上面）と、表面２１ａの反対側に位置する裏面２１ｂとの間を貫通するビア５１（本開示の「第１ビア」の一例）と、ビア５２（本開示の「第２ビア」の一例）とが設けられている。また、ビア５１上には、ビア５１と配線２５とを接続するコンタクト５３が設けられている。ビア５２上には、ビア５２と配線２５とを接続するコンタクト５４が設けられている。
　電圧供給用のバンプ４１は、配線層３３の配線３５を介してビア５１に接続しており、さらに、ビア５１及びコンタクト５３を介して配線２５に接続している。信号入出力用のバンプ電極４２は、配線層３３の配線３５を介してビア５２に接続しており、さらに、ビア５２及びコンタクト５４を介して配線２５に接続している。
　図５は、本開示の実施形態１に係るバンプ電極４１、４２の配置例を示す平面図である。図５は、積層基板１１１の表面１１１ａ側を示している。図４及び図５に示すように、バンプ電極４１及びビア５１は、Ｚ軸方向において、画素領域Ｒ１と重なる位置に配置されている。バンプ電極４１及びビア５１は、Ｚ軸方向からの平面視で、Ｘ軸方向（本開示の「第１方向」の一例」と、Ｙ軸方向（本開示の「第２方向」の一例」とに並んで配置されている。また、バンプ電極４２及びビア５２は、Ｚ軸方向において、周辺領域Ｒ２と重なる位置に配置されている。
　なお、図５において、Ｘ軸方向に延設されている配線２５ｎと、Ｙ軸方向に延設されている配線２５ｍはそれぞれ、ビア５１（図４参照）等を介して電圧供給用のバンプ電極４１（図４参照）に接続された配線２５の一部であって、メタルＭ１１からＭ２５のいずれか１層で構成される配線の一例である。配線２５ｎと配線２５ｍは、互いに異なる層のメタルで構成されている。
　図６は、本開示の実施形態１に係るビア５１の構成例を示す断面図である。図６に示すように、半導体基板２１には、表面２１ａと裏面２１ｂとの間を貫通する貫通孔Ｈが設けられている。貫通孔Ｈの内側面に絶縁膜５５が設けられている。図６に示すように、ビア５１は、絶縁膜５５を介して貫通孔Ｈ内に設けられている。ビア５１の一方の端部５１ａは配線３５に接続し、ビア５１の他方の端部５１ｂはコンタクト５３に接続している。
　貫通孔Ｈ１は、例えば、層間絶縁膜３４の側から（図６では、下側から）形成される。このため、貫通孔Ｈ１の径は、層間絶縁膜３４の側（図６では、下側）が大きく形成される傾向があり、貫通孔Ｈ１内に絶縁膜５５を介して設けられるビア５１の径も、端部５１ｂの側が大きく形成される傾向がある。端部５１ａの直径ｄ１ｂをビア５１の直径とすると、ビア５１の直径ｄ１ｂは、例えば、ロジック回路１１３に含まれるトランジスタの最小ゲート長以上、１０００ｎｍ以下であり、例えば数百ｎｍの大きさである。
　ビア５１の直径は通常のサイズよりも小さいため、本明細書では、ビア５１を微小ビアともいう。また、実施形態１では、周辺領域Ｒ２とＺ軸方向で重なる位置に配置されたビア５２も、ビア５１と同様の構成を有し、同様の直径を有する。このため、ビア５２についても、微小ビアともいう。
　なお、ビア５１、５２は、半導体基板２１（例えば、シリコン基板）を貫通していることから、シリコン貫通電極（ＴＳＶ）と呼んでもよい。また、ビア５１、５２は、直径が微小で、かつ、ＴＳＶであることから、微小ＴＳＶと呼んでもよい。あるいは、ビア５１、５２は、直径がナノメータレベルの大きさで、かつ、ＴＳＶであることから、ｎＴＳＶと呼んでもよい。
　絶縁膜５５は、例えばシリコン酸化膜（ＳｉＯ２）からなる。微小ビア５１、５２を構成する導電膜は、例えばタングステン（Ｗ）からなる。絶縁膜５５は、半導体基板２１を構成する材料（例えば、シリコン）と、微小ビアを構成する材料（例えば、Ｗ）との間を絶縁するために、貫通孔Ｈ１の内側面に設けられている。
　なお、微小ビア５１、５２が配置される貫通孔Ｈ１は、アスペクト比が高いので、絶縁膜５５は、原子層堆積法（ＡＬＤ、Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）などの被覆性が高い成膜方式で積層されるのが望ましい。絶縁膜５５は、例えば２０ｎｍ程度の膜厚で積層される。また、微小ビア５１、５２を構成する導電膜は、化学蒸着法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により、積層される。例えば、タングステン（Ｗ）は埋込性が良好であるため、アスペクト比が高い貫通孔Ｈ１に対する埋込性は良好である。
（電圧供給ルート）
　図７は、本開示の実施形態１に係る撮像装置１００において、電圧供給用のバンプ電極４１からロジック回路１１３に電源電圧又は基準電圧を供給するルート（電圧供給ルート）を模式的に示す図である。図７に示すように、撮像装置１００では、画素領域Ｒ１とＺ軸方向で重なる位置に、電圧供給用のバンプ電極４１が配置されている。バンプ電極４１から、配線３５、微小ビア５１、コンタクト５３を介して、ロジック回路１１３Ｂに電源電圧又は基準電圧が供給される。撮像装置１００では、電圧供給用のバンプ電極４１から、その直上方に位置するロジック回路１１３に電源電圧又は基準電圧が供給される。これにより、後述の比較例１、２（図９、図１０参照）と比べて、電圧供給ルートの長さ（すなわち、電源電圧又は基準電圧を供給する配線の長さ）を短くすることができる。
（製造方法）
　次に、図４に示した撮像装置１００の製造方法を説明する。なお、撮像装置１００は、成膜装置（ＣＶＤ装置、スパッタ装置を含む）、イオン注入装置、熱処理装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置、貼り合わせ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図８Ａから図８Ｈは、本開示の実施形態１に係る撮像装置１００の製造方法を工程順に示す断面図である。図８Ａに示すように、製造装置は、ＣＭＯＳプロセスを用いて、センサ基板１´と、ロジック基板２´とをそれぞれ形成する。図８Ａの右側に示すセンサ基板１´は、層間絶縁膜１４の表面をＣＭＰで平坦化して接続パッド１６の表面を露出させた後の状態である。図８Ａの右側に示すロジック基板２´は、層間絶縁膜２４の表面をＣＭＰで平坦化して接続パッド２６の表面を露出させた後の状態である。
　次に、図８Ｂに示すように、製造装置は、センサ基板１´の表面１ａ´側と、ロジック基板２´の表面２ａ´側とを向い合せる。そして、図８Ｃに示すように、製造装置は、センサ基板１´とロジック基板２´とを貼り合わせる。この貼り合わせの工程では、製造装置は、センサ基板１の層間絶縁膜１４と、ロジック基板２の層間絶縁膜２４とを互いに密着させ、かつ、センサ基板１の接続パッド１６とロジック基板２の接続パッド２６とを互いに密着させて、熱処理を施す。これにより、層間絶縁膜１４、２４が互いに接合されるとともに、接続パッド１６、２６が互いに接合されて、センサ基板１´とロジック基板２´とが一体化する。
　次に、製造装置は、半導体基板２１の裏面２１ｂ側を研削して、半導体基板２１を薄肉化する（すなわち、厚みを小さくする）。半導体基板２１の箔肉化は、ＣＭＰで行う。
　次に、図８Ｄに示すように、製造装置は、箔肉化された半導体基板２１の裏面２１ｂ側に、微小ビア５１、５２と、微小ビア５１、５２に接続する配線層３３とをこの順で形成する。これにより、図４に示したロジック基板２が完成する。
　図８Ｄの工程では、センサ基板１´がロジック基板２´を支持する支持基板として機能する。支持基板として用いられるセンサ基板１´の裏面１ｂ´は、後の工程で研削されて除去されるため、この工程で製造装置等と接触して多少のキズが生じても問題ない。
　また、センサ基板１´とロジック基板２´は、図８Ｃの貼り合せ工程で一体化している。これにより、例えば、ロジック基板２´を樹脂製の粘着シート等を介して支持基板に貼り合わせた状態でロジック基板２´に加工処理を施す場合と比べて、ロジック基板２´を動かないように固定することができる。ロジック基板２´を動かないように固定した状態で、半導体基板２１に貫通孔Ｈ１（図８参照）を形成し、タングステン（Ｗ）等の導電膜の成膜とパターニングを行うことができるので、微小ビア５１、５２を加工精度高く形成することが可能である。
　また、ロジック基板２´の固定に樹脂製の粘着シート等を用いていないため、微小ビア５１、５２や配線層３３を形成する際に、例えば、最高温度が４００℃程度となるプロセスを用いることが可能となる。プロセスの選択範囲を広げることが可能となる。
　次に、図８Ｅに示すように、製造装置は、ロジック基板２の裏面２ｂ（図８Ｅでは、下面）側に粘着シート５６を介して支持基板５７を貼付（仮接合）する。次に、製造装置は、半導体基板１１の裏面１１ｂ（図８Ｅでは、上面）側を研削して、半導体基板１１を薄肉化する。半導体基板１１の箔肉化は、ＣＭＰで行う。これにより、図４に示したセンサ基板１が完成する。
　次に、図８Ｆに示すように、製造装置は、箔肉化された半導体基板１１の裏面１１ｂ、すなわち、センサ基板１の裏面１ｂ（図８Ｆでは、上面）上にカラーフィルタＣＦを形成する。次に、製造装置は、カラーフィルタＣＦ上にオンチップレンズＯＣＬを形成する。図示しないが、半導体基板１１とカラーフィルタＣＦとの間、及び、カラーフィルタＣＦとオンチップレンズＯＣＬとの間には、保護膜を形成してもよい。オンチップレンズＯＣＬを形成した後、製造装置は、ロジック基板２の裏面２ｂ側から粘着シート５６及び支持基板５７を剥離する。
　次に、図８Ｇに示すように、製造装置は、ロジック基板２の裏面２ｂ側に、電圧供給用のバンプ電極４１と信号入出力用のバンプ電極４２とを形成する。
　次に、図８Ｈに示すように、製造装置は、ロジック基板２の裏面２ｂ側に保護シート５８を貼付する。そして、製造装置は、センサ基板１及びロジック基板２で構成される積層基板１１１をダイシングラインＤＬに沿ってダイシング（個片化）する。ダイシング後、個片化された積層基板１１１（チップ）を保護シート５８から剥離する。このような工程を経て、図４に示した撮像装置１００が完成する。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係る撮像装置１００は、光電変換を行う複数の画素１０２が並んで配置された画素領域Ｒ１を有するセンサ基板１と、センサ基板１の一方に面側に接合され、センサ基板１に入力される信号又はセンサ基板１から出力される信号を処理するロジック回路１１３を有するロジック基板２と、ロジック基板２においてセンサ基板１と向かい合う面の反対側（例えば、ロジック基板２の裏面２ｂ側）に設けられ、ロジック回路１１３に電源電圧又は基準電圧を供給するためのバンプ電極４１と、を備える。バンプ電極４１の少なくとも一部は、センサ基板１及びロジック基板２を含む積層基板１１１の厚さ方向（例えば、Ｚ軸方向）において画素領域Ｒ１と重なる位置に配置されている。
　これによれば、Ｚ軸方向で重なる位置において、ロジック基板２の裏面２ｂ側から、その直上方に位置するロジック回路１１３に、電源電圧又は基準電圧が供給される。後述の比較例１、２のように、センサ基板の周辺領域の側から電源電圧又は基準電圧が供給される場合と比べて、撮像装置１００は電圧供給ルートを短くすることができ、電圧がかかる配線の長さを短くすることができる。これにより、撮像装置１００は、ＩＲ－ＤＲＯＰ（電圧降下）を抑制することができ、例えばロジック回路１１３に含まれる素子（例えば、ＭＯＳトランジスタＴｒ２からＴｒ４）に印加される電圧を一定に保つことが容易となる。これにより、撮像装置１００は、ＩＲ－ＤＲＯＰを原因とするデバイス特性の低下を抑制することができる。
（比較例）
（１）比較例１
　図９は、本開示の比較例１に係る撮像装置４００の構成を示す断面図である。図９に示すように、比較例１に係る撮像装置４００は、フォトダイオードＰＤを有するセンサ基板３０１と、センサ基板３０１の一方の面（図９では、下面）側に接合されたロジック基板３０２とを有する。比較例１に係る撮像装置４００では、センサ基板３０１の最上面に、電源供給用のボンディングパッド３４１が設けられている。図示しないが、ボンディングパッド３４１には金線等がワイヤーボンディングされる。
　図９の矢印で示すように、撮像装置４００では、ボンディングパッド３４１から半導体基板３２１に設けられたロジック回路４１３まで、センサ基板３０１及びロジック基板３０２の多数の配線を介して電源電圧が供給される。また、ボンディングパッド３４１が周辺領域Ｒ２に配置されているため、画素領域Ｒ１とＺ軸方向で重なる位置に配置されているロジック回路４１３には、周辺領域Ｒ２から電源電圧が供給される。このため、比較例１は、電源電圧又は基準電圧を供給するルート（電圧供給ルート）が長く、ＩＲ－ＤＲＯＰが生じ易い。
　また、ボンディングパッド３４１にボンディングされるワイヤーは、径が細く、ループ高さを有する。ワイヤーの径が細いほど、ワイヤーの長さが長いほど、ワイヤーの抵抗値が高くなるため、ＩＲ－ＤＲＯＰはさらに生じ易くなる。
（２）比較例２
　図１０は、本開示の比較例２に係る撮像装置５００の構成を示す断面図である。図１０に示すように、比較例２に係る撮像装置５００は、ロジック基板３０２の最上面に電源供給用のボンディングパッド３４１が設けられている。図示しないが、比較例１と同様に、比較例２においても、ボンディングパッド３４１には金線等がワイヤーボンディングされる。
　図１０の矢印で示すように、撮像装置５００においても、ボンディングパッド３４１から半導体基板３２１に設けられたロジック回路４１３まで、ロジック基板３０２の多数の配線を介して電源電圧が供給される。また、ボンディングパッド３４１が周辺領域Ｒ２に配置されているため、画素領域Ｒ１とＺ軸方向で重なる位置に配置されているロジック回路４１３には、周辺領域Ｒ２から電源電圧が供給される。このため、比較例２においても、電圧供給ルートは長く、ＩＲ－ＤＲＯＰが生じ易い。また、ボンディングパッド３４１はワイヤーボンディングされているため、ワイヤーの径が細いほど、ワイヤーの長さが長いほど、ＩＲ－ＤＲＯＰはさらに生じ易くなる。
（実施形態１の変形例）
（１）変形例１
　上記の実施形態では、微小ビア５１、５２は、コンタクト５３、５４を介して配線２５に接続することを説明した。しかしながら、本開示の実施形態では、微小ビア５１、５２が配線２５に直接接続していてもよい。
　図１１は、本開示の実施形態１の変形例１に係る撮像装置１００Ａの構成を示す断面図である。図１２は、本開示の実施形態１の変形例１に係る撮像装置１００Ａの微小ビア５１を示す断面図である。実施形態１の変形例１に係る撮像装置１００Ａでは、電圧供給用のバンプ電極４１に接続する微小ビア５１と、信号入出力用のバンプ電極４２に接続する微小ビア５２は、コンタクト５３、５４を介さずに、配線２５に直接接続している。このような構成であっても、上記の実施形態１に係る撮像装置１００と同様の効果を奏する。
　また、上記の実施形態１では、貫通孔Ｈ１が層間絶縁膜３４の側から形成されることを説明したが、実施形態１はこれに限定されない。例えば図１２において、貫通孔Ｈ１は層間絶縁膜２４（図１２では、上側）の側から形成されていてもよく、貫通孔Ｈ１の径は、層間絶縁膜２４の側の方が大きく形成されていてもよい。
　貫通孔Ｈ１内に絶縁膜５５を介して設けられる微小ビア５１の径も、配線２５に接続する端部５１ａの側が大きく形成されていてもよい。この場合、端部５１ａの直径ｄ１ａを微小ビア５１の直径としてもよい。微小ビア５１の直径ｄ１ａは、例えば、ロジック回路１１３に含まれるトランジスタの最小ゲート長以上、１０００ｎｍ以下であり、例えば数百ｎｍの大きさである。なお、図１２には示さないが、周辺領域Ｒ２とＺ軸方向で重なる位置に配置された微小ビア５２も、微小ビア５１と同様の変形例１の構成であってもよい。
　図１２に示すように、撮像装置１００Ａにおいても、ロジック基板２の裏面２ｂ側であって画素領域Ｒ１とＺ軸方向で重なる位置からロジック回路１１３に、電源電圧又は基準電圧が供給される。これにより、撮像装置１００Ａは、比較例１、２と比べて電圧供給ルートを短くすることができるため、上記の実施形態１に係る撮像装置１００と同様の効果を奏する。
（２）変形例２
　上記の実施形態１では、積層基板１１１の厚さ方向（例えば、Ｚ軸方向）において、画素領域Ｒ１と重なる位置に電圧供給用のバンプ電極４１が配置され、周辺領域Ｒ２と重なる位置に信号入出力用のバンプ電極４２が配置されることを説明した。しかしながら、本開示の実施形態１において、バンプ電極４１、４２はこれに限定されない。本開示の実施形態では、例えば、ロジック回路の配置等に応じて、電圧供給用のバンプ電極４１の一部が周辺領域Ｒ２と重なる位置に配置されていてもよいし、信号送受信用のバンプ電極４２の一部が画素領域Ｒ１と重なる位置に配置されていてもよい。
　このような構成であっても、ロジック基板２の裏面２ｂ側からロジック回路１１３に電源電圧又は基準電圧が供給される。これにより、ロジック回路１１３への電圧供給ルートを短くすることができ、ＩＲ－ＤＲＯＰを抑制することが可能である。
（３）変形例３
　上記の実施形態１では、複数の画素トランジスタがセンサ基板１に設けられていることを説明したが、本開示の実施形態はこれに限定されない。本開示の実施形態では、画素トランジスタの一部がロジック基板２に設けられていてもよい。例えば、画素トランジスタのうち、増幅トランジスタＡＭＰはロジック基板２に設けられ、それ以外のトランジスタはセンサ基板１に設けられていてもよい。あるいは、画素トランジスタのうち、転送トランジスタＴＲはセンサ基板１に設けられ、それ以外のトランジスタはロジック基板２に設けられていてもよい。
＜実施形態２＞
　上記の実施形態１では、ロジック基板２が１枚の半導体基板２１で構成されている場合を説明した。しかしながら、本開示の実施形態において、ロジック基板２を構成する半導体基板の枚数は１枚に限定されない。ロジック基板２は、複数枚の半導体基板で構成されていてもよい。
（構成例）
　図１３は、本開示の実施形態２に係る撮像装置１００Ｂの構成例を示す断面図である。図１３に示すように、実施形態２に係る撮像装置１００Ｂにおいて、ロジック基板２は、ロジック回路１１３Ａが設けられた半導体基板２１と、ロジック回路１１３Ｂが設けられた半導体基板６１（本開示の「第３半導体層」の一例）とを有する。撮像装置１００Ｂでは、図１に示したロジック回路１１３が、ロジック回路１１３Ａとロジック回路１１３Ｂとで構成されている。
　図１３では、ロジック回路１１３Ａを構成する複数のＭＯＳトランジスタの一部として、ｎチャネル型またはｐチャネル型のＭＯＳトランジスタＴｒ２からＴｒ７が例示されている。また、ロジック回路１１３Ｂを構成する複数のＭＯＳトランジスタの一部として、ｎチャネル型またはｐチャネル型のＭＯＳトランジスタＴｒ２からＴｒ７が例示されている。
　半導体基板６１は、センサ基板１と向かい合う表面６１ａ（本開示の「第３面」の一例）と、表面６１ａの反対側に位置する裏面６１ｂ（本開示の「第４面」の一例）とを有する。半導体基板６１の表面６１ａ側に配線層６３（本開示の「第４配線層」の一例）が配置され、半導体基板６１の裏面６１ｂ側に配線層７３（本開示の「第５配線層」の一例）が配置されている。
　表面６１ａ側の配線層６３は、多層配線層であり、層間絶縁膜６４と、層間絶縁膜６４を介して多層に配置された配線６５と、接続パッド６６（本開示の「第４配線層に含まれる導体の一部」の一例）と、ビア６７とを有する。ビア６７は、積層基板１１１の厚さ方向（例えば、Ｚ軸方向）において、半導体基板６１と配線６５、配線６５同士、又は、配線６５と接続パッド６６とを接続している。接続パッド６６は、センサ基板１とロジック基板２との接合面に面している。接続パッド６６の表面（図１３では、上面）は、層間絶縁膜６４から露出している。
　配線６５、接続パッド６６及びビア６７は、例えば銅（Ｃｕ）又はＣｕ合金で構成されている。配線６５、接続パッド６６及びビア６７は、シングルダマシン法又はデュアルダマシン法で形成されていてもよい。また、配線６５の少なくとも一部、ビア６７の少なくとも一部は、アルミニウム（Ａｌ）又はＡｌ合金、若しくは、不純物がドープされた導電性ポリシリコン膜等で構成されていてもよい。
　裏面６１ｂ側の配線層７３は、単層又は多層配線層であり、層間絶縁膜７４と、配線７５と、接続パッド７６（本開示の「第５配線層に含まれる導体の一部」の一例）と、ビア７７とを有する。ビア７７は、Ｚ軸方向において、配線７５同士、又は、配線７５と接続パッド７６とを接続している。接続パッド７６の表面（図１３では、下面）は、層間絶縁膜７４から露出している。
　配線７５、接続パッド７６及びビア７７は、例えば銅（Ｃｕ）又はＣｕ合金で構成されている。配線７５、接続パッド７６及びビア７７は、シングルダマシン法又はデュアルダマシン法で形成されていてもよい。また、配線７５の少なくとも一部、ビア７７の少なくとも一部は、アルミニウム（Ａｌ）又はＡｌ合金、若しくは、不純物がドープされた導電性ポリシリコン膜等で構成されていてもよい。
　撮像装置１００Ｂでは、層間絶縁膜２４、７４が互いに接合されるとともに、接続パッド２６、７６が互いに接合されている。これにより、ロジック基板２において、半導体基板２１を含む下側の基板と、半導体基板６１を含む上側の基板とが一体化している。また、層間絶縁膜６４、１４が互いに接合されるとともに、接続パッド６６、１６が互いに接合されて、センサ基板１とロジック基板２とが一体化している。
　また、半導体基板６１には、半導体基板６１の表面６１ａと裏面６１ｂとの間を貫通し、表面６１ａ側の配線６５と裏面６１ｂ側の配線７５とを接続するビア７８（本開示の「第４ビア」の一例）が設けられている。ビア７８は、Ｚ軸方向で周辺領域Ｒ２と重なる位置に配置されている。
　図１４は、本開示の実施形態２に係るビア７８の構成例を示す断面図である。図１４に示すように、半導体基板６１には、表面６１ａと裏面６１ｂとの間を貫通する貫通孔Ｈ２が設けられている。貫通孔Ｈ２の内側面に絶縁膜６８が設けられている。図１４に示すように、ビア７８は、絶縁膜６８を介して貫通孔Ｈ２内に設けられている。微小ビア５１の一方の端部７８ａは配線６５に接続し、ビア７８の他方の端部７８ｂは配線７５に接続している。
　貫通孔Ｈ２は、例えば、層間絶縁膜７４の側から（図１４では、下側から）形成される。このため、貫通孔Ｈ２の径は、層間絶縁膜７４の側（図１４では、下側）が大きく形成される傾向があり、貫通孔Ｈ２内に絶縁膜６８を介して設けられるビア７８の径も、端部７８ｂの側が大きく形成される傾向がある。端部７８ｂの直径ｄ２をビア７８の直径とすると、ビア７８の直径ｄ２は、図６に示した微小ビア５１の直径ｄ１ｂや、図１２に示した微小ビア５１の直径ｄ１ａよりも十分に大きく、例えば、例えば数μｍの大きさである。
　なお、ビア７８は、半導体基板６１（例えば、シリコン基板）を貫通していることから、シリコン貫通電極（ＴＳＶ）と呼んでもよい。
（電圧供給ルート）
　図１５は、本開示の実施形態２に係る撮像装置１００Ｂの電圧供給ルートを模式的に示す図である。図１５に示すように、撮像装置１００Ｂでは、周辺領域Ｒ２とＺ軸方向で重なる位置に、信号送受信用のバンプ電極４２に加えて電圧供給用のバンプ電極４１が配置されている。同様に、周辺領域Ｒ２とＺ軸方向で重なる位置に、信号送受信用の微小ビア５２に加えて電圧供給用の微小ビア５１が配置されている。ビア７８は、周辺領域Ｒ２とＺ軸方向で重なる位置に配置された電圧供給用のバンプ電極４１及び微小ビア５１と、配線２５、７５等を介して接続されている。
　図１５に示すように、周辺領域Ｒ２とＺ軸方向で重なる位置に配置されたバンプ電極４１から、配線２５、７５、ビア７８を介して、ロジック回路１１３Ｂに電源電圧又は基準電圧を供給するルート（以下、「１１３Ｂへの電圧供給ルートＡ」）が設けられている。撮像装置１００Ｂでは、「１１３Ｂへの電圧供給ルートＡ」を介して、ロジック回路１１３Ｂに電源電圧又は基準電圧を供給することができる。
（実施形態２の効果）
　以上説明したように、本開示の実施形態２に係る撮像装置１００Ｂは、図１に示したロジック回路１１３として、半導体基板２１に設けられたロジック回路１１３Ａと、半導体基板６１に設けられたロジック回路１１３Ｂとを有する。ロジック回路１１３Ａには、ロジック基板２の裏面２ｂ側であって画素領域Ｒ１とＺ軸方向で重なる位置から、電源電圧又は基準電圧が供給される。これにより、撮像装置１００Ｂは、ロジック回路１１３Ａへの電圧供給ルートを短くすることができ、ＩＲ－ＤＲＯＰを抑制することができる。
　また、ロジック回路１１３Ｂには、ロジック基板２の裏面２ｂ側であって周辺領域Ｒ２Ｚ軸方向で重なる位置から、電源電圧又は基準電圧が供給される。このため、ロジック回路１１３Ａと比べて、ロジック回路１１３Ｂへの電圧供給ルートは長くなる傾向がある。しかしながら、ロジック回路１１３Ａと同様に、ロジック回路１１３Ｂについても、電圧供給は、金線等のワイヤーではなく、バンプ電極４１を介して行われる。これにより、比較例１、２のようにワイヤーを介して電圧供給される場合と比べて、ロジック回路１１３Ｂへの電圧供給ルートの抵抗値を低減することができるので、ＩＲ－ＤＲＯＰを抑制することができる。
　このように、撮像装置１００Ｂは、ＩＲ－ＤＲＯＰを抑制することができ、例えばロジック回路１１３Ａに含まれる素子（例えば、ＭＯＳトランジスタＴｒ２からＴｒ４）に印加される電圧や、ロジック回路１１３Ｂに含まれる素子（例えば、ＭＯＳトランジスタＴｒ８からＴｒ１３）に印加される電圧を一定に保つことが容易となる。これにより、撮像装置１００Ｂは、ＩＲ－ＤＲＯＰを原因とするデバイス特性の低下を抑制することができる。
（実施形態２の変形例）
（１）変形例１
　本開示の実施形態では、半導体基板２１だけでなく、半導体基板６１にも電源供給用の微小ビアが設けられていてもよい。図１６は、本開示の実施形態２の変形例１に係る撮像装置１００Ｃの構成を示す断面図である。図１６に示すように、実施形態２の変形例１に係る撮像装置１００Ｃでは、半導体基板６１に電圧供給用の微小ビア８１（本開示の「第３ビア」の一例）が設けられている。微小ビア８１は、半導体基板６１の表面６１ａと裏面１０ｂとの間を貫いている。微小ビア８１は、コンタクト８３に接続しており、コンタクト８３を介して表面６１ａ側の配線６５と裏面６１ｂ側の配線７５とを接続している。
　微小ビア８１及びコンタクト８３の構成と径の大きさは、微小ビア５１及びコンタクト５３の構成と同じである。微小ビア８１の直径は、ロジック回路１１３Ｂに含まれるトランジスタの最小ゲート長以上、１０００ｎｍ以下であり、例えば、数百ｎｍの大きさである。
　微小ビア８１は、微小ビア５１と同様にＴＳＶであることから微小ＴＳＶと呼んでもよく、直径がナノメータレベルの大きさであることからｎＴＳＶと呼んでもよい。
　微小ビア８１は、積層基板１１１の厚さ方向（例えば、Ｚ軸方向）において、画素領域Ｒ１と重なる位置に配置されている。Ｚ軸方向において周辺領域Ｒ２と重なる位置に配置されているビア７８の直径と、微小ビア８１の直径とを比較すると、ビア７８の直径は微所ビア８１の直径よりも大きい。
　図１７は、本開示の実施形態２の変形例１に係る撮像装置１００Ｃの電圧供給ルートを模式的に示す図である。図１７に示すように、撮像装置１００Ｃでは、画素領域Ｒ１とＺ軸方向で重なる位置に配置されたバンプ電極４１から、配線７５、微小ビア８１及びコンタクト８３を介して、ロジック回路１１３Ｂに電源電圧又は基準電圧を供給するルート（以下、「１１３Ｂへの電圧供給ルートＢ」）が設けられている。撮像装置１００Ｃでは、「１１３Ｂへの電圧供給ルートＢ」を介して、ロジック回路１１３Ｂに電源電圧又は基準電圧が供給される。
　これによれば、ロジック回路１１３Ａだけでなく、ロジック回路１１３Ｂについても、ロジック基板２の裏面２ｂ側であって画素領域Ｒ１とＺ軸方向で重なる位置から、電源電圧又は基準電圧が供給される。撮像装置１００Ｃは、ロジック回路１１３Ｂへの電圧供給ルートを短くすることができるので、ＩＲ－ＤＲＯＰをさらに抑制することが可能である。
　なお、撮像装置１００Ｃでは、図１５に示した「１１３Ｂへの電圧供給ルートＡ」を併設してもよい。撮像装置１００Ｃは、「１１３Ｂへの電圧供給ルートＡ」「１１３Ｂへの電圧供給ルートＢ」の両ルートを有することで、ロジック回路１１３Ｂへの電圧供給ルートの抵抗値をさらに低減することが可能である。
（２）変形例２
　本開示の実施形態では、周辺領域Ｒ２とＺ軸方向で重なる位置に配置されたビアの径が、画素領域Ｒ１とＺ軸方向で重なる位置に配置された微小ビア５１の径よりも大きくてもよい。
　図１８は、本開示の実施形態２の変形例２に係る撮像装置１００Ｄの構成を示す断面図である。図１８に示すように、実施形態２の変形例２に係る撮像装置１００Ｄでは、周辺領域Ｒ２とＺ軸方向で重なる位置に、半導体基板２１の表面２１ａと裏面２１ｂとの間を貫通するビア９１が配置されている。ビア９１の一端は、周辺領域に配置された電圧供給用のバンプ電極４１に接続している。ビア９１の他端は、半導体基板２１の表面１２ａ側の配線２５に接続している。また、別のビア９１の一端は、周辺領域Ｒ２に配置された信号送受信用のバンプ電極４２に接続し、その他端は、半導体基板２１の表面１２ａ側の配線２５に接続していてもよい。
　ビア９１は、半導体基板２１の裏面２１ｂ側から表面２１ａ側に向けて形成されている。そのため、ビア９１の径は、半導体基板２１の表面２１ａ側よりも裏面２１ｂ側（図１８では、下側）が大きく形成されている。ビア９１の裏面２１ｂ側の端部における直径ｄ３をビア９１の直径とすると、ビア９１の直径ｄ３は、微小ビア５１の直径（例えば、図６に示したｄ１ｂ、図１２に示したｄ１ａ）よりも十分に大きく、例えば、例えば数μｍの大きさである。これにより、画素領域Ｒ１に配置された微小ビア５１と比べて、周辺領域Ｒ２に配置されたビア９１の抵抗を低く抑えることができる。
　なお、ビア９１は、半導体基板２１（例えば、シリコン基板）を貫通していることから、シリコン貫通電極（ＴＳＶ）と呼んでもよい。
　図１９は、本開示の実施形態２の変形例２に係る撮像装置１００Ｃにおいて、ロジック回路１１３Ａ、１１３Ｂへの電圧供給ルートを模式的に示す図である。図１９に示すように、撮像装置１００Ｃでは、周辺領域Ｒ２とＺ軸方向で重なる位置に配置されたバンプ電極４１から、大口径のビア９１、配線７５、微小ビア８１及びコンタクト８３を介して、ロジック回路１１３Ｂに電源電圧又は基準電圧を供給するルート（以下、「１１３Ｂへの電圧供給ルートＣ」）が設けられている。撮像装置１００Ｄでは、「１１３Ｂへの電圧供給ルートＣ」を介して、ロジック回路１１３Ｂに電源電圧又は基準電圧が供給される。
　撮像装置１００Ｄによれば、大口径のビア９１を配置することによって、ロジック回路１１３Ｂへの電圧供給ルートをさらに低抵抗化することができるので、ＩＲ－ＤＲＯＰをさらに抑制することが可能である。
　なお、撮像装置１００Ｃでは、図１７に示した「１１３Ｂへの電圧供給ルートＡ」「１１３Ｂへの電圧供給ルートＢ」の少なくとも一方を併設してもよい。撮像装置１００Ｄは、「１１３Ｂへの電圧供給ルートＣ」に加えて、「１１３Ｂへの電圧供給ルートＡ」「１１３Ｂへの電圧供給ルートＢ」の少なく一方を有することで、ロジック回路１１３Ｂへの電圧供給ルートの抵抗値をさらに低減することが可能である。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、ロジック基板２は、１つ又は２つの半導体基板で構成される場合に限定されない。ロジック基板２は、３つ以上の半導体基板を、配線層を介して貼り合わせて構成してもよい。また、センサ基板１が備える半導体基板１１に、ロジック回路１１３の一部を構成するＭＯＳトランジスタ等が設けられていてもよい。
　また、積層された各基板（センサ基板１、ロジック基板２）にどのような回路を設けるかは任意である。例えば、本開示の実施形態に係る撮像装置が、図４に示した撮像装置１００又は図１１に示した撮像装置１００Ａのように、上基板（例えば、センサ基板１）及び下基板（例えば、ロジック基板２）の二層積層構造を有する場合、図２に示した画素回路の一部（例えば、読出回路１１５）及び／又はその他の信号処理回路・駆動回路等を下基板に配置してもよい。図２に示した画素回路の全体（例えば、画素１０２）を上基板、その他の信号処理回路・駆動回路を下基板に配置してもよい。
　本開示の実施形態に係る撮像装置が、図１３に示した撮像装置１００Ｂ、図１６に示した撮像装置１００Ｃ、又は、図１８に示した撮像装置１００Ｄのように、上基板（例えば、センサ基板１）、中間基板（ロジック基板２の一部）及び下基板（ロジック基板２の他の一部）の三層積層構造を有する場合においても、図２に示した画素回路の一部又は全部や、ＡＤＣなどの信号処理回路（例えば、図１に示したカラム信号処理回路１０５）を各基板に適宜配置してよい。
　また、図４に示した撮像装置１００又は図１１に示した撮像装置１００Ａにおいて、下基板（例えば、ロジック基板２）に搭載される回路は、ロジック回路１１３や画素回路に限定されない。下基板に搭載される回路は、アナログ回路及び／又はロジック回路から構成される、信号処理回路、駆動回路、制御回路などの種々の回路から任意に構成してよい。
　同様に、図１３に示した撮像装置１００Ｂ、図１６に示した撮像装置１００Ｃ、又は、図１８に示した撮像装置１００Ｄの中間基板（ロジック基板２の一部）及び下基板（ロジック基板２の他の一部）に搭載される回路も、ロジック回路１１３や画素回路に限定されない。中間基板及び下基板に搭載される回路は、アナログ回路及び／又はロジック回路から構成される、信号処理回路、駆動回路、制御回路などの種々の回路から任意に構成してよい。
　このように、本開示はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
　＜電子機器への応用例＞
　本開示に係る技術（本技術）は、電子機器に適用され得る。図２０は、本技術が適用され得る電子機器６００の構成例を示す図である。図２０に示すように、電子機器６００は、固体撮像装置６０１と、光学レンズ６０２（本開示の「光学系」の一例）と、シャッタ装置６０３と、駆動回路６０４と、信号処理回路６０５とを備える。電子機器６００は、これに限定されないが、例えば、カメラ等の電子機器である。また、電子機器６００は、固体撮像装置６０１として、上述の図４、図１１、図１３、図１６、図１８等に示した撮像装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄのいずれか１つ以上を備える。
　光学レンズ６０２は、被写体からの像光（入射光６０６）を固体撮像装置６０１の撮像面上に結像させる。これにより、固体撮像装置６０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置６０３は、固体撮像装置６０１への光照射期間及び遮光期間を制御する。駆動回路６０４は、固体撮像装置６０１の転送動作及びシャッタ装置６０３のシャッタ動作を制御する駆動信号を供給する。駆動回路６０４から供給される駆動信号（タイミング信号）により、固体撮像装置６０１の信号転送を行う。信号処理回路６０５は、固体撮像装置６０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、電子機器６００は、固体撮像装置６０１としてＩＲ－ＤＲＯＰを原因とするデバイス特性の低下を抑制することができる撮像装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄのいずれか１つ以上を備えるため、性能の低下を抑制することが可能である。
　なお、電子機器６００は、カメラに限られるものではなく、他の電子機器であっても良い。例えば、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置であっても良い。
　＜内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図２１は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図２１では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図２２は、図２１に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２、ＣＣＵ１１２０１の画像処理部１１４１２等に適用され得る。具体的には、図４、図１１、図１３、図１６、図１８等に示した撮像装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄは、撮像部１０４０２に適用することができる。内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２、ＣＣＵ１１２０１の画像処理部１１４１２等に本開示に係る技術を適用することにより、より鮮明な術部画像を得ることができるため、術者が術部を確実に確認することが可能になる。また、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２、ＣＣＵ１１２０１の画像処理部１１４１２等に本開示に係る技術を適用することにより、より低レイテンシで術部画像を得ることができるため、術者が術部を触接観察している場合と同様の感覚で処置を行うことが可能になる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２４は、撮像部１２０３１の設置位置の例を示す図である。
　図２４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、図４、図１１、図１３、図１６、図１８等に示した撮像装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄは、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本開示は以下のような構成も取ることができる。
（１）
　光電変換を行う複数の画素が並んで配置された画素領域を有するセンサ基板と、
　前記センサ基板の一方に面側に接合され、前記センサ基板に入力される信号又は前記センサ基板から出力される信号を処理する回路を有する回路基板と、
　前記回路基板において前記センサ基板と向かい合う面の反対側に設けられ、前記回路に電源電圧又は基準電圧を供給するための電圧供給用端子と、を備え、
　前記電圧供給用端子の少なくとも一部は、前記センサ基板及び前記回路基板を含む積層基板の厚さ方向において前記画素領域と重なる位置に配置されている、撮像装置。
（２）
　前記回路基板は、
　前記センサ基板と向かい合う第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層と、
　前記第１半導体層の前記第１面側に配置された第１配線層と、
　前記第１半導体層の前記第１面と前記第２面との間を貫通する第１ビアと、を有し、
　前記第１ビアは、前記積層基板の厚さ方向において前記画素領域と重なる位置に配置されており、
　前記電圧供給用端子の少なくとも一部は、前記第１ビアを介して前記第１配線層に接続している、前記（１）に記載の撮像装置。
（３）
　前記第１ビアの直径は、前記回路に含まれるトランジスタの最小ゲート長以上１０００ｎｍ以下である、前記（２）に記載の撮像装置。
（４）
　前記回路基板は、
　前記第１半導体層の前記第２面側に配置された第２配線層、を有し、
　前記電圧供給用端子は、前記第２配線層を介して前記第１ビアに接続している、前記（２）又は（３）に記載の撮像装置。
（５）
　前記回路基板において前記センサ基板と向かい合う面の反対側に設けられ、前記回路に信号を入力又は前記回路から信号を出力するための信号用端子、を備え、
　前記センサ基板は、前記画素領域の周辺に位置する周辺領域を有し、
　前記信号用端子の少なくとも一部は、前記積層基板の厚さ方向において前記周辺領域と重なる位置に配置されている、前記（１）から（４）のいずれか１項に記載の撮像装置。
（６）
　前記回路基板は、
　前記センサ基板と向かい合う第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層と、
　前記第１半導体層の前記第１面側に配置された第１配線層と、
　前記第１半導体層の前記第１面と前記第２面との間を貫通する第２ビアと、を有し、
　前記第２ビアは、前記積層基板の厚さ方向において前記周辺領域と重なる位置に配置されており、
　前記信号用端子の少なくとも一部は、前記第２ビアを介して前記第１配線層に接続している、前記（５）に記載の撮像装置。
（７）
　前記回路基板は、
　前記第１半導体層の前記第１面と前記第２面との間を貫通する第１ビア、を有し、
　前記第１ビアは、前記積層基板の厚さ方向において前記画素領域と重なる位置に配置されており、
　前記電圧供給用端子の少なくとも一部は、前記第１ビアを介して前記第１配線層に接続しており、
　前記第２ビアの直径は、前記第１ビアの直径よりも大きい、前記（６）に記載の撮像装置。
（８）
　前記センサ基板は、
　前記複数の画素が設けられた第２半導体層と、
　前記第２半導体層と前記回路基板との間に配置された第３配線層と、を有し、
　前記第１配線層に含まれる導体の一部と前記第３配線層に含まれる導体の一部とが互いに接合されている、前記（２）から（４）、（６）、（７）のいずれか１項に記載の撮像装置。
（９）
　前記センサ基板は、
　前記複数の画素が設けられた第２半導体層と、
　前記第２半導体層と前記回路基板との間に配置された第３配線層と、を有し、
　前記回路基板は、
　前記センサ基板と向かい合う第３面と、前記第３面の反対側に位置する第４面とを有する第３半導体層と、
　前記第３半導体層の前記第３面側に配置された第４配線層と、を有し、
　前記第４配線層に含まれる導体の一部と前記第３配線層に含まれる導体の一部とが互いに接合されている、前記（１）から（７）のいずれか１項に記載の撮像装置。
（１０）
　前記回路基板は、
　前記第３半導体層の前記第４面側に配置された第５配線層を有し、
　前記第５配線層に含まれる導体の一部と前記第１配線層に含まれる導体の一部とが互いに接合されている、前記（９）に記載の撮像装置。
（１１）
　前記回路基板は、
　前記第３半導体層の前記第３面と前記第４面との間を貫通し、前記第４配線層と前記第５配線層とを接続する第３ビアを有し、
　前記第３ビアは、前記積層基板の厚さ方向において前記画素領域と重なる位置に配置されている、前記（１０）に記載の撮像装置。
（１２）
　前記第３ビアの直径は、前記回路に含まれるトランジスタの最小ゲート長以上１０００ｎｍ以下である、前記（１１）に記載の撮像装置。
（１３）
　前記回路基板は、
　前記第３半導体層の前記第３面と前記第４面との間を貫通し、前記第４配線層と前記第５配線層とを接続する第４ビアを有し、
　前記センサ基板は、前記画素領域の周辺に位置する周辺領域を有し、
　前記第４ビアは、前記積層基板の厚さ方向において前記周辺領域と重なる位置に配置されている、前記（１１）又は（１２）に記載の撮像装置。
（１４）
　前記第４ビアの直径は、前記第３ビアの直径よりも大きい、前記（１３）に記載の撮像装置。
（１５）
　前記電圧供給用端子を複数備え、
　前記複数の電圧供給用端子は、前記積層基板の厚さ方向からの平面視で、第１方向と、前記第１方向と交差する第２方向とに並んで配置されている、前記（１）から（１４）のいずれか１項に記載の撮像装置。
（１６）
　前記センサ基板の前記一方の面の反対側に設けられたレンズと、
　前記レンズと前記センサ基板との間に設けられたカラーフィルタと、を備える前記（１から１５のいずれか１項に記載の撮像装置。
（１７）
　撮像装置と、前記撮像装置に被写体からの像光を結像させる光学系と、を備え、
　前記撮像装置は、
　光電変換を行う複数の画素が並んで配置された画素領域を有するセンサ基板と、
　前記センサ基板の一方に面側に接合され、前記センサ基板に入力される信号又は前記センサ基板から出力される信号を処理する回路を有する回路基板と、
　前記回路基板において前記センサ基板と向かい合う面の反対側に設けられ、前記回路に電源電圧又は基準電圧を供給するための電圧供給用端子と、を備え、
　前記電圧供給用端子の少なくとも一部は、前記センサ基板及び前記回路基板を含む積層基板の厚さ方向において前記画素領域と重なる位置に配置されている、電子機器。
１、１´　３０１　センサ基板
１ａ、２ａ、１１ａ、１２ａ、２１ａ、６１ａ、１１１ａ　表面
１ｂ、２ｂ、１０ｂ、１１ｂ、２１ｂ、６１ｂ、１１１ｂ　裏面
２、２´　３０２　ロジック基板
３　積層基板
１１、２１、６１、７１、３２１　半導体基板
１２　分離部
１３、２３、３３、６３、７３　配線層
１４、２４、３４、６４、７４　層間絶縁膜
１５、２５、２５ｍ、２５ｎ、３５、６５、７５　配線
１６、２６、６６、７６　接続パッド
１７、２７、３７、６７、７７、７８、９１　ビア
４１　（電圧供給用の）バンプ電極
４２　（信号送受信用の）バンプ電極
５１、５２、８１、　微小ビア
５１ａ、５１ｂ、７８ａ、７８ｂ　端部
５３、５４、８３　コンタクト
５５、６８　絶縁膜
５６　粘着シート
５７　支持基板
５８　保護シート
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、４００、５００撮像装置
１０２　画素
１０４　垂直駆動回路
１０５　カラム信号処理回路
１０６　水平駆動回路
１０７　出力回路
１０８　制御回路
１０９　垂直信号線
１１０　水平信号線
１１１　積層基板
１１２　入出力端子
１１３、１１３Ａ、１１３Ｂ、４１３　ロジック回路
１１５　読出回路
６００　電子機器
６０１　固体撮像装置
６０２　光学レンズ
６０３　シャッタ装置
６０４　駆動回路、
６０５　信号処理回路
６０６　入射光
１０４０２　撮像部
１１０００　内視鏡手術システム
１１１００　内視鏡
１１１０１　鏡筒
１１１０２　カメラヘッド
１１１１０　術具
１１１１１　気腹チューブ
１１１１２　エネルギー処置具
１１１２０　支持アーム装置
１１１３１　術者（医師）
１１１３２　患者
１１１３３　患者ベッド
１１２００　カート
１１２０１　カメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）
１１２０２　表示装置
１１２０３　光源装置
１１２０４　入力装置
１１２０５　処置具制御装置
１１２０６　気腹装置
１１２０７　レコーダ
１１２０８　プリンタ
１１４００　伝送ケーブル
１１４０１　レンズユニット
１１４０２　撮像部
１１４０３　駆動部
１１４０４　通信部
１１４０５　カメラヘッド制御部
１１４１１　通信部
１１４１２　画像処理部
１１４１３　制御部
１２０００　車両制御システム
１２００１　通信ネットワーク
１２０１０　駆動系制御ユニット
１２０２０　ボディ系制御ユニット
１２０３０　車外情報検出ユニット
１２０３１　撮像部
１２０４０　車内情報検出ユニット
１２０４１　運転者状態検出部
１２０５０　統合制御ユニット
１２０５１　マイクロコンピュータ
１２０５２　音声画像出力部
１２０６１　オーディオスピーカ
１２０６２　表示部
１２０６３　インストルメントパネル
１２１００　車両
１２１０１、１２１０２、１２１０３、１２１０４、１２１０５　撮像部
１２１１１、１２１１２、１２１１３、１２１１４　撮像範囲
Ａ、Ｂ、Ｃ　電圧供給ルート
ＡＭＰ　増幅トランジスタ
ＣＦ　カラーフィルタ
ｄ１ａ、ｄ１ｂ、ｄ２、ｄ３　直径
ＤＬ　ダイシングライン
ＦＤ　フローティングディフュージョン
Ｈ、Ｈ１、Ｈ２　貫通孔
Ｉ　車載ネットワーク
Ｍ１からＭ５、Ｍ１１からＭ２５、Ｍ３１からＭ３３　メタル
ＯＣＬ　オンチップレンズ
ＰＤ　フォトダイオード
Ｒ１　画素領域
Ｒ２　周辺領域
ＲＳＴ　リセットトランジスタ
ＳＥＬ　選択トランジスタ
ＴＲ　転送トランジスタ
Ｔｒ１からＴｒ１３　画素トランジスタ

Claims (17)

  1. 　光電変換を行う複数の画素が並んで配置された画素領域を有するセンサ基板と、
    　前記センサ基板の一方に面側に接合され、前記センサ基板に入力される信号又は前記センサ基板から出力される信号を処理する回路を有する回路基板と、
    　前記回路基板において前記センサ基板と向かい合う面の反対側に設けられ、前記回路に電源電圧又は基準電圧を供給するための電圧供給用端子と、を備え、
    　前記電圧供給用端子の少なくとも一部は、前記センサ基板及び前記回路基板を含む積層基板の厚さ方向において前記画素領域と重なる位置に配置されている、撮像装置。
  2. 　前記回路基板は、
    　前記センサ基板と向かい合う第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層と、
    　前記第１半導体層の前記第１面側に配置された第１配線層と、
    　前記第１半導体層の前記第１面と前記第２面との間を貫通する第１ビアと、を有し、
    　前記第１ビアは、前記積層基板の厚さ方向において前記画素領域と重なる位置に配置されており、
    　前記電圧供給用端子の少なくとも一部は、前記第１ビアを介して前記第１配線層に接続している、請求項１に記載の撮像装置。
  3. 　前記第１ビアの直径は、前記回路に含まれるトランジスタの最小ゲート長以上１０００ｎｍ以下である、請求項２に記載の撮像装置。
  4. 　前記回路基板は、
    　前記第１半導体層の前記第２面側に配置された第２配線層、を有し、
    　前記電圧供給用端子は、前記第２配線層を介して前記第１ビアに接続している、請求項２に記載の撮像装置。
  5. 　前記回路基板において前記センサ基板と向かい合う面の反対側に設けられ、前記回路に信号を入力又は前記回路から信号を出力するための信号用端子、を備え、
    　前記センサ基板は、前記画素領域の周辺に位置する周辺領域を有し、
    　前記信号用端子の少なくとも一部は、前記積層基板の厚さ方向において前記周辺領域と重なる位置に配置されている、請求項１に記載の撮像装置。
  6. 　前記回路基板は、
    　前記センサ基板と向かい合う第１面と、前記第１面の反対側に位置する第２面とを有する第１半導体層と、
    　前記第１半導体層の前記第１面側に配置された第１配線層と、
    　前記第１半導体層の前記第１面と前記第２面との間を貫通する第２ビアと、を有し、
    　前記第２ビアは、前記積層基板の厚さ方向において前記周辺領域と重なる位置に配置されており、
    　前記信号用端子の少なくとも一部は、前記第２ビアを介して前記第１配線層に接続している、請求項５に記載の撮像装置。
  7. 　前記回路基板は、
    　前記第１半導体層の前記第１面と前記第２面との間を貫通する第１ビア、を有し、
    　前記第１ビアは、前記積層基板の厚さ方向において前記画素領域と重なる位置に配置されており、
    　前記電圧供給用端子の少なくとも一部は、前記第１ビアを介して前記第１配線層に接続しており、
    　前記第２ビアの直径は、前記第１ビアの直径よりも大きい、請求項６に記載の撮像装置。
  8. 　前記センサ基板は、
    　前記複数の画素が設けられた第２半導体層と、
    　前記第２半導体層と前記回路基板との間に配置された第３配線層と、を有し、
    　前記第１配線層に含まれる導体の一部と前記第３配線層に含まれる導体の一部とが互いに接合されている、請求項２に記載の撮像装置。
  9. 　前記センサ基板は、
    　前記複数の画素が設けられた第２半導体層と、
    　前記第２半導体層と前記回路基板との間に配置された第３配線層と、を有し、
    　前記回路基板は、
    　前記センサ基板と向かい合う第３面と、前記第３面の反対側に位置する第４面とを有する第３半導体層と、
    　前記第３半導体層の前記第３面側に配置された第４配線層と、を有し、
    　前記第４配線層に含まれる導体の一部と前記第３配線層に含まれる導体の一部とが互いに接合されている、請求項１に記載の撮像装置。
  10. 　前記回路基板は、
    　前記第３半導体層の前記第４面側に配置された第５配線層を有し、
    　前記第５配線層に含まれる導体の一部と前記第１配線層に含まれる導体の一部とが互いに接合されている、請求項９に記載の撮像装置。
  11. 　前記回路基板は、
    　前記第３半導体層の前記第３面と前記第４面との間を貫通し、前記第４配線層と前記第５配線層とを接続する第３ビアを有し、
    　前記第３ビアは、前記積層基板の厚さ方向において前記画素領域と重なる位置に配置されている、請求項１０に記載の撮像装置。
  12. 　前記第３ビアの直径は、前記回路に含まれるトランジスタの最小ゲート長以上１０００ｎｍ以下である、請求項１１に記載の撮像装置。
  13. 　前記回路基板は、
    　前記第３半導体層の前記第３面と前記第４面との間を貫通し、前記第４配線層と前記第５配線層とを接続する第４ビアを有し、
    　前記センサ基板は、前記画素領域の周辺に位置する周辺領域を有し、
    　前記第４ビアは、前記積層基板の厚さ方向において前記周辺領域と重なる位置に配置されている、請求項１１に記載の撮像装置。
  14. 　前記第４ビアの直径は、前記第３ビアの直径よりも大きい、請求項１３に記載の撮像装置。
  15. 　前記電圧供給用端子を複数備え、
    　前記複数の電圧供給用端子は、前記積層基板の厚さ方向からの平面視で、第１方向と、前記第１方向と交差する第２方向とに並んで配置されている、請求項１に記載の撮像装置。
  16. 　前記センサ基板の前記一方の面の反対側に設けられたレンズと、
    　前記レンズと前記センサ基板との間に設けられたカラーフィルタと、を備える請求項１に記載の撮像装置。
  17. 　撮像装置と、前記撮像装置に被写体からの像光を結像させる光学系と、を備え、
    　前記撮像装置は、
    　光電変換を行う複数の画素が並んで配置された画素領域を有するセンサ基板と、
    　前記センサ基板の一方に面側に接合され、前記センサ基板に入力される信号又は前記センサ基板から出力される信号を処理する回路を有する回路基板と、
    　前記回路基板において前記センサ基板と向かい合う面の反対側に設けられ、前記回路に電源電圧又は基準電圧を供給するための電圧供給用端子と、を備え、
    　前記電圧供給用端子の少なくとも一部は、前記センサ基板及び前記回路基板を含む積層基板の厚さ方向において前記画素領域と重なる位置に配置されている、電子機器。
PCT/JP2023/026276 2022-07-27 2023-07-18 撮像装置及び電子機器 WO2024024573A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-119695 2022-07-27
JP2022119695 2022-07-27

Publications (1)

Publication Number Publication Date
WO2024024573A1 true WO2024024573A1 (ja) 2024-02-01

Family

ID=89706372

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/026276 WO2024024573A1 (ja) 2022-07-27 2023-07-18 撮像装置及び電子機器

Country Status (2)

Country Link
TW (1) TW202410687A (ja)
WO (1) WO2024024573A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174994A (ja) * 2016-03-24 2017-09-28 ソニー株式会社 撮像装置、電子機器
WO2020022375A1 (ja) * 2018-07-24 2020-01-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置
WO2020262643A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017174994A (ja) * 2016-03-24 2017-09-28 ソニー株式会社 撮像装置、電子機器
WO2020022375A1 (ja) * 2018-07-24 2020-01-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置
WO2020262643A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置

Also Published As

Publication number Publication date
TW202410687A (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
TWI768015B (zh) 固體攝像裝置及電子機器
WO2018194030A1 (ja) 半導体素子およびその製造方法、並びに電子機器
US20220359605A1 (en) Solid-state imaging device and electronic device including coupling structures for electrically interconnecting stacked semiconductor substrates
WO2019021705A1 (ja) 固体撮像装置
US20230052040A1 (en) Semiconductor device, imaging device, and manufacturing apparatus
US20220085093A1 (en) Solid-state imaging device and electronic apparatus
WO2020158515A1 (ja) 固体撮像素子、電子機器、および固体撮像素子の製造方法
WO2020100607A1 (ja) 撮像装置
JP7419476B2 (ja) 半導体装置およびその製造方法、並びに電子機器
KR20210141935A (ko) 촬상 소자 및 반도체 소자
KR20190077357A (ko) 고체 촬상 소자 및 제조 방법, 및 전자기기
JPWO2020170936A1 (ja) 撮像装置
WO2020179494A1 (ja) 半導体装置および撮像装置
WO2018186198A1 (ja) 固体撮像装置、及び電子機器
WO2022172711A1 (ja) 光電変換素子および電子機器
WO2021111893A1 (en) Semiconductor element and electronic apparatus
WO2024024573A1 (ja) 撮像装置及び電子機器
CN116584102A (zh) 成像装置和成像装置的制造方法
TW202137532A (zh) 半導體元件和電子設備
WO2024057814A1 (ja) 光検出装置および電子機器
WO2023112520A1 (ja) 半導体装置、電子機器、及びウエハ
WO2022014400A1 (ja) 配線構造およびその製造方法、ならびに撮像装置
WO2024101204A1 (ja) 光検出装置及び積層基板
WO2023248926A1 (ja) 撮像素子及び電子機器
WO2022145190A1 (ja) 固体撮像装置および電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23846304

Country of ref document: EP

Kind code of ref document: A1