JP3104843B2 - アンチヒューズ型半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアンチヒューズ型半
導体集積回路装置に関し、特にフィールドプログラマブ
ルゲートアレイ（以下、ＦＰＧＡという），プログラマ
ブルリードオンリーメモリ（以下、ＰＲＯＭという）等
に利用されるアンチヒューズ型半導体集積回路装置に関
する。

【０００２】

【従来の技術】ゲートアレイのうちユーザが現場におい
てプログラムが可能なＦＰＧＡ，ＰＲＯＭ等を搭載する
半導体集積回路装置にはアンチヒューズ素子を備えるも
のがある。アンチヒューズ素子は、例えばIEEE Electro
n Device Letter Vol 12 No4 April(1991)pp151-153
（文献１），IEEE Electron Device Letter Vol 13 No9
September(1992)pp488-490 （文献２），IEEE IEDM Te
ch.Dig.(1993)pp31-34（文献３），IEEE Electron Devi
ces Vol 41 No5 May(1994)pp721-725 （文献４）に記載
されるように、接続孔の領域において下層電極，アンチ
ヒューズ用絶縁膜および上層電極が層構造をなして形成
された接続素子である。本発明では、このような構造の
アンチヒューズ素子を複数備えた半導体集積回路装置
を、アンチヒューズ型半導体集積回路装置とよぶ。そし
て本発明では、下層電極および上層電極なる用語は特に
断らないかぎり、いずれもアンチヒューズ素子の構成要
素、すなわちアンチヒューズ用絶縁膜の直下，直上にて
それぞれ該アンチヒューズ用絶縁膜と界面をなす導電性
材料を意味する。下層電極には層間絶縁膜の下に配設さ
れる下層配線（第１配線ともいう）が、上層電極には層
間絶縁膜の上に配設される上層配線（第２配線ともい
う）がそれぞれ接続されている。「電極」は別途設けら
れることもあるし「配線」の一部がこれに供されること
もある。なお当然ながらアンチヒューズ型半導体集積回
路装置には、下層配線と上層配線とがアンチヒューズ用
絶縁膜の介在なく直接あるいは導電性プラグを介して電
気的に接続している接続孔の領域（ビアとよぶ）も複数
備わっているものもある。

【０００３】プログラムする際には、複数あるうちから
上層配線，下層配線の対を任意に選択し、その対をなす
上下配線を接続するアンチヒューズ素子の上下電極間に
比較的高い電圧を印加することによって、アンチヒュー
ズ用絶縁膜の絶縁を破壊することが行われる（このプロ
グラミング措置を「書込」という）。破壊された部分で
は下層電極と上層電極との間を電気的に接続する導通路
（フィラメント）が形成される。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
アンチヒューズ型半導体集積回路装置には、以下に述べ
る課題が残されていることを本発明者らは知見した。第
１に、前記文献に記載されたアンチヒューズ素子の下層
電極にはバリアメタルとしての機能を有するＴｉＮが使
用される。ところがＴｉＮは鋭い形状の突起を有する柱
状晶構造で形成され、このＴｉＮで形成される結晶粒の
形状に応じて下層電極の表面に凹凸が形成される。アン
チヒューズ用絶縁膜はこの下層電極上に数十ｎｍ程度の
非常に薄い膜厚で形成されるので、下層電極の表面が鋭
い形状の部分に形成されるアンチヒューズ用絶縁膜には
局所的に高い破壊電圧が印加される。つまり、表面の凹
凸が鋭い部分では極めて低い電圧を印加しても絶縁破壊
に至るために、アンチヒューズ素子の絶縁破壊電圧のば
らつきは極めて大きくなる。また、この絶縁破壊電圧の
ばらつきが大きいために、ＯＮ抵抗のばらつきも大きく
なる。この理由について以下に説明する。多数のアンチ
ヒューズ素子に同一電圧を 100ms印加する場合を想定す
る。表面の凹凸の影響により、あるアンチヒューズ素子
は 0.1msで絶縁破壊し、あるアンチヒューズ素子は50ms
で絶縁破壊したとする。前者は、その後の99.9msの電流
印加により、導通路となるフィラメントが大きく成長
し、ＯＮ抵抗は大幅に下がるが、後者は約50msの電流印
加であるので、ＯＮ抵抗は十分に下がらない。従って、
絶縁破壊電圧のばらつきが大きいために、ＯＮ抵抗のば
らつきも増加すると考えられる。このばらつきは回路、
素子間を結線する配線において配線遅延のばらつきに影
響する。特に、ＦＰＧＡでは動作周波数に影響する。ま
た、ＰＲＯＭではデータ読みだし速度のばらつきの原因
となる。

【０００５】なお、下地にＴｉＮが存在する場合、アン
チヒューズ用絶縁膜に窒化シリコン，酸化シリコン，酸
化タンタルを採用すると、ＴｉＮと不均一な還元反応を
起こし、局所的にアンチヒューズ用絶縁膜の薄膜化が生
じやすく、また基板上にバリアメタルを敷いてその上に
Ａｌ配線を施した下層配線の場合には、Ａｌの配向性に
より下層電極の平坦性が劣化してアンチヒューズ用絶縁
膜の膜厚にむらが生じやすい。これらの場合にも前記同
様に絶縁破壊電圧がばらつき、その結果としてＯＮ抵抗
がばらつくことになる。

【０００６】第２に、アンチヒューズ素子は、アンチヒ
ューズ用絶縁膜が破壊されたグループのものは下層電極
と上層電極との間が電気的に確実に接続され、逆に破壊
されないグループのものはその絶縁が確実に行なわれる
ものでなければならない。ところが、前述のように下層
電極の表面に鋭い形状の突起が発生するので、絶縁分離
を確実に行うにはアンチヒューズ用絶縁膜をマージンを
見込んだ厚い膜厚とすることが必要となる。一方、書込
電圧の上限は使用するＭＯＳトランジスタの最大許容電
圧に依存する。例えば、電源電圧５Ｖ，ゲート長 0.8ミ
クロンのＭＯＳトランジスタの最大許容電圧は約12Ｖで
あり、電源電圧５Ｖ，ゲート長 0.5ミクロンのＭＯＳト
ランジスタの最大許容電圧は約10Ｖである。したがって
書込電圧は、前者では12Ｖ以下、後者では10Ｖ以下が望
ましい。この電圧以下で確実に絶縁破壊するのに必要な
膜厚はSiN 膜の場合、それぞれ約13nm以下、約10nm以下
である。よって、膜厚は少なくとも、この上限値より低
くすることが必要となる。また、書込時には、書き込ま
れるアンチヒューズ素子と書き込まれないアンチヒュー
ズ素子とがあるが、一般に、書き込まれないアンチヒュ
ーズ素子にも書込電圧の約半分程度の電圧が印加される
ため、10Ｖで書き込みを行う場合には、書き込まれない
アンチヒューズ素子にも約５Ｖ程度の電圧が印加され
る。もし、下層電極表面の凹凸により、局所的に高い電
圧が印加される場合には、本来書き込まれてはならない
アンチヒューズが書き込まれてしまうことがおこる。つ
まり、表面の凹凸によって、絶縁破壊に至るのに必要な
印加電圧は大きく変化し、最大10Ｖから最小５Ｖ以下に
まで分布することがありうる。そうなると、この素子を
アンチヒューズ素子として使うのは困難になる。特に、
動作電圧を５Ｖから 3.3Ｖに低電圧化する場合には、書
込電圧を更に10Ｖから７Ｖ以下に下げる必要がある。こ
の場合には、最大の絶縁破壊電圧を低くするために、絶
縁膜厚を薄くすることが必要であるが、そうすると表面
の凹凸の影響が更に大きくなり、極めて低い電圧印加に
よっても書き込まれることが起こる。したがって、表面
の凹凸による絶縁膜の絶縁特性の劣化はアンチヒューズ
型半導体集積回路の低電圧化を進めるうえで大きな障害
となる。そこで、表面の凹凸を抑制して、絶縁破壊電圧
のばらつきを小さくすることが必須となる。

【０００７】第３に、アンチヒューズ素子においては、
アンチヒューズ用絶縁膜が破壊された際に発生するジュ
ール熱による熱反応で化合物が生成され、この化合物で
導通路が形成される。下層電極，上層電極がいずれもＡ
ｌを主成分とする場合には、導通路を形成する化合物も
同様にＡｌを主成分として形成され、導通路においてエ
レクトロマイグレーション（ＥＭ）耐性が劣化する。し
たがって、導通路に長時間にわたって動作電圧が印加さ
れるとＥＭによって導通路が断線する確率が高くなり、
アンチヒューズ型半導体集積回路装置において長期間の
動作に対する信頼性が低下する。

【０００８】本発明は上記課題を解決するためになされ
たものであり、第１に、下層電極表面の平坦化を図り、
絶縁破壊電圧のばらつきを小さくする。これにより導通
路のＯＮ抵抗のばらつきが小さくなる。また、アンチヒ
ューズ素子における上下電極材料の組み合わせにより導
通路のＯＮ抵抗をなるべく減少させる工夫をおこなう。
これにより、回路動作の信頼性を改善し、回路動作の高
速化を実現するアンチヒューズ型半導体集積回路装置を
提供することを目的とし、第２に、絶縁破壊電圧のばら
つきを小さくすることにより、絶縁すべきアンチヒュー
ズ素子が間違って導通したりすることを避ける。これに
より、素子の動作電圧の低下に対応して、書込電圧を下
げても信頼性の高いアンチヒューズ型半導体集積回路装
置を提供することを目的とし、第３に、導通路の長期信
頼性を確保する。電気的に接続したアンチヒューズ素子
が、実際の素子の動作状態において断線することがあ
る。導通路を構成する材料や、プログラミング極性によ
り断線の起こりにくい信頼性の高いアンチヒューズ型半
導体集積回路装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を達成するため
に、本発明は以下の第１〜第７の発明で構成される。ま
ず第１の発明は、請求項１〜５に係るもので、請求項１
記載のものは、下層電極が非晶質構造の導電性材料から
なることを特徴とするアンチヒューズ型半導体集積回路
装置である。

【００１０】請求項２記載のものは、上層電極が非晶質
構造の導電性材料からなることを特徴とする請求項１記
載のアンチヒューズ型半導体集積回路装置である。請求
項３記載のものは、非晶質構造の導電性材料が、以下の
（１）〜（10）のいずれかに示す元素または化合物であ
ることを特徴とする請求項１または２記載のアンチヒュ
ーズ型半導体集積回路装置である。 （１）第１元素グループ（Ｃｏ，Ｎｉ，Ｃｕ，Ｔｉ，Ｚ
ｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ）から選ばれる２種以
上の元素からなる化合物。 （２）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、第２元素グループ（Ｓ
ｉ，Ｂ，Ｎ，Ｃ，Ｇｅ，Ａｓ，Ｐ，Ｓｂ）から選ばれる
１種以上の元素とで形成される化合物。 （３）第３元素グループ（Ｙ，Ｌａ）の元素の化合物
（Ｙ−Ｌａ）。 （４）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、Ａｌとで形成される化合
物。 （５）第３元素グループの元素またはこれらの化合物
と、Ａｌとで形成される化合物。 （６）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、第３元素グループの元素
と、Ａｌとで形成される化合物。 （７）第４元素グループ（Ａｕ，Ｐｔ，Ｐｄ，Ａｇ）の
元素と、第２元素グループの元素またはこれらから選ば
れる２種以上からなる化合物とで形成される化合物。 （８）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、第４元素グループ（Ａ
ｕ，Ｐｔ，Ｐｄ，Ａｇ）の元素とで形成される化合物。 （９）第３元素グループの元素またはこれらの化合物
と、第４元素グループの元素とで形成される化合物。 （10）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、第３元素グループの元素
と、第４元素グループの元素とで形成される化合物。

【００１１】請求項４記載のものは、非晶質構造の導電
性材料のうち、金属元素と非金属元素とで形成される化
合物における金属の組成比が化学量論的組成より大きい
ことを特徴とする請求項３記載のアンチヒューズ型半導
体集積回路装置である。請求項５記載のものは、導通路
が、下層電極、上層電極のうち、Ｗ，Ｔａ，Ｎｂ，Ｍｏ
の１種以上を含むほうを低電位側とした破壊電圧を印加
して形成されたものであり、かつ低電位側の電極から移
入されたＷ，Ｔａ，Ｎｂ，Ｍｏの１種以上を含むことを
特徴とする請求項３記載のアンチヒューズ型半導体集積
回路装置である。

【００１２】つぎに第２の発明は、請求項６〜14に係る
もので、請求項６記載のものは、下層電極が、金属の組
成比が化学量論的組成より大きい金属シリサイドからな
ることを特徴とするアンチヒューズ型半導体集積回路装
置である。請求項７記載のものは、金属シリサイドが、
金属膜の成膜後に４００〜７００℃の温度範囲でシリサ
イド化されたものであることを特徴とする請求項６記載
のアンチヒューズ型半導体集積回路装置である。

【００１３】請求項８記載のものは、金属シリサイドに
おける金属が、Ｔｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｙ，Ｈｆ，Ａ
ｌ，Ｗ，Ｍｏ，Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｐｔのいずれか
であることを特徴とする請求項６または７記載のアンチ
ヒューズ型半導体集積回路装置である。請求項９記載の
ものは、金属シリサイドの結晶粒径が２０ｎｍ以下であ
ることを特徴とする請求項７記載のアンチヒューズ型半
導体集積回路装置である。

【００１４】請求項10記載のものは、金属シリサイドの
表面の中心線平均粗さ値Ｒａが２．０ｎｍ以下であるこ
とを特徴とする請求項７記載のアンチヒューズ型半導体
集積回路装置である。請求項11記載のものは、金属シリ
サイドの表面において１ｎｍ〜１μｍの範囲のサイズを
有する結晶粒における突起部の立体角が１．８π〜２．
０πの範囲にあることを特徴とする請求項７記載のアン
チヒューズ型半導体集積回路装置である。

【００１５】請求項12記載のものは、上層電極が、Ｔｉ
の組成比が４０％以上のチタンシリサイドからなること
を特徴とする請求項６記載のアンチヒューズ型半導体集
積回路装置である。請求項13記載のものは、上層電極
が、Ｔｉの組成比が５５％以上の窒化チタンからなるこ
とを特徴とする請求項６記載のアンチヒューズ型半導体
集積回路装置である。

【００１６】請求項14記載のものは、導通路が、下層電
極を低電位側とした破壊電圧を印加して形成されたもの
であり、かつ下層電極の金属シリサイドから移入された
金属を含むことを特徴とする請求項６記載のアンチヒュ
ーズ型半導体集積回路装置である。そして第３の発明
は、請求項15〜34に係るもので、請求項15記載のもの
は、下層電極が高融点金属を含む導電性材料からなり、
上層電極が高融点金属よりも抵抗値の小さい低融点金属
からなることを特徴とするアンチヒューズ型半導体集積
回路装置である。

【００１７】請求項16記載のものは、低融点金属が、Ａ
ｌ，Ａｌ合金，Ｃｕ，Ａｇのうちの１種であることを特
徴とする請求項15記載のアンチヒューズ型半導体集積回
路装置である。請求項17記載のものは、Ａｌ合金が、Ｓ
ｉ，Ｃｕ，Ｓｃ，Ｐｄ，Ｔｉ，Ｔａ，Ｎｂから選ばれる
１種以上を含むことを特徴とする請求項16記載のアンチ
ヒューズ型半導体集積回路装置である。

【００１８】請求項18記載のものは、高融点金属を含む
導電性材料が、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍ
ｏ，Ｗから選ばれる１種を構成要素とすることを特徴と
する請求項15または16記載のアンチヒューズ型半導体集
積回路装置である。請求項19記載のものは、高融点金属
を含む導電性材料が、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔ
ａ，Ｍｏ，Ｗから選ばれる１種とＳｉとで形成されるシ
リサイドであることを特徴とする請求項18記載のアンチ
ヒューズ型半導体集積回路装置である。

【００１９】請求項20記載のものは、導通路の主成分
が、Ａｌ、またはＴｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，
Ｍｏ，Ｗから選ばれる１種の元素のＡｌ化合物であるこ
とを特徴とする請求項15または16記載のアンチヒューズ
型半導体集積回路装置である。請求項21記載のものは、
Ａｌ化合物が、ＴｉＡｌ₃ ，ＺｒＡｌ₃ ，ＨｆＡｌ₃，
ＶＡｌ₃ ，ＮｂＡｌ₃ ，ＴａＡｌ₃ ，ＭｏＡｌ₁₂，ＷＡ
ｌ₁₂のうちの１種であることを特徴とする請求項20記載
のアンチヒューズ型半導体集積回路装置である。

【００２０】請求項22記載のものは、下層電極が、非晶
質構造もしくは結晶粒径２０ｎｍ以下の結晶構造をもつ
ことを特徴とする請求項18記載のアンチヒューズ型半導
体集積回路装置である。請求項23記載のものは、上層電
極と該上層電極の上部に形成される配線との間に、低融
点金属の拡散を防止する拡散防止膜が介在することを特
徴とする請求項16〜18のいずれかに記載のアンチヒュー
ズ型半導体集積回路装置である。

【００２１】請求項24記載のものは、拡散防止膜がＴ
ｉ，Ｔａ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｍｏ，Ｗ，Ｐｔから
選ばれる１種の元素、該元素の窒化物もしくはシリサイ
ド、またはＴｉＷからなることを特徴とする請求項23記
載のアンチヒューズ型半導体集積回路装置である。請求
項25記載のものは、上層電極の膜厚が、アンチヒューズ
用絶縁膜の膜厚超えで、かつ上層電極の上部に形成され
該上層電極と電気的に接続する配線の膜厚未満またはア
ンチヒューズ用接続孔の実効的な開口径の１／２以下で
あることを特徴とする請求項15，16，23または24記載の
アンチヒューズ型半導体集積回路装置である。

【００２２】請求項26記載のものは、導通路が、上層電
極を低電位側とした破壊電圧を印加して形成されたもの
であり、かつ上層電極から移入された低融点金属を含む
ことを特徴とする請求項15記載のアンチヒューズ型半導
体集積回路装置である。請求項27記載のものは、導通路
が、上層電極から移入された高融点金属をも含むことを
特徴とする請求項26記載のアンチヒューズ型半導体集積
回路装置である。

【００２３】請求項28記載のものは、導通路が、下層電
極を低電位側とした破壊電圧を印加して形成されたもの
であり、かつ下層電極から移入された高融点金属を含む
ことを特徴とする請求項15記載のアンチヒューズ型半導
体集積回路装置である。請求項29記載のものは、導通路
が、上層・下層電極間に電圧を印加しアンチヒューズ用
絶縁膜を絶縁破壊させた直後に該絶縁破壊部分に５mAよ
り大きい電流を流して形成されたことを特徴とする請求
項15記載のアンチヒューズ型半導体集積回路装置であ
る。

【００２４】請求項30記載のものは、電圧および電流の
印加が、下層電極を低電位側として行われたことを特徴
とする請求項29記載のアンチヒューズ型半導体集積回路
装置である。請求項31記載のものは、電流の印加が、複
数回に分けて行われたことを特徴とする請求項29記載の
アンチヒューズ型半導体集積回路装置である。

【００２５】請求項32記載のものは、下層電極が、低融
点金属を含む導電層の直上に配置されることを特徴とす
る請求項22記載のアンチヒューズ型半導体集積回路装置
である。請求項33記載のものは、下層電極の膜厚が５０
〜２５０ｎｍであることを特徴とする請求項32記載のア
ンチヒューズ型半導体集積回路装置である。

【００２６】請求項34記載のものは、導通路が、下層電
極を低電位側とした破壊電圧を印加して形成されたもの
であり、かつ下層電極から移入された高融点金属ならび
に下層電極直下の導電層から移入された低融点金属を含
むことを特徴とする請求項32または33記載のアンチヒュ
ーズ型半導体集積回路装置である。また第４の発明は、
請求項35および36に係るもので、請求項35記載のもの
は、アンチヒューズ用絶縁膜と下層電極の界面が、接続
孔内にて絶縁膜形成前の下層電極表面に存在する酸化物
または窒化物を除去しさらに該下層電極を深さ方向に除
去しながら除去前面に一様に形成させた新たな酸化膜の
下界面であり、アンチヒューズ用絶縁膜が、この新たな
酸化膜とこの上にさらに形成された絶縁膜とからなるこ
とを特徴とする請求項１，６または15記載のアンチヒュ
ーズ型半導体集積回路装置である。

【００２７】請求項36記載のものは、新たな酸化膜が、
アンモニア性過酸化水素水を使用するウエット処理によ
って形成されたものであることを特徴とする請求項35記
載のアンチヒューズ型半導体集積回路装置である。また
第５の発明は、請求項37〜39に係るもので、請求項37記
載のものは、下層電極ならびに上層電極がＡｌを含む導
電性材料からなり、アンチヒューズ用絶縁膜が窒化シリ
コン膜であることを特徴とする請求項１記載のアンチヒ
ューズ型半導体集積回路装置である。

【００２８】請求項38記載のものは、アンチヒューズ素
子に係る上層配線とビアに係る上層配線とが、アンチヒ
ューズ素子を一時的に配置したビア用接続孔の領域から
上層電極およびアンチヒューズ用絶縁膜を除去したのち
そこをビア化するビア形成工程で同時に形成されたもの
であって、高融点金属を含む導電層とその直上のＡｌを
含む導電層との積層膜からなることを特徴とする請求項
37記載のアンチヒューズ型半導体集積回路装置である。

【００２９】請求項39記載のものは、高融点金属を含む
導電層が、窒化チタン，ＴｉＷ，窒化タンタル，ＴａＷ
のいずれかの単層膜、または該単層膜とその直下のＴｉ
膜との積層膜からなり、かつ該導電層とアンチヒューズ
用絶縁膜との間を埋めた上層電極の膜厚が５０ｎｍ以上
であることを特徴とする請求項38記載のアンチヒューズ
型半導体集積回路装置である。

【００３０】また第６の発明は、請求項40〜41に係るも
ので、請求項40記載のものは、下層配線が、最上層に窒
化チタン膜を有するＡｌ合金膜で構成され、下層電極
が、接続孔底部にて前記下層配線最上層の窒化チタン膜
を深さ方向に除去して露呈させたＡｌ合金膜であり、ア
ンチヒューズ用絶縁膜が酸化シリコン膜、窒化シリコン
膜もしくは酸化タンタル膜、またはこれらの複合膜であ
り、上層電極が、少なくとも最下層をＡｌ合金膜とした
上層配線のアンチヒューズ用絶縁膜への接触部であるこ
とを特徴とするアンチヒューズ型半導体集積回路装置で
ある。

【００３１】請求項41記載のものは、接続孔内に現れる
窒化チタン膜の側壁とアンチヒューズ用絶縁膜との間
に、これらの膜同士の接触を防ぐ接触防止絶縁膜を設け
たことを特徴とする請求項40記載のアンチヒューズ型半
導体集積回路装置である。また第７の発明は、請求項42
に係るもので、下層電極が、ＡｌまたはＡｌ合金の単層
膜で構成される下層配線のアンチヒューズ用絶縁膜との
接触部であり、アンチヒューズ用絶縁膜が、酸化シリコ
ン膜、窒化シリコン膜もしくは酸化タンタル膜、または
これらの複合膜からなり、上層電極が、ＡｌもしくはＡ
ｌ合金からなり、かつ前記下層配線が、基板を覆って形
成した絶縁膜の直上に位置し、該絶縁膜を貫通する接続
孔内にて基板に接して形成されたバリアメタルの複合膜
を介して基板と電気的に接続されることを特徴とするア
ンチヒューズ型半導体集積回路装置である。

【００３２】

【発明の実施の形態】第１の発明は、下層電極が非晶質
構造の導電性材料からなることを特徴とするアンチヒュ
ーズ型半導体集積回路装置である。このとき上層電極も
非晶質構造の導電性材料とするのが好ましい。さらにこ
の非晶質構造の導電性材料としては、非晶質構造になり
やすいという理由で、以下の（１）〜（10）のいずれか
に示す元素または化合物を採用するのが好ましい。 （１）第１元素グループ（Ｃｏ，Ｎｉ，Ｃｕ，Ｔｉ，Ｚ
ｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ）から選ばれる２種以
上の元素からなる化合物。 （２）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、第２元素グループ（Ｓ
ｉ，Ｂ，Ｎ，Ｃ，Ｇｅ，Ａｓ，Ｐ，Ｓｂ）から選ばれる
１種以上の元素とで形成される化合物。 （３）第３元素グループ（Ｙ，Ｌａ）の元素の化合物
（Ｙ−Ｌａ）。 （４）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、Ａｌとで形成される化合
物。 （５）第３元素グループの元素またはこれらの化合物
と、Ａｌとで形成される化合物。 （６）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、第３元素グループの元素
と、Ａｌとで形成される化合物。 （７）第４元素グループ（Ａｕ，Ｐｔ，Ｐｄ，Ａｇ）の
元素と、第２元素グループの元素またはこれらから選ば
れる２種以上からなる化合物とで形成される化合物。 （８）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、第４元素グループ（Ａ
ｕ，Ｐｔ，Ｐｄ，Ａｇ）の元素とで形成される化合物。 （９）第３元素グループの元素またはこれらの化合物
と、第４元素グループの元素とで形成される化合物。 （10）第１元素グループの元素またはこれらから選ばれ
る２種以上からなる化合物と、第３元素グループの元素
と、第４元素グループの元素とで形成される化合物。

【００３３】このように構成されるアンチヒューズ型半
導体集積回路装置においては、下層電極の表面に結晶粒
界がなくなるので、それに起因する鋭い形状が緩和され
平坦化が促進される。したがってそれを下地としたアン
チヒューズ用絶縁膜の膜厚が均一化するとともに膜質も
欠陥密度の低い良好なものとなるため、局所局所での導
通路のできかたのばらつき（導通路の断面積，導体成分
濃度，局所破壊の疎密などのばらつき）が小さくなる結
果、アンチヒューズ素子のＯＮ抵抗のばらつきが小さく
なる。しかもアンチヒューズ用絶縁膜に局部的破壊が起
こりにくくなるため、導通路の断面積も拡大し、ＯＮ抵
抗の絶対値も下がる。また、それと同時にアンチヒュー
ズ用絶縁膜の膜厚を薄くしても、絶縁分離が確実に行え
ることになるから、破壊電圧も低く設定できる。

【００３４】さらに第１の発明においては、電極に使用
する非晶質構造の導電性材料のうち、金属元素と非金属
元素とで形成される化合物における金属の組成比が化学
量論的組成より大きいことを特徴とする。導通路形成の
過程で、金属元素が下層または上層の電極からアンチヒ
ューズ用絶縁膜に拡散して行き、絶縁破壊の際のジュー
ル熱でそこに結晶性化合物を生成するのであるが、導通
路への金属元素供給源である下層または上層の電極を形
成する金属化合物（前記金属元素と非金属元素とで形成
される化合物）を、メタルリッチ（金属の組成比が化学
量論的組成より大きい）組成としておくことによって、
この過程が促進されるとともに、できあがった導通路の
断面積が大きくなる。よってアンチヒューズ素子のＯＮ
抵抗がさらに小さくなる。

【００３５】さらに本発明においては、導通路が、下層
電極、上層電極のうち、Ｗ，Ｔａ，Ｎｂ，Ｍｏの１種以
上を含むほうを低電位側とした破壊電圧を印加して形成
されたものであり、かつ低電位側の電極から移入された
Ｗ，Ｔａ，Ｎｂ，Ｍｏの１種以上を含むことを特徴とす
る。これにより、プログラミング時、絶縁破壊と同時に
高電位側の電極に向かう多量の電子流によって低電位側
電極のＥＭ耐性に優れた物質が効率よく導通路に移入さ
れ、プログラミング時間が短くてすむ。そして導通路に
ＥＭ耐性に優れた物質（Ｗ，Ｔａ，Ｎｂ，Ｍｏ）の１種
が含まれる結果、導通路自体にＥＭ耐性が備わり、アン
チヒューズ素子の接続状態が長時間維持される。なお導
通路が含むべきＥＭ耐性に優れた物質については、比抵
抗が小さくかつ変質しにくいＷ，ＷＳｉx ，ＷＮx が特
に好ましい。

【００３６】つぎに、第２の発明は、下層電極が、金属
の組成比が化学量論的組成より大きい金属シリサイドか
らなることを特徴とするアンチヒューズ型半導体集積回
路装置である。この金属シリサイドは、金属膜の成膜後
に４００〜７００℃の温度範囲でシリサイド化されたも
のであることが好ましく、また金属シリサイドにおける
金属が、Ｔｉ，Ｔａ，Ｎｂ，Ｚｒ，Ｙ，Ｈｆ，Ａｌ，
Ｗ，Ｍｏ，Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｐｔのいずれかであ
ることが好ましい。

【００３７】これにより、下層電極に採用する金属シリ
サイドの結晶方位がランダムな石垣状結晶構造を形成す
るようになり、下層電極表面の平滑化が促進される。よ
って前記同様の理由で、アンチヒューズ素子のＯＮ抵抗
のばらつきおよびＯＮ抵抗の絶対値を小さくすることが
でき、かつ破壊電圧の低減も可能となる。さらに導通路
への金属供給源である下層電極の金属シリサイドをメタ
ルリッチ組成としたので、前記同様の理由により導通路
が金属シリサイド中のＳｉよりも低抵抗の金属（Ｔｉ，
Ｗなど）を多量に含むこととなりその抵抗が減少する。
しかもＴｉ，Ｗなどの高融点金属は自己拡散係数が小さ
いので、導通路のＥＭ耐性をも好適に改善する。

【００３８】特にチタンシリサイドの場合、７００℃以
下でシリサイド化させると、Ｔｉ，Ｓｉのいずれも拡散
速度が小さいため結晶成長速度が抑えられて微細結晶粒
構造または非晶質構造のシリサイドが得られる。そのミ
クロ組織あるいは表面性状に関してアンチヒューズ用絶
縁膜の下地とするに足る好適な指標は、金属シリサイド
の結晶粒径が２０ｎｍ以下であること、金属シリサイド
の表面の中心線平均粗さ値Ｒａが２．０ｎｍ以下である
こと、または金属シリサイドの表面において１ｎｍ〜１
μｍの範囲のサイズを有する結晶粒における突起部の立
体角が１．８π〜２．０πの範囲にあること、である。
さらに、７００℃以下でシリサイド化されたチタンシリ
サイドは、準安定状態におけるＴｉの組成比が化学量論
的組成比より大きい（メタルリッチ）ものとなる。すな
わちチタンシリサイドにおいては、シリサイド化温度を
結晶化温度より低い７００℃以下に規定するだけで、表
面の平坦化とメタルリッチ化が同時に具現するという極
めて顕著な効果が得られる。しかも第２の発明のこの基
本原理は、チタンシリサイドに限らず、前記したＴａ，
Ｎｂ，Ｚｒ，Ｙ，Ｈｆ，Ａｌ，Ｗ，Ｍｏ，Ｖ，Ｃｏ，Ｎ
ｉ，Ｐｄ，Ｐｔのいずれの金属にも共通して成り立つ。

【００３９】また、チタンシリサイドにおいて４００℃
未満でシリサイド化した場合、Ｔｉの組成比が増加の一
途をたどり、例えばＳｉの組成比の３倍を超え、実質的
にＴｉの柱状結晶構造が支配的になるので表面に鋭い形
状をもつことになって平坦性が確保できなくなる。この
ことも前記したＴａ〜Ｐｔに共通する作用である。第２
の発明においてはさらに、上層電極を、Ｔｉの組成比が
４０％以上のチタンシリサイド、またはＴｉの組成比が
５５％以上の窒化チタンで形成するのがより好ましい。
こうすることにより、導通路内でのＴｉの存在比率がさ
らに高まる。

【００４０】そして第２の発明においては、導通路が、
下層電極を低電位側とした破壊電圧を印加して形成され
たものであり、かつ下層電極の金属シリサイドから移入
された金属を含むことがいっそう好ましい。この場合に
も下層電極が非晶質構造の場合と同様の作用効果によっ
て導通路のＥＭ耐性が向上する。つぎに、第３の発明
は、下層電極が高融点金属を含む導電性材料からなり、
上層電極が高融点金属よりも抵抗値の小さい低融点金属
からなることを特徴とするアンチヒューズ型半導体集積
回路装置である。この低融点金属は、Ａｌ，Ａｌ合金，
Ｃｕ，Ａｇのうちの１種であることが好ましく、該Ａｌ
合金が、Ｓｉ，Ｃｕ，Ｓｃ，Ｐｄ，Ｔｉ，Ｔａ，Ｎｂか
ら選ばれる１種以上を含むことがさらに好ましい。そし
て下層電極の導電性材料が含む高融点金属は、Ｔｉ，Ｚ
ｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗから選ぶのが好ま
しく、さらにその材料としての物質は、これら高融点金
属の１種とＳｉとで形成されるシリサイドであることが
いっそう好ましい。また導通路の主成分が、Ａｌ、また
はＴｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗから選
ばれる１種の元素のＡｌ化合物であることが好ましく、
このＡｌ化合物は、ＴｉＡｌ₃ ，ＺｒＡｌ₃ ，ＨｆＡｌ
₃ ，ＶＡｌ₃ ，ＮｂＡｌ ₃ ，ＴａＡｌ₃ ，ＭｏＡｌ₁₂，
ＷＡｌ₁₂のうちの１種であることがいっそう好ましい。

【００４１】アンチヒューズ型半導体集積回路装置をこ
のように構成することにより、アンチヒューズ用絶縁膜
の直上に低抵抗の低融点金属（Ａｌ等）を含む導電性材
料、直下にＥＭ耐性に優れた高融点金属を含む導電性材
料をそれぞれ有するアンチヒューズ素子が実現でき、導
通路は、上層電極側から取り込まれた低融点金属と、同
時に下層電極側から取り込まれた高融点金属とを含む化
合物で形成される。したがって導通路自体の抵抗が減少
するとともにＥＭ耐性も向上する。

【００４２】導通路が形成される過程は、アンチヒュー
ズ用絶縁膜の絶縁破壊→電流貫通→下層電極の高融点金
属の移動（ＥＭによる）・上層電極の低融点金属溶融
（ジュール熱による）→低融点金属と高融点金属との接
触→中間融点化合物生成、であり、この中間融点化合物
が導通路を構成する要素となる。上層電極（またはその
最下層）用の低融点金属としては、抵抗値が最も小さい
Ａｌ（融点 660℃，抵抗2.83μΩ・cm）が最適であり、
これ以外にやや融点は高いがＣｕ（融点1080℃），Ａｇ
（融点960.5 ℃）も使用でき、またＡｌ，Ｃｕ，Ａｇ以
外にもこれらと同程度かそれ以下の融点のもの（例えば
ＮｉＳｉ（融点約1000℃））が使用できるほか、低融点
金属と高融点金属との化合物（例えばＡｌ−Ｔｉ）も使
用できる。

【００４３】下層電極（またはその最上層）用の高融点
金属としては、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍ
ｏ，Ｗ（Ｔｉの融点が最も低く1680℃）が好ましく、中
でもＥＭ耐性に優れるＴｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｍｏ，
Ｗがより好ましく、また高融点金属単体にかえてこれら
の窒化物またはシリサイド（ＴｉＳｉ融点が最も低く約
1550℃）も使用できる。但し、アンチヒューズ用絶縁膜
の膜質を良好な状態に保つには、直下の下地として表面
を平滑化しやすい導電性材料を使用するのが望ましい。
この下地平滑化に関して第３の発明においても、第１ま
たは第２の発明と同様に、下層電極が、非晶質構造もし
くは結晶粒径２０ｎｍ以下の結晶構造をもつことが特に
好ましい。

【００４４】第３の発明においてはさらに、低融点金属
で形成される上層電極と該上層電極の上部に形成される
配線との間に、低融点金属の拡散を防止する拡散防止膜
が介在することが好ましく、この拡散防止膜がＴｉ，Ｔ
ａ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｍｏ，Ｗ，Ｐｔから選ばれ
る１種の元素、該元素の窒化物もしくはシリサイド、ま
たはＴｉＷからなることがいっそう好ましい。なぜな
ら、特に上層電極を高電位とした書込において、ジュー
ル熱により溶融状態となった高融点金属の上層配線側へ
の拡散を防止するのみならず、それのアンチヒューズ用
絶縁膜側への侵入を助長するという効果を生ずるからで
ある。

【００４５】第３の発明においてはさらに、上層電極の
膜厚が、アンチヒューズ用絶縁膜の膜厚超えで、かつ上
層電極の上部に形成され該上層電極と電気的に接続する
配線の膜厚未満またはアンチヒューズ用接続孔の実効的
な開口径の１／２以下であることを特徴とする。これに
よりアンチヒューズ素子上部に接続する上層配線の起伏
を緩和でき（上層配線がアンチヒューズ素子をなす接続
孔内に陥没する形状が緩和でき）、上層配線段差部分の
ステップカバレッジを改善できる。そのためリソグラフ
ィおよびエッチングによる上層配線のパターニング時、
エッチングマスクの膜厚の均一化が実現し、エッチング
マスク自体の加工精度、ひいては配線パターニング精度
が向上する。また同時に上層配線−上層電極間または上
層電極−アンチヒューズ用絶縁膜間の巣（ボイド）の発
生も防止できるから、それ起因の導通路接続不良がなく
なる分、信頼性が向上する。

【００４６】第３の発明においてはさらに、導通路が、
上層電極を低電位側とした破壊電圧を印加して形成され
たものであり、かつ上層電極から移入された低融点金属
を含むことを特徴とし、導通路が、上層電極から移入さ
れた高融点金属をも含むことが好ましい。また必要に応
じて、導通路が、下層電極を低電位側とした破壊電圧を
印加して形成されたものであり、かつ下層電極から移入
された高融点金属を含むようにすることもできる。これ
により、低融点金属が絶縁破壊個所にスムースに導入さ
れ半溶融状態を経て極めて断線しにくくかつ低抵抗の単
結晶状態となり、かつ下層電極からの高融点金属もそこ
に共存するために、形成後の導通路自体を低抵抗でかつ
ＥＭ耐性に優れたものとすることができる。なお、導通
路形成過程についての基本的考え方は、第２の発明ある
いはこの第３の発明の中で前に説明した通りである。

【００４７】また、第３の発明においては、導通路が、
上層・下層電極間に電圧を印加しアンチヒューズ用絶縁
膜を絶縁破壊させた直後に該絶縁破壊部分に５mAより大
きい電流を流して形成されたことを特徴とする。この電
流を書込電流といい、通常はパルス的に印加されるので
書込パルスともいう。この電圧および電流印加は、下層
電極を低電位側として行うのが好ましい。また、電流は
複数回の書込パルスを印加して行うのが好ましい。

【００４８】この理由を以下に述べる。非晶質シリコン
（α−Siと略記する）膜をアンチヒューズ用絶縁膜とし
て採用する従来のアンチヒューズ素子（例えば、その構
造が下層から、TiW ／α−Si／TiW なる構造のもの）で
は、書込電流より大きい電流が流れると、一度形成され
た導通路（フィラメント）が断線する現象（スイッチオ
フ現象という）が発生することがあった。アンチヒュー
ズ型半導体集積回路装置の動作時におけるこのような過
剰電流は、完全に防ぎうるものではないため、かかる不
測の事態に遭遇してもスイッチオフ現象が起こらないア
ンチヒューズ素子が搭載されていなければアンチヒュー
ズ型半導体集積回路装置の信頼性は十分とはいえない。
従来は、これを防止するために設計マージンを小さくす
るという犠牲が払われていた。

【００４９】これに対し、請求項15記載のアンチヒュー
ズ型半導体集積回路装置にあっては、導通路を形成する
中間融点化合物は、書込時に電流値を適切に設定すれ
ば、その書込電流より大きい電流が再びそこを流れても
断線しない、すなわちスイッチオフ現象が起こらないの
である。これは、断線電圧印加と同時に下層電極をなす
高融点金属がＥＭにより移動し上層・下層電極間を接続
し（絶縁破壊段階完了）、その直後の５mA超えの電流印
加により上層電極をなす低融点金属と下層電極をなす高
融点金属との反応を十分促進しうる量のジュール熱が供
給され、かかる反応の結果、これ以後書込電流よりも大
きい電流が流れても断線することのない強固な中間融点
化合物が生成するためである。この中間融点化合物生成
反応は、低融点金属の溶融およびそれの高融点金属側へ
の拡散を促進することにより助長される。５mA超えの電
流印加により発生するジュール熱は低融点金属の融解熱
を上回るので、好適に上記反応を促進し、かつ導通路の
径を大きくする効果も生むのである。

【００５０】一方、上記導通路形成の際の書込電流は、
複数回の書込パルスを印加して行うのが好ましい。これ
によりアンチヒューズ素子の断線耐性をいっそう高める
ことができる。この理由は、本発明に係るアンチヒュー
ズ素子が、これに再び電流が流れたときその電流値が書
込電流値よりも低いある値を越えると、ＯＮ抵抗値が急
激に数十Ωから数Ω程度に低減するスイッチオン現象を
具現する特性を有するためである。すなわち、いったん
書込を行って形成した中間融点化合物からなる導通路
に、再び同程度またはそれ以上の電流を流すことにより
いっそう断線に強い導通路とすることができる。２回目
以降の書込に際して、初回の書込時よりも、パルス時間
・パルス高さの短い・低いパルスを追加してもスイッチ
オン現象は起こるが、パルスの規模を大きくする（パル
ス高さまたはパルス幅が大）か、または極性を逆にした
ほうがより好ましい結果が得られる。

【００５１】また第３の発明においては、非晶質構造も
しくは結晶粒径20nm以下の結晶構造としてアンチヒュー
ズ用絶縁膜界面における平坦性を確保した下層電極を、
低融点金属（Ａｌ等）を含む導電層（下層配線と同時一
体に形成される場合が多い）の直上に配置することも特
徴の１つである。ここに、下層電極の膜厚は50〜250nm
であることが好ましい。こうしておいて下層電極を低電
位側とした破壊電圧を印加すると、下層電極の高融点金
属と、さらにその直下の導電層の低融点金属とをとも
に、導通路に効率よく取り込むことができる。下層電極
の膜厚の好適範囲を50〜250nm とした理由は、これが50
nm未満だと表面のラフネスが増加し、絶縁膜の絶縁耐圧
が低くなる不良が多発することとなり、また、250nm 超
えだとＷＳｉx とＡｌの積層配線の抵抗率が増加するこ
ととなるので、配線遅延を増加させる。ＷＳｉx 膜厚は
堆積時の膜厚と比較するとビアの加工時やアンチヒュー
ズ用絶縁膜堆積前の前処理等においてエッチングにより
減少する。したがって、ここで好適範囲とした50〜250n
m は、完成したアンチヒューズ素子における膜厚であ
る。したがって、絶縁膜の信頼性と配線抵抗の増加を抑
制することを同時に実現するには、ＷＳｉx の膜厚を50
〜250nm の範囲に設定することが望ましい。

【００５２】つぎに、第４の発明は、前記第１〜第３の
発明と合わせて適用できるもので、アンチヒューズ用絶
縁膜と下層電極の界面が、接続孔内にて絶縁膜形成前の
下層電極表面に存在する酸化物または窒化物を除去しさ
らに該下層電極を深さ方向に除去しながら除去前面に一
様に形成させた新たな酸化膜の下界面であり、アンチヒ
ューズ用絶縁膜が、この新たな酸化膜とこの上にさらに
形成された絶縁膜とからなることを特徴とするアンチヒ
ューズ型半導体集積回路装置である。そしてこの新たな
酸化膜は、アンモニア性過酸化水素水を使用するウエッ
ト処理によって形成されることが、最も好ましい。この
第４の発明により、アンチヒューズ用絶縁膜形成前に下
地の下層電極表面に不可避的に形成されていた膜質不良
酸化物または鋭い突起形状を呈する窒化物を好適に除去
できるとともに、下層電極自体を深さ方向に除去しなが
らその除去されつつある面に、膜質の良好な酸化膜を形
成することができる。この酸化膜は母体である下層電極
との密着性に優れかつ一様に平滑な表面を有するので、
この酸化膜上にさらに必要な膜厚分の酸化膜を補充して
全体としてアンチヒューズ用絶縁膜を構成することによ
り、膜質に優れかつ平坦性に富むアンチヒューズ用絶縁
膜が形成できるのである。

【００５３】なお、第１〜第４の発明に共通して、アン
チヒューズ用絶縁膜としては、酸化シリコン膜、窒化シ
リコン膜もしくは酸化タンタル膜、またはこれらの複合
膜を使用することができる。そして、下層電極を第１配
線層に、上層電極を第２配線層にそれぞれ配置してもよ
く、また下層電極を、半導体素子間を絶縁分離する絶縁
分離体（ＬＯＣＯＳ）上に配置してもよい。

【００５４】また、第２，第３の発明において、下層電
極の材料とした金属シリサイドは、単層膜でも複合膜で
もよく、またその形成時期および形成場所に関しては、
層間絶縁膜形成前の半導体素子領域上でもよく、半導体
素子間を絶縁分離する絶縁分離体（ＬＯＣＯＳ）上にシ
リコン膜を形成し、その上に金属膜を堆積してシリサイ
ド化してもよく、また層間絶縁膜を形成し、接続孔を形
成した後、接続孔の領域にてシリサイド化を行ってもよ
い。

【００５５】つぎに、第５の発明は、第１の発明におい
て下層電極ならびに上層電極がＡｌを含む導電性材料か
らなり、アンチヒューズ用絶縁膜が窒化シリコン膜であ
ることを特徴とする。ここに、非晶質構造でかつＡｌを
含む導電性材料としては、第１の発明で列挙したなかで
Ｃｏ，Ｎｉ，Ｃｕ，Ｔｉ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔ
ａ，Ｗ，Ｙ，Ｌａのうちの１種以上の元素（これらは非
晶質となりやすくかつＡｌとの化合物のリフロー性が高
い）とＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉのいずれか
との化合物を用いるのが好ましく、それによって導通路
が、Ａｌを主成分としかつＣｏ，Ｎｉ，Ｃｕ，Ｔｉ，Ｚ
ｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ，Ｙ，Ｌａのうちの１
種以上を含むものとなる。下層電極を非晶質とすること
によりアンチヒューズ用絶縁膜の平坦化が図れること
は、第１の発明で述べた。本発明はさらに、第３の発明
において下層電極にもＡｌを含ませたともいえるもの
で、これによりアンチヒューズ素子のＯＮ抵抗を極限に
まで低下させることができる。そしてこの場合、アンチ
ヒューズ用絶縁膜として特にＡｌとの反応性が弱い（４
００℃以下ではＡｌと反応しない）窒化シリコン膜を採
用することにより、導通路が極めて安定化する。また窒
化シリコン膜は極めて硬いので、下地の平坦度が悪かっ
たとしても窒化シリコンの成膜時に生ずる応力により、
これと下地界面をなすリフロー性の高いＡｌ化合物が流
動し、界面が自然と平坦化するという効果もある。

【００５６】また第５の発明は、アンチヒューズ素子に
係る上層配線とビアに係る上層配線とが、アンチヒュー
ズ素子を一時的に配置したビア用接続孔の領域から上層
電極およびアンチヒューズ用絶縁膜を除去したのちそこ
をビア化するビア形成工程で同時に形成されたものであ
って、高融点金属を含む導電層とその直上のＡｌを含む
導電層との積層膜からなることを特徴とする。この場
合、高融点金属を含む導電層が、窒化チタン，ＴｉＷ，
窒化タンタル，ＴａＷのいずれかの単層膜、または該単
層膜とその直下のＴｉ膜との積層膜からなり、かつ該導
電層とアンチヒューズ用絶縁膜との間を埋めた上層電極
の膜厚が５０ｎｍ以上であることが好ましい。これによ
り、マスクを１枚追加するだけで、ビアとアンチヒュー
ズ素子とを同じ層に形成することができる。またバリア
メタルとして有用な高融点金属を含む導電層（窒化チタ
ン，ＴｉＷ，窒化タンタル，ＴａＷ）とアンチヒューズ
用絶縁膜との間を埋める上層電極の膜厚を５０ｎｍ以上
としたのは、この膜厚が５０ｎｍ未満だとリーク電流が
増加しやすくなるためである。なおこの膜厚は、ステッ
プカバレッジの観点から２５０ｎｍを超えないことが好
ましい。

【００５７】つぎに、第６の発明は、下層配線が、最上
層に窒化チタン膜を有するＡｌ合金膜で構成され、下層
電極が、接続孔底部にて前記下層配線最上層の窒化チタ
ン膜を深さ方向に除去して露呈させたＡｌ合金膜であ
り、アンチヒューズ用絶縁膜が酸化シリコン膜、窒化シ
リコン膜もしくは酸化タンタル膜、またはこれらの複合
膜であり、上層電極が、少なくとも最下層をＡｌ合金膜
とした上層配線のアンチヒューズ用絶縁膜への接触部で
あることを特徴とするアンチヒューズ型半導体集積回路
装置である。これにより、反射防止膜用の窒化チタンと
アンチヒューズ用絶縁膜との層界面（水平方向）がなく
なるため、Ｔｉと、酸化シリコン膜，窒化シリコン膜ま
たは酸化タンタル膜との不均一還元反応によるアンチヒ
ューズ用絶縁膜の膜厚減少を防止できる。この場合、ア
ンチヒューズ用絶縁膜は上下界面にてＡｌ合金膜に接す
ることになるが、Ａｌは、酸化シリコン膜，窒化シリコ
ン膜，酸化タンタル膜との反応性がＴｉよりもずっと低
いため、アンチヒューズ用絶縁膜の薄膜化の懸念はな
い。よって上下配線間の絶縁分離が確実に行える。同時
に、第５の発明で述べたように上下電極のＡｌが導通路
に導入されるからアンチヒューズ素子のＯＮ抵抗が極め
て低くなる。

【００５８】また第６の発明においては、接続孔内に現
れる窒化チタン膜の側壁とアンチヒューズ用絶縁膜との
間に、これらの膜同士の接触を防ぐ接触防止絶縁膜を設
けるのが、よりいっそう好ましい。これにより、Ｔｉと
アンチヒューズ用絶縁膜との接触が完全に防止できて、
前記効果がより確実に得られる。なお、下層配線として
は、Ａｌ合金膜を単層で用いてもよいが、Ａｌ合金膜の
下に１層以上の金属膜を設けた複合膜とするのが配線信
頼性および低抵抗化の観点からより好ましく、下層およ
び上層配線に係るＡｌ合金膜としては、Ｃｏ，Ｎｉ，Ｔ
ｉ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗのうちの１種以
上の元素とＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉのいず
れかとの化合物を使用するのが、表面平滑化によるアン
チヒューズ素子の信頼性改善の観点から好ましい。

【００５９】つぎに、第７の発明は、下層電極が、Ａｌ
またはＡｌ合金の単層膜で構成される下層配線のアンチ
ヒューズ用絶縁膜への接触部であり、アンチヒューズ用
絶縁膜が、酸化シリコン膜、窒化シリコン膜もしくは酸
化タンタル膜、またはこれらの複合膜からなり、上層電
極が、ＡｌもしくはＡｌ合金からなり、かつ前記下層配
線が、基板を覆って形成した絶縁膜の直上に位置し、該
絶縁膜を貫通する接続孔内にて基板に接して形成された
バリアメタルの複合膜を介して基板と電気的に接続され
ることを特徴とするアンチヒューズ型半導体集積回路装
置である。なおＡｌ合金としては、第３，第５または第
６の発明において挙げたものが適用できる。またバリア
メタルとしてはＴｉと窒化チタンの複合膜のほかタング
ステン，チタンタングステンが使用できる。これによ
り、下層配線をバリアメタル直上でなく基板を被覆する
絶縁膜直上に形成できるから、従来バリアメタル直上に
形成していた時のＡｌの配向性による平坦性の劣化とい
う弊害がなくなる。よってアンチヒューズ用絶縁膜の下
地の平坦化が促進されるので、上下電極を含Ａｌ導電膜
とした均一な膜厚のアンチヒューズ用絶縁膜が得られ、
本願目的が達成できる。

【００６０】

【実施例】

（実施例１）本実施例は主として第１および第４の発明
に関するものである。実施例１に係るアンチヒューズ型
半導体集積回路装置の要部断面図を図１に示す。同図に
おいて、１は半導体基板（基板），２は層間絶縁膜，３
は下層配線（第１層配線），ＢＦは下層電極，４は層間
絶縁膜，５は接続孔，６は上層配線（第２層配線），６
Ａは上層配線第１層（最下層），６Ｂは上層配線第２
層，ＴＦは上層電極，ＡＦはアンチヒューズ用絶縁膜，
ＣＷは導通路，９は最終保護膜である。

【００６１】図１（ａ）に示されるように、アンチヒュ
ーズ型半導体集積回路装置では基板１上に配線層が構成
される。基板１には例えば単結晶シリコン基板が使用さ
れる。図示しないが、基板１の主面にはＦＰＧＡまたは
ＰＲＯＭを構成するＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor ）等が配置され
る。

【００６２】前記配線層は、一般に層間絶縁膜２上の第
１配線層（下層配線層）および層間絶縁膜４上の第２配
線層からなる２層配線構造が採用され、第１配線層内で
は下層配線３が複数本並列に（図１では延長方向が紙面
に平行）設けられ、第２配線層内では上層配線６が複数
本並列に（図１では延長方向が紙面に垂直）設けられ
る。下層配線３と上層配線６とは層間絶縁膜４に開けた
接続孔５を介して電気的に接続される。これら上下層配
線６，３は回路間、例えば論理回路間などを結ぶ信号線
として使用される。

【００６３】アンチヒューズ素子はこの信号線に組み込
まれ、回路間を結線するかしないかを選択する素子とし
て使用される。このアンチヒューズ素子は下層電極Ｂ
Ｆ，アンチヒューズ用絶縁膜ＡＦ，上層電極ＴＦで構成
される。図１の例では、下層電極ＢＦは、下層配線３の
一部であってアンチヒューズ用絶縁膜ＡＦと界面をなす
部分がこれに該当し、上層電極ＴＦは、上層配線第１層
６Ａの一部であってアンチヒューズ用絶縁膜ＡＦと界面
をなす部分がこれに該当する。

【００６４】アンチヒューズ用絶縁膜ＡＦは、下層電極
ＢＦと上層電極ＴＦとの間に形成され、ビア用接続孔
（図示しない）を開ける工程で同時に開けられたアンチ
ヒューズ用の接続孔５内に形成される。図１（ａ）で
は、下層電極ＢＦと上層電極ＴＦとの間にアンチヒュー
ズ用絶縁膜ＡＦが介在し、非導通状態にあり、図１
（ｂ）では、任意（図中、右側）のアンチヒューズ素子
のアンチヒューズ用絶縁膜ＡＦが破壊され、下層電極Ｂ
Ｆと上層電極ＴＦとの間に導通路ＣＷが形成された状態
にある。なお上層配線６上は最終保護膜９で被覆され
る。

【００６５】さて、第１の発明においては、下層電極Ｂ
Ｆが非晶質構造の導電性材料からなり、その材料として
は請求項３において列挙した元素または化合物が好適で
ある。中でも自己拡散係数が小さく質量の大きい金属元
素（具体的にはＷ，Ｔａ，Ｎｂ，Ｍｏ）もしくはその化
合物は、ＥＭ耐性に優れているので特に好ましく、化合
物にはシリサイド（例えばＷＳｉx ）や窒化物（例えば
ＷＮx ）が好適である。

【００６６】本実施例では下層電極ＢＦとしてチタンシ
リサイド膜およびタングステンシリサイド膜を用いた。
タングステンシリサイド膜は特にＥＭ耐性に優れ、比抵
抗が小さくかつ変質しにくいことから半導体製造プロセ
スに好んで用いられている。また上層電極ＴＦ（上層配
線第１層６Ａ）には窒化チタン膜、上層配線第２層６Ｂ
にはＡｌ−Ｃｕ合金膜をそれぞれ用いた。

【００６７】実施例１に係るアンチヒューズ型半導体集
積回路装置（以下適宜「本発明装置」とも記す）の製造
工程毎の要部断面図を図２に示す。なお、前掲図と同一
部材には同一符号を付し、説明を省略する。図２を用い
て以下に本発明装置の製造工程を説明する。 第１工程：下層電極形成（図２（ａ）参照） 層間絶縁膜２上に複数の下層配線３用の導電膜を堆積
（同時に下層電極ＢＦも堆積）し、常法のフォトリソグ
ラフィ技術およびエッチング技術によりパターニングす
る。 〔チタンシリサイド膜〕Ｔｉの組成比が化学量論的組成
比よりも大きい（Ti/Si=1/1.8 ）ターゲット材を用い、
基板温度100 ℃としたスパッタ法により、膜厚200nm の
非晶質構造のチタンシリサイド膜を得た。該膜中のＴｉ
の組成比は、ターゲット材のＴｉの組成比を変えること
により調整した。

【００６８】成膜完了以降は常法と異なり、製造プロセ
ス温度を結晶化温度を下回る700 ℃未満に管理すること
によって下層電極ＢＦの非晶質構造を維持した。なおチ
タンシリサイド膜の成膜にはスパッタ法のほか、ＣＶＤ
法または固相反応法が使用できる。 〔タングステンシリサイド膜〕基板温度250 ℃，圧力0.
5 torr，WF₆:SiH₄=1:4，流量300sccm なる条件のプラズ
マＣＶＤ法により、Ｗ組成比が化学量論的組成比よりも
大きい（W/Si=2/1）膜厚200nm の非晶質構造のタングス
テンシリサイド膜を得た。なお、比較例としてＷ組成比
が化学量論的組成比よりも小さいタングステンシリサイ
ド膜を下層電極としたものも準備した。

【００６９】成膜完了以降は常法と異なり、製造プロセ
ス温度を結晶化温度を下回る700 ℃未満に管理すること
によって下層電極ＢＦの非晶質構造を維持した。なおタ
ングステンシリサイド膜の成膜にはプラズマＣＶＤ法以
外のＣＶＤ法（例えば熱化学気相成長法など）やスパッ
タ法も使用できる。 第２工程：アンチヒューズ素子用接続孔形成（図２
（ｂ）参照） 下層電極ＢＦを含む下層配線３を基板１ともども膜厚1.
0 μｍの層間絶縁膜４（例えば酸化シリコン膜）で被覆
し、常法のフォトリソグラフィ技術およびエッチング技
術により孔径1.0 μｍのビア用接続孔（図示せず），ア
ンチヒューズ素子用の接続孔５をそれぞれ複数所定個所
に開口する。

【００７０】第３工程：第４の発明に係る下地平坦化
（図２（ｂ）参照） アンチヒューズ素子用の接続孔５内において下層電極Ｂ
Ｆの表面にウエット処理を行い、該電極の成膜時あるい
は大気解放中にその表面に形成された膜質の悪い酸化物
もしくは鋭い突起形状の窒化物またはコンタミネーショ
ンを除去するとともに、下層電極ＢＦの一部を深さ方向
に除去しながら、その表面に新たに、極薄（膜厚１〜２
ｎｍ程度）で膜質の良好な酸化膜（酸化シリコン主体）
を均一に形成させた。このウェット処理は、アンモニア
性過酸化水素水（NH₄OH:H₂O₂:H₂O=1:1:5, 70℃）を使用
し（APM cleaningを使用し）、５分間行った。このウエ
ット処理による除去深さは、チタンシリサイドの場合５
〜10nm，タングステンシリサイドの場合５〜20nmであ
り、少なくとも膜厚40nm以上の下層電極ＢＦが確保でき
た。また比較例としてウエット処理を行わないものも準
備した。

【００７１】なお、本実施例においては、ウエット処理
に代えて以下の処理条件の等方的ケミカルドライエッチ
ング処理（ドライ処理）を採用しても、ほぼ同様の下層
電極表面が得られることを確かめている。ドライ処理に
はノンプラズマ処理方式とプラズマ処理方式とがあり、
それぞれ以下の条件が好適である。なお温度は基板温度
を意味する。

【００７２】ノンプラズマ処理方式の場合： ClF₃:Ar=1:9 , 500 〜2000 sccm, 100torr, 30℃,1分 または F₂:He=3:97, 1000 sccm, 1.0torr, 200 ℃,3
分 プラズマ処理方式の場合： BCl₃:Ar=4:1 , 100 sccm, 0.1torr, 200 ℃,3分(13.56
MHz) または CF₄:O₂=8:2 , 100 sccm, 0.1torr, 30 ℃,2
分(13.56MHz) なお、このドライ処理に用いるフッ素系ガスとしては、
上の例のほかNF₃,C₂F₆,CH₂F₂,CH₃F,SF₆ 等も使用でき
る。

【００７３】前記ウエット処理およびドライ処理はすべ
て200 ℃以下の温度で行うようにし、下層電極ＢＦの非
晶質構造を保持してその表面の平坦性を維持した。 第４工程：アンチヒューズ用絶縁膜形成（図２（ｃ）参
照） 下層電極ＢＦおよび層間絶縁膜４を覆ってアンチヒュー
ズ用絶縁膜ＡＦを形成する。このアンチヒューズ用絶縁
膜ＡＦは、第３工程で下層電極ＢＦ上に新たに形成した
酸化膜（図示せず）の上に層をなし、該酸化膜を含めて
アンチヒューズ用絶縁膜ＡＦを構成することとなる。

【００７４】本実施例では、ＳｉＨ₄ ，ＮＨ₃ ，Ｎ₂ を
プラズマＣＶＤ法により気相反応させて窒化シリコン膜
を堆積し、アンチヒューズ用絶縁膜ＡＦに供した（堆積
条件：SiH4 1700sccm, NH3 500sccm, N2 300sccm, 圧力
0.35torr, 基板温度 350℃,高周波 50kHz, 高周波出力
0.98kW ）。窒化シリコン膜の膜厚の好適範囲は5 〜20n
mであり、本実施例では10nmとした。なおアンチヒュー
ズ用絶縁膜ＡＦとしては、窒化シリコン膜の他に、酸化
シリコン膜，酸化タンタル膜も使用でき、かつこれら３
つのうち任意の２つ以上を積層した複合膜も使用でき
る。

【００７５】第５工程：上層電極形成（図２（ｄ）参
照） アンチヒューズ用絶縁膜ＡＦを覆って上層配線６を堆積
し、常法のフォトリソグラフィ技術およびエッチング技
術によりこれらの膜を共にパターニングする。本実施例
では、上層配線６の形成にあたり、まず上層配線第１層
６Ａ（アンチヒューズ用絶縁膜ＡＦ上では上層電極ＴＦ
となる。）を構成する窒化チタン膜を反応性スパッタ法
により100nm の膜厚で堆積し、引き続き上層配線第２層
６Ｂを構成するＡｌ合金膜をスパッタ法により800nm の
膜厚で堆積した。窒化チタン膜の堆積条件は、ターゲッ
ト材をＴｉとし、基板温度 100℃, 混合ガス比 Ar/N₂=
7, 圧力 4torr, 高周波 13.65MHz, 高周波出力 400W
とし、Ｔｉの組成比65％の窒化チタン膜を得た。このＴ
ｉの組成比の調整に関し、実験により求めた窒化チタン
膜中のＮの組成比と混合ガス比との関係を図３に示す。
下層電極のみならず上層電極においても金属の組成比を
化学量論的組成比より大きくすれば、アンチヒューズ素
子のＯＮ抵抗をさらに低減できることについては前に触
れたが、上層電極が窒化チタン膜の場合にその実現（Ｔ
ｉ組成比55％以上）には図３からAr/N ₂ ≧５とすればよ
い。なお、比較例としてＴｉ組成比が化学量論的組成比
よりも小さい窒化チタンを上層電極としたものも準備し
た。

【００７６】なお、上層配線６の堆積には、反応性スパ
ッタ法もしくはスパッタ法に代えてＣＶＤ法を用いるこ
ともできる。また上層配線第１層６Ａ（上層電極ＴＦ）
として反応性スパッタ法による窒化チタン膜に代えてス
パッタ法によるチタンシリサイド膜を用いることもで
き、その場合、化学量論的組成比40％以上のＴｉを含む
チタンシリサイド膜を得るには、第１工程の下層電極形
成の場合と同様にターゲット材の組成を調整すればよ
い。

【００７７】第６工程：仕上げ（図１（ａ）参照） 最後に上層配線６および層間絶縁膜２を覆って最終保護
膜９を堆積する。本実施例では、最終保護膜９としてリ
ンドープの二酸化シリコン膜とプラズマＣＶＤにより形
成したSiN 膜の積層膜を用いた。このような製造工程を
経たアンチヒューズ型半導体集積回路装置を供試装置と
してこれらに書込を行い、絶縁破壊電圧，ＯＮ抵抗等を
試験した。

【００７８】図４は、下層電極をチタンシリサイドとし
た供試装置について、上層電極を形成する窒化チタン膜
中のＴｉの組成比とＯＮ抵抗との関係を示す。図４
（ａ）はＯＮ抵抗の分布をＴｉ組成比50％，65％のもの
で比較しており、Ｔｉ組成比65％のもののほうがＯＮ抵
抗の絶対値もばらつきも小さいことがわかる。図４
（ｂ）はＯＮ抵抗の平均値とＴｉ組成比との関係を示し
ており、ＯＮ抵抗はＴｉ組成比の増加につれて減少し、
化学量論的組成比を超える55％付近を境にその減少がい
っそう急激になることがわかる。なおこの傾向は下層電
極をタングステンシリサイドとした供試装置においても
同様であった。

【００７９】図５は、下層電極をタングステンシリサイ
ドとした供試装置について、供試装置の下層電極ＢＦ
（下層配線３）の表面形状を断面曲線として表したグラ
フであり、（ａ）はウエット処理したもの、（ｂ）はウ
エット処理しないものをそれぞれ示す。図より第４の発
明に係るウエット処理により下層電極表面の鋭い形状が
緩和され平坦化が促進されることがわかる。

【００８０】図６は、上記供試装置において、ウエット
処理の有無と絶縁破壊電圧の分布との関係を示したもの
で、この図から、ウエット処理ありの供試装置の絶縁破
壊電圧はウエット処理なしのそれに比較してばらつきが
大幅に減少することがわかる。このことは、ウエット処
理を施した本発明装置にあっては長期の動作電圧印加の
下での上下電極間の不慮の短絡事故の確率が大幅に低減
すること、すなわち絶縁破壊特性が著しく改善されて長
期動作信頼性が向上することを意味する。なお図５およ
び図６で示された傾向は下層電極をチタンシリサイドと
した供試装置においても同様であった。

【００８１】図７は、下層電極ＢＦを、Ｗ組成比が化学
量論的組成比（ＷＳｉ₂ における約33％）より大きいタ
ングステンシリサイドで形成した供試装置（Ａ：Ｗ約80
％，Ｂ：Ｗ約48％）における下層電極ＢＦのＷ含有量と
導通路ＣＷのＷ含有量との関係を示すグラフである。書
込は下層電極ＢＦを低電位側として行った。同図から、
導通路ＣＷにおけるＷ含有量は、下層電極ＢＦから上層
電極ＴＦにかけて徐々に減少するが、化学量論的組成比
よりは高い値を維持すること、および下層電極ＢＦのＷ
組成比が高いほど高い（ＡのほうがＢよりも常に高い）
ことがわかる。

【００８２】このように、下層電極をＷ組成比の大きい
タングステンシリサイド製とし、それを低電位側として
書込を行うことにより、導通路に好適にＷを取り込むこ
とができる。図８は、上記供試装置Ａ，Ｂに係る導通路
ＣＷのＷ含有量とＥＭ耐性との関係を示すグラフであ
る。同図において横軸は動作時間、縦軸は断線などの累
積不良率を示す。同図には、下層電極をＷ，チタンシリ
サイド（ＴｉＳｉx ）とした供試装置に係るデータもそ
れぞれ併記した。図８から、タングステンシリサイドか
らなる導通路ではＷ含有量が増加するにつれてＥＭ耐性
が向上すること、タングステンシリサイドはチタンシリ
サイドよりも基本的にＥＭ耐性に優れること、および導
通路をＷ単体で形成（Ｗプラグ）するのが最もＥＭ耐性
に優れることがわかる。

【００８３】図９は、タングステンシリサイド製下層電
極のＷ組成比と下層低電位書込素子（下層電極を低電位
側として書込みを行ったアンチヒューズ素子）のＯＮ抵
抗（（ａ）分布，（ｂ）平均値）との関係を示すグラフ
である。図９（ａ）はＯＮ抵抗の分布をＷ組成比35％，
50％のもので比較しており、Ｗ組成比50％のもののほう
がＯＮ抵抗の絶対値もばらつきも小さいことがわかる。
図９（ｂ）はＯＮ抵抗の平均値とＷ組成比との関係を示
しており、ＯＮ抵抗はＷ組成比の増加につれて減少し、
化学量論的組成比を超える40％付近を境にその減少がい
っそう急激になることがわかる。

【００８４】このように、下層電極を非晶質構造としか
つ接続孔底をウエット処理してアンチヒューズ用絶縁膜
下地の平坦化を図り、さらに下層電極をＷ組成比の大き
いタングステンシリサイド製としてこれを低電位側とし
て書込を行って導通路にＷを取り込むことにより、ＯＮ
抵抗およびそのばらつきが小さく、絶縁破壊特性が安定
していて、しかもＥＭ耐性に優れるアンチヒューズ型半
導体集積回路装置が得られる。 （実施例２）本実施例は第１および第３の発明に係り、
下層電極を、実施例１における非晶質構造に代えて結晶
構造とした場合においても、アンチヒューズ用絶縁膜の
下地となるこの下層電極の表面のミクロ組織あるいは形
状を、請求項９〜11に規定する数値範囲に収めれば、ア
ンチヒューズ素子の絶縁破壊特性が向上することを示
す。なお、本実施例の供試装置としては、下層電極をタ
ングステンシリサイド膜とし、実施例１に記した第１工
程において成膜完了後に結晶化温度以上の 700℃〜 900
℃の範囲に保持することによってそのミクロ組織あるい
は表面形状を種々調整し、以後は実施例１と同じ工程を
経て製造したものを用いた。

【００８５】図10は、下層電極の結晶粒径とアンチヒュ
ーズ用絶縁膜の絶縁破壊に至る寿命（（ａ）分布，
（ｂ）ばらつき）との関係を示すグラフである。同図
（ａ）によれば、下層電極の結晶粒径が大きい（100 n
m）場合には絶縁破壊に至る寿命が短く分布の幅も広い
が、粒径が20nm、10nmと微細化するにつれて、この寿命
が延長し分布の幅も狭くなる。また同図（ｂ）によれ
ば、寿命のばらつきは粒径が20nmを超えると急激に大き
くなり、実用レベルを逸脱する。

【００８６】図11は、下層電極の中心線平均粗さＲａと
アンチヒューズ用絶縁膜の絶縁破壊に至る寿命（（ａ）
分布，（ｂ）ばらつき）との関係を示すグラフである。
同図（ａ）によれば、下層電極表面の中心線平均粗さＲ
ａが大きい（3.0 nm）場合には絶縁破壊に至る寿命が短
く分布の幅も広いが、中心線平均粗さＲａが2.0 nm、1.
0 nmと小さくなるにつれて、この寿命が延長し分布の幅
も狭くなる。また同図（ｂ）によれば、寿命のばらつき
は中心線平均粗さＲａが2.0 nmを超えると急激に大きく
なり、実用レベルを逸脱する。

【００８７】図12は、下層電極表面の特定サイズ（１ｎ
ｍ〜１μｍ）の結晶粒の立体角とアンチヒューズ用絶縁
膜の絶縁破壊に至る寿命（（ａ）分布，（ｂ）ばらつ
き）との関係を示すグラフである。同図（ａ）によれ
ば、下層電極表面の立体角が小さい（1.6 π）場合には
絶縁破壊に至る寿命が短く分布の幅も広いが、立体角が
1.7 π、1.8 πと微細化するにつれて、この寿命が延長
し分布の幅も狭くなる。また同図（ｂ）によれば、寿命
のばらつきは立体角が1.8 πを下回ると急激に大きくな
り、実用レベルを逸脱する。

【００８８】図10〜図12に示した傾向は、タングステン
シリサイドを下層電極とした場合のみならず、請求項８
に挙げた金属とＳｉとでなす金属シリサイドを下層電極
とした場合にも得られることを確認している。このため
金属シリサイドからなる下層電極の表面のミクロ組織あ
るいは形状を、請求項９〜11に記載した数値範囲に限定
した。 （実施例３）本実施例は第１〜第３の発明に係り、相補
型ＭＩＳＦＥＴ間を分離する素子分離体（ＬＯＣＯＳ：
LOCal Oxidation Of Silicon）上にポリサイド膜（下
層：シリコン膜，上層：金属シリサイド膜とした複合
膜）からなる例えばゲート電極用入力端子を設け、該ポ
リサイド膜上層の金属シリサイド膜を下層電極としてア
ンチヒューズ素子を配置するアンチヒューズ型半導体集
積回路装置の製造工程を開示する。

【００８９】図13は、実施例３に係るアンチヒューズ型
半導体集積回路装置の製造工程毎の要部断面図である。
図13において、５Ａはアンチヒューズ素子用接続孔，10
はｐ型ウエル，11はｎ型ウエル，12は素子分離体，13は
チャネルストッパ領域，14はゲート絶縁膜，15はゲート
電極，15Ａはゲート電極第１層（最下層），15Ｂはゲー
ト電極第２層，16はサイドウオールスペーサ，17はｎ型
半導体領域，18はｐ型半導体領域である。なお、前掲図
と同一部材には同一符号を付し、説明を省略する。

【００９０】第１工程：ゲート電極，下層電極の同時形
成（図13（ａ）参照） （1)基板１にゲート絶縁膜14，素子分離体12およびチャ
ネルストッパ領域13を形成し、素子分離体12によって区
切られた基板１の領域に不純物を導入してｐ型ウエル1
0，ｎ型ウエル11（総称して半導体素子領域という）を
形成し、これらを覆ってゲート電極15用の膜を堆積す
る。ゲート電極第１層15Ａ用には非晶質または多結晶の
シリコン膜（膜厚150nm 程度）、ゲート電極第２層15Ｂ
用にはタングステンシリサイド膜（膜厚200nm 程度）を
それぞれ採用する。シリコン膜の堆積はＣＶＤ法または
スパッタ法による。ＣＶＤ法による場合には、基板温度
600 ℃，圧力0.3 torrとし、堆積直後のシリコン膜にＰ
を導入してその抵抗値を下げる（Ｐの導入条件：ドーズ
量7.0 ×10¹⁵atoms/cm²,エネルギー30keV のイオン打ち
込み法）。なお本実施例では基板１がｐ型ウエル10，ｎ
型ウエル11を有するツインウエル構造をなすが、本発明
はこの構造に限定されるものではなく、例えば基板１が
ｐ型で構成され、ｐ型ウエル10をもたないシングルウエ
ル構造のものであってもよい。 （2)このシリコン膜上に、実施例１または２で採用した
条件により非晶質または微細結晶粒からなるゲート電極
第２層15Ｂ用タングステンシリサイド膜を堆積する。こ
れ以降の工程は、実施例１および２同様、結晶成長のな
い温度域である 700℃以下で行うか、微結晶となる温度
範囲である 700〜850 ℃で行う。 （3)ゲート電極15用の膜をパターニングする。このと
き、素子分離体12上にもゲート電極15の一部を残し、ゲ
ート入力端子とする。 （4)半導体素子領域にソース・ドレイン領域（ｐ型ウエ
ル10内ではｎ型半導体領域17，ｎ型ウエル11内ではｐ型
半導体領域18）を設け、相補型ＭＩＳＦＥＴを形成す
る。特に限定されないが、本実施例のＭＩＳＦＥＴにお
いては常法に従い、まずゲート電極15をマスクとして不
純物を導入し、次にゲート電極15をサイドウォールスペ
ーサ16で覆い、それをマスクとして再度不純物を導入す
ることにより、ソース・ドレイン領域をＬＤＤ（Lightl
y Doped Drain ）構造とする。

【００９１】第２工程：アンチヒューズ素子用接続孔形
成（図13（ｂ）参照） ゲート電極15を含む基板１の全面に層間絶縁膜２を形成
し、該層間絶縁膜２のアンチヒューズ素子形成領域にア
ンチヒューズ素子用接続孔５Ａを開口する。ここに、該
アンチヒューズ素子用接続孔５Ａ底部に露出させたゲー
ト電極第２層15Ｂ（タングステンシリサイド製）が、下
層電極ＢＦをなす。

【００９２】第３工程：第４の発明に係る下地平坦化
（図13（ｂ）参照） 実施例１で述べた方法で下層電極ＢＦの表面をウエット
処理またはドライ処理する。 第４工程：アンチヒューズ用絶縁膜形成（図13（ｃ）参
照） 実施例１で述べた方法で、アンチヒューズ素子用接続孔
５Ａを含む基板全面にアンチヒューズ用絶縁膜ＡＦを堆
積する。

【００９３】第５工程：上層電極形成（図13（ｄ）参
照） アンチヒューズ用絶縁膜ＡＦを覆う形で、第１配線層に
第１層配線３用の導電膜を堆積し、パターニングする。
本実施例では、該導電膜として、下から窒化チタン膜
（スパッタ法で膜厚100 nm程度），Ａｌ合金膜（スパッ
タ法で膜厚800 nm程度），窒化チタン膜（スパッタ法で
膜厚30nm程度）の３層構造をなす積層膜を採用してい
る。第１層配線３のパターニング後、この第１層配線を
マスクとしてアンチヒューズ用絶縁膜ＡＦをパターニン
グし、このパターニング完了時点でアンチヒューズ素子
の形成が完了する。このとき下層配線３の最下層の窒化
チタン膜が、上層電極ＴＦをなす。

【００９４】第６工程：仕上げ（図13（ｅ）参照） 層間絶縁膜４，接続孔５を順次形成し、さらに第２配線
層に第２層配線６を形成する。最後に最終保護膜（図示
せず）を形成する。 （実施例４）本実施例は第１〜第３の発明に係り、相補
型ＭＩＳＦＥＴ間を分離する素子分離体上にシリサイド
単層膜からなる多目的接続用配線を設け、該シリサイド
単層膜を下層電極としてアンチヒューズ素子を配置する
アンチヒューズ型半導体集積回路装置の製造工程を開示
する。

【００９５】図14は、実施例４に係るアンチヒューズ型
半導体集積回路装置の製造工程毎の要部断面図である。
図14において、25は配線，26は層間絶縁膜である。な
お、前掲図と同一部材には同一符号を付し、説明を省略
する。 第１工程：下層電極形成（図14（ａ）参照） 実施例３に準じた方法で相補型ＭＩＳＦＥＴを形成した
後、低温低圧ＣＶＤ法により層間絶縁膜26を100 〜200
nmの膜厚で堆積し、該層間絶縁膜26を介して素子分離体
12上に配線25を形成（堆積およびパターニング）する。
本実施例では、この配線25用の膜としてＴｉ−Ｓｉ−Ｎ
の単層膜を用いる。該単層膜は、TiSi₂ターゲット材を
用い、Ar-N₂ 混合ガス雰囲気中で圧力1.0 ×10^-3torr，
電力0.5kW とする条件下での反応性スパッタ法により、
組成比Ti:Si:N=1:2:3 で非晶質構造のもの（膜厚400nm
程度）が得られる。このＴｉ−Ｓｉ−Ｎ単層膜は、800
℃以下で30分のアニールを行っても非晶質のままであ
る。なお実施例２で説明したように、該単層膜は、非晶
質構造に代えて20nm以下の微細粒結晶構造としてもよ
い。

【００９６】第２工程：アンチヒューズ素子用接続孔形
成（図14（ｂ）参照） 配線25含む基板１の全面に層間絶縁膜２を形成し、該層
間絶縁膜２のアンチヒューズ素子形成領域にアンチヒュ
ーズ素子用接続孔５Ａを開口する。ここに、該アンチヒ
ューズ素子用接続孔５Ａ底部に露出させた配線25（Ｔｉ
−Ｓｉ−Ｎ製）が、下層電極ＢＦをなす。

【００９７】なお本実施例においては、以下の第３工程
〜第６工程は実施例３と同じ要領で実施されるので、説
明を省略する。 第３工程：第４の発明に係る下地平坦化（図14（ｂ）参
照） 第４工程：アンチヒューズ用絶縁膜形成（図14（ｃ）参
照） 第５工程：上層電極形成（図14（ｄ）参照） 第６工程：仕上げ（図14（ｅ）参照） （実施例５）本実施例は第１〜第３の発明に係り、第１
配線層に最上層がタングステンシリサイド膜である積層
膜からなる下層配線を設け、該タングステンシリサイド
膜を下層電極としてアンチヒューズ素子を配置するアン
チヒューズ型半導体集積回路装置の製造工程を開示す
る。

【００９８】図15は、実施例５に係るアンチヒューズ型
半導体集積回路装置の製造工程毎の要部断面図である。
図15において、３Ａは下層配線第１層（最下層），３Ｂ
は下層配線第２層，３Ｃは下層配線第３層，３Ｄは下層
配線第４層（最上層）である。なお、前掲図と同一部材
には同一符号を付し、説明を省略する。 第１工程：下層電極形成（図15（ａ）参照） 層間絶縁膜２上の第１配線層に下層配線３用の積層膜を
順次堆積し、堆積しおわった積層膜を同時にパターニン
グする。本実施例では、下層配線第１層３Ａ〜下層配線
第４層３Ｄをそれぞれバリアメタル用窒化チタン（Ｔｉ
Ｎ）膜（膜厚100 nm程度），配線母体としてのＡｌ−Ｃ
ｕ合金膜（膜厚800 nm程度），アロイスパイク防止用窒
化チタン膜（膜厚300 nm程度），反射防止用タングステ
ンシリサイド（ＷＳｉx ）膜（膜厚100nm 程度）として
いる。ＷＳｉx 膜は、基板温度100 ℃とし、組成比W:Si
=1:1.8のターゲット材を用いたスパッタ法により堆積す
ることにより非晶質構造のものが得られる。これ以降の
工程では、実施例１で説明したように結晶成長のない温
度域に管理して非晶質構造を維持する。

【００９９】なお、以下の第２工程〜第６工程は、注記
した事項以外は、実施例１と同じ要領で実施されるの
で、説明を省略する。 第２工程：アンチヒューズ素子用接続孔形成（図15
（ｂ）参照） 第３工程：第４の発明に係る下地平坦化（図15（ｂ）参
照） 第４工程：アンチヒューズ用絶縁膜形成（図15（ｃ）参
照） 第５工程：上層電極形成（図15（ｄ）参照） 注記：上層電極ＴＦ（上層配線最下層６Ａ）の窒化チタ
ン膜を、バリアメタル用としてスパッタ法により膜厚50
nm程度に堆積する。

【０１００】第６工程：仕上げ（図15（ｅ）参照） （実施例６）本実施例は主として第２の発明に係るもの
である。第２の発明において、下層電極ＢＦを、金属組
成比が化学量論的組成比より大きい（適宜メタルリッチ
とよぶ）金属シリサイド製とし、該金属シリサイドをな
す好適な金属元素を請求項７に掲げた。本実施例では下
層電極ＢＦとしてメタルリッチのチタンシリサイド膜を
用いる。チタンシリサイドをなすＴｉは高融点金属であ
り、比抵抗が小さくかつ変質しにくいことからＷととも
に半導体製造プロセスに広く用いられている。

【０１０１】なお、本実施例に係る本発明装置の要部断
面構造は、実施例１で図１，図２に示したものと同じな
ので、これらの図を参照しながら以下にその製造工程を
説明する。 第１工程：下層電極形成（図２（ａ）参照） 層間絶縁膜２上に以下の手順でチタンシリサイド膜を成
膜する。 （1)Ｓｉ膜，Ｔｉ膜の堆積：他結晶Ｓｉ膜（膜厚200 nm
程度），Ｔｉ膜（膜厚400 nm程度）を順次堆積する。こ
れらの膜の堆積は、スパッタ法で行ったが、ＣＶＤ法で
行ってもよい。 （2)シリサイド化処理：急速加熱熱処理方式（ランプ加
熱：Rapid Thermal Annealing ）を採用し、常圧の窒素
雰囲気中、シリサイド化可能温度域で10〜100 秒程度加
熱する。

【０１０２】シリサイド化温度の好適範囲探索実験によ
り求めたチタンシリサイド組成比とシリサイド化温度と
の関係を図16に示す。同図に示されるようにＴｉ／Ｓｉ
は、処理温度が700 ℃を超えると化学量論的組成比0.5
で安定し、700 ℃以下では温度低下につれて増大する
（メタルリッチの度が増す）。この段階のチタンシリサ
イドは石垣状結晶構造を呈するようになり、下層電極表
面の平坦化に有利である。しかし、処理温度が400 ℃を
下回ってＴｉ／Ｓｉが３を超える段階では、Ｔｉの柱状
結晶構造（鋭い突起形状をもつ。）が支配的となって、
下層電極表面の平坦化には不利になる。この傾向は請求
項８に挙げた金属に共通しており、そのため請求項７に
おいてシリサイド化温度を400 〜700 ℃に規定した。

【０１０３】なお (1),(2)の手順で行ういわゆるシリサ
イド化法に代えてスパッタ法（条件例：基板温度200
℃，ターゲット材＝メタルリッチ組成のチタンシリサイ
ド（Ti/Si=1 ））を用いることもできる。また下層配線
としてチタンシリサイド単層膜に代えてタングステンシ
リサイド単層膜を用いることもできる。その成膜にはス
パッタ法のほかＣＶＤ法が利用できる。例えば、基板温
度250 ℃，圧力0.5 torr，WF₆:SiH₄=1:4，流量300sccm
なる条件のプラズマＣＶＤ法により、メタルリッチ組成
（W/Si＝2/1 ）のタングステンシリサイド膜（膜厚200n
m ）が得られる。

【０１０４】成膜後の下層配線３用膜をパターニング
し、下層配線３（その一部が下層電極ＢＦ）を形成す
る。なお、以後の工程を結晶化温度を下回る700 ℃未満
に管理することによって下層電極ＢＦの非晶質または微
細粒構造を維持することは、実施例１と同様である。

【０１０５】なお本実施例においては、以下の第２工程
〜第６工程は実施例３と同じ要領で実施されるので、説
明を省略する。 第２工程：アンチヒューズ素子用接続孔形成（図２
（ｂ）参照） 第３工程：第４の発明に係る下地平坦化（図２（ｂ）参
照） 第４工程：アンチヒューズ用絶縁膜形成（図２（ｃ）参
照） 第５工程：上層電極形成（図２（ｄ）参照） 第６工程：仕上げ（図１（ａ）参照） このような製造工程を経たアンチヒューズ型半導体集積
回路装置を供試装置としてこれらに書込を行い、絶縁破
壊電圧，ＯＮ抵抗等を試験した。

【０１０６】図17は、下層電極ＢＦのチタンシリサイド
組成比（Ｔｉ／Ｓｉ）とＯＮ抵抗との関係を示す。同図
に示すように、Ｔｉ／Ｓｉ値の増加（メタルリッチの程
度が増す）につれて導通路ＣＷのＯＮ抵抗が低減するこ
とがわかる。図18は、第４の発明に係るウエット処理を
施された下層電極ＢＦの表面の平坦度を表すグラフであ
る。同図に示すように、ウエット処理を施された下層電
極ＢＦにおいては、その断面（表面）曲線上の任意に隣
接する変曲点P₁,P₂ とそれらを通る２つの接線の交点P₀
とでなす角θ（＝∠P₁P₀P₂）を、150 °〜180 °に収め
ることができ、下層電極ＢＦの平坦度が著しく改善され
ることがわかる。

【０１０７】図19は、ウエット処理の有無と絶縁破壊電
圧の分布との関係を示したもので、図６に示したタング
ステンシリサイド製下層電極と同様に、本実施例のチタ
ンシリサイド製下層電極においても、ウエット処理あり
の供試装置の絶縁破壊電圧はウエット処理なしのそれに
比較してばらつきが大幅に減少することがわかる。 （実施例７）本実施例は第２の発明に係り、アンチヒュ
ーズ用絶縁膜ＡＦの下地として表面形状の好ましいチタ
ンシリサイド膜を得る別の方法を開示する。それは、Ｔ
ｉを堆積した後に、真空度10^-5〜10^-10 torr，温度600
〜800 ℃でシリサイド化することである。この条件で成
膜したチタンシリサイド表面には、鋭い形状の突起にか
わり半球状の突起が均一に分布するようになる。半球状
の突起を表面に有するチタンシリサイド膜の断面図を図
20に示す。かかるシリサイド化処理は、実施例６の第１
工程で行ってもよく、また第２工程と第３工程の間で行
ってもよい。これにより、凹凸は消えないが山の滑らか
な表面が得られ、それを下地とするアンチヒューズ用絶
縁膜ＡＦの欠陥密度が減少し膜質が良化する。 （実施例８）本実施例は第２の発明に係り、基板主面部
に形成された拡散層を下層電極ＢＦの母体としたアンチ
ヒューズ型半導体集積回路装置の製造工程を開示する。

【０１０８】図21は、実施例８に係るアンチヒューズ型
半導体集積回路装置の製造工程毎の要部断面図である。
同図において22はＴｉ膜，23はチタンシリサイド膜であ
る。なお、前掲図と同一部材には同一符号を付し、説明
を省略する。 第１工程：下層電極の母体（拡散層領域）形成（図21
（ａ）参照） 実施例３と同じ要領で、基板１上にＬＤＤ構造の半導体
素子領域を形成する。本実施例では、ＭＩＳＦＥＴ領域
と拡散層領域とが隣接配置される点で実施例３と異なる
が、この構造は常法で製造できる。

【０１０９】第２工程：アンチヒューズ素子用接続孔開
口・接続孔内での下層電極形成 （1)接続孔形成（図21（ｂ）参照）：ＭＩＳＦＥＴ領域
および拡散層領域を含む基板１の全面に層間絶縁膜２を
形成し、該層間絶縁膜２のアンチヒューズ素子形成領域
にアンチヒューズ素子用接続孔５Ａを開口する。ここ
に、該アンチヒューズ素子用接続孔５Ａ底部に露出させ
たｎ型半導体領域17が、下層電極ＢＦの母体となる。 （2)Ｔｉ膜堆積（図21（ｃ）参照）：アンチヒューズ素
子用接続孔５Ａ底に露出するｎ型半導体領域17を含む層
間絶縁膜２全面に、スパッタ法によりＴｉ膜22（膜厚40
nm程度）を堆積する。 （3)シリサイド化処理（図21（ｄ）参照）：実施例６の
要領（ランプ加熱：例650 ℃×30秒）でシリサイド化を
行う。このときアンチヒューズ素子用接続孔５Ａ底部に
おいてＴｉ膜22とその下のｎ型半導体領域17のＳｉとが
反応してチタンシリサイド膜23（下層電極ＢＦ）が生成
する。 （4)未反応Ｔｉ膜除去（図21（ｄ）参照）：100 ℃×10
分の選択エッチング（selective etching ）により未反
応Ｔｉ膜を除去する。エッチング液には硫酸過酸化水素
水（ H₂SO₄とH₂O₂の混合水溶液）が使用できる。但し硫
酸過酸化水素には、第４の発明に係るウエット処理で用
いるアンモニア性過酸化水素水が発揮する効果はない。

【０１１０】なお、本実施例の第３工程以降において
は、注記以外は、実施例３と同じ要領で実施できるの
で、説明を省略する。 第３工程：第４の発明に係る下地平坦化（図21（ｄ）参
照） 第４工程：アンチヒューズ用絶縁膜形成（図21（ｅ）参
照） 第５工程：上層電極形成（図21（ｅ）参照） 注記：第１層配線３用導電膜として、下から窒化チタン
膜（スパッタ法で膜厚20nm程度＝上層電極ＴＦ），Ａｌ
合金膜（スパッタ法で膜厚800 nm程度），窒化チタン膜
（スパッタ法で膜厚50nm程度）の３層構造をなす積層膜
を採用。

【０１１１】第６工程：仕上げ（図21（ｆ）参照） （実施例９）本実施例は第２の発明に係り、相補型ＭＩ
ＳＦＥＴ間を分離する素子分離体上にＳｉ膜とチタンシ
リサイド膜との積層膜からなる多目的接続用配線を設
け、該配線下層のチタンシリサイド膜を下層電極として
アンチヒューズ素子を配置するアンチヒューズ型半導体
集積回路装置の製造工程を開示する。

【０１１２】図22は、実施例９に係るアンチヒューズ型
半導体集積回路装置の製造工程毎の要部断面図である。
図22において、25ＡはＳｉ膜，25ＢはＴｉ膜，25Ｃはチ
タンシリサイド膜である。なお、前掲図と同一部材には
同一符号を付し、説明を省略する。 第１工程：下層電極形成 （1)下層電極母体形成（図22（ａ）参照）： 実施例４
と同じ要領で相補型ＭＩＳＦＥＴ形成，層間絶縁膜26堆
積の後、該層間絶縁膜26を介して素子分離体12上にＳｉ
膜25Ａ（ＣＶＤ法またはスパッタ法による。膜厚200 nm
程度，非晶質・結晶のいずれでもよい。），Ｔｉ膜25Ｂ
（スパッタ法による。膜厚40nm程度）を順次堆積し、パ
ターニングする。 （2)シリサイド化処理（図22（ｂ）参照）：実施例６の
要領（ランプ加熱：例650 ℃×30秒）でシリサイド化を
行う。このとき積層膜（配線25）においてＴｉ膜25Ｂと
Ｓｉ膜25Ａの一部とが反応してチタンシリサイド膜25Ｃ
（下層電極ＢＦ）が生成する。

【０１１３】なお本実施例においては、以下の第２工程
〜第６工程は実施例４と同じ要領で実施されるので、説
明を省略する。 第２工程：アンチヒューズ素子用接続孔形成（図示せ
ず） 第３工程：第４の発明に係る下地平坦化（図示せず） 第４工程：アンチヒューズ用絶縁膜形成（図22（ｃ）参
照） 第５工程：上層電極形成（図22（ｄ）参照） 第６工程：仕上げ（図22（ｅ）参照） （実施例10）本実施例は第２の発明に係り、ＭＩＳＦＥ
Ｔのソース・ドレイン領域に自己整合で接続されるソー
ス・ドレイン配線を下層電極としてアンチヒューズ素子
を配置するアンチヒューズ型半導体集積回路装置の製造
工程を開示する。

【０１１４】図23は、実施例10に係るアンチヒューズ型
半導体集積回路装置の製造工程毎の要部断面図である。
同図において、27はソース・ドレイン配線（チタンシリ
サイド膜），27ＡはＳｉ膜，27ＢはＴｉ膜である。な
お、前掲図と同一部材には同一符号を付し、説明を省略
する。 第１工程：下層電極形成 （1)積層膜堆積（図23（ａ）参照）：相補型ＭＩＳＦＥ
Ｔのソース・ドレイン領域をなすＬＤＤ構造の半導体素
子領域（ゲート電極15，サイドウォールスペーサ16，ｎ
型半導体領域17，ｐ型半導体領域18）および素子分離体
12を含む基板１全面に、ソース・ドレイン配線27用の積
層膜を堆積する。該積層膜はＳｉ膜27Ａ（膜厚80nm程
度）とその上のＴｉ膜27Ｂ（膜厚40nm程度）とからな
る。Ｓｉ膜27ＡはＣＶＤ法またはスパッタ法で成膜で
き、非晶質・結晶いずれの構造のものでもよい。またＴ
ｉ膜27Ｂはスパッタ法で成膜できる。 （2)パターニング（図23（ｂ）参照）：常法により前記
積層膜をパターニングする。 （3)シリサイド化処理（図23（ｃ）参照）：実施例６の
要領（ランプ加熱：例650 ℃×30秒）でシリサイド化を
行う。このとき積層膜においてＴｉ膜27ＢとＳｉ膜27Ａ
とが反応してチタンシリサイド膜27（下層電極ＢＦ）が
生成する。

【０１１５】なお本実施例においては、以下の第２工程
〜第６工程は，注記する事項以外は実施例４と同じ要領
で実施されるので、説明を省略する。 第２工程：アンチヒューズ素子用接続孔形成（図23
（ｄ）参照） 注記：アンチヒューズ素子用接続孔５Ａは、素子分離体
12上で１つおきに開口する。

【０１１６】第３工程：第４の発明に係る下地平坦化
（図23（ｄ）参照） 第４工程：アンチヒューズ用絶縁膜形成（図23（ｅ）参
照） 第５工程：上層電極形成（図23（ｆ）参照） 第６工程：仕上げ（図23（ｇ）参照） （実施例11）本実施例は第３の発明に関するものであ
る。実施例11に係るアンチヒューズ型半導体集積回路装
置の要部断面図を図24に示す。なお、前掲図と同一部材
には同一符号を付し、説明を省略する。

【０１１７】図24（ａ）では、下層電極ＢＦ（下層配線
第２層３Ｂ（最上層））と上層電極ＴＦ（本実施例では
上層配線第１層６Ａと兼用しない。）との間にアンチヒ
ューズ用絶縁膜ＡＦが介在し、非導通状態にあり、図24
（ｂ）では、任意（図中、右側）のアンチヒューズ素子
のアンチヒューズ用絶縁膜ＡＦが破壊され、下層電極Ｂ
Ｆと上層電極ＴＦとの間に導通路ＣＷが形成された状態
にある。

【０１１８】さて、第３の発明においては、下層電極Ｂ
Ｆが高融点金属の導電性材料からなり、かつ上層電極Ｔ
Ｆが低融点金属の導電性材料からなると規定した。下層
電極ＢＦ用高融点金属としてはＴｉ，Ｚｒ，Ｈｆ，Ｖ，
Ｎｂ，Ｔａ，ＭｏまたはＷが好ましく、さらに膜質安定
の観点からこれら元素のシリサイドがいっそう好まし
い。

【０１１９】上層電極ＴＦ用低融点金属としては、Ａ
ｌ，Ａｌ合金，ＣｕまたはＡｇがＯＮ抵抗低減の観点か
ら好ましく、うちＡｌ合金にあってはＳｉ，Ｃｕ，Ｓ
ｃ，Ｐｄ，Ｔｉ，ＴａまたはＮｂを添加物として含むも
のが、表面平滑化によるアンチヒューズ素子の信頼性改
善の観点から好ましい。好適なＡｌ合金としては、Ａｌ
−1.0 wt％Ｓｉ合金，Ａｌ− 0.5wt％Ｃｕ合金，Ａｌ−
0.15wt％Ｓｃ合金，Ａｌ−1.0 wt％Ｓｉ−0.5 〜4.0 wt
％Ｃｕ合金，Ａｌ−1.0 wt％Ｓｉ−0.3 wt％Ｐｄ合金，
Ａｌ−0.1 wt％Ｃｕ−0.15wt％Ｔｉ合金が挙げられる。
なお添加物としてのＴａ，Ｎｂは添加物としてのＴｉと
同様の効果が期待できる。Ａｌ合金への添加物の添加量
は配線抵抗を増大しない範囲、例えば５wt％以内とする
のが好適であるが、Ａｌ−Ｃｕ配線とＡｌ−Ｔａの積層
配線とすることにより、積層配線の配線抵抗の増大が問
題とならないのであれば、例えば、Ｔｉ，Ｔａ，Ｎｂ等
を最大50wt％まで添加してもよい。

【０１２０】第３の発明においてアンチヒューズ素子を
かように構成したことにより、低融点金属を上層電極Ｔ
Ｆから導通路ＣＷに好適に取り込める。低融点金属は、
いわゆるゲート材料に用いられるＳｉに比べ数桁程度抵
抗値が小さいので、導通路ＣＷ自体の抵抗値を低減でき
る。なお、第３の発明に係る基本的考え方は、「発明の
実施の形態」の項で詳述したのでここでは割愛する。

【０１２１】実施例11に係る本発明装置の製造工程毎の
要部断面図を図25に示す。なお、前掲図と同一部材には
同一符号を付し、説明を省略する。図25を用いて以下に
本発明装置の製造工程を説明する。 第１工程：下層電極形成（図25（ａ）参照） 層間絶縁膜２上に，下層配線第１層３Ａ用膜および下層
配線第２層３Ｂ（＝下層電極ＢＦ）用膜を順次堆積し、
常法によりパターニングする。下層配線第１層３Ａ用膜
としては、Ｃｕ，Ｓｉの１種以上を添加物として含むＡ
ｌ合金膜を常法のスパッタ法または蒸着法により800 〜
1000nmの膜厚で堆積する。また下層配線第２層３Ｂ用膜
としては、タングステンシリサイド（ＷＳｉx ）膜を、
常法と異なる以下の条件により50〜200 nmの膜厚で堆積
する。このときＷＳｉx 膜は非晶質構造もしくは微細結
晶構造（粒径20nm以下）をなし、実施例１で述べたよう
に平坦性に優れたものとなる。 〔ＷＳｉx 成膜条件〕５ｍtorrのArガス雰囲気で基板温
度を結晶化温度未満の450 ℃以下とし、ターゲット材に
ＷＳｉx （x ＝1.0 〜2.5 ）を用いたスパッタ法により
成膜し、特に意図的な熱処理を行わない。そして以降の
工程において処理温度を結晶化温度未満に管理する。さ
らにＷＳｉx の組成は実施例１で述べたようにＷリッチ
（x ≦２）とするのが、導通路ＣＷのＥＭ耐性改善の観
点から好ましい。

【０１２２】以下の第２〜第４工程は、実施例１で述べ
た要領で行えばよいから説明を省略し、第３の発明に係
る第５工程について特に詳述する。 第２工程：アンチヒューズ素子用接続孔形成（図25
（ｂ）参照） 第３工程：第４の発明に係る下地平坦化（図25（ｂ）参
照） 第４工程：アンチヒューズ用絶縁膜形成（図25（ｃ）参
照） 第５工程：上層電極形成 （1)上層電極形成（図25（ｄ）参照）：アンチヒューズ
用絶縁膜ＡＦを覆って、前記したＡｌ等の好適材料から
なる上層電極ＴＦ用膜を堆積（膜厚20nm程度）し、これ
らのアンチヒューズ用絶縁膜ＡＦ，上層配線第１層６Ａ
を常法により共にパターニングする。この時点でアンチ
ヒューズ素子の形成が完了する。なお、上層電極ＴＦは
Ａｌ合金製とするのが、添加物取り込みによる導通路Ｃ
ＷのＥＭ耐性改善の観点から好ましく、その場合の成膜
は、予め合金化されたターゲット材を用いたスパッタ法
で行えばよい。 （2)上層配線形成（図25（ｅ）参照）：上層電極ＴＦ，
層間絶縁膜４が露呈する基板１全面に、上層配線第１層
６Ａおよび同第２層６Ｂに供する膜を順次堆積し、常法
により重ね切りする。上層配線第１層６Ａ用膜は窒化チ
タン膜（膜厚100nm程度）、同第２層６Ｂ用膜はＡｌ合
金膜（膜厚800 nm程度）とするのがよい。これらの膜は
ともに反応性スパッタ法またはＣＶＤ法により成膜でき
る。

【０１２３】上層配線をかような層構造とすることによ
り以下の（イ），（ロ）の効果が得られる。 （イ）上層配線第１層（窒化チタン製）６Ａの介在によ
り、上層配線第２層６ＢのＡｌがアンチヒューズ用絶縁
膜ＡＦ側に拡散するのを防止でき、信号電流の本線たる
上層配線第２層６Ｂを保護できる。

【０１２４】（ロ）上層配線第１層（窒化チタン製）６
Ａは、書込時、上層電極ＴＦのＡｌが溶融膨張したとき
の反力壁の役割をなし、該溶融Ａｌの導通路ＣＷへの拡
散侵入を助長し、かくして該導通路ＣＷの低抵抗化がよ
り効果的に実現できる。本実施例ではさらに、アンチヒ
ューズ素子の断面層構造における好ましい寸法関係を規
定する。図26は、実施例11に係るアンチヒューズ素子の
要部断面図である。同図において７は巣（ボイド）であ
る。なお、前掲図と同一部材には同一符号を付し、説明
を省略する。

【０１２５】図26には、アンチヒューズ用絶縁膜ＡＦの
膜厚ｔ₁ ，上層電極ＴＦの膜厚ｔ₂，上層配線６の膜厚
ｔ₃ ，接続孔５の開口径ｄおよび実効的開口径Ｔｄ（＝
ｄ−２ｔ₁ ）を記入している。前記好ましい寸法関係と
は、（ハ）ｔ₁ ＜ｔ₂ ，（ニ）ｔ₂ ＜ｔ₃ ，（ホ）ｔ₂
＜Ｔｄ／２である。これらの規定により以下の効果が得
られる。

【０１２６】（ハ）の規定により、書込時に上層電極Ｔ
Ｆから導通路ＣＷへの低融点金属（例えばＡｌ）の供給
がより安定化する。（ニ）の規定により、上層配線６の
段差被覆性が向上する。例えばｔ₁ ＝10〜20nm，ｔ₂ ＝
20nm，ｔ₃ ＝800 〜1000nmの場合上層配線６の表面に生
ずる段差はｔ₁ ＋ｔ₂ ＝30〜40nmであり、ｔ₃ の高々1/
50である。したがってパターニング時リソグラフィ技術
で形成されるエッチングマスクの加工精度（上層配線の
パターニング精度）が向上する。

【０１２７】（ホ）の規定により、図26（ｂ）に示すよ
うなボイド７が発生しにくくなり、これに起因する導通
路ＣＷの導通不良等を未然に防止できるため電気的接続
に係る信頼性が向上する。 第６工程：仕上げ（図24（ｂ）参照） 最終保護膜９で基板１全面を被覆する。

【０１２８】このような製造工程を経た第３の発明に係
る本発明装置を供試装置としてこれらに書込を行い、Ｏ
Ｎ抵抗およびＥＭ耐性を試験した。書込は定電流書込方
式と定電圧書込方式により行った。定電流書込方式では
目標電流値を定めておいて、電流がその目標値に達する
までに上下電極間の印加電圧を高めていく方式である。
この目標電流値がプログラミング電流、それに達したと
きの導通路ＣＷの抵抗がＯＮ抵抗である。アンチヒュー
ズ用絶縁膜は当初絶縁膜状態であり電流は殆ど流れない
が、電圧の増加とともに絶縁破壊電圧に達して絶縁破壊
し、その後、急激に電流が流れるが、このとき予め設定
された時間だけ定電流を流すことによりＯＮ抵抗を減少
させる。一方、定電圧書込方式によっても書込を行っ
た。この場合には、一定の電圧を印加する。当初はアン
チヒューズ用絶縁膜は絶縁状態にあり電流は殆ど流れな
いが、絶縁破壊と同時に電流が流れ始める。この電流値
はアンチヒューズ用絶縁膜自体の抵抗やその他の配線抵
抗、トランジスタの寄生抵抗などにより異なる。先述の
定電流書込の場合には電流値を一定に制御することが必
要であるが、この定電圧書込の場合には特に制御機構は
必要でなく、書込方法としては簡単であるというメリッ
トがある。定電流書込方式では、書込の条件がどのアン
チヒューズ素子に対しても均等になるような調整が可能
である。このため得られたＯＮ抵抗の分布は定電圧書込
方式に比較して、均一なＯＮ抵抗分布が得られるという
メリットがある。ＯＮ抵抗の値自体については、両方の
書込方法において差異は殆どなかった。本実施例では、
主として定電流書込方法により得られた結果について以
下に説明する。

【０１２９】図27は、ＯＮ抵抗とプログラミング電流の
関係を示すグラフであり、（ａ）は下層電極を、（ｂ）
は上層電極をそれぞれ低電位側として電圧を印加したも
のである。同図には、上層電極ＴＦを低融点金属（Ａ
ｌ）とした第３の発明例と、高融点金属（Ｔｉ，Ｔｉ
Ｎ）とした比較例を記入している。ここでは、書込時間
は10msであり、定電圧書込方式により、流れた電流値を
横軸にとっている。同図（ａ），（ｂ）より、比較例の
ＯＮ抵抗に比較して、Ａｌを上層電極として使った場合
にはＴｉ，ＴｉＮを上層電極として用いた場合に比べ
て、同一の書込条件において低いＯＮ抵抗を得ることが
できる。特に、10〜20mAの書込電流において、ＯＮ抵抗
は10〜30Ω程度の良好な値となる。同様なＯＮ抵抗をＴ
ｉ，ＴｉＮ上層電極構造により得るためには20mA以上の
大電流を流す必要がある。上層電極をＡｌとした場合
に、上層電極を高電位側とする場合においても比較的低
いＯＮ抵抗を得られる。これは、導通路が形成され、こ
こを電流が流れるとともに温度が上昇し、Ａｌの融点を
超える温度となる。このため、Ａｌが融解して導通路の
中に溶け込むものと考えられる。

【０１３０】また図27（ｂ）より低電位側を上層電極に
した場合にはより低いＯＮ抵抗を得ることができる。こ
れは、上層電極として用いたＡｌが電子の流れる方向
（電流とは逆方向）に、いわゆる、エレクトロマイグレ
ーションにより拡散し、導通路中でのＡｌの組成が増加
することによる。定電流書込方式では定電圧書込方式に
比較してＯＮ抵抗のばらつきが著しく改善される。しか
し、ＯＮ抵抗の絶対値についてはほぼ流れた電流の大き
さのみに依存しており、書込方式による違いはなかっ
た。

【０１３１】図28は、ＥＭ耐性におよぼす書込電圧極性
の影響を示すグラフである。同図において縦軸はＯＮ抵
抗、横軸はＥＭにより導通路ＣＷが消失するまでの動作
時間（単位A.U.:Arbitrary Unit ）を表し、図中のデー
タは上層電極ＴＦをＡｌ−Ｃｕ合金とした本発明装置に
係るものである。図28より、下層電極を低電位側として
書込を行ったもの（極性＋のデータ）は、逆極性のもの
（極性−のデータ）よりも、ＯＮ抵抗はやや高いとはい
え５Ω程度の低値を維持しつつ、ＥＭ耐性において３倍
程度優れることがわかる。

【０１３２】このように第３の発明によれば、書込にお
いて低レベルのＯＮ抵抗がスムースに得られ、かつ長期
的なＥＭ耐性に優れるアンチヒューズ型半導体集積回路
装置が供給できる。 （実施例12）本実施例は、請求項29〜請求項31に関し、
書込電流の印加条件について開示する。

【０１３３】本実施例に係るアンチヒューズ型半導体集
積回路装置は、例えば図26に示されるアンチヒューズ素
子構造をもつ。同図の素子構造を得るための好適な製造
工程の要点は以下のとおりである。 下層配線第１層３ＡとしてＡｌ−Ｃｕ（ 0.5％）膜
（膜厚 400〜1000nm）をスパッタリング法で成膜後、下
層配線第２層３Ｂ（下層電極ＢＦ）として非晶質ＷＳｉ
x 膜（膜厚50〜250nm ）を基板温度 450℃以下としたス
パッタリング法により成膜し、常法によりパターニング
する。

【０１３４】次に、層間絶縁膜４を形成し、これに径
0.2〜2.0 μm の接続孔５を開口し、孔底をアンモニア
性過酸化水素水でウエット処理する。 次に、アンチヒューズ用絶縁膜ＡＦとしてプラズマＣ
ＶＤ法により窒化シリコン膜（膜厚５〜20nm）を成膜
後、上層電極ＴＦとしてＡｌ−Ｃｕ（ 0.5％）膜（膜厚
10〜200nm ）を成膜する。

【０１３５】このアンチヒューズ素子し、下層電極ＢＦ
を低電位側として絶縁破壊させた直後、書込電流５mA，
10mA，15mA，20mAとして書込を行い、書込完了後、電圧
を徐々に印加して「発明の実施の形態」の項で説明した
スイッチオフ現象およびスイッチオン現象を調べた。図
29は、かかる調査結果の一部であって、スイッチオフ現
象およびスイッチオン現象への書込電流の影響を示す説
明図である。同図に示されるように、書込電流が５mAの
ものは、書込後印加電圧１Ｖ強でスイッチオフ現象が発
生するが、スイッチオン現象はみられない。なお、 2.5
Ｖ付近でＯＮ抵抗が急激に低下するが、これは一度断線
したものが再び導通するセルフヒーリングと呼ばれる現
象であって、断線を経ずしてＯＮ抵抗が急降下するスイ
ッチオン現象とは別の現象である。これに対し、書込電
流が５mA超えのものには、スイッチオフ現象がみられ
ず、スイッチオン現象のみが現れる。

【０１３６】図30は、図29のような結果を統合整理し、
書込電流と書込後導通路に流した電流（書込後電流と略
記する）とを座標軸とした平面上におけるスイッチオフ
現象およびスイッチオン現象の発生領域を示したグラフ
である。同図において、破線より上の領域はα−Si膜を
アンチヒューズ用絶縁膜とした従来例のスイッチオフ現
象発生領域、ハッチングを施した領域は本発明例のスイ
ッチオフ現象発生領域、そして実線曲線より上の領域は
本発明例のスイッチオン現象発生領域である。図30より
明らかなように、従来例では書込後電流が書込電流値を
超えて流れるとスイッチオフ現象が発生するが、本発明
例ではその発生が書込電流５mA以下の場合のみとなり、
かつ書込電流５mA超えとした場合にはスイッチオン現象
のみが、書込電流より小さい書込後電流でも生じるとい
うまことに都合のよい作用効果がある。

【０１３７】このように、絶縁破壊直後に書込電流５mA
超えとして書込を行った本発明のアンチヒューズ型半導
体集積回路装置は、それ以後書込電流より大きい電流が
流れても断線することのない導通路ＣＷをアンチヒュー
ズ素子内の上下の電極間に形成できる。さらに、図29ま
たは図30に示されるようなスイッチオン現象を具現する
本発明のアンチヒューズ型半導体集積回路装置への書込
を複数回分けて行えば、数十Ωのレベルから数Ωのレベ
ルへと、格段に低いＯＮ抵抗が得られることがわかる。

【０１３８】すなわち第３の発明のアンチヒューズ型半
導体集積回路装置に搭載されるアンチヒューズ素子は、
α−Si膜をアンチヒューズ用絶縁膜とした従来のアンチ
ヒューズ素子で生じがちなスイッチオフ現象を避けるこ
とができ、したがって、装置動作時の信頼性を向上でき
かつ設計マージンを広くとれるほか、書込を複数回に分
けて行うことでいっそう低いＯＮ抵抗値を実現すること
ができることから、装置の性能および信頼性をさらにア
ップできるという優れた効果を奏するものである。

【０１３９】なお、複数回書込を行う際、２回目以降は
初回の書込パルスよりも高さ（最大電流値）または幅
（接続時間）の小さいパルスを用いてもよいが、高さ・
幅のより大きいパルスを用いるほうがＯＮ抵抗低減効果
は大である。ここに、パルスの印加は極性を変えずに連
続して行ってもよく、また、極性を交互に変えながら行
ってもよい。 （実施例13）本実施例は請求項32〜請求項34に関し、実
施例11において下層電極ＢＦの膜厚を50〜250nm とし、
下層低電位書込を行うと下層配線第１層３ＡのＡｌが導
通路ＣＷに取り込まれ、ＯＮ抵抗の低減に寄与すること
を開示する。

【０１４０】図31は、下層電極ＢＦ（ＷＳｉx 膜）の膜
厚が50〜250nm の場合のアンチヒューズ素子のＯＮ抵抗
の分布を示すグラフである。書込条件は、10Ｖの電圧パ
ルス印加状態で20mA×200ms の定電流書込とした。な
お、接続孔形成時および前述のウエット処理時のエッチ
ングによる消失分をマージンとして確保するために、例
えば下層電極ＢＦ形成完了時の膜厚が50nmの場合、ＷＳ
ｉx 膜の成膜時の膜厚を100nm としている。図31より、
ＯＮ抵抗は５〜10Ωの低い範囲に分布することがわか
る。下層電極ＢＦの膜厚が50nmに満たないと前述のよう
に表面のラフネスが増加するので好ましくない。

【０１４１】図32は、下層電極ＢＦ（ＷＳｉx 膜）の膜
厚が250nm 超えの場合のアンチヒューズ素子のＯＮ抵抗
の分布を示すグラフである。書込条件およびＷＳｉx 膜
厚マージンは図31の場合と同じである。図32に示すよう
に、ＯＮ抵抗の分布は５〜10Ωのものが約10％に減少
し、残りの80％のものが20〜50Ωの高抵抗の範囲に分布
した。

【０１４２】このように、下層電極ＢＦをなすＷＳｉx
膜厚を50〜250nm に設定することにより、下層配線第１
層３ＡのＡｌが導通路ＣＷに取り込まれ、ＯＮ抵抗が低
い範囲で分布するアンチヒューズ素子が得られた。 （実施例14）本実施例は第５の発明に関するものであ
る。実施例14に係るアンチヒューズ型半導体集積回路装
置の要部断面図を図33に示す。なお、前掲図と同一部材
には同一符号を付し、説明を省略する。

【０１４３】図33に示すように第５の発明においては、
下層電極ＢＦ（＝下層配線最上層（第４層）３Ｄ）が非
晶質構造のＡｌ含有導電性材料（本実施例ではＡｌ−Ｔ
ａ，膜厚50nm）、上層電極ＴＦがＡｌ含有導電性材料
（本実施例ではＡｌ−Ｃｕ，膜厚100 nm）、アンチヒュ
ーズ用絶縁膜ＡＦが窒化シリコン膜（本実施例ではプラ
ズマＳｉＮx 膜，膜厚10nm）からなることを特徴とす
る。

【０１４４】なお本実施例では前記特徴以外に関し、下
層配線３が層間絶縁膜２上にあってその第１層３Ａ〜第
３層３ＣはそれぞれＴｉ膜（20nm），ＴｉＮ膜（100nm
），Ａｌ−Ｃｕ膜（膜厚700nm ）からなり、上層配線
６が層間絶縁膜（ＳｉＯ₂ 膜，膜厚約１μｍ）４上にあ
ってその第１層６Ａ，第２層６ＢはそれぞれＴｉＮ膜
（膜厚30nm），Ａｌ−Ｃｕ膜（膜厚700 nm）からなり、
アンチヒューズ素子用接続孔５Ａの開口径は約１μｍで
ある。

【０１４５】実施例14に係る本発明装置のＯＮ抵抗の分
布のヒストグラムを図34に示す。これからわかるよう
に、本発明装置のＯＮ抵抗は、0.9 〜1.4 Ωという極め
て低い値を示す。なお、同図のデータは破壊電圧13Ｖ，
プログラミング電流10mAで書込を行った本発明装置につ
いて、ケルビンコンタクト測定により得たものである。
図35は、実施例14に係る本発明装置の絶縁破壊電圧の分
布のヒストグラムである。同図に示すように本発明装置
の絶縁破壊特性は極めて均一である。

【０１４６】図36は、実施例14に係る本発明装置の絶縁
破壊寿命とストレス電圧との関係を示すグラフである。
通常動作におけるストレス電圧3.3 Ｖからすれば、本発
明装置は充分な絶縁信頼性（ＯＦＦ状態の維持に対する
信頼性）を有することがわかる。図37は、実施例14に係
るアンチヒューズ型半導体集積回路装置の製造工程毎の
要部断面図である。なお、前掲図と同一部材には同一符
号を付し、説明を省略する。

【０１４７】図37（ａ）は、基板１（図示せず）上に堆
積した層間絶縁膜２上に前記した材料・膜厚の下層配線
３用膜を堆積後パターニング（加工）した状態を示す。
下層電極ＢＦ用のＡｌ−Ｔａ膜は、スパッタ法（ターゲ
ット材：ＡｌＴａx （x ＝0.05），雰囲気：Ar（５ｍto
rr），パワー：１kW）で形成した。形成後のＡｌ−Ｔａ
膜が非晶質であることをＸ線回折により確認した。なお
非晶質構造は、前記ターゲット材のＴａ組成比x ＝0.01
5 〜0.25で得られる。

【０１４８】図37（ｂ）は、加工後の下層配線３を含む
層間絶縁膜２を層間絶縁膜４で覆い、アンチヒューズ素
子用接続孔５Ａを開口した状態を示す。図37（ｃ）は、
アンチヒューズ素子用接続孔５Ａを開口した層間絶縁膜
４上に、前記材料・膜厚のアンチヒューズ用絶縁膜ＡＦ
および上層電極ＴＦ用膜を順次堆積後、加工した状態を
示す。この時点でアンチヒューズ素子の形成が完了す
る。

【０１４９】図37（ｄ）は、アンチヒューズ素子を含む
層間絶縁膜４上に、前記材料・膜厚の上層配線第１層６
Ａ，同第２層６Ｂを堆積し、アンチヒューズ素子を覆い
込む形に加工した状態を示す。以後は常法により最終保
護膜９（図33参照）を堆積し、パッド（図示せず）を形
成する。

【０１５０】本実施例では、アンチヒューズ素子を第
１，第２配線層間に設ける例を示したが、第２，第３配
線層間に設けてもよく、またＭＩＳＦＥＴ上に設けても
よい。なお、層間絶縁膜２の下に半導体素子領域が配置
される場合にも、本発明は適用できる。 （実施例15）本実施例は、第５の発明において、同じ層
にビアとアンチヒューズ素子とが共存する本発明装置の
好適な製造方法を開示する。

【０１５１】図38は、実施例15に係るアンチヒューズ型
半導体集積回路装置の製造工程毎の要部断面図である。
同図において５Ａはアンチヒューズ素子用接続孔，５Ｂ
はビア用接続孔である。なお、前掲図と同一部材には同
一符号を付し、説明を省略する。同図に沿って以下に製
造工程を説明する。 （1)ＳｉＯ₂ からなる層間絶縁膜２上に、下層配線第１
層３Ａ用のＡｌ−Ｃｕ膜を800 nm堆積し、次いで下層配
線第２層３Ｂ（下層電極ＢＦ）用のＡｌ−Ｔａ膜を実施
例14の要領で50nm堆積し、加工する（図38（ａ）参
照）。 （2)実施例14の要領で層間絶縁膜４を堆積し、アンチヒ
ューズ素子用接続孔５Ａ，ビア用接続孔５Ｂを形成する
（図38（ｂ）参照）。 （3)アンチヒューズ用絶縁膜ＡＦとしてのプラズマＳｉ
Ｎx 膜を10nm堆積し、さらに上層電極ＴＦ用のＡｌ−Ｃ
ｕ膜を100 nm堆積して積層膜となした後、アンチヒュー
ズ素子の領域（接続孔５Ａの領域）にのみ該積層膜を残
すように加工する。この時点でアンチヒューズ素子の形
成と、ビア用接続孔５Ｂのビア化前処理とが完了する
（図38（ｃ）参照）。 （4)アンチヒューズ素子とビア用接続孔５Ｂとを含む層
間絶縁膜４の全面に、上層配線第１層６Ａ用のＴｉ（20
nm）／ＴｉＮ（100nm ）積層膜を堆積し、次いで上層配
線第２層６Ｂ用のＡｌ−Ｃｕ膜を800 nm堆積して上層配
線６用積層膜とする（図38（ｄ）参照）。 （5)前記上層配線６用積層膜を、アンチヒューズ素子を
包み込む形でパターニングする（図38（ｅ）参照）。

【０１５２】本実施例の製造方法によれば、アンチヒュ
ーズ素子，ビアを同層に有するアンチヒューズ型半導体
集積回路装置が、マスク１枚の追加のみで製造できる。
実施例15に係るアンチヒューズ型半導体集積回路装置の
上層電極ＴＦ用Ａｌ−Ｃｕ膜の膜厚とリーク電流密度と
の関係を図39に示す。同図より、Ａｌ−Ｃｕ膜の膜厚が
50nm未満ではリーク電流密度が増大することがわかる。
膜厚100nm ではリーク電流密度は問題のない低値となる
が、100nm を超える膜厚はステップカバレッジを悪くす
る。このため上層電極ＴＦ用Ａｌ−Ｃｕ膜の膜厚は、50
〜100nmとするのが好ましい。

【０１５３】アンチヒューズ用絶縁膜ＡＦをＳｉＮx 製
としたとき、上層電極をＡｌ含有導電膜製とすることの
有利性を示すデータを以下に示す。図40は、ＳｉＮx 製
アンチヒューズ用絶縁膜の絶縁耐圧の分布のヒストグラ
ムを示すものであり、（ａ）はＴｉＮ膜，（ｂ）はＡｌ
膜をそれぞれ上層電極の材料に用いたものである。同図
より、従来多用されているＴｉＮ膜を上層電極に用いた
場合の絶縁耐圧は12〜13MV/cm であり、第５の発明に係
るＡｌ含有導電膜製上層電極の場合の14〜15MV/cm より
も低下している。これは、前者では、後者に比してアン
チヒューズ素子の容量値が10％程度小さいために、Ｔｉ
Ｎ膜が直下のＳｉＮx 膜と反応することに起因する。よ
ってＳｉＮx 製アンチヒューズ用絶縁膜の場合、上層電
極として従来のＴｉＮ膜に代えてＡｌ含有導電膜を配置
することが、信頼性の上から好ましいのである。 （実施例16）本実施例は第６の発明に関するものであ
る。実施例16に係るアンチヒューズ型半導体集積回路装
置の要部断面図を図41（（ａ）プログラミング前，
（ｂ）プログラミング後）に、また実施例16の比較例と
してのアンチヒューズ型半導体集積回路装置の要部断面
図を図44に示す。なお、前掲図と同一部材には同一符号
を付し、説明を省略する。

【０１５４】図44に示す比較例において、アンチヒュー
ズ用絶縁膜ＡＦは、前記第４の発明に係るウエット処理
を施された下層配線第２層３Ｂに食い込む形で形成され
ており、下層電極ＢＦは下層配線第２層３Ｂの一部から
なる。このような構造のアンチヒューズ型半導体集積回
路装置においては、下層電極ＢＦとして例えば反射防止
膜用の窒化チタン膜を配置し、かつアンチヒューズ用絶
縁膜ＡＦとして酸化シリコン膜，窒化シリコン膜，酸化
タンタル膜のいずれかを配置する場合、窒化チタン中の
Ｔｉが、アンチヒューズ用絶縁膜ＡＦをなす前記膜中の
Ｓｉ，Ｔａを還元してアンチヒューズ用絶縁膜ＡＦを不
均一に薄膜化するという、好ましくない事態（かような
事態が好ましくない理由は「発明が解決しようとする課
題」の項で説明している。）になりやすいことを本発明
者らは知見した。第６の発明はこの問題を解消するもの
である。

【０１５５】第６の発明は、図41に示すように、下層配
線第２層３Ｂを貫通させて接続孔５を開口し、下層配線
第１層３Ａを下地（下層電極ＢＦ）としてアンチヒュー
ズ用絶縁膜ＡＦを配した点で比較例と相違する。同図よ
り明らかなように、第６の発明によりアンチヒューズ用
絶縁膜ＡＦとその還元因としての窒化チタン膜（下層配
線第２層３Ｂ）との接触面積が大幅に減るので、前記問
題が解消する。

【０１５６】図42は実施例16に係るアンチヒューズ型半
導体集積回路装置の製造工程毎の要部断面図である。図
42を参照しながら以下にこの装置の製造工程を説明す
る。なお、前掲図と同一部材には同一符号を付し、説明
を省略する。 第１工程：下層電極形成（図42（ａ）参照） 層間絶縁膜２上に、スパッタ法またはＣＶＤ法により、
下層配線第１層３Ａ用Ａｌ合金（Ａｌ単体も含む）膜
（膜厚600 nm程度），下層配線第２層３Ｂ用窒化チタン
膜（膜厚30nm程度）を順次堆積し、常法（フォトリソグ
ラフィ技術およびエッチング技術）により重ね切りす
る。本実施例では下層配線第１層３ＡをなすＡｌ合金膜
が下層電極ＢＦとなる。

【０１５７】第２工程：アンチヒューズ素子用接続孔形
成（図42（ｂ）参照） 下層配線３を含む層間絶縁膜２の全面に実施例１の要領
で層間絶縁膜４を堆積した後、必要個所に接続孔５を開
口する。このとき第１〜第５の発明と異なり、接続孔５
は、下層配線第２層３Ｂ（窒化チタン膜）を貫通して下
層配線第１層３Ａ（Ａｌ合金膜）が露出するように開口
する。なお接続孔５開口のための好適なエッチング条件
は、層間絶縁膜４については、CF₄/O₂（８％）50sccm，
0.05torr， 300Ｗ、窒化チタン膜についてはBCl₃：Ar＝
４：１ 100sccm，0.1torr ， 200℃により除去すること
ができる。これにより、開口部の底面にAl合金膜を露出
させることができる。

【０１５８】第３工程：第４の発明に係る下地平坦化
（図42（ｂ）参照） 本実施例ではこの工程は行わなくてもよい。 第４工程：アンチヒューズ用絶縁膜形成（図42（ｃ）参
照） 実施例１の要領で行う。 第５工程：上層電極形成（図42（ｄ）参照） アンチヒューズ用絶縁膜ＡＦ上に、スパッタ法またはＣ
ＶＤ法により、上層配線第１層６Ａ用Ａｌ合金膜（膜厚
600 nm程度），上層配線第２層６Ｂ用窒化チタン膜（膜
厚30nm程度）を順次堆積し、常法により重ね切りする。
本実施例では上層配線第１層６ＡをなすＡｌ合金膜が上
層電極ＴＦとなる。なお、上層配線第１層６Ａ用Ａｌ合
金膜と上層配線第２層６Ｂ用窒化チタン膜との間に、配
線信頼性および低抵抗化の目的で異なる金属膜（例えば
チタン膜）を介在させるのが好ましい。

【０１５９】ここに、下層および上層配線をなすＡｌ合
金膜は、表面平滑化によるアンチヒューズ素子の信頼性
改善の観点から、Ｃｏ，Ｎｉ，Ｔｉ，Ｚｒ，Ｎｂ，Ｍ
ｏ，Ｈｆ，Ｔａ，Ｗのうち１種以上の元素とＡｌ，Ａｌ
−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉのいずれかとの化合物である
ことが好ましい。 第６工程：仕上げ（図41（ａ）参照） 上層配線６を含む層間絶縁膜４を覆って最終保護膜９を
堆積する。 （実施例17）本実施例は第６の発明のより好ましい形態
を開示する。実施例17に係るアンチヒューズ型半導体集
積回路装置の製造工程毎の要部断面図を図43に示す。同
図において30は接触防止絶縁膜である。なお、前掲図と
同一部材には同一符号を付し、説明を省略する。

【０１６０】図43（ｃ）に示すように、本実施例は、下
層配線第２層３Ｂ用窒化チタン膜の側壁とアンチヒュー
ズ用絶縁膜ＡＦとの間に接触防止絶縁膜30を介在させた
点で実施例16と相違する。このような構成を採用するこ
とにより、下層配線第２層３Ｂ用窒化チタン膜とアンチ
ヒューズ用絶縁膜ＡＦとの接触が完全に断たれるので、
第６の発明が奏する前記効果がより完全なものとなる。

【０１６１】本実施例に係るアンチヒューズ型半導体集
積回路装置の製造工程は、実施例16に係る第３工程と第
４工程との間に以下の（1)，（2)の工程を順次行う以外
は、実施例16と同じである。 （1)接触防止絶縁膜形成：（図43（ａ）参照） 接続孔５を含む層間絶縁膜４の全面に、接触防止絶縁膜
30を堆積する。該接触防止絶縁膜30としては、オゾンＴ
ＥＯＳ−ＣＶＤ法によるステップカバレッジの良好な酸
化シリコン膜を例えば10nmの膜厚で堆積するのが好まし
い。 （2)下地処理：（図43（ｂ）参照） 常法の異方性エッチングにより、接続孔５底部の接触防
止絶縁膜30を除去し、接続孔５内側面の少なくとも窒化
チタンを被覆する部分の接触防止絶縁膜30は残す。 （実施例18）本実施例は、第７の発明に係るアンチヒュ
ーズ型半導体集積回路装置の製造方法を開示する。第７
の発明の課題は、例えば図37（ｄ）に示すような、半導
体基板１上のバリアメタル膜（下層配線第１，第２層３
Ａ，３Ｂ）上にＡｌ合金膜（下層配線第３層３Ｃ）を配
置した下層配線３において、Ａｌの配向性（下地の表面
形状に倣いやすい性質）に起因するアンチヒューズ用絶
縁膜ＡＦ下地の平坦性劣化の問題（前述のようにバリア
メタル膜は表面に鋭い形状の突起を有するため、その上
に配置した下層電極ＢＦとしてのＡｌもその形状に倣
う。）を解決することである。

【０１６２】図45は、実施例18に係る本発明装置の要部
断面図であり（ａ）はプログラミング前、（ｂ）はプロ
グラミング後の状態をそれぞれ示す。同図において、40
はプラグ，41は第１バリアメタル，42は第２バリアメタ
ル，43は第３バリアメタルである。なお、前掲図と同一
部材には同一符号を付し、説明を省略する。同図に示す
ように、前記課題は、Ａｌ合金膜製の下層配線３の直下
にバリアメタル膜敷くことに代えて、表面に鋭い形状の
突起をもたない層間絶縁膜２を敷くこととし、該層間絶
縁膜２の上下の導電層（基板１とＡｌ合金膜製下層電極
３）の電気的接続はバリアメタル（41，42，43）製のプ
ラグ40を設けて対処することにより達成できる。なお、
導通路ＣＷは、上下電極（ＴＦ，ＢＦ）中のＡｌおよび
高融点金属元素とアンチヒューズ用絶縁膜ＡＦ中の成分
元素との相互拡散により生成した金属膜からなるため、
ＯＮ抵抗が低くかつＥＭ耐性に優れる。

【０１６３】図46は、実施例18に係る本発明装置の製造
工程毎の要部断面図である。なお、前掲図と同一部材に
は同一符号を付し、説明を省略する。図46に沿って以下
に製造工程を説明する。 （1)基板１を層間絶縁膜２（例えば酸化シリコン膜）で
膜厚1.0 μｍ程度に覆う（図46（ａ）参照）。 （2)接続孔５を開口し、それを含む層間絶縁膜２上に第
１〜第３バリアメタル41〜43を順次堆積する。接続孔５
は、フォトリソグラフィ技術およびエッチング技術を用
いて径1.0 μｍに開口する。第１，第２バリアメタル4
1，42には、スパッタ法によるＴｉ膜（膜厚20nm程
度），ＴｉＮ膜（膜厚 100nm程度）、第３バリアメタル
にはメタルＣＶＤ法によるＷ膜（膜厚 800nm程度）をそ
れぞれ充てるのがよい（図46（ｂ）参照）。 （3)ＲＩＥ（Reactive Ion Etching）により、層間絶縁
膜２の表面が露出するまで、第３〜第１バリアメタル43
〜41をエッチングバックする。そしてさらにその上に下
層配線３用のＡｌ膜またはＡｌ合金膜をスパッタ法で堆
積し、パターニングする（図46（ｃ）参照）。この段階
で基板１と下層配線３を電気的に接続するプラグ40の形
成が完了する。なお本実施例では下層配線３の一部が下
層電極ＢＦとなる。 （4)下層配線３を含む層間絶縁膜２の全面に、前記
（1)，（2)と同じ要領で層間絶縁膜４を堆積し、アンチ
ヒューズ素子用接続孔５Ａを開口する（図46（ｄ）参
照）。 （5)実施例１の第４工程と同じ要領でアンチヒューズ用
絶縁膜ＡＦを形成する（図46（ｅ）参照）。このアンチ
ヒューズ用絶縁膜ＡＦの下地は、平坦性の悪いバリアメ
タル上でなく平坦性の良い層間絶縁膜２上に配置された
ゆえ自身の表面も平坦化したＡｌ膜またはＡｌ合金膜で
あるので、アンチヒューズ用絶縁膜ＡＦは膜質良好で欠
陥密度の低いものとなる。 （6)層間絶縁膜４を覆うアンチヒューズ用絶縁膜ＡＦの
全面に、スパッタ法またはＣＶＤ法により上層配線６用
のＡｌ合金膜を堆積し、アンチヒューズ用絶縁膜ＡＦと
ともに重ね切りする。この段階でアンチヒューズ素子の
形成が完了する。そして上層配線６を含む層間絶縁膜４
の全面に最終保護膜９を堆積する。（図45（ａ）参
照）。

【０１６４】

【発明の効果】以上述べたように、本発明によれば、導
通路のＯＮ抵抗の絶対値・ばらつきが極めて小さく、か
つ上下電極間の電気的接続，絶縁分離の双方とも確実に
でき、しかも導通路におけるＥＭ耐性の向上したアンチ
ヒューズ素子を、複数の接続孔の領域に質を揃えて配置
できるようになるので、回路動作上の信頼性，動作高速
化・低破壊電圧化・低動作電圧化への適応性，長期信頼
性のいずれの面にも優れたアンチヒューズ型半導体集積
回路装置を提供することができるという格段の効果を奏
する。

【図面の簡単な説明】

【図１】実施例１に係るアンチヒューズ型半導体集積回
路装置の要部断面図であり、（ａ）はプログラミング
前、（ｂ）はプログラミング後をそれぞれ示す。

【図２】実施例１に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図３】窒化チタン膜中のＮの組成比と混合ガス比との
関係を示すグラフである。

【図４】窒化チタン膜中のＴｉの組成比とＯＮ抵抗
（（ａ）分布，（ｂ）平均値）との関係を示すグラフで
ある。

【図５】下層電極の表面形状を断面曲線として表したグ
ラフであり、（ａ）はウエット処理したもの、（ｂ）は
ウエット処理しないものをそれぞれ示す。

【図６】ウエット処理の有無と絶縁破壊電圧の分布との
関係を示すグラフである。

【図７】下層電極のＷ含有量と導通路のＷ含有量との関
係を示すグラフである。

【図８】導通路のＷ含有量とＥＭ耐性との関係を示すグ
ラフである。

【図９】タングステンシリサイド製下層電極のＷ組成比
と下層低電位書込素子のＯＮ抵抗（（ａ）分布，（ｂ）
平均値）との関係を示すグラフである。

【図10】下層電極の結晶粒径とアンチヒューズ用絶縁膜
の絶縁破壊に至る寿命（（ａ）分布，（ｂ）ばらつき）
との関係を示すグラフである。

【図11】下層電極の中心線平均粗さＲａとアンチヒュー
ズ用絶縁膜の絶縁破壊に至る寿命（（ａ）分布，（ｂ）
ばらつき）との関係を示すグラフである。

【図12】下層電極表面の特定サイズの結晶粒の立体角と
アンチヒューズ用絶縁膜の絶縁破壊に至る寿命（（ａ）
分布，（ｂ）ばらつき）との関係を示すグラフである。

【図13】実施例３に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図14】実施例４に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図15】実施例５に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図16】チタンシリサイド組成比とシリサイド化温度と
の関係を示すグラフである。

【図17】チタンシリサイド組成比とＯＮ抵抗との関係を
示すグラフである。

【図18】ウエット処理を施された下層電極の表面の平坦
度を表すグラフである。

【図19】ウエット処理の有無と絶縁破壊電圧の分布との
関係を示すグラフである。

【図20】半球状の突起を表面に有するチタンシリサイド
膜の断面図である。

【図21】実施例８に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図22】実施例９に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図23】実施例10に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図24】実施例11に係るアンチヒューズ型半導体集積回
路装置の要部断面図である。

【図25】実施例11に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図26】実施例11に係るアンチヒューズ素子の要部断面
図である。

【図27】ＯＮ抵抗とプログラミング電流の関係を示すグ
ラフであり、（ａ）は下層電極を、（ｂ）は上層電極を
それぞれ低電位側として電圧を印加したものである。

【図28】ＥＭ耐性におよぼす書込電圧極性の影響を示す
グラフである。

【図29】スイッチオフ現象およびスイッチオン現象への
書込電流の影響を示す説明図である。

【図30】スイッチオフ現象およびスイッチオン現象の発
生領域を示したグラフである。

【図31】下層電極の膜厚が50〜250nm の場合のアンチヒ
ューズ素子のＯＮ抵抗の分布を示すグラフである。

【図32】下層電極の膜厚が250nm 超えの場合のアンチヒ
ューズ素子のＯＮ抵抗の分布を示すグラフである。

【図33】実施例14に係るアンチヒューズ型半導体集積回
路装置の要部断面図である。

【図34】実施例14に係る本発明装置のＯＮ抵抗の分布の
ヒストグラムである。

【図35】実施例14に係る本発明装置の絶縁破壊電圧の分
布のヒストグラムである。

【図36】実施例14に係る本発明装置の絶縁破壊寿命とス
トレス電圧との関係を示すグラフである。

【図37】実施例14に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図38】実施例15に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図39】実施例15に係るアンチヒューズ型半導体集積回
路装置の上層電極ＴＦ用Ａｌ−Ｃｕ膜の膜厚とリーク電
流密度との関係を示すグラフである。

【図40】ＳｉＮx 製アンチヒューズ用絶縁膜の絶縁耐圧
の分布のヒストグラムを示すものであり、（ａ）はＴｉ
Ｎ膜，（ｂ）はＡｌ膜をそれぞれ上層電極の材料に用い
たものである。

【図41】実施例16に係るアンチヒューズ型半導体集積回
路装置の要部断面図であり、（ａ）はプログラミング
前、（ｂ）はプログラミング後をそれぞれ示す。

【図42】実施例16に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図43】実施例17に係るアンチヒューズ型半導体集積回
路装置の製造工程毎の要部断面図である。

【図44】実施例16の比較例としてのアンチヒューズ型半
導体集積回路装置の要部断面図である。

【図45】実施例18に係る本発明装置の要部断面図であり
（ａ）はプログラミング前、（ｂ）はプログラミング後
の状態をそれぞれ示す。

【図46】実施例18に係る本発明装置の製造工程毎の要部
断面図である。

【符号の説明】

ＢＦ 下層電極 ＡＦ アンチヒューズ用絶縁膜 ＴＦ 上層電極 ＣＷ 導通路 １ 半導体基板（基板） ２，４，26 層間絶縁膜 ３ 下層配線（第１層配線） ３Ａ 下層配線第１層（最下層） ３Ｂ 下層配線第２層 ３Ｃ 下層配線第３層 ３Ｄ 下層配線第４層（最上層） ５ 接続孔 ５Ａ アンチヒューズ素子用接続孔 ５Ｂ ビア用接続孔 ６ 上層配線（第２層配線） ６Ａ 上層配線第１層（最下層） ６Ｂ 上層配線第２層 ６Ｃ 上層配線第３層 ７ 巣（ボイド） ９ 最終保護膜 10 ｐ型ウエル 11 ｎ型ウエル 12 素子分離体 13 チャネルストッパ領域 14 ゲート絶縁膜 15 ゲート電極 15Ａ ゲート電極第１層（最下層） 15Ｂ ゲート電極第２層 16 サイドウオールスペーサ 17 ｎ型半導体領域 18 ｐ型半導体領域 22 Ｔｉ膜 23 チタンシリサイド膜 25 配線 25Ａ Ｓｉ膜 25Ｂ Ｔｉ膜 25Ｃ チタンシリサイド膜 27 ソース・ドレイン配線（チタンシリサイド膜） 27Ａ Ｓｉ膜 27Ｂ Ｔｉ膜 30 接触防止絶縁膜 40 プラグ 41 第１バリアメタル 42 第２バリアメタル 43 第３バリアメタル

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４３１ (31)優先権主張番号 特願平6−195690 (32)優先日 平成６年８月19日(1994．8．19) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平6−235057 (32)優先日 平成６年９月29日(1994．9．29) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平6−235058 (32)優先日 平成６年９月29日(1994．9．29) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平6−235059 (32)優先日 平成６年９月29日(1994．9．29) (33)優先権主張国 日本（ＪＰ） (72)発明者 筒井 千絵 東京都千代田区内幸町２丁目２番３号 川崎製鉄株式会社内 (72)発明者 太田 与洋 東京都千代田区内幸町２丁目２番３号 川崎製鉄株式会社内 (72)発明者 小宮 隆行 東京都千代田区内幸町２丁目２番３号 川崎製鉄株式会社内 (56)参考文献 特開 平５−90414（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82

Claims (42)

(57)【特許請求の範囲】
1. 【請求項１】 下層電極が非晶質構造の導電性材料から
   なることを特徴とするアンチヒューズ型半導体集積回路
   装置。
2. 【請求項２】 上層電極が非晶質構造の導電性材料から
   なることを特徴とする請求項１記載のアンチヒューズ型
   半導体集積回路装置。
3. 【請求項３】 非晶質構造の導電性材料が、以下の
   （１）〜（10）のいずれかに示す元素または化合物であ
   ることを特徴とする請求項１または２記載のアンチヒュ
   ーズ型半導体集積回路装置。 （１）第１元素グループ（Ｃｏ，Ｎｉ，Ｃｕ，Ｔｉ，Ｚ
   ｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗ）から選ばれる２種以
   上の元素からなる化合物。 （２）第１元素グループの元素またはこれらから選ばれ
   る２種以上からなる化合物と、第２元素グループ（Ｓ
   ｉ，Ｂ，Ｎ，Ｃ，Ｇｅ，Ａｓ，Ｐ，Ｓｂ）から選ばれる
   １種以上の元素とで形成される化合物。 （３）第３元素グループ（Ｙ，Ｌａ）の元素の化合物
   （Ｙ−Ｌａ）。 （４）第１元素グループの元素またはこれらから選ばれ
   る２種以上からなる化合物と、Ａｌとで形成される化合
   物。 （５）第３元素グループの元素またはこれらの化合物
   と、Ａｌとで形成される化合物。 （６）第１元素グループの元素またはこれらから選ばれ
   る２種以上からなる化合物と、第３元素グループの元素
   と、Ａｌとで形成される化合物。 （７）第４元素グループ（Ａｕ，Ｐｔ，Ｐｄ，Ａｇ）の
   元素と、第２元素グループの元素またはこれらから選ば
   れる２種以上からなる化合物とで形成される化合物。 （８）第１元素グループの元素またはこれらから選ばれ
   る２種以上からなる化合物と、第４元素グループ（Ａ
   ｕ，Ｐｔ，Ｐｄ，Ａｇ）の元素とで形成される化合物。 （９）第３元素グループの元素またはこれらの化合物
   と、第４元素グループの元素とで形成される化合物。 （10）第１元素グループの元素またはこれらから選ばれ
   る２種以上からなる化合物と、第３元素グループの元素
   と、第４元素グループの元素とで形成される化合物。
4. 【請求項４】 非晶質構造の導電性材料のうち、金属元
   素と非金属元素とで形成される化合物における金属の組
   成比が化学量論的組成より大きいことを特徴とする請求
   項３記載のアンチヒューズ型半導体集積回路装置。
5. 【請求項５】 導通路が、下層電極、上層電極のうち、
   Ｗ，Ｔａ，Ｎｂ，Ｍｏの１種以上を含むほうを低電位側
   とした破壊電圧を印加して形成されたものであり、かつ
   低電位側の電極から移入されたＷ，Ｔａ，Ｎｂ，Ｍｏの
   １種以上を含むことを特徴とする請求項３記載のアンチ
   ヒューズ型半導体集積回路装置。
6. 【請求項６】 下層電極が、金属の組成比が化学量論的
   組成より大きい金属シリサイドからなることを特徴とす
   るアンチヒューズ型半導体集積回路装置。
7. 【請求項７】 金属シリサイドが、金属膜の成膜後に４
   ００〜７００℃の温度範囲でシリサイド化されたもので
   あることを特徴とする請求項６記載のアンチヒューズ型
   半導体集積回路装置。
8. 【請求項８】 金属シリサイドにおける金属が、Ｔｉ，
   Ｔａ，Ｎｂ，Ｚｒ，Ｙ，Ｈｆ，Ａｌ，Ｗ，Ｍｏ，Ｖ，Ｃ
   ｏ，Ｎｉ，Ｐｄ，Ｐｔのいずれかであることを特徴とす
   る請求項６または７記載のアンチヒューズ型半導体集積
   回路装置。
9. 【請求項９】 金属シリサイドの結晶粒径が２０ｎｍ以
   下であることを特徴とする請求項７記載のアンチヒュー
   ズ型半導体集積回路装置。
10. 【請求項10】 金属シリサイドの表面の中心線平均粗さ
    値Ｒａが２．０ｎｍ以下であることを特徴とする請求項
    ７記載のアンチヒューズ型半導体集積回路装置。
11. 【請求項11】 金属シリサイドの表面において１ｎｍ〜
    １μｍの範囲のサイズを有する結晶粒における突起部の
    立体角が１．８π〜２．０πの範囲にあることを特徴と
    する請求項７記載のアンチヒューズ型半導体集積回路装
    置。
12. 【請求項12】 上層電極が、Ｔｉの組成比が４０％以上
    のチタンシリサイドからなることを特徴とする請求項６
    記載のアンチヒューズ型半導体集積回路装置。
13. 【請求項13】 上層電極が、Ｔｉの組成比が５５％以上
    の窒化チタンからなることを特徴とする請求項６記載の
    アンチヒューズ型半導体集積回路装置。
14. 【請求項14】 導通路が、下層電極を低電位側とした破
    壊電圧を印加して形成されたものであり、かつ下層電極
    の金属シリサイドから移入された金属を含むことを特徴
    とする請求項６記載のアンチヒューズ型半導体集積回路
    装置。
15. 【請求項15】 下層電極が高融点金属を含む導電性材料
    からなり、上層電極が高融点金属よりも抵抗値の小さい
    低融点金属からなることを特徴とするアンチヒューズ型
    半導体集積回路装置。
16. 【請求項16】 低融点金属が、Ａｌ，Ａｌ合金，Ｃｕ，
    Ａｇのうちの１種であることを特徴とする請求項15記載
    のアンチヒューズ型半導体集積回路装置。
17. 【請求項17】 Ａｌ合金が、Ｓｉ，Ｃｕ，Ｓｃ，Ｐｄ，
    Ｔｉ，Ｔａ，Ｎｂから選ばれる１種以上を含むことを特
    徴とする請求項16記載のアンチヒューズ型半導体集積回
    路装置。
18. 【請求項18】 高融点金属を含む導電性材料が、Ｔｉ，
    Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗから選ばれる１
    種を構成要素とすることを特徴とする請求項15または16
    記載のアンチヒューズ型半導体集積回路装置。
19. 【請求項19】 高融点金属を含む導電性材料が、Ｔｉ，
    Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗから選ばれる１
    種とＳｉとで形成されるシリサイドであることを特徴と
    する請求項18記載のアンチヒューズ型半導体集積回路装
    置。
20. 【請求項20】 導通路の主成分が、Ａｌ、またはＴｉ，
    Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗから選ばれる１
    種の元素のＡｌ化合物であることを特徴とする請求項15
    または16記載のアンチヒューズ型半導体集積回路装置。
21. 【請求項21】 Ａｌ化合物が、ＴｉＡｌ₃ ，ＺｒＡ
    ｌ₃ ，ＨｆＡｌ₃ ，ＶＡｌ₃ ，ＮｂＡｌ₃ ，ＴａＡ
    ｌ₃ ，ＭｏＡｌ₁₂，ＷＡｌ₁₂のうちの１種であることを
    特徴とする請求項20記載のアンチヒューズ型半導体集積
    回路装置。
22. 【請求項22】 下層電極が、非晶質構造もしくは結晶粒
    径２０ｎｍ以下の結晶構造をもつことを特徴とする請求
    項18記載のアンチヒューズ型半導体集積回路装置。
23. 【請求項23】 上層電極と該上層電極の上部に形成され
    る配線との間に、低融点金属の拡散を防止する拡散防止
    膜が介在することを特徴とする請求項16〜18のいずれか
    に記載のアンチヒューズ型半導体集積回路装置。
24. 【請求項24】 拡散防止膜がＴｉ，Ｔａ，Ｚｒ，Ｈｆ，
    Ｖ，Ｎｂ，Ｍｏ，Ｗ，Ｐｔから選ばれる１種の元素、該
    元素の窒化物もしくはシリサイド、またはＴｉＷからな
    ることを特徴とする請求項23記載のアンチヒューズ型半
    導体集積回路装置。
25. 【請求項25】 上層電極の膜厚が、アンチヒューズ用絶
    縁膜の膜厚より厚く、かつ上層電極の上部に形成され該
    上層電極と電気的に接続する配線の膜厚未満またはアン
    チヒューズ用接続孔の実効的な開口径の１／２以下であ
    ることを特徴とする請求項15，16，23または24記載のア
    ンチヒューズ型半導体集積回路装置。
26. 【請求項26】 導通路が、上層電極を低電位側とした破
    壊電圧を印加して形成されたものであり、かつ上層電極
    から移入された低融点金属を含むことを特徴とする請求
    項15記載のアンチヒューズ型半導体集積回路装置。
27. 【請求項27】 導通路が、上層電極から移入された高融
    点金属をも含むことを特徴とする請求項26記載のアンチ
    ヒューズ型半導体集積回路装置。
28. 【請求項28】 導通路が、下層電極を低電位側とした破
    壊電圧を印加して形成されたものであり、かつ下層電極
    から移入された高融点金属を含むことを特徴とする請求
    項15記載のアンチヒューズ型半導体集積回路装置。
29. 【請求項29】 導通路が、上層・下層電極間に電圧を印
    加しアンチヒューズ用絶縁膜を絶縁破壊させた直後に該
    絶縁破壊部分に５mAより大きい電流を流して形成された
    ことを特徴とする請求項15記載のアンチヒューズ型半導
    体集積回路装置。
30. 【請求項30】 電圧および電流の印加が、下層電極を低
    電位側として行われたことを特徴とする請求項29記載の
    アンチヒューズ型半導体集積回路装置。
31. 【請求項31】 電流の印加が、複数回に分けて行われた
    ことを特徴とする請求項29記載のアンチヒューズ型半導
    体集積回路装置。
32. 【請求項32】 下層電極が、低融点金属を含む導電層の
    直上に配置されることを特徴とする請求項22記載のアン
    チヒューズ型半導体集積回路装置。
33. 【請求項33】 下層電極の膜厚が５０〜２５０ｎｍであ
    ることを特徴とする請求項32記載のアンチヒューズ型半
    導体集積回路装置。
34. 【請求項34】 導通路が、下層電極を低電位側とした破
    壊電圧を印加して形成されたものであり、かつ下層電極
    から移入された高融点金属ならびに下層電極直下の導電
    層から移入された低融点金属を含むことを特徴とする請
    求項32または33記載のアンチヒューズ型半導体集積回路
    装置。
35. 【請求項35】 アンチヒューズ用絶縁膜と下層電極の界
    面が、接続孔内にて絶縁膜形成前の下層電極表面に存在
    する酸化物または窒化物を除去しさらに該下層電極を深
    さ方向に除去しながら除去前面に一様に形成させた新た
    な酸化膜の下界面であり、アンチヒューズ用絶縁膜が、
    この新たな酸化膜とこの上にさらに形成された絶縁膜と
    からなることを特徴とする請求項１，６または15記載の
    アンチヒューズ型半導体集積回路装置。
36. 【請求項36】 新たな酸化膜が、アンモニア性過酸化水
    素水を使用するウエット処理によって形成されたもので
    あることを特徴とする請求項35記載のアンチヒューズ型
    半導体集積回路装置。
37. 【請求項37】 下層電極ならびに上層電極がＡｌを含む
    導電性材料からなり、アンチヒューズ用絶縁膜が窒化シ
    リコン膜であることを特徴とする請求項１記載のアンチ
    ヒューズ型半導体集積回路装置。
38. 【請求項38】 アンチヒューズ素子に係る上層配線とビ
    アに係る上層配線とが、アンチヒューズ素子を一時的に
    配置したビア用接続孔の領域から上層電極およびアンチ
    ヒューズ用絶縁膜を除去したのちそこをビア化するビア
    形成工程で同時に形成されたものであって、高融点金属
    を含む導電層とその直上のＡｌを含む導電層との積層膜
    からなることを特徴とする請求項37記載のアンチヒュー
    ズ型半導体集積回路装置。
39. 【請求項39】 高融点金属を含む導電層が、窒化チタ
    ン，ＴｉＷ，窒化タンタル，ＴａＷのいずれかの単層
    膜、または該単層膜とその直下のＴｉ膜との積層膜から
    なり、かつ該導電層とアンチヒューズ用絶縁膜との間を
    埋めた上層電極の膜厚が５０ｎｍ以上であることを特徴
    とする請求項38記載のアンチヒューズ型半導体集積回路
    装置。
40. 【請求項40】 下層配線が、最上層に窒化チタン膜を有
    するＡｌ合金膜で構成され、下層電極が、接続孔底部に
    て前記下層配線最上層の窒化チタン膜を深さ方向に除去
    して露呈させたＡｌ合金膜であり、アンチヒューズ用絶
    縁膜が酸化シリコン膜、窒化シリコン膜もしくは酸化タ
    ンタル膜、またはこれらの複合膜であり、上層電極が、
    少なくとも最下層をＡｌ合金膜とした上層配線のアンチ
    ヒューズ用絶縁膜への接触部であることを特徴とするア
    ンチヒューズ型半導体集積回路装置。
41. 【請求項41】 接続孔内に現れる窒化チタン膜の側壁と
    アンチヒューズ用絶縁膜との間に、これらの膜同士の接
    触を防ぐ接触防止絶縁膜を設けたことを特徴とする請求
    項40記載のアンチヒューズ型半導体集積回路装置。
42. 【請求項42】 下層電極が、ＡｌまたはＡｌ合金の単層
    膜で構成される下層配線のアンチヒューズ用絶縁膜との
    接触部であり、アンチヒューズ用絶縁膜が、酸化シリコ
    ン膜、窒化シリコン膜もしくは酸化タンタル膜、または
    これらの複合膜からなり、上層電極が、ＡｌもしくはＡ
    ｌ合金からなり、かつ前記下層配線が、基板を覆って形
    成した絶縁膜の直上に位置し、該絶縁膜を貫通する接続
    孔内にて基板に接して形成されたバリアメタルの複合膜
    を介して基板と電気的に接続されることを特徴とするア
    ンチヒューズ型半導体集積回路装置。