JP4946133B2

JP4946133B2 - ヒューズ素子切断手順の決定方法

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Description

本発明は、ヒューズ素子切断手順の決定方法に関する。

半導体基板上に形成されたヒューズ素子を切断するためには、通常の電子回路の動作電力に比べて大きな電力が必要とされる。ＭＯＳＦＥＴをヒューズ素子に直列に接続して、ヒューズ素子を溶断するのに必要な大きな電流を流すためには、ゲート幅を広くしなければならない。一般に、ヒューズ素子を切断するために必要な電流をＭＯＳＦＥＴで得るためには、そのゲート幅を、通常のディジタル処理に利用されるＭＯＳＦＥＴのゲート幅の数十倍〜数百倍にしなければならない。ゲート幅を広くすると、ＭＯＳＦＥＴの占有面積が大きくなり、高集積化に適さない。特許文献１に、ヒューズ素子に接続されるスイッチング素子として、電流駆動能力の大きなバイポーラトランジスタを用いた回路が開示されている。

特許文献２に、基板上に形成された寄生バイポーラトランジスタのコレクタ電流によりヒューズ素子を溶断する回路が開示されている。特許文献３に、ＮＭＯＳＦＥＴのアバランシェ降伏現象を用いてヒューズ素子を溶断する回路が開示されている。特許文献４に、基板上に形成された寄生サイリスタのラッチアップ現象を利用してヒューズ素子を溶断する回路が開示されている。

特許文献５に、ヒューズ素子をレーザビームで切断する方法が開示されている。レーザビームの入射位置ずれ等により、完全には切断されず、微小な電流が流れ続ける場合がある。特許文献５に開示された方法によると、レーザビーム照射後に切断の良否を検査し、切断不良と判定されたヒューズ素子に電気パルスを印加する。これにより、切断不良箇所が溶断され、切断不良が解消する。

特開平７−３０７３８９号公報特開平１０−１８９７４１号公報特開昭６３−２９９１３９号公報特開昭５９−１０５３５４号公報特開平１１−２０３８８８号公報

ヒューズ素子を切断するのに十分な電流を流すか、または十分なパワーのレーザビームを照射すると、急激な発熱によりヒューズ素子が溶融し蒸発する。ヒューズ素子を構成する材料の溶融物が飛散し、ヒューズ素子に接続されている他の素子や、ヒューズ素子を覆う絶縁膜が損傷を受ける場合がある。特に、ヒューズ素子の上部を覆っている層間絶縁膜や保護膜の一部が飛散したり、これらの膜にクラックが発生したりすると、半導体装置の信頼性が低下してしまう。また、飛散物がヒューズ素子周辺に付着すると、電気回路が短絡されてしまう場合もある。

層間絶縁膜等の物理的な破壊までには至らない場合であっても、ヒューズ素子を切断する時に発生する熱は、温度の急激な上昇及び下降による熱的ストレス発生の原因になる。この熱的ストレスは、例えば配線抵抗の変動や電子回路の信頼性低下をもたらす。

本発明の目的は、装置の信頼性低下を回避することができるヒューズ素子の切断手順の決定方法を提供することである。

本発明の一観点によると、（ａ）半導体基板上に形成された評価用ヒューズ素子に、該評価用ヒューズ素子が切断されるまで電気パルスを複数回印加する工程と、（ｂ）前記工程ａで前記評価用ヒューズ素子に与えられた電気エネルギの総量を求める工程と、（ｃ）前記工程ｂで求められた電気エネルギの総量に基づいて、前記評価用ヒューズ素子と同一の切断特性を持ったヒューズ素子を切断するための電気エネルギの総量に相当する切断閾値を決定する工程と、（ｄ）切断すべきヒューズ素子に印加する電気パルスの電圧及び電流の少なくとも一方、パルス幅、及びパルス数を、切断すべきヒューズ素子に投入される電気エネルギの総量が前記切断閾値以上になるように決定する工程とを有し、前記複数回印加される電気パルスの間隔は先に印加されたパルスによって上昇した温度が元に戻る時間に設定されるヒューズ素子切断手順の決定方法が提供される。

電気パルスを複数回印加するため、１パルス当たりのエネルギを小さくすることが可能になる。これにより、ヒューズ切断時の温度上昇が緩和され、ヒューズ周辺の素子や絶縁膜に与える影響を軽減することができる。このため、上層のヒューズ素子と下層のヒューズ素子とを重ねて配置することが可能になる。ヒューズ素子に幅の狭い部分を設けることにより、切断しやすくなる。ヒューズ素子に折れ曲がり箇所や渦巻状部分を設けることにより、ヒューズ素子の実効長を長くすることができる。

まず、本発明の実施例によるヒューズ素子の基本的な切断原理について説明する。１度の電気パルスによりヒューズ素子を切断するためには、１パルス当たり大きなパワーが必要とされる。実施例においては、複数の電気パルスを印加して繰り返し熱ストレスを生じさせ、繰り返し熱ストレスによるヒューズ素子構成材料のマイグレート現象を利用してヒューズ素子を切断する。この場合、１度の電気パルスで切断する方法に比べて、１つずつの電気パルスのエネルギは少なくてよいと考えられる。

１度の電気パルスでヒューズ素子を切断するために必要十分な１パルス当たりのエネルギを切断閾値Ｅ_thとする。複数の電気パルスを印加してヒューズ素子を切断する場合には、印加される各電気パルスのエネルギの合計Ｅ_totalが切断閾値Ｅ_th以上であることが切断の条件になると考えられる。例えば、ヒューズ素子を１度の電気パルスで切断するために、５×１０^−７Jのエネルギが必要である場合、このヒューズ素子を切断するには、２．５×１０^−７Jの電気パルスを２度印加すればよいと考えられる。また、電気パルスをｎ回印加して切断する場合には、各電気パルスのエネルギを（５×１０^−７／ｎ）Ｊとすればよいと考えられる。

なお、複数回印加される電気パルスのエネルギを等しくする必要はなく、合計が５×１０^−７J以上になるようにすればよい。例えば、１度目の電気パルスのエネルギを２×１０^−７Jにし、２度目の電気パルスのエネルギを３×１０^−７Jにしてもよい。電気パルスをｎ回印加する場合にも、すべての電気パルスのエネルギを等しくする必要はない。

電気パルスの印加回数をｎ（ｎは２以上の整数）とし、すべての電気パルスのエネルギを等しくすると、１パルス当たりのエネルギを、切断閾値Ｅ_thの１／ｎに減少させることができる。これにより、ヒューズ素子の溶融による飛散現象が生じにくくなり、ヒューズ素子周辺の素子や絶縁膜への影響を軽減することができる。

すべての電気パルスの電気エネルギを等しくする場合に、１パルス当たりのエネルギを切断閾値Ｅ_thの１／ｎに等しくする必要はなく、Ｅ_th／ｎ以上にすればよい。例えば、１パルス当たりのエネルギを切断閾値Ｅ_thの６０％にした場合には、２回の電気パルスの印加により切断され、切断閾値Ｅ_thの３０％にした場合には、４回の電気パルスの印加により切断される。

１つの電気パルスのエネルギは、電圧と電流とパルス幅（時間幅）との積であるから、１度の印加でヒューズ素子を切断可能なエネルギを持つ電気パルスを複数の電気パルスに分割する方法として、電気パルスの電圧または電流を小さくする方法、及びパルス幅を短くする方法が考えられる。なお、両者を組み合わせて、電圧または電流を小さくし且つパルス幅を短くしてもよい。

図１を参照して、第１の実施例によるヒューズ素子の切断方法について説明する。第１の実施例では、パルス幅を調節することにより、１パルス当たりのエネルギを変化させた。印加する電気パルスの間隔は、先に印加した電気パルスによる温度上昇の影響を受けないようにするために、ヒューズ素子が十分冷えた状態で次の電気パルスの印加を行った。具体的には、電気パルスの間隔を数秒〜数十秒とした。

図１に、種々のパルス幅について、ヒューズ素子を切断するまでに要したパルス数と、そのパルス数で切断されたヒューズ素子の割合との関係を示す。図１の横軸は、切断までに要したパルス数を表し、縦軸は、切断されたヒューズ素子の割合を表す。なお、ヒューズ素子は、ポリシリコン層と金属シリサイド層との２層構造とし、全数を５０００個とした。図中の黒丸、白丸、三角、正方形、及び菱形は、それぞれ印加した電気パルスのパルス幅が１２００ｎｓ、８６０ｎｓ、６００ｎｓ、４８０ｎｓ、及び２５０ｎｓの場合を示す。なお、いずれのパルス幅の場合も、電圧及び電流の条件は同一とした。

パルス幅が１２００ｎｓの時、１回の電気パルスの印加ですべてのヒューズ素子が切断された。このときにヒューズ素子に与えられた電気エネルギをＥ（１２００）とする。

パルス幅を８６０ｎｓにすると、１回の電気パルスの印加で４０５０個のヒューズ素子が切断され、残りの９５０個のヒューズ素子は、２回または３回の電気パルスの印加で切断された。切断に要する電気パルス数にばらつきが生ずるのは、ヒューズ素子の幅、膜厚、ヒューズ素子を形成するポリシリコンや金属シリサイドのグレイン形状及び大きさ、ヒューズ素子の側壁の形状、ヒューズ素子周囲の絶縁膜の厚さ等のばらつきにより、切断特性がばらついたためと考えられる。

ヒューズ素子の切断特性のばらつきを考慮すると、本実験で用いた電圧及び電流条件の下で、ヒューズ素子を１回の電気パルスの印加で再現性よく切断するための電気パルスのパルス幅は、約１２００ｎｓであると推定できる。すなわち、ヒューズ素子の切断閾値Ｅ_thは、パルス幅１２００ｎｓの電気パルスの持つエネルギに等しいと推定できる。ヒューズ素子を切断するための必要十分なパルス幅は、統計的に十分なサンプル数のヒューズ素子に種々のパルス幅の電気パルスを印加して切断実験を行うことにより推定することができる。

パルス幅が６００ｎｓの場合には、１回の電気パルスの印加で切断されるものが全体の約１５％である。２回の電気パルスの印加で切断されるものが最も多く、その数は全体の約７０％である。パルス幅が６００ｎｓの電気パルスのエネルギは、パルス幅が１２００ｎｓの電気パルスのエネルギの１／２である。従って、パルス幅６００ｎｓの電気パルスを２回印加すると、ヒューズ素子に投入される合計のエネルギが、切断閾値Ｅ_thに等しくなる。すなわち、合計の投入エネルギが切断閾値Ｅ_thとなるように２回の電気パルスを印加すると、約８５％のヒューズ素子を切断することができる。残りの１５％のヒューズ素子は、３回の電気パルスの印加により切断された。２回の電気パルスの印加で切断されなかった理由は、製造上のばらつきであると考えられる。

パルス幅を４８０ｎｓにした場合について考察する。パルス幅を４８０ｎｓにすると、理想的には、３回の電気パルスの印加により、投入されたエネルギの合計が切断閾値Ｅ_thを超える。すなわち、３回の電気パルスの印加により、ほとんどのヒューズ素子が切断されると予測される。ところが、実際には、３回の電気パルスの印加では切断されず、８０％以上のヒューズ素子が切断されるまでに７回の電気パルスの印加が必要であった。１０回の電気パルスの印加により、すべてのヒューズ素子が切断された。このように、切断に必要なパルス数が、切断閾値Ｅ_thに基づいて予測したパルス数よりも多かった。同様に、パルス幅を２５０ｎｓにした場合にも、切断に必要なパルス数が、予測値よりも多かった。

図２を参照して、切断に必要なパルス数が予測値よりも多くなった理由について説明する。

図２（Ｂ）に、ヒューズ素子及びその切断回路の等価回路図を示す。ヒューズ素子ＦｕとＮチャネルＭＯＳトランジスタＴｒとの直列回路のヒューズ素子Ｆｕ側の端子に５Ｖの電源電圧が印加され、ＭＯＳトランジスタＴｒのソース端子が接地されている。ＭＯＳトランジスタＴｒのゲート電極に印加される電圧をＶ_１、ヒューズ素子ＦｕとＭＯＳトランジスタＴｒとの相互接続点の電位をＶ_２とする。ＭＯＳトランジスタＴｒのゲート電極に電気パルスを印加するとＭＯＳトランジスタＴｒが導通し、ヒューズ素子Ｆｕに電流が流れる。ヒューズ素子Ｆｕに投入されたエネルギが切断閾値Ｅ_th以上になるとヒューズ素子Ｆｕが切断される。

図２（Ａ）にパルス電圧Ｖ_１及び電位Ｖ_２の波形を示す。横軸は経過時間を表し、縦軸は電位を表す。ゲート電極に印加されるパルス電圧Ｖ_１は、方形波のように急峻に立ち上がるのではなく、実際にはある時定数で立ち上がり、その後定常状態になる。パルス電圧Ｖ_１が立ち上がると、ヒューズ素子Ｆｕに電流が流れ始めるため、電位Ｖ_２が急激に低下する。電位Ｖ_２は、電源電圧から、ヒューズ素子Ｆｕによる電圧降下分だけ低下したところで一旦平衡状態になる。ヒューズ素子Ｆｕが切断されると、電位Ｖ_２は接地電位まで急激に低下し、その後接地電位を維持する。

パルス幅が、パルスの立ち上がり時間に比べて十分長い場合には、立ち上がり部分の影響を無視することができる。ところが、パルス幅が４８０ｎｓ及び２５０ｎｓ程度まで短くなると、立ち上がり部分の影響を無視できなくなると考えられる。例えば、パルス電圧が立ち上がった後、定常状態になる前に立ち下がってしまう。このため、ヒューズ素子Ｆｕに流れる電流も、定常状態になる前に減少してしまう。これにより、当初予測されたパルス数よりも多くの電気パルスを印加しなければならなくなったと考えられる。

パルス幅を２５０ｎｓにした場合、電気パルスの印加回数を１５〜２０回にすると、ヒューズ素子を切断することができる。これは、パルス幅２５０ｎｓの電気パルスは、切断閾値Ｅ_thの１／１５〜１／２０程度のエネルギを持っていると考えられる。このように、１パルス当たりのエネルギが切断閾値Ｅ_thにくらべて１桁程度低い場合であっても、電気パルスの印加回数を多くすることにより、ヒューズ素子を切断することが可能である。

図１において、パルス幅を４８０ｎｓ以下にした場合は、電圧が定常状態に到達する前に立ち下がるのであるから、パルス幅の短縮化と同時に、パルス電圧を低くしたとも考えられる。すなわち、ヒューズ素子に印加する電圧を低くしても、印加するパルス数を増加させることにより、ヒューズ素子を切断できることがわかる。

次に、図３を参照して、第２の実施例について説明する。第２の実施例では、パルス幅を一定にし、ヒューズ素子に流す電流の大きさを変えて、切断に至るまでの実効時間を評価した。図３の横軸は、切断に至るまでの実効時間を、単位「ｍｓ」で表し、縦軸は、切断されたヒューズ素子の割合を、単位「％」で表す。ここで、「切断に至るまでの実効時間」は、電気パルスの印加回数とパルス幅との積で定義される。図中の丸、三角、正方形、及び菱形は、それぞれヒューズ素子に流す電流が７０ｍＡ、６０ｍＡ、５０ｍＡ、及び４０ｍＡの場合を示す。いずれの場合も、パルス幅は１×１０^−３ｍｓである。

電流を７０ｍＡとすると、切断までの実効時間が１×１０^−３ｍｓのものが約９０％であり、残りの１０％のヒューズ素子は、実効時間１×１０^−２ｍｓまでにすべて切断された。電流を６０ｍＡにすると、実効時間１×１０^−３ｍｓまでに切断されたものは無かったが、実効時間１×１０^−２ｍｓまでに１００％のヒューズ素子が切断された。電流を少なくすると、切断までの実効時間が長くなる。

例えば、電流を４０ｍＡにすると、実効時間１０００ｍｓまでに約９０％のヒューズ素子が切断される。例えば、パルス幅１２００ｎｓ、電流４０ｍＡの電気パルスを印加する場合には、切断に要するパルス数が８３４回になると推測される。また、図３から、電流を４０ｍＡにしてすべてのヒューズ素子を切断するためには、実効時間を１００００ｍｓにしなければならないことがわかる。パルス幅を２５０ｎｓにし、実効時間を１００００ｍｓにするためには、印加すべきパルス数が４００００回になる。

以下、第１及び第２の実施例によるヒューズ素子の切断方法をまとめる。まず、評価用のヒューズ素子に、切断されるまで電気パルスを複数回印加する。ヒューズ素子が切断されるまでに投入された電気エネルギの総量から切断閾値Ｅ_thを決定する。ヒューズ素子に与えられる電気エネルギの総量が切断閾値以上になるように、電気パルスの電圧または電流、パルス幅、及びパルス数を決定する。決定された条件で、実際に切断すべきヒューズ素子に電気パルスを印加し、切断の処理を行う。

次に、図４〜図６を参照して、第３の実施例について説明する。上記第１の実施例では、ヒューズ素子が切断されるまでに印加する電気パルスのパルス幅を一定にしたが、第３の実施例では、時間の経過と共にパルス幅を変化させる。

図４に、第３の実施例によるヒューズ切断方法のフローチャートを示す。まず、ステップＳ１で、切断すべきヒューズ素子の初期抵抗値を測定する。抵抗値測定のためにヒューズ素子に流すパルス電流の大きさは１ｍＡ以下、パルス幅は１ｍｓ以下である。ステップＳ２において、ヒューズ素子の初期抵抗値と目標抵抗値とを比較する。初期抵抗値が目標抵抗値の２倍以下であれば、ステップＳ３に進み、初期抵抗値が目標抵抗値の２倍よりも大きい場合には、ステップＳ４でエラーコメントを出力して、ステップＳ３に進む。ここで、初期抵抗値が目標抵抗値の２倍としたのは、初期不良による歩留まりの低下を防止するためであり、「２倍」の代わりに、任意の適当な値に設定することが可能である。

ステップＳ３で、変数ｍに１を代入する。変数ｍは、ヒューズ素子に印加する電気パルスが何回目のパルスであるかを示す。ステップＳ５において、ヒューズ素子に第ｍ回目の切断パルスを印加する。

図５に、第ｍ回目の切断パルスのパルス幅、及び第ｍ回目のパルスを印加した時までの通電時間の累積値を示す。電気パルスの印加回数が増えるに従って、パルス幅が長くなるように決められている。ここでは、ｍ＝１であるため、パルス幅０．１ｍｓの電気パルスをヒューズ素子に印加する。ステップＳ６において、ヒューズ素子の抵抗値を測定する。抵抗値の測定条件は、ステップＳ１で初期抵抗値を測定した条件と同一である。

ステップＳ７において、ヒューズ素子への通電時間の合計が２０００ｍｓ以下か否かを判定する。通電時間の合計は、図５に示した変数ｍと通電時間の累積値との関係から容易に算出することができる。通電時間の合計が２０００ｍｓ以上のとき、ステップＳ１０に進み、２０００ｍｓ未満のとき、ステップＳ８に進む。ステップＳ８で、ヒューズ素子の抵抗値が１ＭΩ以上か否かを判定する。ヒューズ素子の抵抗値が１ＭΩ以上のとき、ヒューズ素子が切断されたと判断され、ステップＳ１０に進む。ステップＳ１０において、ヒューズ素子の抵抗値の測定結果を記録して、切断処理を終了する。

ステップＳ８において、ヒューズ素子の抵抗値が１ＭΩ未満であった場合、すなわち、ヒューズ素子が未だ切断されていないと判断された場合、ステップＳ９で変数ｍに１を加算して、ステップＳ５に戻る。このようにして、通電時間の合計が２０００ｍｓ以上になるか、またはヒューズ素子が切断されたと判定されるまで、電気パルスの印加と抵抗値の測定とを繰り返す。印加する電気パルスのパルス幅は、図５に示したように、印加回数が増加するに従って長くなる。

図４及び図５に示した切断処理を、多数のヒューズ素子について実行した。その結果を図６に示す。

図６は、ヒューズ素子に流したパルス電流の大きさと、切断に至るまでの累積時間との関係を示す。横軸はパルス電流を単位「ｍＡ」で表し、縦軸は、切断に至るまでの累積時間を単位「ｍｓ」で表す。図６においては、多数の評価用試料を、印加したパルス電圧によってグループ分けしている。ヒューズ素子に印加したパルス電圧は、２．１Ｖ、２．３Ｖ、２．５Ｖ、２．７Ｖ、３．０Ｖ、及び３．５Ｖの中から選択した。各グループ内でパルス電流の大きさがばらついているのは、評価用ヒューズ素子の初期抵抗値がばらついているためである。

パルス電流の大きさが４５ｍＡ以上であれば、パルス幅０．１ｍｓの電気パルスを１回印加することにより、ヒューズ素子が切断されることがわかる。パルス電流を小さくすると、切断に至るまでの累積時間が長くなる。特に、パルス電流が４２ｍＡよりも小さくなると、切断に至るまでの累積時間が急激に長くなっている。電気パルスのパルス幅を一定にする場合、急激に長くなった累積時間分の電気パルスを印加するには、パルス数を急激に増加させなければならない。パルス数の急激な増加により、ヒューズ素子を切断するための処理時間が極端に長くなる。例えば、パルス幅を０．２５ｍｓにし、パルス間隔を０．２５ｍｓにした場合、２０００ｍｓの累積時間を達成するには、４０００ｍｓの処理時間が必要とされる。

図５に示したように、パルス幅を段階的に長くしていくと、２０００ｍｓの累積時間を達成するまでの処理時間は、２００３．５ｍｓになる。このように、電気パルスの印加回数の増加に従って、パルス幅を長くすることにより、処理時間を短くすることが可能になる。

電気パルスのパルス幅は、図５に示した例に限らず、種々の数列にすることができる。例えば、第ｍ番目の電気パルスのパルス幅をＡ×２^ｍにしてもよいし、より一般的にＡ×ｉ^ｍにしてもよい。そのほかに、第ｍ番目の電気パルスのパルス幅をＡ×ｍ^ｉにしてもよい。ここで、Ａ及びｉは、任意の定数である。

また、パルス間隔を一定にしてもよいし、パルス幅が長くなるに従って、パルス間隔を長くしてもよい。ただし、パルス間隔をパルス幅と同程度まで長くしてしまうと、処理時間の短縮化という効果が得られなくなってしまう。例えば、パルス間隔は、先に印加された電気パルスによって上昇した温度が元に戻るまでの時間に設定してもよい。

第３の実施例では、図４に示したステップＳ８においてヒューズ素子が切断されたか否かが判定される。判定の基準となる抵抗値は、図４にて１ＭΩとしているが、実質的に切断されたと判断される程度に高抵抗であればよい。例えば、数百ｋΩであっても、読み出し回路にとって十分な高インピーダンスであれば、実質的にヒューズは切断されたと判断される。数十Ωから数百Ω程度のトリミング回路のときは、ヒューズ抵抗が数ｋΩ〜数十ｋΩであれば実質的に切断されたと判断される。切断されたと判定された場合には、その後の電気パルスの印加が行われない。このため、不要な電気パルスの印加を防止することができる。これにより、切断に要する時間の短縮化を図ることが可能になる。

次に、実際の半導体装置に組み込まれるヒューズ素子とそれを切断するための回路について説明する。基本的な回路構成は、図２（Ｂ）に示した等価回路と同じである。なお、電源電圧は５Ｖである必要はない。ヒューズ素子Ｆｕに流れる電流は、ヒューズ素子Ｆｕの抵抗値、ＭＯＳトランジスタＴｒの導通状態における抵抗値、及び電源電圧に依存する。ヒューズ素子Ｆｕが切断されると、ＭＯＳトランジスタＴｒのゲート電極にパルス電圧が印加されても、ドレイン電流は流れない。

図２（Ｂ）では、ヒューズ素子ＦｕとＭＯＳトランジスタＴｒとを直列接続したひと組のヒューズ回路を示しているが、ひとつの半導体集積回路装置に複数組のヒューズ回路を形成してヒューズアレイを構成してもよい。また、複数個のヒューズ素子に１個の切断用トランジスタを用意してもよい。この構成では、１つのヒューズ素子に投入される１パルス当たりのエネルギが小さくなるが、電気パルスを複数回印加することにより、複数のヒューズ素子をほぼ同時に切断することができる。

一つのヒューズ素子に対して複数個の切断用トランジスタを配して、大きな切断用電流を流すことも可能である。また、切断用トランジスタをＣＭＯＳ構成としてもよいし、バイポーラトランジスタで構成してもよい。そのほかに、ラッチ回路を用いて、切断用トランジスタのゲート電圧を高電圧状態に保つ時間を長くし、切断電流が流れるパルス長を長くするようにして、複数回に分けて切断電流が流れるようにしてもよい。

ヒューズ素子に印加される切断用の電気パルスを、パルス信号発生器で形成するようにしてもよい。パルス信号発生器で生成される電気パルスを、半導体集積回路装置のクロック信号に同期させてもよい。また、分周期等を用いてクロック信号の周波数を変換し、変換された信号に、切断用の電気パルスを同期させてもよい。遅延回路を設けて、切断用の電気パルスをクロック信号から遅延させてもよい。

また、ヒューズ素子が切断されたか否かを確認する導通状態確認回路を付加してもよい。導通状態確認回路からの信号をフィードバックして、ヒューズ素子が切断された後には、切断用の電気パルスがヒューズ素子に印加されないような回路構成としてもよい。また、この制御をプログラムで行ってもよい。

図７に、第４の実施例によるヒューズ素子及び切断用トランジスタを含む半導体装置の平面図を示す。ウェルタップ３、ＭＯＳトランジスタ２、及びヒューズ素子１が、半導体基板上に配置されている。ＭＯＳトランジスタ２は、ゲート電極２Ｇ、及びその両側のソース領域２Ｓとドレイン領域２Ｄとを含んで構成される。ヒューズ素子１の一端が、コンタクトホールＣＨ１を介して上層の電源線６に接続される。ヒューズ素子１の他端とドレイン領域２Ｄとが、コンタクトホールＣＨ２、上層の相互接続配線５、及び複数のコンタクトホールＣＨ３を介して、相互に接続される。

ソース領域２Ｓ及びウェルタップ３が、それぞれ複数のコンタクトホールＣＨ４及び複数のコンタクトホールＣＨ５を介して、上層の接地線４に接続される。ゲート電極２Ｇが、コンタクトホールＣＨ６を介して、上層の配線７に接続される。

図８に、図７の一点鎖線Ａ８−Ａ８における断面図を示す。ｐ型シリコンからなる半導体基板１０の表面に、素子分離絶縁膜１１が形成され、複数の活性領域が画定されている。半導体基板１０の表層部に、ｐ型ウェル１２及びｎ型ウェル１３が形成されている。ｐ型ウェル１２内に、２つの活性領域が配置される。ｎ型ウェル１３は、素子分離絶縁膜１１の下方に配置される。

ｐ型ウェル１２内の一つの活性領域の表層部にｐ型のウェルタップ３が形成されている。もう一方の活性領域内に、ＮチャネルＭＯＳトランジスタ２が形成されている。ＭＯＳトランジスタ２は、ソース領域２Ｓ、ドレイン領域２Ｄ、及びゲート電極２Ｇを含んで構成される。素子分離絶縁膜１１の上に、ヒューズ素子１が形成されている。基板の法線に平行な視線で見たとき、ｎ型ウェル１３は、ヒューズ素子１を内包するように配置される。ゲート電極２Ｇ及びヒューズ素子１は、ポリシリコン層と高融点金属シリサイド層とが積層された２層構造を有する。

ヒューズ素子１、ＭＯＳトランジスタ２、及びウェルタップ３を覆うように、層間絶縁膜２０が形成されている。層間絶縁膜２０は、リンケイ酸ガラス（ＰＳＧ）層とボロンリンケイ酸ガラス（ＢＰＳＧ）層との２層構造を有し、その合計の厚さは０．６〜０．８μｍである。層間絶縁膜２０に、コンタクトホールＣＨ１〜ＣＨ５が形成されている。コンタクトホールＣＨ１及びＣＨ２は、それぞれヒューズ素子１の両端の端子上に配置されている。コンタクトホールＣＨ３、ＣＨ４、及びＣＨ５は、それぞれ基板の法線に平行な視線で見たとき、ドレイン領域２Ｄ、ソース領域２Ｓ、及びウェルタップ３の内部に位置する。これらのコンタクトホールＣＨ１〜ＣＨ５内に、導電プラグが充填されている。導電プラグは、例えばタングステンで形成される。なお、コンタクトホールＣＨ１〜ＣＨ５の内面上に、ＴｉＮ、ＴｉＯＮ等からなる密着層を形成してもよい。

層間絶縁膜２０の上に、接地線４、相互接続配線５、及び電源線６が形成されている。これらの配線は、Ａｌ、ＡｌＳｉ合金、ＡｌＳｉＣｕ合金等で形成される。その他に、Ｃｕ、ＣｕＣｒ合金、ＣｕＺｒ合金、ＣｕＰｄ合金等で形成してもよい。これらの配線の下に、Ｔｉ、ＴｉＮ、ＴｉＯＮ等のバリア層を配置してもよい。さらに、配線の上に、Ｔｉ、ＴｉＮ等のキャップ層を配置してもよい。

接地線４は、コンタクトホールＣＨ４内の導電プラグを介してソース領域２Ｓに接続されると共に、コンタクトホールＣＨ５内の導電プラグを介してウェルタップ３に接続されている。相互接続配線５は、コンタクトホールＣＨ２及びＣＨ３内の導電プラグを介して、ヒューズ素子１の一方の端子とドレイン領域２Ｄとを接続する。電源線６は、コンタクトホールＣＨ１内の導電プラグを介して、ヒューズ素子１の他方の端子に接続されている。保護膜２５が、接地線４、相互接続配線５、及び電源線６を覆う。保護膜２５は、例えば酸化シリコン層と窒化シリコン層との２層構造を有し、その合計の厚さは０．８〜１．４μｍである。

次に、図９（Ａ）〜図９（Ｅ）を参照して、上記第４の実施例による半導体装置の製造方法について説明する。

図９（Ａ）に示すように、ｐ型シリコンからなる半導体基板１の表面の一部の領域に、酸化シリコンからなる厚さ５００ｎｍの素子分離絶縁膜１１を形成する。素子分離絶縁膜１１は、例えばＬＯＣＯＳ法により形成される。なお、シャロートレンチアイソレーション（ＳＴＩ）法によって形成してもよい。イオン注入により、ｐ型ウェル１２及びｎ型ウェル１３を形成する。素子分離絶縁膜１１を形成するときに用いた耐酸化性マスクを除去して活性領域に半導体基板１０の表面を露出させる。熱酸化することにより、活性領域の表面に酸化シリコン膜１５を形成する。ＭＯＳトランジスタが形成される活性領域の酸化シリコン膜１５は、ゲート絶縁膜になる。

なお、酸化シリコン膜１５の代わりに、酸化シリコン膜と窒化シリコン膜との２層構造、酸化タンタル膜と酸化シリコン膜との２層構造、または２層の酸化シリコン膜の間に窒化シリコン膜が挟まれた３層構造の膜を用いてもよい。また、これらの積層膜中の窒化シリコン膜の代わりに、酸窒化シリコン膜を用いてもよい。窒化シリコン膜は、例えば、熱酸化により形成された酸化シリコン膜を、Ｎ_２ガスまたはＮＯ_ｘガス中で熱処理して窒化することにより形成される。その他に、原料ガスとしてテトラエチルオルソシリケート（ＴＥＯＳ）、酸素（Ｏ_２）またはオゾン（Ｏ_３）、及びＮＯ_ｘを用いたプラズマ励起型ＣＶＤやＥＣＲプラズマを用いたＣＶＤにより形成することも可能である。窒化シリコン膜の表層のみを、酸化性雰囲気中で熱酸化することにより、２層の酸化シリコン膜の間に窒化シリコン膜が挟まれた３層構造を形成することも可能である。

図９（Ｂ）に示すように、基板の最表面上に、シラン（ＳｉＨ_４）と窒素（Ｎ_２）とを用いた化学気相成長（ＣＶＤ）によりポリシリコン層１６を形成する。成長条件は、下記の通りである。
シランと窒素との流量比：２０：８０
ガス流量：２００ｓｃｃｍ
圧力：３０Ｐａ
基板温度：６００℃
成長時の基板温度を上記温度よりも低くすると、アモルファスシリコンが堆積する。アモルファスシリコンが堆積した後に基板を加熱して、多結晶化させてもよい。また、アモルファスシリコン層をそのまま用いてもよい。ポリシリコン層１６の厚さの好適な範囲は２０〜１０００ｎｍであり、より好適な範囲は８０〜２００ｎｍである。ポリシリコン層１６に、不純物濃度が１×１０^２０ｃｍ^−３になるように、リン（Ｐ）を一様に拡散させる。拡散温度は、例えば８００〜９００℃とする。なお、拡散工程前に、ポリシリコン層１６の表面に形成されている自然酸化膜をバッファードフッ酸等で除去することが好ましい。

ポリシリコン層１６の上に、タングステンシリサイド（ＷＳｉ_ｘ）等からなる高融点金属シリサイド層１７を形成する。高融点金属シリサイド層１７の厚さの好適な範囲は２５〜５００ｎｍであり、より好適な範囲は８０〜２００ｎｍである。高融点金属シリサイド層１７は、例えば、スパッタリングまたはＣＶＤにより形成することができる。高融点金属シリサイド層１７を、ＷＳｉ_ｘ以外に、ＭｏＳｉ_ｘ、ＴｉＳｉ_ｘ、ＴａＳｉ_ｘ等で形成してもよい。高融点金属シリサイド層１７の代わりに、金属の層を形成してもよい。用いることができる金属の例として、Ｍｏ、Ｔｉ、Ｔａ、Ｗ等の高融点金属、Ｃｏ、Ｃｒ、Ｈｆ、Ｉｒ、Ｎｂ、Ｐｔ、Ｚｒ、Ｎｉ等の遷移金属等、及びこれらの金属の合金が挙げられる。

１１００℃で１０秒間のラピッドサーマルアニール（ＲＴＡ）を行い、ポリシリコン層１６及び高融点金属シリサイド層１７の低抵抗化を図る。この熱処理により、ポリシリコン層１６の高融点金属シリサイド層１７との界面での剥離を防止することができる。アニール時間の好適な範囲は、１〜１２０秒であり、より好適な範囲は５〜３０秒である。アニール温度の好適な範囲は８００〜１１５０℃であり、より好適な範囲は９００〜１１００℃である。ＲＴＡの代わりに、電気炉を用いて熱処理を行ってもよい。この場合の熱処理時間の好適な範囲は５〜９０分であり、より好適な範囲は１５〜３０分である。

図９（Ｃ）に示すように、ポリシリコン層１６及び高融点金属シリサイド層１７をパターニングし、この２層からなるゲート電極２Ｇ及びヒューズ素子１を残す。この２層のエッチングは、例えばＥＣＲプラズマエッチング装置を用いて行うことができる。エッチングガスとして、例えば塩素（Ｃｌ_２）と酸素（Ｏ_２）との混合ガスを用いる。

図９（Ｄ）に示すように、ゲート電極２Ｇをマスクとして、その両側の基板表層部にリンイオンを注入し、低濃度ドレイン（ＬＤＤ）構造の低濃度領域２Ｓａ及び２Ｄａを形成する。ｐ型ウェル１２内のもう一つの活性領域の表層部にボロンイオンを注入することにより、ウェルタップ３を形成する。ウェルタップ３へのボロンの注入は、ＰチャネルＭＯＳトランジスタ（図示せず）のＬＤＤ構造の低濃度領域へのイオン注入と同時に行われる。

図９（Ｅ）に示すように、ゲート電極２Ｇ及びヒューズ素子１の側面上に、酸化シリコンからなるサイドウォールスペーサ１８を形成する。ゲート電極２Ｇ及びその側面上のサイドウォールスペーサ１８をマスクとして、その両側の基板表層部にリンイオンを注入し、ソース及びドレインの高濃度領域を形成する。これにより、ＬＤＤ構造を有するソース領域２Ｓ及びドレイン領域２Ｄが形成される。

ＰチャネルＭＯＳトランジスタのソース及びドレインの高濃度領域へのボロンイオン注入時に、ウェルタップ３にもさらにボロンイオンを注入する。イオン注入後、活性化アニールを行う。

その後、層間絶縁膜の形成、コンタクトホールの形成、コンタクトホールへの導電プラグの充填、配線の形成等の周知の工程を経て、図８に示した半導体装置が得られる。

なお、図９（Ｅ）に示した状態で、自己整合シリサイドプロセスを適用して、ソース領域２Ｓ、ドレイン領域２Ｄ、及びウェルタップ３の表面に、金属シリサイド膜を形成してもよい。このとき、ゲート電極２Ｇ及びヒューズ素子１の上面には、すでに高融点金属シリサイド層が露出しているため、その上面ではほとんどシリサイド反応が進まない。図９（Ｂ）に示した工程で高融点金属シリサイド層１７を形成せず、図９（Ｅ）の工程でソース及びドレイン領域へのイオン注入を行った後に、通常の自己整合シリサイドプロセスを適用して、ゲート電極２Ｇ及びヒューズ素子１の上面に高融点金属シリサイド膜を形成してもよい。

上記第４の実施例において、ヒューズ素子１の下方に形成されているｎ型ウェル１３は、ヒューズ素子１と半導体基板１０との間の寄生容量を低減させる機能を有する。

図１０に、第５の実施例による半導体装置の断面図を示す。以下、図８に示した第４の実施例による半導体装置との相違点について説明する。第４の実施例では、ＭＯＳトランジスタ２に接続されたヒューズ素子１が、素子分離絶縁膜１１の表面に接するように配置されていた。第５の実施例では、第４の実施例のヒューズ素子１に対応するヒューズ素子３０が、第１層目の層間絶縁膜２０の上に配置されている。ヒューズ素子３０の一方の端子が、層間絶縁膜２０を貫通するコンタクトホールＣＨ３内に充填された導電プラグを介して、ＭＯＳトランジスタ２のドレイン領域２Ｄに接続されている。第２層目の層間絶縁膜２２が、ヒューズ素子３０を覆う。

層間絶縁膜２２の上に、接地線４及び電源線６が形成されている。ウェルタップ３が、層間絶縁膜２０を貫通するコンタクトホールＣＨ５内に充填された導電プラグ、層間絶縁膜２０の上に形成された中間導電部材３１、及び層間絶縁膜２２を貫通するコンタクトホールＣＨ５ａ内に充填された導電プラグを介して接地線４に接続されている。ＭＯＳトランジスタ２のソース領域２Ｓが、層間絶縁膜２０を貫通するコンタクトホールＣＨ４内に充填された導電プラグ、層間絶縁膜２０の上に形成された中間導電部材３２、及び層間絶縁膜２２を貫通するコンタクトホールＣＨ４ａ内に充填された導電プラグを介して接地線４に接続されている。

ヒューズ素子３０の、ＭＯＳトランジスタ２に接続されていない方の端子が、層間絶縁膜２２を貫通するコンタクトホールＣＨ１０内に充填された導電プラグを介して、電源線６に接続されている。

素子分離絶縁膜１１の表面に接するように、他のヒューズ素子３５が配置されている。このヒューズ素子３５の両端は、それぞれ、層間絶縁膜２２の上に形成された配線３６及び３７に接続されている。接地線４、電源線６、及び配線３６、３７を、保護膜２５が覆う。

層間絶縁膜２０の表面上に配置されたヒューズ素子３０、中間接続部材３１、３２等は、ポリシリコン層と高融点金属シリサイド層とが積層された２層構造を有する。以下、この２層構造の形成方法について説明する。

ＣＶＤによりポリシリコン層を形成し、このポリシリコン層にリン等の不純物を拡散させる。ポリシリコン層の上に、ＣＶＤ等により高融点金属シリサイド層を形成する。この２層を形成した後、８５０℃で１０秒間のＲＴＡを行う。なお、熱処理の好適な温度は５００〜１０００℃であり、より好適な温度は７００〜９５０℃である。この熱処理温度の上限は、ＭＯＳトランジスタ２のソース及びドレイン領域の不純物の分布が崩れず、かつ第１層目の層間絶縁膜２０のリフローによる表面形状の変化が生じない程度に設定される。熱処理時間の好適な範囲は１〜１２０秒であり、より好適な範囲は５〜３０秒である。

ＲＴＡの代わりに、電気炉を用いて熱処理を行ってもよい。この場合の熱処理時間の好適な範囲は５〜９０分であり、より好適な範囲は１０〜３０分である。熱処理後、高融点金属シリサイド層とポリシリコン層とをパターニングして、ヒューズ素子３０、及び中間接続部材３１、３２等を残す。

ヒューズ素子３０や中間接続部材３１、３２を、ポリシリコンの単層で形成してもよい。この場合には、層間絶縁膜２０の上に、ポリシリコンの単層で構成された抵抗素子を配置することも可能になる。

第１の実施例で説明したように、複数回の電気パルスを印加してヒューズ素子を切断する方法を採用すると、ヒューズ素子の溶断による周辺への影響が小さいため、第５の実施例のようにヒューズ素子３０をＭＯＳトランジスタ２の近傍に配置することが可能になる。特に、ＭＯＳトランジスタ２の配置された活性領域とヒューズ素子３０とを、基板面内に関して少なくとも部分的に重ねて配置することができる。これにより、ヒューズ回路の占有面積を小さくすることができる。

図１１に、第６の実施例による半導体装置の断面図を示す。シリコンからなる半導体基板１０の表面の一部の領域に素子分離尾絶縁膜１１が形成されている。素子分離絶縁膜１１に囲まれた活性領域内にＭＯＳトランジスタ２が形成されている。素子分離絶縁膜１１の表面に接するように、複数のヒューズ素子４０が形成されており、ヒューズアレイを構成している。ヒューズ素子４０及びＭＯＳトランジスタ２を、第１層目の層間絶縁膜４１が覆う。

第１層目の層間絶縁膜４１の上に、複数のヒューズ素子４２が形成され、ヒューズアレイを構成している。ヒューズ素子４２を、第２層目の層間絶縁膜４３が覆う。第２層目の層間絶縁膜４３の上に、複数のヒューズ素子４４が形成され、ヒューズアレイを構成している。ヒューズ素子４４を、第３層目の層間絶縁膜４５が覆う。第３層目の層間絶縁膜４５の上に、配線５０が形成されている。配線５０を、保護膜５１が覆う。

図１１に示すように、複数の配線層にヒューズ素子を配置することができる。各ヒューズ素子は、ポリシリコン層と高融点金属シリサイド層との２層構造、ポリシリコンの単層構造等を有する。

第１の実施例による切断方法を採用すると、１つのヒューズ素子を切断する際に、その近傍の素子に与える影響が軽減される。このため、下層のヒューズ素子と上層のヒューズ素子とが、基板面内方向に関して少なくとも部分的に重なるように、複数のヒューズ素子を配置することが可能になる。

図１２（Ａ）〜（Ｇ）に、ヒューズ素子の平面形状の例を示す。図１２（Ａ）に示すヒューズ素子は、正方形状の一対の端子と、両者を接続する幅Ｗ、長さＬの直線部分とを有する。直線部分の幅は、一端から他端まで一定である。正方形状の端子のひとつの辺の中央において、当該端子に接続されている。図１２（Ｂ）に示すように、直線部分を、端子の頂点に接続してもよい。

図１２（Ｃ）に示すヒューズ素子は、一方の端子から他方の端子に向かって、幅が一定値Ｗの等幅部分、それよりも幅の狭い狭幅部分、及び幅が一定値Ｗのもうひとつの等幅部分がこの順番に連続した形状を有する。狭幅部分は、一方の縁から内側に向かって三角形状に窪んだ縁により画定される。窪んだ部分の縁は、例えば直角二等辺三角形の直角を挟む一対の辺に対応する。等幅部分は、端子のひとつの辺のほぼ中央において、当該端子に接続されている。図１２（Ｄ）に示すように、等幅部分を、端子の頂点に接続してもよい。

図１２（Ｅ）及び（Ｆ）に示すように、両側の縁から内側に向かって三角形状に窪んだ縁により、狭幅部分を画定してもよい。窪んだ部分の縁は、直角二等辺三角形の直角を挟む一対の辺に対応し、両側の縁を画定する直角二等辺三角形の頂点同士が対向するような形状とされている。図１２（Ｅ）のヒューズ素子においては、等幅部分が、端子のひとつの辺の中央において、当該端子に接続されており、図１２（Ｆ）のヒューズ素子においては、等幅部分が、端子の頂点に接続されている。

図１２（Ｇ）に示すヒューズ素子においては、狭幅部分の縁が、直角二等辺三角形の斜辺ともう一つの辺に対応する。一方の縁を画定する直角二等辺三角形の斜辺と、他方の縁を画定する直角二等辺三角形の斜辺とが、相互に平行になるような形状とされている。

図１２（Ｃ）〜（Ｇ）のように、狭幅部分を設けることにより、より少ないエネルギでヒューズ素子を切断することが可能になる。

図１３（Ａ）〜（Ｅ）に、ヒューズ素子の平面形状の他の例を示す。図１３（Ａ）〜（Ｃ）に示すヒューズ素子は、９０°の折れ曲がり箇所をそれぞれ２箇所、４箇所、及び６箇所有する。一方の端子から他方の端子に進むとき、右折と左折とが交互に現れる。２つの折れ曲がった箇所の間の直線部分は、一対の端子間を接続する最短の直線と平行であるかまたは直交する。図１３（Ｄ）に示すヒューズ素子は、１箇所の折れ曲がり箇所を有する。折れ曲がり箇所と端子との間の直線部分は、一対の端子間を接続する最短の直線と４５°の角度をなす。このように、折れ曲がり箇所を設けることにより、ヒューズ素子の実効長を長くすることができる。

図１３（Ｅ）に示すヒューズ素子は、一方の端部から他方の端部に向かって、狭幅部分、幅広部分、及びもう一つの狭幅部分がこの順番に配列した形状を有する。

図１４（Ａ）〜（Ｃ）に、ヒューズ素子の平面形状のさらに他の例を示す。図１４（Ａ）のヒューズ素子においては、一端から他端に進むとき、９０°の右折が２回現れ、その後９０°の左折が２回現れる。図１４（Ｂ）及び（Ｃ）のヒューズ素子は、渦巻状の部分を有する。いずれのヒューズ素子も、第１の渦巻部分と、それとは反対向きに渦巻く第２の渦巻部分とを含み、第１の渦巻部分の内側の端部が、第２の渦巻部分の内側の端部に接続されている。第１及び第２の渦巻部分の外側の端部が、それぞれ端子に接続されている。図１４（Ｂ）のヒューズ素子においては、一対の端子を結ぶ直線の一方の側に渦巻部分が配置され、図１４（Ｃ）のヒューズ素子においては、一対の端子の間に渦巻部分が配置されている。このように渦巻部分を設けることにより、ヒューズ素子の実効長を長くすることができる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

ヒューズ素子の切断までに要したパルス数と、切断されたヒューズ素子の割合との関係を示すグラフである。（Ａ）は、ヒューズ切断回路に印加するパルス電圧と、ヒューズ素子とトランジスタとの相互接続点の電位の波形とを示すグラフであり、（Ｂ）は、ヒューズ素子切断回路の等価回路図である。ヒューズ素子切断までの実効時間と、切断されたヒューズ素子の割合との関係を示すグラフである。第３の実施例による切断方法を示すフローチャートである。第３の実施例による切断方法において、第ｍ回目に印加するパルスのパルス幅を示す図表である。パルス電流と、ヒューズ素子が切断に至るまでの累積時間との関係を示すグラフである。第４の実施例による半導体装置の平面図である。第４の実施例による半導体装置の断面図である。第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その４）である。第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その５）である。第５の実施例による半導体装置の断面図である。第６の実施例による半導体装置の断面図である。ヒューズ素子の平面形状の例を示す平面図である。ヒューズ素子の平面形状の例を示す平面図である。ヒューズ素子の平面形状の例を示す平面図である。

符号の説明

１、３０、３５、４０、４２、４４ヒューズ素子、２ＭＯＳトランジスタ、３ウェルタップ、４接地線、５相互接続配線、６電源線、７、３６、３７、５０配線、１０半導体基板、１１素子分離絶縁膜、１２ｐ型ウェル、１３ｎ型ウェル、１５酸化シリコン膜、１６ポリシリコン層、１７高融点金属シリサイド層、１８サイドウォールスペーサ、２０、２２、４１、４３、４５層間絶縁膜、２５、５１保護膜、３１、３２中間接続部材

Claims

（ａ）半導体基板上に形成された評価用ヒューズ素子に、該評価用ヒューズ素子が切断されるまで電気パルスを複数回印加する工程と、
（ｂ）前記工程ａで前記評価用ヒューズ素子に与えられた電気エネルギの総量を求める工程と、
（ｃ）前記工程ｂで求められた電気エネルギの総量に基づいて、前記評価用ヒューズ素子と同一の切断特性を持ったヒューズ素子を切断するための電気エネルギの総量に相当する切断閾値を決定する工程と、
（ｄ）切断すべきヒューズ素子に印加する電気パルスの電圧及び電流の少なくとも一方、パルス幅、及びパルス数を、切断すべきヒューズ素子に投入される電気エネルギの総量が前記切断閾値以上になるように決定する工程と
を有し、前記複数回印加される電気パルスの間隔は先に印加されたパルスによって上昇した温度が元に戻る時間に設定されるヒューズ素子切断手順の決定方法。