JPS6246496A - 固定記憶装置の書き込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇ１全体の概略説明（第１図〜第３図）６２メモリの要
部の構成（第３図） Ｇ３アクセス（第３図、第４図） Ｇ４書き込み（第３図、第４図） Ｇ５ヒユーズ切断検出と再書き込み（第３図、第４図） ＣＧヒユーズ切断の再検出（第３図、第４図）Ｇ７書き
込み後のアクセス（第３図、第４図）Ｈ発明の効果 Ａ　産業上の利用分野 本発明は、ヒユーズ切断型の固定記憶装置の書き込み方
法に関する。

Ｂ　発明の概要 本発明は、ヒユーズ切断型の固定記憶装置の書き込み方
法において、書き込みパルスの供給後にヒユーズの切断
を検出し、ヒユーズが未切断状態にあるときは、書き込
みパルスの振幅を増大して供給することによって、ヒユ
ーズの抵抗値のばらつきを克服して、正しいプログラム
を確実に書き込むようにしたものである。

Ｃ従来の技術 従来、ＭＯＳトランジスタを構成要素とするメモリセル
を縦横に多数配列してメモリマトリクスを形成し、任意
に選択したアドレスに従って、このメモリマトリクスに
情報を書き込み、または、読み出す機能を有するＭＯＳ
メモリが電子計算機の記憶装置等に広く使用されている
。

まず、第６図〜第８図を参照しながら、従来のＭＯＳメ
モリについて説明する。

第６図に従来のＭＯＳメモリの概念的構成例を示す。こ
の第６図において、＋１１はメモリマトリクスであって
、Ｘデコーダ（２）及びＹデコーダ（３）にアドレス入
力が供給されると、両デコーダ＋２１．　＋３１及びセ
レクタ（４）によって、マトリクス（１）の所定のアド
レスのメモリセル（図示を省略）が選択され、このメモ
リセルに書き込まれたデータが、セレクタ（４）及び出
カバソファ回路（５）を介して、入出力端子（６）に読
み出される。なお、入力コントロール回路（７）はセレ
クタ（４）と入出力端子（６）との間に介在し、出力バ
ッファ回路（５）と共に、Ｒ／Ｗコントロール回路（８
）により、読み出し／書き込みモードに応じｒｉｌ［１
ｇ″′、Ｌ°　　　　　　　　　　　　　１ところで、
メモリマトリクスの集積度は、大容　　　　　　：。

量メモリに対する市場の要望に応じて、急速に増　　　
　　　１□ 大している。しかしながら、集積度の増大に伴う　　　
　　　、１て、多数のメモリセルのうち、不良となるセ
ルの’＠１４ｙ＊ｌ″”１°゛＋′。”７“、ｊ　％　
ＩＪ　（１’４”！”′　　　１頗６　Ａ＜　ｆｉ　′
７１−まう・＋０７・最近（７））％ＩＪ？　　　　　
　　：１・正規（Ｄ／−１１−ＩＪ？　）　ＩＪ　？、
ｌ：加１７・冗長″″１そり行またはメモリ列を設けて
おき、正規のメモ゛′′）　ＩＪ　？″ｘｌ；Ｊｉｏ／
ｒ−Ｉ７−１ｂｃ″＄１；６”ｌ”、４ｊ％＠・　　　
１＋０）−１１／　％　ＩＪ　１ｂｏＩＸｔ６ｆ：ｔ　
ｆｖ＆ｔｌ°ＪＧ７ｉＨｆｌ　　　　　。

パ′９″″″８′″／　％　’Ｊ　Ｊ”１パ８°＜　％
’ＪＪｅ、ｔ　６　＝に、Ｚ　　　　ｌにして、製品の
不良率を低減させることが行なわ　　　　　　：□ れている。　　　　　　　　　　　　　　　　　　　　
　　　　　　１冗長メモリ列を設けた従来のメモリの要
部の構成例を第７図に示す。

この第７図において、（１０１）は正規のメモリマトリ
クス（１）内の任意のアドレス（ｉ行ｊ列）のメモリセ
ルであって、詳細の図示は省略するが、例えば、１対の
負荷抵抗器及び１対のＭＯＳｌ−ランジスタから成るフ
リップフロップ回路を有し、電流のオン・オフによって
情報を記憶するスタティック型である。

（１０２）はＸアドレス（ワード線）、　（１０３）及
び（１０４）は１対の相補Ｙアドレス（ビ・ント線及び
ピント線）であって、それぞれメモリセル（１０１）に
接続されると共に、Ｙアドレス、即ちビット線（１０３
）及びビット線（１０４）はセレクタ（４）内のそれぞ
れ対応するＭＯＳトランジスタ（４０３）及び（４０４
）を介して、データ線（４０５）及び（４０６）に接続
される。両トランジスタ（４０３及び（４０４）の各ゲ
ートはセレクタ端子（４０１）に共通に接続される。

上述の正規のマトリクス（１１内のメモリセル（１０１
の属するメモリ列（３列）と切換えられるべき冗長メモ
リ列（ＩＲ）内には、メモリセル（１０１）に対応する
アドレス（ｉ行ｒ列）のメモリセル（１１１）があり、
このメモリセル（１１１）はメモリセル（１０１）と同
じワード線（１０２）に接続されると共に、冗長ビット
線（１１３）及び冗長ビット線（１１４）に接続される
。冗長メモリ列（ＩＲ）のビット線（１１３）及びビッ
ト線（１１４’）は、冗長メモリセレクタ（４Ｒ）のＭ
ＯＳトランジスタ（４１３）及び（４１４）を介して、
それぞれデータ線（４０５）及び（４０６）に接続され
る。両トランジスタ（４１３）　　　　　　、：及び（
４１４）の各ゲートは冗長セレクト端子（４１１）　　
　　　　・に共通に接続される。

（９）はアドレスバッファであって、プログラマブルＲ
ＯＭ　（固定記憶装置）　　（９ｍ）を含み、アドレス
入力端子Ａ１．Ａ２　　・・・Ａｎから供給された）　
アドレス信号は、Ｙデコーダ（３）を介して、セレクタ
（４）に供給されると共に、特定のアドレス入力（詳細
後述）だけが冗長セレクト端子（４１１）に）供給され
る。

プログラマブルＲＯＭ（９ｍ）は、例えば第８図に示す
ように、ＮチャンネルＭＯＳトランジスタ（９１１）　
、　　（９１２）・・・　（９１ｎ）とポリシリコン細
条のヒユーズ抵抗器（９２１）、　　（９２２）　　・
・・　（９２ｎ　）とを有する。各ＭＯＳトランジスタ
（９１１）等のソースは共に接地され、ゲートはそれぞ
れ入力端子（９３１）　、　　（９３２）　　・・・（
９３ｎ　）に接続される。ＭＯＳトランジスタ（９１１
）　。

（９１２）　　・・・　（９１ｎ　）のドレインは、そ
れぞれヒユーズ抵抗器（９２１）　、　　（９２２）　
　・・・　（９２ｎ　）を介して、電源端子ＴＰに接続
されると共に、出力端子（９４１）　、　　（９４２）
　　・・・　（９４ｎ　）に接続される。

読み出しまたは書き込みの場合、図示を省略したＸデコ
ーダによってワード線（１０２）が選択されると、この
ワード線（１０２）に接続されたメモリセル（１０１）
内のＭＯＳトランジスタが導通（オン）状態になって、
メモリセル（１０１）が活性化される。この場合、冗長
メモリ　（ＩＲ）のメモリセル（１１１）を含めて、同
じワード線（１０２）に接続されたメ１す“″。す゛て
が活性化される　　　　　　　：。

ので、所定のＹアドレス・、即ちビット１ｌｌ（１０３
）　　　　　　　　。

及びビット線（１０４）に接続されたＭＯ３Ｉ−ラン　
　　　　　　：ジスタ（４０３）及び（４０４）が、Ｙ
デコーダ（３）か　　　　　　　１ら端子（４０１）に
供給された“Ｏ”のセレクト信号によってオン状態とさ
れ、所定のメモリセル（１０１）だけが活性化されて、
情報の書き込み、読み出しが可能となる。

しかしながら、正規のメモリマトリクス（１１の任意の
アドレス（ｉ行ｊ列）のメモリセル（１０１”）、これ
に接続されるビット線（１０３）及びビット線（１０４
）のいずれかに欠陥が生じた場合には、このメモリセル
（１０１）に対して、情報の書き込み。

読み出しを行なうことができなくなる。

この場合、メモリマトリクスｆｉ＋のすべてのＹアドレ
スの各メモリセルに試験信号を順次供給するようなメモ
リ試験装置によって、正規のメモリマトリクス（１）内
のｊ列の欠陥メモリセル（１０１）が発見されると、ア
ドレスバッファ（９）内の各プログラマブルＲＯＭ（９
ｍ）は、この欠陥メモリセル（１０１）のＹアドレス信
号が入力端子Ａ１〜Ａｎに入力されたとき、冗長セレク
ト端子（４１１）　　に”０”の冗長セレクト信号ｓＲ
が供給されるようにプログラムされる。

このプログラムは、例えば、第８図のＭＯＳトランジス
タ（９１１）のゲートに入力端子（９３１）を介して“
１”の直流電圧を供給し、ＭＯＳトランジスタ　（９１
１）のドレイン電流によってヒユーズ抵抗器（９２１）
を切断することにより行なわれる。なお、このプログラ
ムの場合、電源端子ＴＰには、切断に充分なドレイン電
流を供給するため、通常の電源電圧よりも高い書き込み
電圧が印加される。

他に、レーザ光によってヒユーズ抵抗器を切断する方法
等があるが、上述の方法は、位置合せの必要もなく、メ
モリのプロービング試験と同時にプログラムを行なうこ
とができて、製造原価の点で有利である。

上述のようなプログラムの結果、入力端子Ａ１〜Ａｎに
欠陥メモリセル（１０１）のＹアドレス信号が入力され
ると、冗長セレクト端子（４１１）に“０”の冗長セレ
クト信号ＳＲが供給され、前述の正規マトリクス（１）
の場合と同様に、冗長セレクタ（４Ｒ）のＭＯＳ）ラン
ジスタ（４１３）　、　　（４１４）がオン状態とされ
、これにより、冗長メ去す列（ＩＲ）のビット線（１１
３）及びビット線（１１４）がデータ線（４０５）及び
（４０６）にそれぞれ接続されて、正規のメモリマトリ
クス（１１のｊ列が冗長メモリ列（ＩＲ）に切換えられ
、欠陥メモリセル（１０１）に代って、メモリセル（１
１１’）に対して、情報の書き込み、読み出しを行なう
ことができるようになる。

なお、ワード線（１０２）にはポリシリコンが用いられ
、ビット線（１０３）、ビット線（１０４）にはアルミ
ニウムが用いられることが多いが、アルミニウム配線の
方が欠陥が発生し易いこと、ポリシリコン配線は分布抵
抗により信号の伝送速度が遅いこと等から、ｉｌｌ常は
冗長メモリ列が使用されている。

Ｄ　発明が解決しようとする問題点 ところが、上述のようなヒユーズ抵抗器（９２１）等は
、チップ毎に抵抗値Ｒｆのばらつきが大きし）ため、正
しくプログラムすることが難しく、メモリの不良率を効
果的に低減することができないという問題があった。

この抵抗値のばらつきはヒユーズ抵抗器の製造工程に起
因するものである。

第９図にヒユーズ抵抗器の構成例を模式的に示す。この
第９図において、シリコン基板（９００）上に２酸化シ
リコンＩ’１ｉｉ（９０１）が形成され、その上にヒユ
ーズ抵抗器となるポリシリコンＩ！！ｊｌ　（９０２）
が例えば５００ｎｍの厚さに被着される。このポリシリ
コン膜（９０２）の全面を覆って形成された２酸化シリ
コンＩＷ（９０３）に電極接続用開口（９０４）と露出
用開口（９０５）がエツチング法によって設けられる。

次いで、２酸化シリコン層（９０３）の全面を覆ってア
ルミニウム層（９０６）が形成され、このアルミニウム
層（９０６）とポリシリコン膜（９０２）とは開口（９
０４）において接続される。

このア″′”９１（９°６）を１′チア１’ｔ、Ｃ所　
　　　　　ｉ。

１１０）ＥＮＡＲＩ　−ｙｆ＞“５６−６”ゞ°°゛８
−　　　　□；口（９０５）内のアルミニウム層が除去
される。このエツチングの後で、不活性化のための２酸
化シ１．３．ヵ１、破線（９０７）　ｒうすよう、ユ形
成あゎ　　　　　　：る。

ところが、上述のパターン形成工程において、エツチン
グがポリシリコン膜（９０２）の表層にまで及び、この
ためヒユーズ抵抗器の抵抗値が増大する。しかも、エツ
チング量を管理することが難しいため、抵抗値のばらつ
きが大きくなってしまう。

第１０図に示すように、プログラマブルＲＯＭ（９−）
の書き込み電圧が、曲線Ｃのような特性のＭＯＳ）ラン
ジスタ（９１１）等のブレークダウン電圧ＶＢよりも低
い電圧ｖｐｔに設定された場合、直線Ｌ・で示されるよ
うに・抵抗値Ｒｆが小さい　　　　　　　、方に偏った
チップの所定の、例えば、ヒユーズ抵抗器（９２１）に
は充分な大きさの電流１ｃが流れて、所定のヒユーズ抵
抗器（９２１）が切断される。

しかしながら、直線Ｌ２で示されるように、抵抗値Ｒｆ
が大きい方に偏ったチップでは、同じ書き込み電圧Ｖｐ
ｌに対して、不充分な電流Ｉｓが流れるだけとなり、所
定のヒユーズ抵抗器（９２１）は切断されるに至らない
。

所定のヒユーズ抵抗器を確実に切断するため、第１１図
に示すように、プログラマブルＲＯＭ（９ｍ）の書き込
み電圧が、曲線Ｃのような特性のＭＯＳトランジスタ（
９１１）等のブレークダウン電圧ＶＢよりも高い電圧Ｖ
ｐｈに設定された場合、直線Ｌ３で示されるように、抵
抗値Ｒｆが大きい方に偏ったチップの所定のヒユーズ抵
抗器（９２１）には充分な大きさの電流１ｃが流れて、
所定のヒユーズ抵抗器（９２１）が切断される。しかし
ながら、直線Ｌ４で示されるように、抵抗値Ｒｆが小さ
い方に偏ったチップでは、所望のトランジスタ（９１１
）のドレイン電流は直線Ｌ４と実線Ｃとの交点で表わさ
れる大きさとなって、所定のヒユーズ抵抗器（９２１）
が切断される。しかしながら、この場合は他のトランジ
スタ（９１２）〜（９１ｎ）がブレークダウンしてしま
い、破線Ｂと直線Ｌ４との交点で表わされるブレークダ
ウン電流１ｂによって、所定外のヒユーズ抵抗器（９２
２）〜（９２ｎ）も切　　　　　　　□。

断され、正しくｚ°ログラムすることができない。　　
　　　　　１か＼る点に鑑み、本発明の目的は、ヒユー
ズ切：： 新型０固定２１意装置°゛”パフ・５“−８抵抗器″：
１抵抗値のばらつきがある場合でも、確実に書き込　　
　　　　　ｉ：ｔ″″′！″″″ｔ　′６　ｒｆＡ　’
；ｉ−Ｅ　’１Ｍ　’ｉｔ　’ｆｔ　’）　＊　’ｊ”
　Ｍ　ｈ　７　＠　Ｇ　１１　　　　　　　Ｌ。

供するところにある。　　　　　　　　　　　　　　　
　　　　　（□ Ｅ　問題点を解決するための手段 本発明は、固定記憶装置の所定のヒユーズ抵抗器に書き
込み用のパルスを供給し、ヒユーズ抵抗器を切断してプ
ログラムを書き込むようにした固定記憶装置の書き込み
方法において、パルスの供給後にヒユーズ抵抗器の切断
を検出し、ヒユーズ抵抗器が未切断状態にあることが検
出されたときは、パルスの振幅を増大してヒユーズ抵抗
器に供給するようにした固定記憶装置の書き込み方法で
ある。

Ｆ　作用 か＼る本発明によれば、ヒユーズ抵抗器の抵抗値のばら
つきを克服して、正しいプログラムが確実に書き込まれ
る。

Ｇ　実施例 Ｇｓ全全体概略説明 まず、第１図〜第３図を参照しながら、本発明による固
定記憶装置の書き込み方法の一実施例について概略説明
する。

本発明方法が通用されるメモリ試験装置及び被試験メモ
リの要部の構成を第３図に示す。

第３図において、θＯ）はメモリ試験装置であり、（２
０）　、　　（４０）及び（５０）はそれぞれ被試験メ
モリのＲＯＭ部、アドレス検出部及びデコーダ部を全体
として示す。

メモリ試験装置αのは書き込みパルス発生器（１１）を
含み、コンピュータ（１２）によって全体の動作が制御
される。

ＲＯＭ部（２０）には、後述のようにして、メモリマト
リクス（第７図参照）の欠陥セルのアドレスが書き込ま
れる。アドレス検出部（４０）は、外部入力アドレスが
欠陥セルのアドレスと一致するときに、デコーダ部（５
０）の動作を禁止すると共に、冗長セレクタ（４Ｒ）に
切り換えるためのものである。

メモリ試験装置Ｑ（］ｌのコンピュータ（１２）の機能
ブロック図を第２図に示す。

第２図において、コンピュータ（１２）は被試験メモリ
の欠陥セルを検出する手段（１３）と、検出された欠陥
セルのアドレスに応じて、ＲＯＭ部の切断すべきヒユー
ズを指定する手１ｆｉ（１４）とを有すると共に、ヒユ
ーズが切断されたか否かを検出する手段（１５）と、こ
の切断検出手段（１５）に応動して、書き込みパルス発
生器（１１）の書き込み電圧を制御する手段（１６）と
を有する。

次に、第１図のフローチャートによって、本実施例の動
作を説明する。

まず、被試験メモリのＲＯＭの定格に応じて、書き込み
電圧の所期値ＶＰＯと増分Δ■とが設定される（ステッ
プ■）。欠陥セル検出手段（１３）によって、被試験メ
モリの欠陥セルがネ食出されるとくステップ■）、欠陥
セルのアドレスに応じて、切断ヒユーズ指定手段（１４
）によって被試験メモリのＲＯＭの切断すべきヒユーズ
が指定され（ステップ■）、この指定されたヒユーズに
書き込みパルス発生器（工１）から振幅ＶＰＯの書き込
みパルスが供給される（ステップ■）。

ヒユーズが切断されたか否かがヒユーズ切断検出手段（
１５）によって検出され（ステップ■）、前述のように
抵抗値が大きくてヒユーズが切断されないときは、書き
込み電圧制御手段（１６）によって、その振幅が増分Δ
Ｖだけ高くされた第２の書き込みパルスが指定のヒユー
ズに供給される（ステップ■）。以後、切断の検出と書
き込みパルスの増加がヒユーズの切断まで繰り返される
。

従って、本実施例によれば、第５図の直線Ｌ５で示すよ
うに、ヒユーズの抵抗値が低い場合には低い書き込み電
圧ＶＰＯによって充分な大きさの電流ｒｃが流れてヒユ
ーズが切断される。

また、直線Ｌｇで示すように、ヒユーズの抵抗値が大き
い場合、トランジスタのブレークダウン電圧ＶＢ、より
も高い書き込み電圧Ｖｐｎが供給されても、指定外のト
ランジスタのブレークダウン電流は、直線Ｌ６と破線Ｂ
との交点で表わされるように充分小さいから、指定外の
ヒユーズが切断されることはない。

０２メモリの要部の構成 次に、第３図を参照しながら、被試験メモリの要部の構
成について説明する。なお、この第３図に示される各部
は、簡単のために、２ビツトのアドレスに対応している
。

ＲＯＭ部（２０）は第１及び第２の単位回路Ｕ１及びり
２並びに共通単位回路Ｕｃから構成される。

第１の単位回路Ｕ１のＮチャンネルＭＯ３）ランジスタ
（２１）のソースが接地され、ドレインがヒユーズ抵抗
器（２２）の一端に接続されると共に、ゲートがノア回
路（２３）の出力端子に接続される。

また、ＭｏＳトランジスタ（２１）のドレインはノット
回路（２４）の入力端子に接続される。ヒユーズ抵抗器
（２２）の他端は書き込み端子（２５）に接続されると
共に、抵抗器（２６）を介して電源端子（２７）に接続
される。ノア回路（２３）の一方の入力端子が制御端子
（２８）に接続されると共に、他方の入力端子が第１の
アドレス入力端子Ａ１に接続される。

第２の単位回路Ｕ２は、ＭＯＳトランジスタ（３１）　
、ヒユーズ抵抗器（３２）、ノア回路（３３）及びノッ
ト回路（３４）により、上述の第１の単位回路Ｕ１と同
様に構成され、ノア回路（３３）の他方の入力端子が第
２のアドレス入力端子Ａ２に接続される点が異なる。

両アドレス入力端子Ａ１．Ａ２、書き込み端子（２５）
及び制御端子（２８）には、後述のように、メモリ試験
装置α呻から所定の信号がコンピュータ（１２）に制御
されて供給される。

共通単位回路ＵｃのＭＯＳ）ランジスタ（３５）、ヒユ
ーズ抵抗器（３６）及びノット回路（３８）は上述の百
単位回路Ｕ１及びＵ２と同様に接続され、制御端子（２
８）とＭＯＳ）ランジスタ（３５）のゲ　　　　　　　
１．：、□−トとの間にノット回路（３７）が接続され
ている　　　　　　　１・点が異なる。　　　　　　　
　　　　　　　　　　　　　　　　１′１アドレス検出
部（４０）の両エクスクルシブオア　　　　　　　１′
′：：′・ （ＸＯＲ）回路（４１）及び（４２）の各一方の入力　
　　　　　１端子がＲＯＭ部（２０）のノット回路（２
４）及び　　　　　　　１′′（３４）の出力端子にそ
れぞれ接続されると共に、　　　　　　　：゛各地方の
入力端子がアドレス入力端子Ａ・及びＡ・　　　　　　
１′にそれぞれ接続される。両ＸＯＲ回路（４１）及び
　　　　　　１□（４゜）、）６カ、イカ、ケア　）＠
Ｆｌｉｔ　（４３）　ｔ７＞ｍ　ｌ　＆Ｕ　　　　　’
１：見 第２の入力端子に接続されると共に、第３の入力　　　
　　　１″１′ 端子にはＲＯＭ部（２０）の共通単位回路Ｕｃのノット
回路（３８）の出力端子が接続される。ナンド　　　　
　　１１″（４３）（７）出７″′・検ｔｔ［！＋　（
４４）　Ｇ介５７・　　　　　　。

メモリ試験装置ＱＩに供給されると共に、ノット回路（
４５）を介して、冗長セレクタ（４Ｒ）　　（前出箱　
　　　　　１７図参照）に供給される。

デコーダ部（５０）の第１、第２、第３及び第４のアン
ド回路（５１）　、　　（５２）　、　　（５３）及び
（５４）にはアドレス検出部（４０）のナンド回路（４
３）の出力が共通に供給される。また、第１のアドレス
入力端子Ａ１からのアドレス信号が、第２及び第４のア
ンド回路（５２）及び（５４）に直接に供給されると共
に、ノット回路（５５）を介して、第１及び第３のアン
ド回路（５１）及び（５３）に供給される。更に、第２
のアドレス入力端子Ａ２からのアドレス信号が、第３及
び第４のアンド回路（５３）及び（５４）に直接に供給
されると共に、ノット回路（５６）を介して、第１及び
第２のアンド回路（５１）及び（５２）に供給される。

各アンド回路（５１）〜（５４）の出力はセレクタ（４
）（前出第７図参照）に供給される。

Ｇ３アクセス 次に、第４図をも参照しながら、本発明方法を実施する
ための前段階として、メモリマトリクスへのアクセスに
ついて説明する。

第４図Ｃに示すように、試験値ｆＱＩから制御端子（２
８）に供給される制御信号Ｏは、アクセス開始時点ｔｏ
において１″となっている。この制御信号◎がＲＯＭ部
（２０）の共通単位回路Ｕ３の□ ノット回路（３７）で反転されて、トランジスタ　　　
　　　　＼（３５）のゲート電位は“０”となり、トラ
ンジス　　　　　　′：：り（３５）がオフとなって、
ドレイン電位は“Ｉ”となる。このドレイン電位がノッ
ト回路（３８）で反転されて、同図Ｆに示すように、ノ
ット回路（３８）の出力［Ｆ］は“Ｏ”となり、アドレ
ス検出部（４０）のノア回路（４３）の第３入力端子に
供給される。これにより、第１及び第２のアドレス入力
端子Ａ１及びＡ２のレベルの如何に拘らず、同図Ｇに示
すように、ノア回路（４３）の出力■は“ビ　　　　　
：□：□となる。このノア回路（４３）の１”レベルの
出力＠ｆＪ’、”：１−１”ｎ　（５０）　（７）７７
　Ｆ”　［ｉＢ’８　（５１）　〜’□（５４）の各第
３入力端子に共通に供給されるので、ｊ″： 各アンド回路（５１）〜（５４）は第１及び第２の７　
　　　　１．・。

、１ニ ドレス入力端子Ａ１及びＡ２に供給されるアドレ　　　
　　　□ｉ：□ス信号に応動する。なお、この場合、同
図Ｈに示　　　　　　ｔｌ。

すように、書き込み信号■のレベルは通常の電源　　　
　　　［゛電圧ＶＤＤに維持される。　　　　　　　　
　　　　　　　　　　パ１両アドレス入力端子Ａ１及び
Ａ２に、第４図Ａ及び已に示すような２ビツトのアドレ
ス信号■及び■がそれぞれ供給される。デコーダ部（５
０）の第１のアンド回路（５１）には、それぞれノット
回路（５５）及び（５６）を介して、両アドレス信号が
供給されるので、両アドレス信号の、■が共に“０”で
あるとき、アンド回路（５１）の出力が“１′となる。

第４のアンド回路（５４）には両アドレス信号が直接に
供給されているので、両アドレス信号■。

■が共に“１”であるとき、アンド回路（５４）の出力
が“１”となる。

第２のアンド回路（５２）には第１　（下位）のアドレ
ス信号■が直接に供給されると共に、ノット回路（５６
）を介して、第２　（上位）のアドレス信号■が供給さ
れているので、アドレス信号のが１″であり、■が０”
であるとき、アンド回路（５２）の出力は１″となる。

第３のアンド回路（５３）には、上述とは逆に、ノット
回路（５５）を介して、第１　（下位）のアドレス信号
■が供給されると共に、第２　（上位）のアドレス信号
■が直接に供給されているので、アドレス信号■が“０
”であり、アドレス信号■が“１″であるとき、アンド
回路（５３）の出力は′１”となる。

上述のように、デコーダ部（５０）の各アンド回１（５
１）〜（５４）は、２ピントのアドレス信号■及び■を
デコードして、００．　Ｏｆ、　１０．１１の各アドレ
スに対応する出力をセレクタ（４）にそれぞれ供給し、
図示を省略した正規のメモリマトリクスのビット線、ビ
ット線（第７図参照）がそれぞれ選択されて、所定のメ
モリ列にアクセスすることができる。

Ｇ４書き込み 次に、ＲＯＭ部（２０）へのプログラムの書き込みにつ
いて説明する。

今、メモリ試験装置（ｌ［Ｉによって、デコーダ部（５
０）の第２のアンド回路（５２）に対応する欠陥メモリ
セルが検出された場合を想定する。この場合は、アドレ
ス信号■、■がそれぞれ１”。

“０″であるとき、このアンド回路（５２）の動作が禁
止されるように、切断すべきヒユーズ抵抗器がコンピュ
ータ（１２）によって指定され、このヒユーズ指定に応
じて、書き込み期間開始時点ｔ□において、第４図に示
すように、試験装置αψから両アドレス入力端子Ａ１．
　　Δ２に供給されるアドレス指定信号の、■のレベル
が“１”、“０”とされる。また、制御信号◎が“′０
”とされる。

ＲＯＭ部（２０）の第１の単位回路Ｕ１のノア回路（２
３）の他方の入力が１″となるから、ノア回路（２３）
の出力は“０”となり、ＭＯＳトランジスタ（２１）が
オフとなって、そのドレイン電位は“１”となる。この
ドレイン電位がノット回路（２４）で反転されて、アド
レス検出部（４０）の第１のＸＯＲ回路（４１）の一方
の入力が“０”となる。このＸＯＲ回路（４工）の他方
の入力は“１”レベルの第１のアドレス指定信号■であ
るから、第４図りに示すように、ＸＯＲ回路（４１）の
出力Ｏは“１″となる。

一方、第２の単位回路Ｕ２のノア回路（３３）の他方の
人力が“０”となるから、ノア回路（３３）の出力は“
１″となり、ＭＯ３！−ランジスタ（３１）がオンとな
って、そのドレイン電位は“０″となる。このドレイ、
ン電位がノット回路（３４）で反転されて、アドレス検
出部（４０）の第２のＸＯＲ回路（４２）の一方の入力
が“１”となる。このＸＯＲ回路（４２）の他方の入力
は“０”レベルの第２のアドレス指定信号■であるから
、第４図Ｅに示すように、ＸＯＲ回路（４２）の出力［
Ｆ］は“ｌ”となる。

また、ＲＯＭ部（２０）の共通単位回路Ｕｃのノット回
路（３７）には“０”レベルの制御信号◎が供給されて
おり、ノット回路（３７）で反転されて、ＭＯＳトラン
ジスタ（３５）のゲート電位が１″となり、トランジス
タ（３５）がオンとなって、そのドレイン電位は“０”
となる。このドレイン電位がノット回路（３８）で反転
されて、第４図Ｆに示すように、ノット回路（３８）の
出力［Ｆ］は“１”となる。

かくして、ナンド回路（４３）の３人力がすべて“１”
となるから、同図Ｇに示すように、ナンド回路（４３）
の出力■は、０”となり、時点ｔ１において、デコーダ
部（５０）のアンド回路（５１）〜（５４）はすべて動
作しなくなる。

第４図Ｈに示すように、書き込み期間開始時点ｔ１から
僅かに遅れて、試験装置Ｏｌから書き込みパルス■が端
子（２５）に供給される。この書き込みパルス■のパル
ス幅は例えば数ミリ秒であり、また、振幅は電源電圧ｖ
ＤＤよりも高いＶｐｏ（例えばｌ０Ｖ）に設定される。

上述のように、トランジスタ（２１）　、　　（３１）
　、　　（３５）はそれぞれオフ、オン、オンとなって
いるから、ヒユーズ抵抗器（３２）及び（３６）にそれ
ぞれドレイン電流が流れる。

この場合、抵抗値Ｒｆが大きい方に偏っており、両ヒユ
ーズ抵抗器（３２）及び（３６）は最初のパルスによっ
ては切断されなかったものとする。

Ｇ５ヒユーズ切断検出と再書き込み 書き込み期間終了時点ｔ２において、第４図Ｃに示すよ
うに、制御信号◎が再度″′１”とされる。

このとき、両アドレス指定信号の、■はそれぞれ　　　
　　　　ｌ“１”、“０”に保たれる。

ＲＯＭ部（２０）の第１の単位回路Ｕ１のノア回路（２
３）の両方の入力が“ｌ”となるから、ノア回路（２３
）の出力は“０”となる。以下、前述の書き込み期間と
同様にして、アドレス検出部（４０）の第１０ＸＯＲ回
路（４１）の出力■は“１”となる。　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　：ＲＯＭ
部（２０）の第２の単位回路Ｕ・のパ回　　　　　　１
′ＩＩ　（３３）　、）−カ、）９カカ３．１・よいお
り１８５．ア　　　　　　１回路（２３）の出力は“０
”となり、ＭＯＳトランジスタ（２１）がオフとなって
、そのドレイン電位は“１”となる。このドレイン電位
がノット回路　　　　　　　１（２４）で反転されて、
アドレス検出部（４０）の第２のＸＯＲ回路（４２）の
一方の入力が“０“となる。このＸＯＲ回路（４２）の
他方の入力は“０”レベルの第２のアドレス指定信号■
であるから、第４図Ｈに示すように、ＸＯＲ回路（４２
）の出力［Ｆ］は“０”となる。

また、ＲＯＭ部（２０）の共通単位回路Ｕｃのノット回
路（３７）には“工”レベルの制御信号◎が供給されて
おり、前述のアクセス期間と同様にして、ノット回路（
３８）の出力［Ｆ］は、第４図Ｈに示すように０”とな
る。

上述のようにして、アドレス検出部（４０）のナンド回
路（４３）の２つの入力が“０”となるから、第４図Ｇ
に示すように、ナンド回路（４３）の出力■は１”とな
る。この１ｌｔｌルベルのナンド回路（４３）の出力＠
が、検出端子（４４）を介して、メモリ試験装置ＱＱＩ
に供給され、コンピュータ（１２）により、ヒユーズ抵
抗器（３２）　、　　（３６）が切断に至らず、書き込
みに失敗したことが判定される。

そうすると、コンピュータ（１２）に制御されて、第４
図Ｈに示すように、時点ｔ３から始まる再書き込み期間
において、書き込みパルス■の振幅がｖｐｏよりΔＶ（
例えばＩＶ）高（＋’ＶＰ１（例えばＩＩＶ）に増大さ
れて、前述の書き込み期間と同じ手順で再書き込みが行
なわれる。

Ｇ６ヒユーズ切断の再検出 指定のヒユーズ抵抗器（３２）及び付随的ヒユー：Ｘｍ
ｍ”ｌＳ　（３６）　Ｍｋ’ＭＯ’＃Ｔ！Ｅ＠ｎｂ°°
１°７１　　　　［。

したことは次のようにして検出される。

再書き込み期間終了時点１において、第４図　　　　　
　□Ｃに示すように、制御信号Ｏが二環“１”とされ　
　　　　　Ｉる。このとき、両アドレス指定信号■、■
はそれぞれ“ｌ”、“０”に保たれる。

ＲＯＭ部（２０）の第１の単位回路Ｕ１のノア回　　　
　　　［□ 路（２３）の両方の入力が“１”となるから、ノア　　
　　　　［回路（２３）（７）出力、よ・。−よ４６１
工、前オ。　　　　　　１゜書き込み期間と同様にして
、アドレス検出部（４０）（７）ｆｉｔ（７）ＸＯＲ＠
１４１）　（７）ｔＢ、ｌ’Ｊ＠４！”　１　”ｈｆｌ
　　　　。

る。　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　：ＲＯＭ部（２０）の第２の単位回路Ｕ２
のヒユー　　　　　　１ズ抵抗器、３□、ヵ。切断さゎ
、い、ヵ、ら１，７４回　　　　　　１ト 路（３４）′）入力は“Ｏ”となり・そ０出力・即ち・
　　　　　ニアＦＬｚ７！、検出部（４０）（７）第２
（７）ＸＯＲ回路（４２）１の一方の入力が“ｌ”とな
る、このＸＯＲ回路　　　　　　　１（４２）の他方の
入力は“０”レベルの第２のアト　　　　　　□レス指
定信号上あるから、第４図Ｈに示すよう　　　　　　１
□ に、ＸＯＲ回路（４２）の出力［Ｆ］は“１”となる。

また、ＲＯＭ部（２０）の共通の単位回路Ｕｃのヒユー
ズ抵抗器（３６）が切断されているから、ノット回路（
３日）の入力は“０”となり、第４図Ｆに示すように、
ノット回路（３８）の出力［Ｆ］は“１”となる。

上述のようにして、アドレス検出部（４０）のナンド回
路（４３）の３つの入力が“１”となるから、第４図Ｇ
に示すように、ナンド回路（４３）の出力■は“Ｏ”と
なる。この“０”レベルのナンド回路（４３）の出力＠
が、検出端子（４４）を介して、メモリ試験装置（１０
に供給され、コンピュータ（１２）により、ヒユーズ抵
抗器（３２）　、　　（３６）が切断し、書き込みに成
功したことが判定される。

Ｇ７書き込み後のアクセス プログラムの書き込みが確認された後の時点ｔ５におい
て、第４図Ａ、Ｂに示すようなアドレス信号の、■がア
ドレス入力端子Ａ１．Ａ２に供給され、制御端子（２８
）に“ｌ”レベルの制御信号◎が供給される。

ＲＯＭ部（２０）の第１の単位回路Ｕ１のノア回路（２
３）の一方の入力が“１”となるから、ノア回路（２３
）の出力は“０”となり、前述と同様にして、アドレス
検出部（４０）の第１のＸＯＲ回路（４１）の一方の入
力が“０”となる。従って、このＸＯＲ回路（４１）の
出力■は第４図りに示すように、他方の入力となる第１
のアドレス信号のと同相の波形となる。

ＲＯＭ部（２０）の第２の単位回路Ｕ２のヒユーズ抵抗
器（３２）が切断されているから、ノット回路（３４）
の入力は“０”となり、その出力、即ち、アドレス検出
部（４０）の第２のＸＯＲ回路（４２）の一方の入力が
“１”となる。従って、このＸＯＲ回路（４２）の出力
［Ｆ］は、第４図已に示すように、第２のアドレス信号
■と逆相の波形となる。

また、ＲＯＭ部（２０）の共通の単位回路Ｕｃのヒユー
ズ抵抗器（３６）が切断されて、ノット回路（３８）の
入力は“０″となり、第４図Ｆに示すように、ノット回
路（３８）の出力［Ｆ］は常に“１”となる。

従って、アドレス検出部（４０）のナンド回路（４３）
の出力６■は、第４図Ｇに示すように、両ＸＯＲ回路（
４１）及び（４２）の出力■及び［Ｆ］が共に“１”と
なる期間、即ち、第１　（下位）のアドレス信号■が“
１”であり、第２（上位）のアドレス信号■が“０”で
ある期間だけ“０”となり、その余の期間は′１″とな
る。

前述のように、両アドレス信号■、■が′１”。

“０”である期間に、ナンド回路（４３）の出力■が“
１”であれば、欠陥メモリセルに対応する（と想定され
た）第２のアンド回路（５２）が動作してしまう。しか
しながら、この期間のナンド回路（４３）の出力■は、
ＲＯＭ部（２０）のヒユーズ抵抗器（３２）　、　　（
３６）の切断、即ちプログラムの書き込みによって“０
”となり、第２のアンド回路（５２）の動作を禁止する
と共に、ノット回路（４５）を介して、冗長セレクタ（
４Ｒ）を駆動する。

これにより、いずれも図示を省略した正規マトリクスの
欠陥メモリ列が冗長メモリ列に切り換えられる。

Ｈ発明の効果 以上詳述のように、本発明によれば、書き込みパルスの
供給後にヒユーズの切断を検出し、ヒユーズが未切断の
場合、書き込みパルスの振幅を増大して供給するように
したので、ヒユーズの抵抗値のばらつきを克服して、正
しいプログラムを確実に書き込むことができて、メモリ
の不良率が充分低減される。

【図面の簡単な説明】

第１図は本発明による固定記憶装置の書き込み方法の一
実施例を示すフローチャート、第２図は本発明の一実施
例の制御用コンピュータの機能ブロック図、第３図は本
発明方法が適用されるメモリの要部を示す結線図、第４
図は本発明の一実施例のタイミングチャート、第５図は
本発明の一実施例の書き込み動作点を示す線図、第６図
及び第７図は従来のメモリ及びその要部の構成を示すブ
ロック図、第８図は従来のＲＯＭの構成例を示す結線図
、第９図は従来のヒユーズ抵抗器の構成例を示す路線断
面図、第１０図及び第１１図は従来の書き込み動作点を
示す線図である。 （１１）は書き込みパルス発生器、（１２）はコンピュ
ータ、（１５）はヒユーズ切断検出手段、（１６）は書
き込み電圧制御手段、（２０）は固定記憶装置（ＲＯＭ
）、（２２）　、　　（３２）　、　　（３６）はヒユ
ーズ抵抗器である。 １１．゛

Claims (1)

1. 【特許請求の範囲】 固定記憶装置の所定のヒューズ抵抗器に書き込み用のパ
   ルスを供給し、上記ヒューズ抵抗器を切断してプログラ
   ムを書き込むようにした固定記憶装置の書き込み方法に
   おいて、 上記パルスの供給後に上記ヒューズ抵抗器の切断を検出
   し、 上記ヒューズ抵抗器が未切断状態にあることが検出され
   たときは、上記パルスの振幅を増大して上記ヒューズ抵
   抗器に供給するようにしたことを特徴とする固定記憶装
   置の書き込み方法。