JP2009259967A - 配線構造、半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】 高周波信号の伝達も含めた配線抵抗を低減することができると共に、良好な遮蔽導体として機能する配線構造及びその配線構造を有する半導体装置を提供する。
【解決手段】 複数の配線層にそれぞれ設けられた配線１，３が互いに重複し、互いに電気的に複数層に亘り並列接続された配線構造であって、複数の配線層の少なくとも下層の一つの配線層が、少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有し、上層の配線３からスリット配線部の並列配線の間隙に浸入して両側の並列配線と接続しているスリット接続部２ａを有する配線構造とする。
【選択図】 図１

Description

本発明は、抵抗値の低い配線を有する配線構造、その配線構造を有する半導体装置及びその半導体装置の製造方法に関する。

近年の半導体素子の高集積化、微細化に伴い、シリコン酸化膜や、シリコン酸化膜の一部を弗素や水素、あるいは炭素を有する化学基などに置換した誘電体に溝を掘り、化学気相成長やめっき法により金属を埋め込んだ後、余剰な金属を化学機械研磨（Ｃｈｅｍｉｃａｌ―Ｍｅｃｈａｎｉｃａｌ―Ｐｏｌｉｓｈ）などの方法により除去することで金属配線を形成する、いわゆるダマシン法により形成された配線構造が実用化されている。
ダマシン法による金属配線形成法により、銅、あるいは銅を主成分とした半導体集積回路の配線構造が形成可能になり、この技術により、配線の低抵抗化や、エレクトロマイグレーション耐性の向上などを図ることが出来る。

しかしながら、ダマシン法による配線形成方法は、その形成工程に平坦化工程を含んでいることにより、形成する配線幅が数マイクロメートル程度以上に広い場合には、必然的に、一般に“ディッシング”と呼称される現象が発生してしまう。
ディッシングは、特に配線幅が広くなるに従って顕著になる。

通常、ダマシン配線形成工程における金属配線の平坦化工程においては、研磨剤や研磨パッドの回転速度や圧力の最適化を行うことで、絶縁膜よりも金属がより削れやすいように、研磨時の選択比を調整する。すなわち、平坦化工程においては、配線となる金属以外の絶縁体は、平坦化に際してのストッパとして機能する。
しかしながら、上述したように、金属配線の幅が広い場合には、ストッパとして機能する絶縁膜が存在しない領域が広く存在し、該金属配線の全領域が平坦化されることにより、前記金属配線が、所望の研磨量よりも多く研磨されてしまい、配線の高さが所望の膜厚よりも薄くなってしまい、結果として、配線抵抗が所望の値よりも高くなってしまうという課題がある。

このため、通常用いられる半導体装置の製造工程では、一般に「設計基準」と呼称される、あらかじめ決められた規則に則り設計が行われる。
すなわち、該設計基準により、製造プロセスを用いる上で許容される最大配線幅等が決められている。
半導体装置の設計者は、この設計基準に従って設計を行うことにより、高い歩留まり、低いばらつきで、所望の半導体装置を得ることができる。

しかしながら、半導体装置の設計者が、前記設計基準を超えるような配線幅を所望する場合も存在する。例えば、配線抵抗を低くしたい場合や、エレクトロマイグレーション耐性を高めるために、配線幅を広く形成する必要がある場合などである。
このような場合においては、一般に、幅の広い金属配線を、スリットを有する配線として形成することにより、前記設計基準違反を回避することが出来る。すなわち、半導体の製造プロセスにおいて、反応性イオンエッチング等により、回路設計者の所望する配線幅の配線溝を形成する段階で、配線溝の一部に絶縁膜を残す（すなわち、配線を形成しない領域を設ける）。
これにより、内部に絶縁膜により構成されるスリットを有する、擬似的に幅の広い金属配線を得ることができる。

設計基準により規定された配線幅よりも抵抗値の低い配線を得る技術として、特許文献１乃至５には、図２１の俯瞰図及び図２２の上面図に示すように、上下に位置する金属配線１０２ａ、１０２ｂ、１０２ｃと、下層に位置する金属配線１００ａ、１００ｂ、１００ｃとを互いに接続するビア１０３ａ、１０３ｂ、１０３ｃの形状が、スリット形状や配線形状を有することが開示されている。

すなわち、特許文献１乃至５の技術は、前記複数の配線を接続するためのビアが、配線長手方向に伸長された形状を有する。
このような形状を有するビアによって上下に位置する金属配線同士を並列接続することにより、前記特許文献１乃至５の技術においては、設計基準により規定された配線幅により、複数の配線層にわたり形成された金属配線を並列接続することにより金属配線の抵抗を低減している。
また、上記のような配線形状を有するビアにより、上下に位置する金属配線を互いに並列接続することにより、図２０に示すような通常の半導体装置の製造技術で用いられる略円筒形状のビアで並列接続した場合よりも配線長手方向の抵抗を低減することを可能としている。

更には、図２３に示すように、特許文献１に開示された発明によれば、通常用いられる配線構造の形成方法により形成される配線領域２０７の形成工程と同一の工程により、下層配線２０１が形成され、下層配線２０１の直上に、下層配線２０１と同一の幅を有する、配線形状を有する接続部２０６が形成され、接続部２０６の更に上層に、下層配線２０１及び接続部２０６と同一の幅を有する上層配線２０３が形成され、これらにより並列積層配線領域２０８を形成し、並列接続された金属配線の抵抗を、更に低減する技術が開示されている。

また、近年の半導体装置においては、アナログ信号を扱う回路とロジック信号を扱う回路とを、１つの半導体基板上に集積する構成をとることがあるが、この場合、ロジック回路部で発生する電磁ノイズが、アナログ回路に伝播し、該ノイズの被害を受けたアナログ回路が、設計者の意図しない動作をしてしまうという課題もある。
ロジック回路部からのノイズを遮断するために、アナログ回路、あるいは特にノイズ耐性を高めたい素子の周辺を、接地電位を有する遮蔽導体により取り囲む必要がある。
ところが、これまでの技術では、ロジック回路とアナログ回路を完全に隔てるには不十分であり、デジタル回路により発生した好ましくない電磁ノイズがアナログ回路まで到達してしまうという課題がある。

この課題に対して、特許文献６には、アナログ信号を扱う回路とデジタル信号を扱う回路とを、共通の半導体基板上に形成する場合に、前記アナログ回路部分を、複数層に渡って形成された金属配線を、互いに並列接続した遮蔽導体により遮蔽し、さらに、前記複数の金属配線を並列接続するためのビアを、入れ子状となるように配置することにより、デジタル信号を扱う回路部分からの電磁ノイズの影響を抑制する技術が開示されている。

特開２００３−０４５９６１号公報 特開平０９−１６２３５４号公報 特開平０９−１８１２８４号公報 特開２０００−１２４４０３号公報 特開２００６−３０２９９２号公報 特開２００６−１７３１４５号公報

特許文献１乃至５に開示された発明によれば、いずれにおいても、金属配線を複数層用い、各々をビアあるいは配線形状を有するビアにより並列接続する構造のみが記載されている。
従って、並列接続される各々の配線の配線幅は、上述した設計基準により規定されるものであり、結局は、実現可能な抵抗値は、前記設計基準により制限されてしまう。

例えば、半導体装置を構成する全ての配線層を使用し、各層に設計基準を満たす最大の配線幅を有する配線を形成し、更に上述した特許文献に開示された方法により各々を並列接続した場合でも、設計者の所望する配線抵抗を得ることができないことが考えられる。
更には、通常用いられる半導体装置においては、金属配線の層数には限りがあるため、全ての配線層を用いて並列接続された金属配線を形成することは現実的ではない。

これらの課題に対して、並列接続される配線をスリット配線により形成し、各々をビアにより並列接続する構造が考えられる。
このような構造により、設計基準で規定された配線幅よりも擬似的に広い配線幅を有する配線を並列接続することができ、前記した課題を改善することができる。

しかしながら、スリット配線を並列接続した構造では、以下に記載するような課題が残る。
まず第１の課題として、近年の半導体装置は、ギガヘルツ帯の信号を扱うことが多くなっているが、このような高い周波数の信号を、スリット配線を用いて伝送する場合、金属配線に形成されたスリットにより、好ましくない反射が発生してしまい、実効的な配線抵抗値が増加してしまうという課題である。

更に、上述した特許文献１に開示された発明によれば、互いに上下に位置する同一配線幅の金属配線を、各々と同一の配線形状を有する接続部により並列接続することにより、並列接続された金属配線の抵抗を低減できるとしている。
しかしながら、特許文献１に記載の構造では、前記幅の広い接続部と、上層配線を形成するために絶縁膜に形成した溝に金属を埋め込む際に、配線溝が、埋め込む金属の量に対して深すぎてしまうという場合に問題となる。

この場合、配線溝に対する金属膜の埋め込み厚さが十分でないことになり、金属材料の埋め込みの後に行われる化学機械研磨の工程において、研磨剤が残ってしまい、半導体装置の性能、及び信頼性を劣化させる要因となる場合がある。
更には、研磨剤を洗浄等により除去できたとしても、金属材料の埋め込みが不足した部分は、断面形状として凹んでいる形状となるため、続く上層配線の形成工程において平坦性が損なわれ、好ましくない配線抵抗のバラツキの原因となる。
これらの課題を解決するためには、上述した深い溝を金属材料で完全に充填するために、通常よりも多くの量の金属材料を埋め込まなくてはならないが、これは半導体装置の製造コストを増大させてしまう。

更に、第２の課題として、近年の半導体装置において周波数が数十ギガヘルツを超えるような高周波信号を伝送する場合は、接続部における好ましくない反射を抑制し、信号電力を効率よく伝送するために、配線を伝送線路として設計する場合もあるが、半導体装置を構成する基板として、半導体装置の基板として通常用いられるシリコンを用いた場合、このシリコン基板による損失のために、伝送線路の設計（特性インピーダンスの計算）が困難になる場合がある。
このような場合は、伝送線路の周辺に配置した接地導体により、線路と基板との間を電気的に遮蔽する必要があるが、接地導体は、上述したディッシングの問題を回避するために、メッシュ状に構成される場合や、スリットを有する配線で形成される。かかる構造で前記遮蔽導体を形成した場合、線路と基板の間の電界が遮蔽導体により完全には遮蔽できず、伝送線路の設計を困難にさせる場合がある。

また、上述したように、アナログ信号を扱う回路とロジック信号を扱う回路とを、同一の半導体基板上に集積する構成をとる場合に、ロジック回路部で発生する電磁ノイズが、アナログ回路に伝播し、該ノイズの被害を受けたアナログ回路が、設計者の意図しない動作をしてしまうという課題もある。

本発明の目的は、高周波信号の伝達も含めた配線抵抗を低減することができると共に、良好な遮蔽導体として機能する配線構造及びその製造方法並びにその配線構造を有する半導体装置を提供することを目的とする。

上記目的を達成するため、本発明の配線構造は、複数の配線層にそれぞれ設けられた配線が互いに重複し、互いに電気的に複数層に亘り並列接続された配線構造であって、前記複数の配線層の少なくとも下層の一つの配線層が少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有し、前記スリット配線部の上層の配線から前記スリット配線部の並列配線の間隙に浸入して両側の並列配線と接続しているスリット接続部を有する構造としてある。

本発明の半導体装置は、半導体基板に、本発明に係る配線構造を有する構造としてある。

また、本発明の半導体装置の製造方法は、半導体基板上に絶縁層で少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有する下層配線を形成する工程と、前記下層配線の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記スリット配線部と重なる上層配線用の溝と、前記スリット配線部の並列配線を分離している絶縁層を除去して前記上層配線用の溝と連通しているスリット接続部用の溝とを形成する工程と、前記上層配線用の溝とスリット接続部用の溝に金属材料を埋め込む工程とを有する方法としてある。

本発明の配線構造によれば、上層の配線から下層のスリット配線部の並列配線間の間隙に浸入しているスリット接続部が並列配線の間隙を埋めている構造とすることで、下層に位置する金属配線の配線抵抗を低減し、ギガヘルツ帯以上の高い周波数の信号を伝送する場合でも、好ましくない反射を抑制し、実効的な配線抵抗を低減することができる。
また、隙間の無い広い配線構造は、半導体装置上に遮蔽効果の高いシールド配線を形成することが可能となる。

以下、本発明の好ましい実施形態について図面を参照して説明する。
なお、以下に示す構造図は全て本発明の実施の形態を模式的に示すものであり、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。

［第１実施形態］
図１は、本発明の配線構造の第１実施形態を示す断面図、図２は図１の構造を簡略化して示す断面図、図３は俯瞰図、図４は平面図である。
なお、本発明においては、配線を構成する元素に特に制限は無く、代表的な配線材料は上記の銅、及び銅を主成分とする合金であるが、アルミニウムや金、あるいは銀等の元素や、あるいはそれらを主成分とする合金を用いて形成してもよい。
また、本発明は、半導体装置に関するものであるが、半導体基板は特に図示しない。
すなわち本発明は、半導体基板上に形成される金属配線を構成する材料が、電気導電性を有する材料である必要があること以外は、半導体基板、配線を構成する導電性材料、更には、半導体装置を構成する絶縁物材料、に特に制限されることなく利用することができる。

本発明の第１実施形態による配線構造は、図１に示すように、配線抵抗を低くしたい下層配線１を有し、この下層配線１は、２本以上の並列配線に分離されて延伸しているスリット配線部を有する。
また、下層配線１の上層に形成された配線層の下層配線１と重なる位置に配置されている上層配線３を有し、この上層配線３もスリット配線部を有する。

また、ビアとして、上層配線３の中央部の下面と一体で下層配線１の並列配線部の間隙にその下面が並列配線部の下面とほぼ一致する位置まで垂直方向に浸入しているスリット接続部２ａと、上層配線３の両端部から並列配線部の上面に達している配線形接続部２ｂとが設けられている。
スリット接続部２ａは、下層配線１の並列配線部の間の間隙をほぼ完全に埋めて、両側の並列配線と接続されている。
スリット接続部２ａと配線形接続部２ｂとは、紙面垂直方向に下層配線１、上層配線３と共に延伸し、スリット接続部２ａは下層配線１のスリット配線部における並列配線層間の間隙をその全長に亘って全て埋めている。
ここで、上層配線３の配線高（膜の厚み）は、下層配線１の配線高より高く（厚く）するようにすることが、より好ましい。このようにすると、最上層となる上層配線３の断面積をより大きく確保することができ、配線抵抗をより低減させることができる。
なお、該配線高は、半導体装置の製造プロセスにより決定され、設計者が変更することは困難であるため、上層配線３の配線高を下層配線１の配線高よりも高く（厚く）する実施の形態については、第２実施形態において後述する。

なお、スリット配線部は、図２２に示したように、例えば同じ層間絶縁膜に複数の並列配線１０２ａ、１０２ｂ、１０２ｃが形成され、並列配線１０２ａと１０２ｂが絶縁層１１０ａを介して分離されて平行に延伸し、並列配線１０２ｂと１０２ｃが絶縁層１１０ｂを介して分離されて平行に延伸している構造を有する。

本発明による配線構造は、半導体装置を構成する半導体基板上に形成されるものであるが、半導体基板は特に図示せず、下層配線１は第１層間絶縁膜４ａの上に形成されている状態を示している。
また本発明は、半導体基板上に形成された絶縁膜中に形成されるものであり、下層配線１は第２層間絶縁膜４ｂに、上層配線３は第３層間絶縁膜４ｃに形成されている。

通常用いられる半導体装置の製造方法によれば、金属膜を埋め込むための配線溝を形成する際に、溝の深さを所望の高さとするために、配線の底にエッチングストッパ膜を形成することがある。
図１においては、絶縁膜５ａ及び５ｂが、前記エッチングストッパ膜に該当する。
絶縁膜７ａ及び７ｂは、金属配線１及び３を形成する金属が絶縁膜へ拡散するのを防ぐために形成される“キャップ膜”と呼称される絶縁膜で、前記キャップ膜は、金属配線１及び３の材料に対する拡散耐性を有することが好ましい。

更には、通常用いられる半導体装置の製造方法によれば、金属配線１，３を構成する金属材料が、隣接する絶縁膜中に拡散することを防ぐために、金属配線１，３の側壁及び底面に、一般に“バリアメタル”と呼ばれる、チタンやタンタル等の高融点金属、あるいはそれらの窒化物等により形成される金属膜を形成することが多いが、図１においては、６ａ及び６ｂが、前記バリアメタルに該当する。
これらの符号は、本明細書に含まれる全ての図面においても同様である。

図１の説明図には、通常用いられる半導体装置の製造方法を想定し、前記バリアメタル（６ａ及び６ｂ）やエッチングストッパ膜（５ａ及び５ｂ）を記載している。
但し、例えば配線層間膜の材料として、金属拡散耐性を有する絶縁膜を用いる場合には、バリアメタルは、特に必要としない。また、前記層間絶縁膜を、例えば、ビア層と配線層を、組成の異なる絶縁膜の積層構造により形成し、同一のエッチングガスに対して異なる選択比を確保できる場合や、「２００７年 アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング 抄録集 ９７３ページ（２００７年）」に開示されているような、同一の絶縁膜でありながら深さ方向に組成を変調させ、同一のエッチングガスに対して、ビア層と配線層で異なる選択比を確保できる絶縁膜を用いる場合は、前記エッチングストッパ膜は、特に必要としない。
この場合、本発明による配線構造の断面構造は図２のようになる。更には、前記キャップ膜７ａ及び７ｂは、「２００４年アイトリプルイー・インターナショナル・インターコネクト・テクノロジー・カンファレンス抄録集７５ページ（２００４年）」に記載されているような、金属材料の上に自己整合的に形成される金属化合物によるキャップ材でも良い。

図３は、本発明の第１実施形態を示す俯瞰図である。
なお、図３においては、図の視認性を良くし、参照者の理解を助けるために、前記絶縁膜のうち、前記金属配線３の直下に形成されている絶縁膜４ｃ、及び前記キャップ膜５ｂのみを図示している。

以上のような構成からなる本実施形態の配線構造によれば、上述したような構造により、スリット配線部を有する金属配線１の並列配線間の間隙をスリット接続部２ａが埋めていることにより、上層と下層の並列接続された配線の断面積を大きくでき、さらには、互いに重層間に並列接続される各々の配線の接触面積を大きくすることができる。
これにより、並列接続された配線の抵抗を低減することができる。
また、並列配線間の間隙が、全てスリット配線部２ａで埋められ、絶縁層で隔てられていない構造となっており、下層配線１が連続的な一枚の配線層と見なせるので、遮蔽導体として好適であり、電界を完全に遮断することが可能となる。
また、スリット配線部の上層の配線層となる上層配線３の配線高を、スリット配線部の並列配線となる下層配線１の配線高以上にすることで、上層の配線層３の断面積をより大きく確保し、配線抵抗の更なる低減が可能となる。
但し、該配線高は、半導体装置の製造プロセスにより決定され、設計者が変更することは困難であるため、上層配線３の配線高を下層配線１の配線高よりも高く（厚く）する実施の形態については、第２実施形態において後述する。

図５に、本発明の第１実施形態による配線構造により実現した金属配線の実効的な配線抵抗の周波数依存性のグラフを従来の配線構造と比較して示す。
図５に示した配線構造は３種類であり、各々の断面構造を、図６（ａ）、（ｂ）、（ｃ）にそれぞれ示す。
図６（ａ）は、通常用いられる半導体装置の配線構造であり、下層配線と上層配線を、それぞれ設計基準により定められた形状の円筒形のビアにより接続した構造である。図６（ｂ）は、特許文献１乃至５に記載の技術によるもので、下層配線と上層配線を、配線形状を有するビアにより互いに並列接続した構造である。

ここで、配線幅は６０マイクロメートルとし、配線幅は各々０．７マイクロメートル、配線間のスペース（スリット幅）は０．２マイクロメートルとした。
また、図６（ａ）のビアは直径０．１マイクロメートルの円筒形ビア、図６（ｂ）の配線形状を有するビアの幅は、０．２マイクロメートルと０．１マイクロメートルである。
中心の配線状ビアの幅が太い理由は、図６（ｃ）に示した本発明構造と比較をするためである。
図６（ｃ）は、本発明構造によるものであり、下層配線のスリットに、上層配線との接続ビアを侵入させた構造である。下層配線のうち、細い配線に該当する配線の配線幅は、０．２５マイクロメートルである。

図５を参照すると、通常用いられる円筒形のビアにより並列接続された構造に対して、従来技術による配線形状を有するビアにより並列接続することにより、配線抵抗はおよそ１５％程度低下することがわかる。
更に、本発明構造を適用することにより、２１％の配線抵抗の低減が可能であることがわかる。

［第１実施形態の製造方法］
次に、本発明による配線構造の製造方法を、図７〜図９を参照しながら詳細に説明する。
図７（ａ）は、例えば、通常の金属配線の形成と同様に、第１層間絶縁膜４ａに下層配線用の溝を形成し、バリアメタル６ａを成膜し、更に金属材料でこの溝を埋めた後、化学機械研磨法で平坦化して下層配線層１を形成し、その上にキャップ膜７ａと第３層間絶縁膜４ｃを堆積して形成される。
図７（ａ）において、下層配線１は、本発明による配線構造を実現するべく、並列配線間に層間絶縁膜４ａが充填しているスリット９を有するスリット配線部が設けられる。
また、図７（ａ）において、下層配線１の配線幅は、各々、半導体装置の製造プロセスが提供する設計基準により規定される最大配線幅よりも小さい。

次に、図７（ｂ）に示すように、層間絶縁膜４ｃ上に、ビアを形成するためのフォトレジスト１０を形成し、前記フォトレジスト１０に、後にビアとなるべき部分に、開口部１１を形成する。該パターニングには、通常用いられる半導体装置の製造工程で用いられるような、感光性レジストなどによるパターニング方法を用いればよい。
次に、図７（ｃ）に示すように、反応性イオンエッチング法などにより、前記開口部１１の形状に、層間絶縁膜４ｃをキャップ膜７ａまでエッチングする。

続いて、図８（ｄ）に示すように、後に配線溝となるべき部分に、フォトレジスト１２により、配線溝部分の開口部を形成する。
なお、配線溝のパターニングには、フォトレジスト１２の形成前に、あらかじめ開口部１１に犠牲膜を堆積して平坦化を行い、その上に、更にフォトレジスト１２を堆積し、露光及び現像を行うことにより配線溝のパターンを得る方法により行われることが多いが、図８（ｄ）には特に図示しない。

次に、図８（ｅ）に示すように、上層の配線溝を形成するべく、反応性イオンエッチング法などにより、フォトレジスト１２をマスクとして、層間絶縁膜４ｃを配線高さに相当する深さまでエッチングする。
これにより、配線溝の開口部１３を形成する。該工程において、下層配線１上に形成されたキャップ膜７ａが、エッチングストッパとして機能する。

次に、図９（ｆ）に示すように、層間絶縁膜４ａの表面に設けられているキャップ膜７ａを、反応性イオンエッチング法などにより除去し、更に、下層配線１の絶縁膜４ａを、同じく反応性イオンエッチング法などにより、下層配線１と同程度の深さまでエッチングし、並列配線間の間隙に存在していた絶縁膜を全て除去し、配線溝の開口部と連通している開口部１５を形成する。

この工程においては、前記下層配線１の直下に形成されたエッチングストッパ膜（図示しない）によりエッチングを止めることがより好ましい。但し、近年用いられる半導体装置の層間絶縁膜の構成としては、先述したように、配線層とビア層に、それぞれ組成の異なる層間絶縁膜を形成し、同一のエッチングガスに対して異なる選択比を確保する場合や、絶縁膜の深さ方向に組成を変調し、配線層とビア層の、同一のエッチングガスに対する選択比を確保する場合が多い。
本発明はかかる絶縁膜構造に適用することができ、前記選択比の相違を利用して、開口部１５の所望のエッチング深さを得る。

次に、図９（ｇ）に示すように、フォトレジスト１２を除去した後、開口部を含めた表面全体にバリアメタル６ｂを堆積し、ついで金属材料で溝を全て埋めて金属膜１６を形成する。
バリアメタル６ｂには、タンタル、チタン、あるいはルテニウム等の金属、及びそれらの窒化物、更には、それらを積層した金属膜が用いられる。
金属膜１６の金属材料には、銅、及び銅を主成分とする合金や、アルミニウムや金、あるいは銀等の元素や、あるいはそれらを主成分とする合金を用いて形成してもよい。すなわち、これら材料により、本発明の効果が損なわれるものではなく、従って、これら材料により本発明が制限されるものではない。

次に、図９（ｈ）に示すように、金属膜１６、及びバリアメタル６ｂの余剰部分を、化学機械研磨法などにより除去して平坦化を行い、上層金属配線３、上層金属配線３と下層金属配線１を接続するビア２ｂ、及び、上層金属配線３と電気的に接続され、更に下層配線１に形成されたスリットに侵入して形成されるビア（スリット接続部）２ａが、それぞれ形成される。
更に、キャップ膜７ｂを設けて図１に示した第１実施形態の配線構造が形成される。

以上説明した半導体装置の製造方法によれば、下層配線１を形成する工程で、層間絶縁膜４ａに設けた下層配線用の溝に金属材料を埋め込んで、余分の金属材料を化学機械研磨により平坦化して削り取る際に、層間絶縁膜４ａが充填しているスリット９が下層配線１の並列配線間に存し、研磨のストッパとして機能するため、並列配線の金属層が余分に削られる“ディッシング”は発生しない。
また、従来の製造工程と異なるのは、スリット接続部用の溝を並列配線間の間隙に形成する工程であるだけであり、この層間絶縁膜４ａをエッチングする工程は、特にマスキングを必要としないため、工程数の増加はごくわずかである。

このように、本実施形態に係る半導体装置の製造方法では、製造工程において、金属配線に形成したスリット配線部により、平坦化工程におけるディッシングを抑制し、その後に、金属配線の上層に位置する配線を形成する際に、下層に位置する金属配線のスリットに相当する部分の絶縁膜を除去して、該スリットに相当する部分に金属材料を埋め込むことが可能であり、これにより、金属配線の抵抗を低減することができると共に、スリット配線部のスリット部分に金属材料を埋め込んだ隙間のない配線を遮蔽導体とすることにより、電界を完全に遮断することが可能となる。

［第２実施形態］
次に、本発明の第２実施形態について、図１０を参照しながら説明する。
図１０は、本発明の第２実施形態を説明する断面図である。
本発明の第２実施形態は、下層配線１と上層配線３の設計基準が異なる場合において適用される。

本発明の第２実施形態によれば、下層配線１がスリット配線部を有する並列配線で形成される点は、本発明の第１実施形態と同様であるが、前記スリットを有する下層配線に並列接続される上層配線３を形成する際に、上層配線３は、前記複数のスリットを有する下層配線１を覆う幅広い範囲に形成される。
更に、本発明の第１実施形態に示した構造と同様に、上層配線３のスリット接続部２ａが下層配線１の並列配線間の間隙に侵入する形で形成される。

半導体装置に形成される多層配線構造は、上層に向かうにつれて設計基準が緩くなることが一般的である。
これは、より上層に位置する配線層ほど、長距離の配線を引き回す必要があるため、配線抵抗を抑えるために配線を厚膜化、幅広化する必要があり、これにより増加する配線間の寄生容量を抑えるために配線間隔を広く取らなければならないからである。
従って、金属配線３を形成する際には、前記下層配線１と比較して、深さが深く、幅が広い配線溝を埋めるのに十分な量の金属を充填することが可能であるため、下層配線にスリット配線部を有する配線を形成した後、スリット配線部を有する下層配線１を完全に覆うべく、幅が広く、前記下層配線１よりも高い配線高さを有する上層配線３を裏打ちすることが可能となる。

なお、上層配線３を形成する配線層の設計基準により、図１０に示したように、上層配線３により下層配線１を覆うことが可能な配線幅で形成することが困難である場合には、上層配線３をスリット配線部を有する配線に分割し、本発明の第１の実施の形態による構造を適用すれば良いことは、当該分野の技術者は容易に想像でき、かつ実施することが可能である。
また、本実施形態においては、前述したように、前記スリット配線部の上層の配線層となる上層配線３の配線高は、スリット配線部の並列配線となる下層配線１の配線高より大きくなるように形成してあり（図１０参照）、配線抵抗がより低減されるようになっている。

以上のような本実施形態の配線構造によれば、上述したる第１実施形態に示したような、下層配線と上層配線が同一の設計基準を有する場合よりも、更に低い抵抗を実現することができる。

［第２実施形態の製造方法］
本発明の第２実施形態による構造の製造方法については、上述した本発明の第１実施形態の製造方法と基本的に同一であり、第１実施形態に示した製造方法のうち、上層配線３の配線溝を形成する際のパターニングのみが異なるだけである。従って、詳細は省略する。

［第３実施形態］
次に、本発明の第３実施形態について、図１１を参照しながら説明する。
図１１は、本発明の第３実施形態を示す断面構造の説明図である。
図１１を参照すると、この半導体装置は、半導体基板５０上に形成された信号配線５１と、信号配線５１と半導体基板間に、複数の配線層に各々形成された金属配線が各々並列接続された遮蔽導体５２が配置されている。
遮蔽導体５２は、本発明の第１実施形態又は第２実施形態に示した配線構造により形成され、信号配線５１は、遮蔽導体５２により、半導体基板５０から電気的に遮蔽されている。
すなわち、本発明の第３実施形態は、半導体基板上に伝送線路を形成する場合（半導体装置）に適用されるものであり、この伝送線路は、信号配線５１と、接地電位を有する遮蔽導体（接地配線）５２より形成される。

なお、図示しないが、製造プロセスにより規定される配線膜厚として、遮蔽導体５２を構成する上層配線３の配線高を、遮蔽導体５２を構成する下層配線１の配線高よりも大きく（厚く）することが可能である場合は、前記した第２実施形態と同様に、前記上層配線３の配線高を、前記下層配線１の配線高よりも大きく（厚く）することが、より好ましい。これにより、遮蔽導体の配線抵抗が、より低減される。
また、図示しないが、前記遮蔽導体５２は、図１１に図示したように２層配線により構成するだけでなく、更に配線層数を増加させ、上層配線を裏打ちして構成することも可能である。該遮蔽導体の配線層数は、半導体装置の設計者の所望する抵抗値、及び、電界遮蔽効果を得られるように、設計されることが好ましい。

更には、図示しないが、前記信号配線５１についても、本発明の第１実施形態又は第２実施形態に示した配線構造により形成してもよい。これにより、信号配線５１の配線抵抗を低減することが可能となる。
このように、半導体基板上に形成される信号配線及び接地配線を備えた伝送線路構造は、信号配線及び接地配線のうち、少なくともいずれかの配線を本発明に係る配線構造により形成することができ、これによって伝送線路全体の配線抵抗を低減することが可能となる。

信号配線５１は、単一層の配線により形成されるか、あるいは、伝送線路の損失を低減するために、図１１に示したように複数の配線層に形成された配線を並列に接続した構造としてもよい。
更には、図示しないが、本発明の配線構造である第１実施形態及び第２実施形態に示したような、スリットを有する配線下層配線と、前記下層配線のスリット部分に侵入したビアにより、前記下層配線に接続された上層配線により形成される、並列接続配線としてもよい。

本発明の第３実施形態によれば、信号配線の構成には特に制限は無く、信号線５１と半導体基板５０とを電気的に遮蔽する遮蔽導体５２の構造として、複数の配線層にそれぞれ設けられた配線が互いに重複し、互いに電気的に複数層に亘り並列接続された配線構造であって、複数の配線層の少なくとも下層の一つの配線層が、少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有し、スリット配線部の上層の配線からスリット配線部の並列配線の間隙に浸入して両側の並列配線と接続しているスリット接続部を有する構造であればよい。

スリット配線部のスリット部分に金属材料を埋め込んだ隙間のない配線を遮蔽導体５２とすることにより、信号配線５１は、半導体基板５０から電気的に完全に遮蔽される。
また、当然のことであるが、本実施の形態では、信号線と半導体基板を電気的に遮蔽する構造を示しているが、遮蔽される対象は半導体基板に限らず、他の信号線であっても良い。

［第４実施形態］
次に、本発明の第４実施形態について図１２及び図１３を参照しながら説明する。
図１２は、本発明の第４実施形態を説明する断面図である。
本発明の第４実施形態は、図１２に示すように、下層配線１に形成された並列配線間の間隙に浸入してこれらの並列配線と接続しているスリット接続部２ａと上層配線３とを接続する中間接続部２ｃの幅ｂが、これらのスリット接続部２ａの幅ａと上層配線３の幅との中間であり、中間接続部２ｃの幅ｂが、スリット接続部２ａの幅ａよりも広い構造となっている。
このような構造は、本明細書に記載の第１実施形態の製造方法と比較して、接続部及び上層配線を形成する際の金属材料の埋め込みが容易である場合に適用される。
なお、本実施形態においても、第２実施形態の場合と同様に、製造プロセスによる設計基準により規定される上層配線３の配線高が、下層配線１の配線高よりも大きく（厚く）なっていることが、より好ましい。これにより、並列配線の配線抵抗が、より低減される。

以上のような構造により、スリット接続部２ａと中間接続部２ｃの段差部分が下層配線１の上面と接続できるため、接触面積を広くすることができ、かつ、中間接続部２ｃの配線幅を広くすることにより、配線の延伸方向（紙面垂直方向）における断面積を大きくすることが可能となるため、配線抵抗を低減することが可能となる。
更には、図１３に示すように、中間接続部２ｃの幅を、上層配線３と同等に形成することが、より好ましい。
このような構造により、中間接続部２ｃの配線幅を最大にすることができ、接続部２ａ、２ｃの下層配線１との接触面積がより大きくなると共に、配線の抵抗を更に低減することが可能となる。

［第５実施形態］
次に、本発明の第５実施形態について、図１４及び図１５を参照しながら説明する。
図１４は、本発明の第５実施形態を説明する断面図である。
本発明の第５実施形態は、本発明の第４実施形態による構造に、更に上層にスリット配線部を有する金属配線を形成したもので、最上層に位置する配線２１から配線２１の下層に位置する金属配線３の並列配線間の間隙にスリット接続部２０ｂを侵入させて配線２１と配線３とを接続したものである。
また、スリット接続部２０ａと配線２１との中間にスリット接続部２０ａより幅広の中間接続部２０ｃを設けている。同じく、上層配線３から、配線３の下層に位置する金属配線１の並列配線間の間隙にスリット接続部２ａを侵入させて配線３と配線１とを接続し、更に、スリット接続部２ａと配線３との中間にスリット接続部２ａより幅広の中間接続部２ｃを設けている。
また、スリット配線部の上層の配線層となる上層配線２１の配線高を、スリット配線部の並列配線となる下層配線１及び３の配線高以上にすることで、上層の配線層２１の断面積をより大きく確保し、配線抵抗の更なる低減が可能となる。但し、該配線高は、半導体装置の製造プロセスにより決定され、設計者が変更することは困難であるため、上層配線２１の配線高を下層配線１及び３の配線高よりも高く（厚く）する実施の形態については、第６実施形態において後述する。

図１４においては、最上層配線２１と、最上層配線２１の下層に位置する配線３とを接続する接続部のうち、接続部の直下に配線３が存在する領域においては、通常の配線長手方向に伸長された形状の配線形接続部２０ｂが形成される。
この配線形接続部２０ｂは、本発明の第１実施形態に示した配線形接続部２ｂに相当するものである。

以上のように、本実施形態に係る配線構造は、上述した第４実施形態を適用した配線構造に対して、更に配線層数を増加させ、同様に第４実施形態による配線構造を追加した構造である。
すなわち、本発明の実施の形態は、多くが２層配線とそれらを互いに接続する接続部に関して説明がなされているが、総配線層数の規定は、本発明の請求の権利を制限するものではなく、本発明構造は、半導体装置の設計者が所望する、２層以上の配線構造に対しても適用することができるものである。

更には、図１５に示すように、スリット接続部２０ａを、最下層配線１に達する位置まで侵入させて形成することが、より好ましい。
このような構造により、上層配線２１を、下層配線１に対しても接触させることが可能となるだけでなく、配線の伸長方向（紙面垂直方向）の断面積を大きくすることが可能になるため、配線抵抗を更に低減することが可能となる。

［第６実施形態］
次に、本発明の第６実施形態について、図１６〜図１８を参照して説明する。
図１６は、本発明の第６実施形態を説明する断面図である。
本発明の第６実施形態は、本発明の第５実施形態において、更に下層配線１および３と、最上層配線２１の設計基準とが異なる場合において適用される。
すなわち、最上層配線２１の設計基準が、下層配線１及び３よりも広い配線幅を有する配線の形成を許容する場合は、図１６に示すように、金属配線２１の少なくとも一部を、下層配線１及び３よりも広い配線幅を有する配線として形成することが好ましい。あるいは、より好ましくは、図１７に示すように、上層配線２１を、スリットを有さない配線として下層配線１及び３のスリット配線部の幅と同じ程度の幅で形成する。
ここで、前記最上層配線２１は、製造プロセスにより規定される設計基準により下層となる配線３及び１よりも配線高が大きくなるように形成される（図１６〜１８参照）。
これにより、並列接続された配線の配線抵抗を、より低減することが可能となる。

また、更に好ましくは、図１８の断面図に示すように、図１７における配線形接続部２０ｂ及び中間接続部２０ｃの幅を広くし、各々を一つの接続部として、上層配線２１と同一の幅を有する配線形状として形成し、最上層配線２１と一体の配線として形成することにより、さらに配線抵抗を低減することが可能となる。
以上のような構造は、金属配線２１および接続部２０ａ、２０ｂ、及び２０ｃを形成する製造工程において、金属材料を埋め込むための溝を形成するエッチング工程、及び金属材料を埋め込む工程において、溝形成を所望の形状に行うことが可能であり、金属材料の埋め込みが不足無く行える場合に適用される。かかる構造により、金属配線の断面積を大きくし、金属配線１、３、及び２１が互いに接触する面積を大きくすることが可能となり、これらが並列接続された抵抗を低減することが可能となる。

［第７実施形態］
次に、本発明の第７実施形態について、図１９を参照して説明する。
図１９は、本発明の第７実施形態を説明する断面図である。
本発明の第７実施形態は、図１３に示した本発明の第４実施形態の構造、即ち、スリット接続部を有する下層配線１とスリット接続部を有する上層配線３とが互いの並列配線間の間隙が対向する配線の中間部に存し、上層配線３から上層配線３と同じ幅を有する中間接続部２ｃと並列配線間の間隙の幅のスリット接続部２ａが下方に延伸して中間接続部２ｃの下面が下層配線１の上面と接続すると共に、スリット接続部２ａが下層配線１の並列配線間の間隙に浸入してその間隙を全て埋めている構造となっている。それに加え、更に、下層配線１および３に適用される設計基準よりも広い配線幅が許容される設計ルールにより形成される最上層配線２１を上層配線３のスリット配線部と同じ幅に形成すると共に、最上層配線２１からスリット接続部２０ａを上層配線３の並列配線間の間隙に浸入させてこの間隙を全て埋めるようにした構造を有する。
最上層配線２１と上層配線３と下層配線１とを一体の配線として形成するものである。

すなわち、本発明の第7実施形態は、本発明の第4実施形態に、本発明の第6実施形態を更に適用したものである。
以上のような構造により、異なる層に形成される配線と、それらを互いに接続する接続部とが接触する面積を最大とし、更に、前記配線部分及び接続部とを同一の配線とみなせる構造とすることにより配線の断面積を大きくすることにより、配線の接触抵抗及び直列抵抗を低減することが可能となる。

本発明の活用例として、トランジスタと多層配線を有する半導体装置の多層配線への活用があげられる。半導体素子の性能向上に伴い、今後その動作周波数は高くなることが予想される。
また、無線通信や高速ロジック回路に用いられる高周波帯における用途は、より拡大していくと考えられる。
本発明によれば、かかる高周波で動作させる必要が生ずる半導体装置において、金属配線の抵抗を低減することでシグナルインテグリティを確保し、高性能な半導体素子を実現することができ、更には、エレクトロマイグレーションによる金属配線性能の劣化を防ぐことができる。
これらにより、高性能、高信頼性を実現する半導体装置を供することができる。

本発明は、上述した実施の形態に限定されるものではない。
例えば、最大３層の配線構造を示したが、４層以上であっても差し支えないことは勿論である。
また、本発明の配線構造を螺旋形のコイル状に形成したインダクタ素子として構成しても良い。

本発明の配線構造は、高周波信号を低損失で伝達する配線を与えるため、例えばインダクタ素子等を有する半導体素子に利用可能である。

本発明の第１実施形態の配線構造を示す断面図である。 図１の配線構造を省略化して示す断面図である。 本発明の第１実施形態の配線構造を示す俯瞰図である。 本発明の第１実施形態の配線構造を示す平面図である。 本発明を含む図６の断面構造の配線抵抗の周波数依存性を示すグラフである。 本発明の第１実施形態の配線構造の構造を従来の配線構造と対比して示す断面図である。 本発明の第１実施形態の配線構造の製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 本発明の第２実施形態の配線構造を示す断面図である。 本発明の第３実施形態の配線構造を有する半導体装置を示す断面図である。 本発明の第４実施形態の配線構造を示す断面図である。 本発明の第４実施形態の配線構造の他の例を示す断面図である。 本発明の第５実施形態の配線構造を示す断面図である。 本発明の第５実施形態の配線構造の他の例を示す断面図である。 本発明の第６実施形態の配線構造を示す断面図である。 本発明の第６実施形態の配線構造の他の例を示す断面図である。 本発明の第６実施形態の配線構造の更に他の例を示す断面図である。 本発明の第７実施形態の配線構造を示す断面図である。 従来の円形のビアを用いた配線構造の断面図である。 従来の配線形のビアを用いた配線構造の断面図である。 スリット配線部の構造を示す平面図である。 特許文献１で示された配線構造を示す断面図である。

符号の説明

１ 下層配線
２ａ スリット接続部
２ｂ 配線形接続部
２ｃ 中間接続部
３ 上層配線
４ａ 第１層間絶縁膜
４ｂ 第２層間絶縁膜
４ｃ 第３層間絶縁膜
５ａ エッチングストッパ膜
５ｂ エッチングストッパ膜
６ａ バリアメタル
６ｂ バリアメタル
７ａ キャップ膜
７ｂ キャップ膜

Claims (12)

1. 複数の配線層にそれぞれ設けられた配線が互いに重複し、互いに電気的に複数層に亘り並列接続された配線構造であって、
   前記複数の配線層の少なくとも下層の一つの配線層が、
   少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有するとともに、
   前記スリット配線部の上層の配線から前記スリット配線部の並列配線の間隙に浸入して両側の並列配線と接続しているスリット接続部を有する
   ことを特徴とする配線構造。
2. 前記スリット接続部が前記並列配線間の間隙を埋めていることを特徴とする請求項１記載の配線構造。
3. 前記スリット配線部の並列配線のそれぞれの配線幅が同一又は相互に異なっていることを特徴とする請求項１又は２記載の配線構造。
4. 前記スリット配線部の上層の配線層の配線幅が、前記スリット配線部の並列配線の配線幅と同一又はより広い配線幅を有することを特徴とする請求項１〜３のいずれか１項に記載の配線構造。
5. 前記スリット配線部の上層の配線層の配線高が、前記スリット配線部の並列配線の配線高以上であることを特徴とする請求項１〜４のいずれか１項に記載の配線構造。
6. 前記スリット配線部の上層の配線層がスリット配線部を有さないことを特徴とする請求項１〜５のいずれか１項に記載の配線構造。
7. 前記上層の配線と前記スリット接続部との間に、前記スリット接続部より幅が大きい中間接続部を有することを特徴とする請求項１〜６のいずれか１項に記載の配線構造。
8. 基板上に、複数の配線層にそれぞれ設けられた配線が互いに重複し、互いに電気的に複数層に亘り並列接続された配線構造を備えた半導体装置であって、
   前記配線構造が、
   前記複数の配線層の少なくとも下層の一つの配線層が、少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有するとともに、
   前記スリット配線部の上層の配線から前記スリット配線部の並列配線の間隙に浸入して両側の並列配線と接続しているスリット接続部を有する
   ことを特徴とする半導体装置。
9. 前記スリット接続部が前記並列配線間の間隙を埋めていることを特徴とする請求項８記載の半導体装置。
10. 前記配線構造を有する配線によりコイル状に形成されたインダクタ素子を有することを特徴とする請求項８又は９記載の半導体装置。
11. 前記基板上に形成される信号配線及び接地配線からなる伝送線路を有し、
    前記信号配線及び前記接地配線の少なくともいずれか一方が、前記配線構造を有することを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
12. 半導体基板上に配線構造を形成する半導体装置の製造方法であって、
    半導体基板上に絶縁層で少なくとも２本以上の並列配線に分離されて延伸しているスリット配線部を有する下層配線を形成する工程と、
    前記下層配線の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記スリット配線部と重なる上層配線用の溝と、前記スリット配線部の並列配線を分離している絶縁層を除去して前記上層配線用の溝と連通しているスリット接続部用の溝とを形成する工程と、
    前記上層配線用の溝とスリット接続部用の溝に金属材料を埋め込む工程と、
    を有することを特徴とする半導体装置の製造方法。