JP2002176101A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2002176101A JP2002176101A JP2000371625A JP2000371625A JP2002176101A JP 2002176101 A JP2002176101 A JP 2002176101A JP 2000371625 A JP2000371625 A JP 2000371625A JP 2000371625 A JP2000371625 A JP 2000371625A JP 2002176101 A JP2002176101 A JP 2002176101A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- forming
- region
- insulating film
- functional blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の信号遅延を低減しうる配線の構
造を、製造工程数を増やすことなく実現することを課題
とする。 【解決手段】 複数の機能ブロックを備えた半導体装置
において、配線を機能ブロック及び機能ブロック間領域
に分け、機能ブロックには通常の多層配線、機能ブロッ
ク間領域には伝送線又は同軸線を同時に形成しうる構成
により上記の課題を解決する。
造を、製造工程数を増やすことなく実現することを課題
とする。 【解決手段】 複数の機能ブロックを備えた半導体装置
において、配線を機能ブロック及び機能ブロック間領域
に分け、機能ブロックには通常の多層配線、機能ブロッ
ク間領域には伝送線又は同軸線を同時に形成しうる構成
により上記の課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に機能ブロック内の短距離配線とブ
ロック間を結ぶ長距離配線をそれぞれの目的に合わせた
最適な構造を工程数、配線層数を増大させずに形成しう
る配線構造を備えた半導体装置及びその製造方法に関す
るものである。
製造方法に関し、特に機能ブロック内の短距離配線とブ
ロック間を結ぶ長距離配線をそれぞれの目的に合わせた
最適な構造を工程数、配線層数を増大させずに形成しう
る配線構造を備えた半導体装置及びその製造方法に関す
るものである。
【０００２】
【従来の技術】半導体装置（半導体集積回路）の微細
化、高速化、高集積化とともに、配線に起因する信号遅
延が増大するという問題が生じている。配線に起因する
信号遅延は配線の容量と配線の抵抗の積によって決定さ
れる。配線の容量は、配線間隔、配線厚さ、配線間の絶
縁膜の誘電率によって決定される。配線間隔は多層化す
ることで広げることができ、その結果容量を低減できる
が、多層化により工程数が増え製造コストの上昇、歩留
まりの低下という別の問題が生じる。配線を薄くすると
配線間の容量は低減できるが、配線抵抗が上昇する。ま
た、電流密度が上昇するため低抵抗でエレクトロマイグ
レーション耐性の高い配線材料を使用する必要がある。
更に、低誘電率膜を使用すると配線容量は低減できる。
更にまた、配線抵抗は、配線を厚くすること、及び低抵
抗の配線材料を使用することで小さくすることができ
る。
化、高速化、高集積化とともに、配線に起因する信号遅
延が増大するという問題が生じている。配線に起因する
信号遅延は配線の容量と配線の抵抗の積によって決定さ
れる。配線の容量は、配線間隔、配線厚さ、配線間の絶
縁膜の誘電率によって決定される。配線間隔は多層化す
ることで広げることができ、その結果容量を低減できる
が、多層化により工程数が増え製造コストの上昇、歩留
まりの低下という別の問題が生じる。配線を薄くすると
配線間の容量は低減できるが、配線抵抗が上昇する。ま
た、電流密度が上昇するため低抵抗でエレクトロマイグ
レーション耐性の高い配線材料を使用する必要がある。
更に、低誘電率膜を使用すると配線容量は低減できる。
更にまた、配線抵抗は、配線を厚くすること、及び低抵
抗の配線材料を使用することで小さくすることができ
る。
【０００３】以上を考慮し、現在、高性能半導体装置で
は、図１に示すように低抵抗かつエレクトロマイグレー
ション耐性を有する銅の使用と低誘電率絶縁膜の使用が
なされている。また、多層配線の下層に位置する短距離
配線では、直列するトランジスタのオン抵抗が配線抵抗
より大きいため、配線容量が重要であり、このため薄い
配線を使用している。一方、長距離配線では、ドライビ
ング能力の高い低抵抗トランジスタを使用するため配線
抵抗がより重要で厚い配線を広い配線間隔で配置する構
造をとっている。図１中、１は半導体素子を形成した半
導体基板、２は層間絶縁膜、３は薄い短距離配線、４は
低誘電率の層間絶縁膜、５は中間的な厚さの中距離配
線、６は厚い機能ブロック間の接続に用いる長距離配線
をそれぞれ意味している。
は、図１に示すように低抵抗かつエレクトロマイグレー
ション耐性を有する銅の使用と低誘電率絶縁膜の使用が
なされている。また、多層配線の下層に位置する短距離
配線では、直列するトランジスタのオン抵抗が配線抵抗
より大きいため、配線容量が重要であり、このため薄い
配線を使用している。一方、長距離配線では、ドライビ
ング能力の高い低抵抗トランジスタを使用するため配線
抵抗がより重要で厚い配線を広い配線間隔で配置する構
造をとっている。図１中、１は半導体素子を形成した半
導体基板、２は層間絶縁膜、３は薄い短距離配線、４は
低誘電率の層間絶縁膜、５は中間的な厚さの中距離配
線、６は厚い機能ブロック間の接続に用いる長距離配線
をそれぞれ意味している。
【０００４】
【発明が解決しようとする課題】しかし以上のように配
線構造を最適化しても、とくに長距離配線において数Ｇ
Ｈｚ以上の周波数の信号をチップサイズの距離にわたっ
て伝達させることは、配線抵抗と配線容量の制限により
難しくなりつつある。数ＧＨｚ以上の高周波の信号が、
チップサイズである１ｃｍ前後の距離を良好に伝播する
ためには、マイクロストリップラインや同軸ケーブル
（同軸線）のような伝送線路を用い、終端でインピーダ
ンス整合を行うことにより、ＲＣ遅延をなくすことが望
ましい。これを実現するためには、通常の方法で多層配
線を形成した後、伝送線を形成することが考えられる。
しかしながら、このような構造で多層配線と伝送線を形
成するには、大幅な工程数の増大が避けられない。
線構造を最適化しても、とくに長距離配線において数Ｇ
Ｈｚ以上の周波数の信号をチップサイズの距離にわたっ
て伝達させることは、配線抵抗と配線容量の制限により
難しくなりつつある。数ＧＨｚ以上の高周波の信号が、
チップサイズである１ｃｍ前後の距離を良好に伝播する
ためには、マイクロストリップラインや同軸ケーブル
（同軸線）のような伝送線路を用い、終端でインピーダ
ンス整合を行うことにより、ＲＣ遅延をなくすことが望
ましい。これを実現するためには、通常の方法で多層配
線を形成した後、伝送線を形成することが考えられる。
しかしながら、このような構造で多層配線と伝送線を形
成するには、大幅な工程数の増大が避けられない。
【０００５】
【課題を解決するための手段】本発明は以上のことを解
決するために考案されたもので、工程数を増大させるこ
となく、機能ブロックを配置する領域の通常の配線構造
と機能ブロック間を接続する配線を形成するために割り
当てられた領域の伝送線又は同軸線とを同時に形成する
ものである。
決するために考案されたもので、工程数を増大させるこ
となく、機能ブロックを配置する領域の通常の配線構造
と機能ブロック間を接続する配線を形成するために割り
当てられた領域の伝送線又は同軸線とを同時に形成する
ものである。
【０００６】かくして本発明によれば、複数の機能ブロ
ックを備えた半導体装置において、機能ブロックを配置
する領域と機能ブロック間を接続する配線を形成するた
めに割り当てられた領域を有し、機能ブロックを配置す
る領域には多層配線を有し、隣接する機能ブロック間を
接続する配線を形成するために割り当てられた領域には
信号線と該信号線を絶縁膜を介して上下左右を取り囲む
接地線とからなる同軸線を有することを特徴とする半導
体装置が提供される。
ックを備えた半導体装置において、機能ブロックを配置
する領域と機能ブロック間を接続する配線を形成するた
めに割り当てられた領域を有し、機能ブロックを配置す
る領域には多層配線を有し、隣接する機能ブロック間を
接続する配線を形成するために割り当てられた領域には
信号線と該信号線を絶縁膜を介して上下左右を取り囲む
接地線とからなる同軸線を有することを特徴とする半導
体装置が提供される。
【０００７】更に、本発明によれば、複数の機能ブロッ
クを備えた半導体装置において、機能ブロックを配置す
る領域と機能ブロック間を接続する配線を形成するため
に割り当てられた領域を有し、機能ブロックを配置する
領域には多層配線を有し、隣接する機能ブロック間を接
続する配線を形成するために割り当てられた領域には信
号線と該信号線を絶縁膜を介して上下をはさむ接地線又
は電源線とからなる伝送線を有することを特徴とする半
導体装置が提供される。
クを備えた半導体装置において、機能ブロックを配置す
る領域と機能ブロック間を接続する配線を形成するため
に割り当てられた領域を有し、機能ブロックを配置する
領域には多層配線を有し、隣接する機能ブロック間を接
続する配線を形成するために割り当てられた領域には信
号線と該信号線を絶縁膜を介して上下をはさむ接地線又
は電源線とからなる伝送線を有することを特徴とする半
導体装置が提供される。
【０００８】また、本発明によれば、複数の機能ブロッ
クを備えた半導体装置において、機能ブロックを配置す
る領域と機能ブロック間を接続する配線を形成するため
に割り当てられた領域を有し、機能ブロックを配置する
領域には多層配線を有し、隣接する機能ブロック間を接
続する配線を形成するために割り当てられた領域には機
能ブロックの配線より厚い配線を有し、該機能ブロック
を配置する領域上の多層配線のいずれかの配線の底面
と、機能ブロック間を接続する配線を形成するために割
り当てられた領域の配線の底面とが同一平面上にあるこ
とを特徴とする半導体装置が提供される。
クを備えた半導体装置において、機能ブロックを配置す
る領域と機能ブロック間を接続する配線を形成するため
に割り当てられた領域を有し、機能ブロックを配置する
領域には多層配線を有し、隣接する機能ブロック間を接
続する配線を形成するために割り当てられた領域には機
能ブロックの配線より厚い配線を有し、該機能ブロック
を配置する領域上の多層配線のいずれかの配線の底面
と、機能ブロック間を接続する配線を形成するために割
り当てられた領域の配線の底面とが同一平面上にあるこ
とを特徴とする半導体装置が提供される。
【０００９】更に、本発明によれば、複数の機能ブロッ
クを配置する領域と機能ブロック間を接続する配線を形
成するために割り当てられた領域を有する半導体装置の
製造方法において、機能ブロックを配置する領域では第
1配線に対応する溝を、機能ブロック間を接続する配線
を形成するために割り当てられた領域では、同軸線とし
ての信号線を囲む接地線の下部に対応する溝を同時に下
層層間絶縁膜に形成する工程と、該溝にダマシンプロセ
スによりバリアメタル層を形成し、更に、配線材料膜を
成膜し、化学機械研磨により溝部分のみに配線材料を残
すことで第１配線と接地線の下部とを形成する工程と、
配線材料の拡散阻止機能を有する第１絶縁膜を堆積した
後、第１層間絶縁膜を堆積し、機能ブロックを配置する
領域では第１配線と第２配線を接続する穴を、機能ブロ
ック間を接続する配線を形成するために割り当てられた
領域では、接地線の側壁に対応する溝を同時に第１層間
絶縁膜に形成する工程と、続いて機能ブロックを配置す
る領域では第２配線に対応する溝を、機能ブロック間を
接続する配線を形成するために割り当てられた領域で
は、信号線に対応する溝を同時に形成する工程と、該溝
にダマシンプロセスによりバリアメタル層を形成し、更
に、配線材料膜を成膜し、化学機械研磨により溝部分の
みに配線材料を残すことで第２配線、接地線の側壁と信
号線とを形成する工程と、配線材料の拡散阻止機能を有
する第２絶縁膜を堆積した後、第２層間絶縁膜を堆積
し、機能ブロックを配置する領域では接続穴を、機能ブ
ロック間を接続する配線を形成するために割り当てられ
た領域では、接地線の側壁に対応する溝を同時に第２層
間絶縁膜に形成する工程と、機能ブロックを配置する領
域では第３配線に対応する溝を、機能ブロック間を接続
する配線を形成するために割り当てられた領域では、接
地線の上部に対応する溝を同時に第２層間絶縁膜に形成
する工程と、該溝にダマシンプロセスによりバリアメタ
ル層を形成し、更に、配線材料膜を成膜し、化学機械研
磨により溝部分のみに配線材料を残すことで第３配線と
設置線の上部とを形成したのち、配線材料の拡散阻止機
能を有する第３絶縁膜を堆積する工程を含むことを特徴
とする半導体装置の製造方法が提供される。
クを配置する領域と機能ブロック間を接続する配線を形
成するために割り当てられた領域を有する半導体装置の
製造方法において、機能ブロックを配置する領域では第
1配線に対応する溝を、機能ブロック間を接続する配線
を形成するために割り当てられた領域では、同軸線とし
ての信号線を囲む接地線の下部に対応する溝を同時に下
層層間絶縁膜に形成する工程と、該溝にダマシンプロセ
スによりバリアメタル層を形成し、更に、配線材料膜を
成膜し、化学機械研磨により溝部分のみに配線材料を残
すことで第１配線と接地線の下部とを形成する工程と、
配線材料の拡散阻止機能を有する第１絶縁膜を堆積した
後、第１層間絶縁膜を堆積し、機能ブロックを配置する
領域では第１配線と第２配線を接続する穴を、機能ブロ
ック間を接続する配線を形成するために割り当てられた
領域では、接地線の側壁に対応する溝を同時に第１層間
絶縁膜に形成する工程と、続いて機能ブロックを配置す
る領域では第２配線に対応する溝を、機能ブロック間を
接続する配線を形成するために割り当てられた領域で
は、信号線に対応する溝を同時に形成する工程と、該溝
にダマシンプロセスによりバリアメタル層を形成し、更
に、配線材料膜を成膜し、化学機械研磨により溝部分の
みに配線材料を残すことで第２配線、接地線の側壁と信
号線とを形成する工程と、配線材料の拡散阻止機能を有
する第２絶縁膜を堆積した後、第２層間絶縁膜を堆積
し、機能ブロックを配置する領域では接続穴を、機能ブ
ロック間を接続する配線を形成するために割り当てられ
た領域では、接地線の側壁に対応する溝を同時に第２層
間絶縁膜に形成する工程と、機能ブロックを配置する領
域では第３配線に対応する溝を、機能ブロック間を接続
する配線を形成するために割り当てられた領域では、接
地線の上部に対応する溝を同時に第２層間絶縁膜に形成
する工程と、該溝にダマシンプロセスによりバリアメタ
ル層を形成し、更に、配線材料膜を成膜し、化学機械研
磨により溝部分のみに配線材料を残すことで第３配線と
設置線の上部とを形成したのち、配線材料の拡散阻止機
能を有する第３絶縁膜を堆積する工程を含むことを特徴
とする半導体装置の製造方法が提供される。
【００１０】また、本発明によれば、複数の機能ブロッ
クを配置する領域と機能ブロック間を接続する配線を形
成するために割り当てられた領域を有する半導体装置の
製造方法において、機能ブロックを配置する領域では第
１配線に対応する溝を、機能ブロック間を接続する配線
を形成するために割り当てられた領域では、下層接地線
又は電源線に対応する溝を同時に下層層間絶縁膜に形成
する工程と、該溝にダマシンプロセスによりバリアメタ
ル層を形成し、更に、配線材料膜を成膜し、化学機械研
磨により溝部分のみに配線材料を残すことで第１配線と
下部接地線又は電源線とを形成する工程と、配線材料の
拡散阻止機能を有する第１絶縁膜を堆積した後、第１層
間絶縁膜を堆積し、機能ブロックを配置する領域では第
１配線と第２配線を接続する穴を形成する工程と、続い
て機能ブロックを配置する領域では第２配線に対応する
溝を、機能ブロック間を接続する配線を形成するために
割り当てられた領域では、信号線に対応する溝を同時に
形成する工程と、該溝にダマシンプロセスによりバリア
メタル層を形成し、更に、配線材料膜を成膜し、化学機
械研磨により溝部分のみに配線材料を残すことで第２配
線と信号線とを形成する工程と、配線材料の拡散阻止機
能を有する第２絶縁膜を堆積した後、第２層間絶縁膜を
堆積し、機能ブロックを配置する領域では接続穴を形成
する工程と、機能ブロックを配置する領域では、第３配
線に対応する溝を、機能ブロック間を接続する配線を形
成するために割り当てられた領域では、上部接地線又は
電源線に対応する溝を同時に形成する工程と、該溝にダ
マシンプロセスによりバリアメタル層を形成し、更に、
配線材料膜を成膜し化学機械研磨により溝部分のみに配
線材料を残すことで第３配線と上部接地線又は電源線と
を形成したのち、配線材料の拡散阻止機能を有する第３
絶縁膜を堆積する工程を含むことを特徴とする半導体装
置の製造方法が提供される。
クを配置する領域と機能ブロック間を接続する配線を形
成するために割り当てられた領域を有する半導体装置の
製造方法において、機能ブロックを配置する領域では第
１配線に対応する溝を、機能ブロック間を接続する配線
を形成するために割り当てられた領域では、下層接地線
又は電源線に対応する溝を同時に下層層間絶縁膜に形成
する工程と、該溝にダマシンプロセスによりバリアメタ
ル層を形成し、更に、配線材料膜を成膜し、化学機械研
磨により溝部分のみに配線材料を残すことで第１配線と
下部接地線又は電源線とを形成する工程と、配線材料の
拡散阻止機能を有する第１絶縁膜を堆積した後、第１層
間絶縁膜を堆積し、機能ブロックを配置する領域では第
１配線と第２配線を接続する穴を形成する工程と、続い
て機能ブロックを配置する領域では第２配線に対応する
溝を、機能ブロック間を接続する配線を形成するために
割り当てられた領域では、信号線に対応する溝を同時に
形成する工程と、該溝にダマシンプロセスによりバリア
メタル層を形成し、更に、配線材料膜を成膜し、化学機
械研磨により溝部分のみに配線材料を残すことで第２配
線と信号線とを形成する工程と、配線材料の拡散阻止機
能を有する第２絶縁膜を堆積した後、第２層間絶縁膜を
堆積し、機能ブロックを配置する領域では接続穴を形成
する工程と、機能ブロックを配置する領域では、第３配
線に対応する溝を、機能ブロック間を接続する配線を形
成するために割り当てられた領域では、上部接地線又は
電源線に対応する溝を同時に形成する工程と、該溝にダ
マシンプロセスによりバリアメタル層を形成し、更に、
配線材料膜を成膜し化学機械研磨により溝部分のみに配
線材料を残すことで第３配線と上部接地線又は電源線と
を形成したのち、配線材料の拡散阻止機能を有する第３
絶縁膜を堆積する工程を含むことを特徴とする半導体装
置の製造方法が提供される。
【００１１】更に、本発明によれば、複数の機能ブロッ
クを配置する領域と機能ブロック間を接続する配線を形
成するために割り当てられた領域を有する半導体装置の
製造方法において、機能ブロックを配置する領域上では
第１配線に対応する溝を、機能ブロック間を接続する配
線を形成するために割り当てられた線領域では、同軸線
としての信号線を囲む接地線の下部に対応する溝を同時
に下層層間絶縁膜に形成する工程と、該溝にダマシンプ
ロセスによりバリアメタル層を形成し、更に、配線材料
膜を成膜し、化学機械研磨により溝部分のみに配線材料
を残すことで第１配線と設置線の下部とを形成する工程
と、配線材料の拡散阻止機能を有する第１絶縁膜を堆積
した後、第１層間絶縁膜を堆積し、機能ブロックを配置
する領域では第１配線と第２配線を接続する穴を、機能
ブロック間を接続する配線を形成するために割り当てら
れた領域では、接地線の側壁に対応する溝を同時に第１
層間絶縁膜に形成する工程と、続いて機能ブロックを配
置する領域では第２配線に対応する溝を、機能ブロック
間を接続する配線を形成するために割り当てられた領域
では、信号線に対応する溝を同時に１層間絶縁膜に形成
する工程と、該溝にダマシンプロセスによりバリアメタ
ル層を形成し、更に、配線材料膜を成膜し、化学機械研
磨により溝部分のみに配線材料を残すことで第２配線、
接地線の側壁と信号線とを形成する工程と、配線材料の
拡散阻止機能を有する第２絶縁膜を堆積した後、第２層
間絶縁膜を堆積し、機能ブロックを配置する領域では接
続穴を、機能ブロック間を接続する配線を形成するため
に割り当てられた領域では、接地線の側壁に対応する溝
と信号線に対応する溝を同時に第２層間絶縁膜に形成す
る工程と、続いて機能ブロックを配置する領域では、第
３配線に対応する溝を、機能ブロック間を接続する配線
を形成するために割り当てられた領域では接地線の側壁
に対応する溝と信号線に対応する溝を同時に第２層間絶
縁膜に形成する工程と、該溝にダマシンプロセスにより
バリアメタル層を形成し、更に、配線材料膜を成膜し化
学機械研磨により溝部分のみに配線材料を残すことで第
３配線と信号線とを形成したのち、配線材料の拡散阻止
機能を有する第３絶縁膜を堆積した後、第３層間絶縁膜
を堆積し、機能ブロックを配置する領域では接続穴を、
機能ブロック間を接続する配線を形成するために割り当
てられた領域では、接地線の側壁に対応する溝を同時に
第３層間絶縁膜に形成する工程と、機能ブロックを配置
する領域では、第４配線に対応する溝を、機能ブロック
間を接続する配線を形成するために割り当てられた領域
では、接地線の上部に対応する溝を同時に第３層間絶縁
膜に形成する工程と、該溝にダマシンプロセスによりバ
リアメタル層を形成し、更に、配線材料膜を成膜し化学
機械研磨により溝部分のみに配線材料を残すことで第４
配線と接地線の上部とを形成したのち、配線材料の拡散
防止機能を有する第４絶縁膜を堆積する工程を含むこと
を特徴とする半導体装置の製造方法が提供される。
クを配置する領域と機能ブロック間を接続する配線を形
成するために割り当てられた領域を有する半導体装置の
製造方法において、機能ブロックを配置する領域上では
第１配線に対応する溝を、機能ブロック間を接続する配
線を形成するために割り当てられた線領域では、同軸線
としての信号線を囲む接地線の下部に対応する溝を同時
に下層層間絶縁膜に形成する工程と、該溝にダマシンプ
ロセスによりバリアメタル層を形成し、更に、配線材料
膜を成膜し、化学機械研磨により溝部分のみに配線材料
を残すことで第１配線と設置線の下部とを形成する工程
と、配線材料の拡散阻止機能を有する第１絶縁膜を堆積
した後、第１層間絶縁膜を堆積し、機能ブロックを配置
する領域では第１配線と第２配線を接続する穴を、機能
ブロック間を接続する配線を形成するために割り当てら
れた領域では、接地線の側壁に対応する溝を同時に第１
層間絶縁膜に形成する工程と、続いて機能ブロックを配
置する領域では第２配線に対応する溝を、機能ブロック
間を接続する配線を形成するために割り当てられた領域
では、信号線に対応する溝を同時に１層間絶縁膜に形成
する工程と、該溝にダマシンプロセスによりバリアメタ
ル層を形成し、更に、配線材料膜を成膜し、化学機械研
磨により溝部分のみに配線材料を残すことで第２配線、
接地線の側壁と信号線とを形成する工程と、配線材料の
拡散阻止機能を有する第２絶縁膜を堆積した後、第２層
間絶縁膜を堆積し、機能ブロックを配置する領域では接
続穴を、機能ブロック間を接続する配線を形成するため
に割り当てられた領域では、接地線の側壁に対応する溝
と信号線に対応する溝を同時に第２層間絶縁膜に形成す
る工程と、続いて機能ブロックを配置する領域では、第
３配線に対応する溝を、機能ブロック間を接続する配線
を形成するために割り当てられた領域では接地線の側壁
に対応する溝と信号線に対応する溝を同時に第２層間絶
縁膜に形成する工程と、該溝にダマシンプロセスにより
バリアメタル層を形成し、更に、配線材料膜を成膜し化
学機械研磨により溝部分のみに配線材料を残すことで第
３配線と信号線とを形成したのち、配線材料の拡散阻止
機能を有する第３絶縁膜を堆積した後、第３層間絶縁膜
を堆積し、機能ブロックを配置する領域では接続穴を、
機能ブロック間を接続する配線を形成するために割り当
てられた領域では、接地線の側壁に対応する溝を同時に
第３層間絶縁膜に形成する工程と、機能ブロックを配置
する領域では、第４配線に対応する溝を、機能ブロック
間を接続する配線を形成するために割り当てられた領域
では、接地線の上部に対応する溝を同時に第３層間絶縁
膜に形成する工程と、該溝にダマシンプロセスによりバ
リアメタル層を形成し、更に、配線材料膜を成膜し化学
機械研磨により溝部分のみに配線材料を残すことで第４
配線と接地線の上部とを形成したのち、配線材料の拡散
防止機能を有する第４絶縁膜を堆積する工程を含むこと
を特徴とする半導体装置の製造方法が提供される。
【００１２】また、本発明によれば、複数の機能ブロッ
クを配置する領域と機能ブロック間を接続する配線を形
成するために割り当てられた領域を有する半導体装置の
製造方法において、機能ブロックを配置する領域に第１
配線に対応する溝を下層層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第１配線を形成する工
程と、配線材料の拡散阻止機能を有する第１絶縁膜を堆
積した後、第１層間絶縁膜を堆積し、機能ブロックを配
置する領域では第１配線と第２配線を接続する穴を、機
能ブロック間を接続する配線を形成するために割り当て
られた領域では信号線に対応する溝を同時に第１層間絶
縁膜に形成する工程と、続いて機能ブロックを配置する
領域では第２配線に対応する溝を形成し、該溝にダマシ
ンプロセスによりバリアメタル層を形成し、更に、配線
材料膜を成膜し、化学機械研磨により溝部分のみに配線
材料を残すことで第２配線と信号線とを形成する工程
と、配線材料の拡散阻止機能を有する第２絶縁膜を堆積
する工程を含むこと特徴とする半導体装置の製造方法が
提供される。
クを配置する領域と機能ブロック間を接続する配線を形
成するために割り当てられた領域を有する半導体装置の
製造方法において、機能ブロックを配置する領域に第１
配線に対応する溝を下層層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第１配線を形成する工
程と、配線材料の拡散阻止機能を有する第１絶縁膜を堆
積した後、第１層間絶縁膜を堆積し、機能ブロックを配
置する領域では第１配線と第２配線を接続する穴を、機
能ブロック間を接続する配線を形成するために割り当て
られた領域では信号線に対応する溝を同時に第１層間絶
縁膜に形成する工程と、続いて機能ブロックを配置する
領域では第２配線に対応する溝を形成し、該溝にダマシ
ンプロセスによりバリアメタル層を形成し、更に、配線
材料膜を成膜し、化学機械研磨により溝部分のみに配線
材料を残すことで第２配線と信号線とを形成する工程
と、配線材料の拡散阻止機能を有する第２絶縁膜を堆積
する工程を含むこと特徴とする半導体装置の製造方法が
提供される。
【００１３】
【発明の実施の形態】半導体装置は、図２の平面図に示
すように複数の機能ブロックから形成されている。図２
中、７は機能ブロックを配置する領域（以下、単に機能
ブロックとも称する）、８は機能ブロック間を接続する
配線を形成するために割り当てられた領域（以下、単に
機能ブロック間領域とも称する）を意味する。半導体装
置の配線は、機能ブロック７の半導体素子を接続する短
距離及び中距離配線と、機能ブロック間領域８の長距離
配線とを意味する。本発明では、機能ブロック７と機能
ブロック間領域８で異なる構造を有する配線を形成する
ことを特徴とする。
すように複数の機能ブロックから形成されている。図２
中、７は機能ブロックを配置する領域（以下、単に機能
ブロックとも称する）、８は機能ブロック間を接続する
配線を形成するために割り当てられた領域（以下、単に
機能ブロック間領域とも称する）を意味する。半導体装
置の配線は、機能ブロック７の半導体素子を接続する短
距離及び中距離配線と、機能ブロック間領域８の長距離
配線とを意味する。本発明では、機能ブロック７と機能
ブロック間領域８で異なる構造を有する配線を形成する
ことを特徴とする。
【００１４】更に、本発明の構造を詳しく述べると、図
３（１）〜（３）に示すような構成となる。機能ブロッ
ク内は、図３（１）に示すような従来の配線構造により
構成することができ、既存の機能ブロックの設計レイア
ウト資産をそのまま生かすことができる。
３（１）〜（３）に示すような構成となる。機能ブロッ
ク内は、図３（１）に示すような従来の配線構造により
構成することができ、既存の機能ブロックの設計レイア
ウト資産をそのまま生かすことができる。
【００１５】これに対し、機能ブロック間領域には、図
３（２）に示すような金属層（信号線）１７を金属層１
２、１５、１６、２０、２１で構成される接地層で取り
囲む構成の同軸線を配置することができる。また、図３
（３）で示すような、金属層（信号線）１８を金属層１
２と２１で上下に挟む構造が挙げられる。１２及び２１
は接地線又は電源線として機能し、信号線と共に伝送線
となる。
３（２）に示すような金属層（信号線）１７を金属層１
２、１５、１６、２０、２１で構成される接地層で取り
囲む構成の同軸線を配置することができる。また、図３
（３）で示すような、金属層（信号線）１８を金属層１
２と２１で上下に挟む構造が挙げられる。１２及び２１
は接地線又は電源線として機能し、信号線と共に伝送線
となる。
【００１６】なお、図３（１）〜（３）中、９は、機能
ブロック内の半導体基板、１０は、機能ブロック間領域
内の半導体基板を意味する。機能ブロック内の半導体基
板には、所望の箇所に半導体素子が形成されていてもよ
い。また、１２、１５〜１８、２０及び２１は、銅等か
らなる金属層を意味している。これら金属層にはその周
辺にバリアメタル層が形成されていてもよい。更に、１
１、１３、１４、１９、２２及び２３は層間絶縁膜を意
味する。
ブロック内の半導体基板、１０は、機能ブロック間領域
内の半導体基板を意味する。機能ブロック内の半導体基
板には、所望の箇所に半導体素子が形成されていてもよ
い。また、１２、１５〜１８、２０及び２１は、銅等か
らなる金属層を意味している。これら金属層にはその周
辺にバリアメタル層が形成されていてもよい。更に、１
１、１３、１４、１９、２２及び２３は層間絶縁膜を意
味する。
【００１７】上記配線構造は、公知のダマシンプロセス
で、パターンのレイアウトを最適化することで形成する
ことができる。例えば、機能ブロック間領域に同軸線を
形成するためには、機能ブロック内で第１配線（図３
（１）の金属層１２）を形成する工程で、機能ブロック
間領域では信号線を囲む接地線の下部（図３（２）の金
属層１２）を形成する。機能ブロック内で第１配線と第
２配線のビア接続及び第２配線（図３（１）の金属層１
５と１６）を形成する工程で、機能ブロック間領域で
は、信号線と信号線を取り囲む接地線の側壁（図３
（２）の金属層１５〜１７）が形成される。機能ブロッ
ク内で第２配線と第３配線のビア接続及び第３配線（図
３（１）の金属層２０及び２１）を形成する工程では、
機能ブロック間領域では、信号線と信号線を取り囲む接
地線の側壁と接地線の上部（図３（２）の金属層２０及
び２１）を形成する。更に多層の配線を形成する際は、
同様の工程で第２層目の同軸線を形成することができ
る。また用途に応じ、同様の方法でインダクタや容量を
形成することができる。
で、パターンのレイアウトを最適化することで形成する
ことができる。例えば、機能ブロック間領域に同軸線を
形成するためには、機能ブロック内で第１配線（図３
（１）の金属層１２）を形成する工程で、機能ブロック
間領域では信号線を囲む接地線の下部（図３（２）の金
属層１２）を形成する。機能ブロック内で第１配線と第
２配線のビア接続及び第２配線（図３（１）の金属層１
５と１６）を形成する工程で、機能ブロック間領域で
は、信号線と信号線を取り囲む接地線の側壁（図３
（２）の金属層１５〜１７）が形成される。機能ブロッ
ク内で第２配線と第３配線のビア接続及び第３配線（図
３（１）の金属層２０及び２１）を形成する工程では、
機能ブロック間領域では、信号線と信号線を取り囲む接
地線の側壁と接地線の上部（図３（２）の金属層２０及
び２１）を形成する。更に多層の配線を形成する際は、
同様の工程で第２層目の同軸線を形成することができ
る。また用途に応じ、同様の方法でインダクタや容量を
形成することができる。
【００１８】
【実施例】以下に発明の具体的実施例を示す。 実施例１ 実施例１を図４の（Ａ−１）〜（Ａ−４）と（Ｂ−１）
〜（Ｂ−４）及び図５の（Ａ−１）〜（Ａ−２）と（Ｂ
−１）〜（Ｂ−２）を用いて説明する。これら図の左側
は、機能ブロック（図２の７に対応）の通常の配線層の
形成工程の断面を示し、右側は機能ブロック間領域（図
２の８に対応）における長距離配線の形成工程の断面を
示す。
〜（Ｂ−４）及び図５の（Ａ−１）〜（Ａ−２）と（Ｂ
−１）〜（Ｂ−２）を用いて説明する。これら図の左側
は、機能ブロック（図２の７に対応）の通常の配線層の
形成工程の断面を示し、右側は機能ブロック間領域（図
２の８に対応）における長距離配線の形成工程の断面を
示す。
【００１９】図４の（Ａ−１）及び（Ｂ−１）は、トラ
ンジスタの形成工程を終えた半導体基板２４上の下層層
間絶縁膜２５ａ上に、機能ブロックでは、第１配線に対
応する溝２６を、機能ブロック間領域では、同軸線とし
ての信号線を囲む接地線の下部に対応する溝２７を同時
に形成した状態をしめす。溝の深さは３０００〜５００
０Åとすることができるが、今後の微細化とともに溝は
更に浅くなることが予測されるため、特定の厚さに限定
されない。
ンジスタの形成工程を終えた半導体基板２４上の下層層
間絶縁膜２５ａ上に、機能ブロックでは、第１配線に対
応する溝２６を、機能ブロック間領域では、同軸線とし
ての信号線を囲む接地線の下部に対応する溝２７を同時
に形成した状態をしめす。溝の深さは３０００〜５００
０Åとすることができるが、今後の微細化とともに溝は
更に浅くなることが予測されるため、特定の厚さに限定
されない。
【００２０】図４の（Ａ−２）及び（Ｂ−２）は、溝２
６及び２７に公知のダマシンプロセスによりＴａ、Ｔａ
Ｎ、ＴｉＮ等のバリアメタル層２８を１００〜５００Å
程度形成し、更に公知の電解メッキ法又はＣＶＤ法によ
って全面に銅膜（配線材料膜）を形成し、化学機械研磨
（ＣＭＰ）により溝部分のみに銅膜２９を残し第１配線
と接地線の下部とを形成した状態を示す。該工程は公知
の方法をそのまま使用することができる。
６及び２７に公知のダマシンプロセスによりＴａ、Ｔａ
Ｎ、ＴｉＮ等のバリアメタル層２８を１００〜５００Å
程度形成し、更に公知の電解メッキ法又はＣＶＤ法によ
って全面に銅膜（配線材料膜）を形成し、化学機械研磨
（ＣＭＰ）により溝部分のみに銅膜２９を残し第１配線
と接地線の下部とを形成した状態を示す。該工程は公知
の方法をそのまま使用することができる。
【００２１】図４の（Ａ−３）及び（Ｂ−３）は、銅の
拡散阻止機能を有する第１絶縁膜３０、例えば窒素化珪
素を１００〜５００Å堆積した後、第１層間絶縁膜２５
ｂを６０００〜１５０００Å堆積し、公知のデュアルダ
マシンプロセスで接続穴３１と溝３２を形成した状態を
示す。ここで層間絶縁膜は従来のＳｉＯ2でも各種の低
誘電率膜でもかまわない。低誘電率膜の加工を行う場合
は、層間絶縁膜を単一層ではなく積層膜を用いる場合が
ある。また、膜種に応じてエッチング工程は異なるが、
本発明ではその差は重要ではない。
拡散阻止機能を有する第１絶縁膜３０、例えば窒素化珪
素を１００〜５００Å堆積した後、第１層間絶縁膜２５
ｂを６０００〜１５０００Å堆積し、公知のデュアルダ
マシンプロセスで接続穴３１と溝３２を形成した状態を
示す。ここで層間絶縁膜は従来のＳｉＯ2でも各種の低
誘電率膜でもかまわない。低誘電率膜の加工を行う場合
は、層間絶縁膜を単一層ではなく積層膜を用いる場合が
ある。また、膜種に応じてエッチング工程は異なるが、
本発明ではその差は重要ではない。
【００２２】ＳｉＯ2膜を第１層間絶縁膜２５ｂとして
用いた場合を例にとり説明する。該工程で機能ブロック
では第１配線と第２配線の接続穴３１を形成し、このと
き機能ブロック間領域では、接地線の側壁に対応する溝
３２が形成される。続いて機能ブロックでは第２配線に
対応する溝３３が形成され、同時に機能ブロック間領域
では信号線に対応する溝３４が形成される。溝の深さは
３０００〜５０００Åであるが、第１配線と同様に厚さ
は特に限定されない。
用いた場合を例にとり説明する。該工程で機能ブロック
では第１配線と第２配線の接続穴３１を形成し、このと
き機能ブロック間領域では、接地線の側壁に対応する溝
３２が形成される。続いて機能ブロックでは第２配線に
対応する溝３３が形成され、同時に機能ブロック間領域
では信号線に対応する溝３４が形成される。溝の深さは
３０００〜５０００Åであるが、第１配線と同様に厚さ
は特に限定されない。
【００２３】図４の（Ａ−４）及び（Ｂ−４）は、公知
のダマシンプロセスとＣＭＰでバリアメタル層３５と銅
膜３６からなる第２配線、接地線の側壁と信号線とを形
成した状態を示す。
のダマシンプロセスとＣＭＰでバリアメタル層３５と銅
膜３６からなる第２配線、接地線の側壁と信号線とを形
成した状態を示す。
【００２４】図５の（Ａ−１）及び（Ｂ−１）は、銅の
拡散阻止機能を有する第２絶縁膜３７、例えば窒素化珪
素を１００〜５００Å堆積した後、第２層間絶縁膜２５
ｃを６０００〜１５０００Å堆積し、公知のダマシンプ
ロセスで接続穴３８と溝３９〜４１を形成した状態を示
す。まず、機能ブロックでは、接続穴３８を形成し、同
時に接地線の側壁に対応する溝３９が形成される。続い
て機能ブロックでは、第３配線に対応する溝４０が形成
され、同時に機能ブロック間領域では、接地線の上部に
対応する溝４１が形成される。
拡散阻止機能を有する第２絶縁膜３７、例えば窒素化珪
素を１００〜５００Å堆積した後、第２層間絶縁膜２５
ｃを６０００〜１５０００Å堆積し、公知のダマシンプ
ロセスで接続穴３８と溝３９〜４１を形成した状態を示
す。まず、機能ブロックでは、接続穴３８を形成し、同
時に接地線の側壁に対応する溝３９が形成される。続い
て機能ブロックでは、第３配線に対応する溝４０が形成
され、同時に機能ブロック間領域では、接地線の上部に
対応する溝４１が形成される。
【００２５】図５の（Ａ−２）及び（Ｂ−２）は、公知
のダマシンプロセスとＣＭＰでバリアメタル層４２と銅
膜４３からなる第３配線と接地線の上部を形成したの
ち、銅の拡散阻止機能を有する第３絶縁膜４４、例えば
窒素化珪素を１００〜５００Å堆積した状態を示す。上
記のようにして機能ブロックでは３層配線が形成され、
機能ブロック間領域では同軸線が形成される。更に上記
配線工程を継続することで、第２層目の同軸線を形成す
ることができる。
のダマシンプロセスとＣＭＰでバリアメタル層４２と銅
膜４３からなる第３配線と接地線の上部を形成したの
ち、銅の拡散阻止機能を有する第３絶縁膜４４、例えば
窒素化珪素を１００〜５００Å堆積した状態を示す。上
記のようにして機能ブロックでは３層配線が形成され、
機能ブロック間領域では同軸線が形成される。更に上記
配線工程を継続することで、第２層目の同軸線を形成す
ることができる。
【００２６】図６（Ａ−１）〜（Ａ−５）及び（Ｂ−
１）〜（Ｂ−５）には、この実施例の配線を形成するた
めのマスクの一例を示す。図の左側は機能ブロック、右
側は機能ブロック間領域形成用のマスクに対応する。図
６の（Ａ−１）及び（Ｂ−１）のパターン４５と４６
は、図４の（Ａ−１）及び（Ｂ−１）の第１配線形成の
溝２６、接地線の下部形成用の溝２７のパターンに対応
する。図６の（Ａ−１）及び（Ｂ−１）のパターン４７
と４８は、図４の（Ａ−３）及び（Ｂ−３）の接続穴３
１と接地線の側壁形成用の溝３２のパターンに対応す
る。図６の（Ａ−３）及び（Ｂ−３）のパターン４９と
５０は、図４の（Ａ−３）及び（Ｂ−３）の第２配線形
成用の溝３３と信号線形成用の溝３４のパターンに対応
する。
１）〜（Ｂ−５）には、この実施例の配線を形成するた
めのマスクの一例を示す。図の左側は機能ブロック、右
側は機能ブロック間領域形成用のマスクに対応する。図
６の（Ａ−１）及び（Ｂ−１）のパターン４５と４６
は、図４の（Ａ−１）及び（Ｂ−１）の第１配線形成の
溝２６、接地線の下部形成用の溝２７のパターンに対応
する。図６の（Ａ−１）及び（Ｂ−１）のパターン４７
と４８は、図４の（Ａ−３）及び（Ｂ−３）の接続穴３
１と接地線の側壁形成用の溝３２のパターンに対応す
る。図６の（Ａ−３）及び（Ｂ−３）のパターン４９と
５０は、図４の（Ａ−３）及び（Ｂ−３）の第２配線形
成用の溝３３と信号線形成用の溝３４のパターンに対応
する。
【００２７】図６の（Ａ−４）及び（Ｂ−４）のパター
ン５１と５２は、図４の（Ａ−５）及び（Ｂ−５）の接
続穴３８と接地線の側壁形成用の溝３９のパターンに対
応する。更に、ここでは上層の同軸線と接続するための
信号線の取だし５３も示されている。図６の（Ａ−４）
及び（Ｂ−４）のパターン５４と５５は、図５の（Ａ−
１）及び（Ｂ−１）の第３配線形成用の溝４０と接地線
の上部形成用の溝４１のパターンに対応する。更に、信
号線が接地線の上部と接続するための接地線の窓５６が
示されている。
ン５１と５２は、図４の（Ａ−５）及び（Ｂ−５）の接
続穴３８と接地線の側壁形成用の溝３９のパターンに対
応する。更に、ここでは上層の同軸線と接続するための
信号線の取だし５３も示されている。図６の（Ａ−４）
及び（Ｂ−４）のパターン５４と５５は、図５の（Ａ−
１）及び（Ｂ−１）の第３配線形成用の溝４０と接地線
の上部形成用の溝４１のパターンに対応する。更に、信
号線が接地線の上部と接続するための接地線の窓５６が
示されている。
【００２８】実施例２ 図７の（Ａ−１）〜（Ａ−４）と（Ｂ−１）〜（Ｂ−
４）及び図８の（Ａ−１）〜（Ａ−２）と（Ｂ−１）〜
（Ｂ−２）は、実施例２の半導体装置の製造工程の概略
断面図であり、機能ブロック間領域に信号線５８を接地
線又は電源線としての銅膜５７と５９で上下に挟ませた
伝送線の構造を形成すること以外は、実施例１と同様に
行った。図では、伝送線を２列形成している。
４）及び図８の（Ａ−１）〜（Ａ−２）と（Ｂ−１）〜
（Ｂ−２）は、実施例２の半導体装置の製造工程の概略
断面図であり、機能ブロック間領域に信号線５８を接地
線又は電源線としての銅膜５７と５９で上下に挟ませた
伝送線の構造を形成すること以外は、実施例１と同様に
行った。図では、伝送線を２列形成している。
【００２９】実施例３ 図９の（Ａ−１）〜（Ａ−４）と（Ｂ−１）〜（Ｂ−
４）及び図１０の（Ａ−１）〜（Ａ−３）と（Ｂ−１）
〜（Ｂ−３）は、実施例３の半導体装置の製造工程の概
略断面図であり、信号線の抵抗を更に低減するため、機
能ブロックに第２配線と第３配線の接続穴と第３配線を
更に形成し、その際に信号線を厚くして、機能ブロック
での第４配線形成までに同軸線を形成すること以外は、
実施例１と同様に行った。図中、２５ｄは第３層間絶縁
膜、６０は信号線に対応する溝、６１は第３絶縁膜、６
２は第４配線と接地線の上部としての銅膜、６３は第４
絶縁膜、６４は信号線としての銅膜を意味する。
４）及び図１０の（Ａ−１）〜（Ａ−３）と（Ｂ−１）
〜（Ｂ−３）は、実施例３の半導体装置の製造工程の概
略断面図であり、信号線の抵抗を更に低減するため、機
能ブロックに第２配線と第３配線の接続穴と第３配線を
更に形成し、その際に信号線を厚くして、機能ブロック
での第４配線形成までに同軸線を形成すること以外は、
実施例１と同様に行った。図中、２５ｄは第３層間絶縁
膜、６０は信号線に対応する溝、６１は第３絶縁膜、６
２は第４配線と接地線の上部としての銅膜、６３は第４
絶縁膜、６４は信号線としての銅膜を意味する。
【００３０】実施例４ 図１１の（Ａ−１）〜（Ａ−５）と（Ｂ−１）〜（Ｂ−
５）は、実施例１を簡略化したものである。すなわち、
機能ブロックの第１配線と第２配線の接続穴及び第２配
線の形成において、機能ブロック間領域に厚い配線６５
を形成すること以外は、実施例１と同様に行った。
５）は、実施例１を簡略化したものである。すなわち、
機能ブロックの第１配線と第２配線の接続穴及び第２配
線の形成において、機能ブロック間領域に厚い配線６５
を形成すること以外は、実施例１と同様に行った。
【００３１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、工程数の増大を抑えつつ、機能ブロックと機能ブロ
ック間領域で構造の異なる配線を同時に形成することが
できると共に、高周波を高速で伝達しうる構造の長距離
配線を備えた半導体装置を実現できる。
ば、工程数の増大を抑えつつ、機能ブロックと機能ブロ
ック間領域で構造の異なる配線を同時に形成することが
できると共に、高周波を高速で伝達しうる構造の長距離
配線を備えた半導体装置を実現できる。
【図１】従来の半導体装置の配線構造の概略断面図であ
る。
る。
【図２】本発明の半導体装置の概略平面図である。
【図３】本発明の半導体装置の概略断面図である。
【図４】本発明の半導体装置の製造方法の概略工程断面
図である。
図である。
【図５】本発明の半導体装置の製造方法の概略工程断面
図である。
図である。
【図６】本発明の半導体装置の製造方法の概略工程断面
図である。
図である。
【図７】本発明の半導体装置の製造方法の概略工程断面
図である。
図である。
【図８】本発明の半導体装置の製造方法の概略工程断面
図である。
図である。
【図９】本発明の半導体装置の製造方法の概略工程断面
図である。
図である。
【図１０】本発明の半導体装置の製造方法の概略工程断
面図である。
面図である。
【図１１】本発明の半導体装置の製造方法の概略工程断
面図である。
面図である。
１、９、１０、２４ 半導体基板 ２、４、１１、１３、１４、１９、２２、２３ 層間絶
縁膜 ３ 短距離配線 ５ 中距離配線 ６ 長距離配線 ７ 機能ブロック ８ 機能ブロック間領域 １２、１５、１６、１７、１８、２０、２１ 金属層 ２５ａ 下層層間絶縁膜 ２５ｂ 第１層間絶縁膜 ２５ｃ 第２層間絶縁膜 ２５ｄ 第３層間絶縁膜 ２６、２７、３２、３３、３４、３９、４０、４１、６
０ 溝 ２８、３５、４２ バリアメタル層 ３０ 第１絶縁膜 ３１、３８ 接続穴 ２９、３６、４３、５７、５９、６２、６４ 銅膜 ３７ 第２絶縁膜 ４４ 第３絶縁膜 ４５、４６、４７、４８、４９、５０、５１、５２、５
４、５５ パターン ５３ 信号線の取だし ５６ 接地線の窓 ５８ 信号線 ６１ 第３絶縁膜 ６３ 第４絶縁膜 ６５ 配線
縁膜 ３ 短距離配線 ５ 中距離配線 ６ 長距離配線 ７ 機能ブロック ８ 機能ブロック間領域 １２、１５、１６、１７、１８、２０、２１ 金属層 ２５ａ 下層層間絶縁膜 ２５ｂ 第１層間絶縁膜 ２５ｃ 第２層間絶縁膜 ２５ｄ 第３層間絶縁膜 ２６、２７、３２、３３、３４、３９、４０、４１、６
０ 溝 ２８、３５、４２ バリアメタル層 ３０ 第１絶縁膜 ３１、３８ 接続穴 ２９、３６、４３、５７、５９、６２、６４ 銅膜 ３７ 第２絶縁膜 ４４ 第３絶縁膜 ４５、４６、４７、４８、４９、５０、５１、５２、５
４、５５ パターン ５３ 信号線の取だし ５６ 接地線の窓 ５８ 信号線 ６１ 第３絶縁膜 ６３ 第４絶縁膜 ６５ 配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH21 HH32 HH33 JJ01 JJ11 JJ21 JJ32 JJ33 KK11 KK21 KK32 KK33 MM01 MM02 MM12 MM13 NN06 NN07 PP06 PP27 QQ48 RR04 RR06 TT02 VV03 XX27 5F064 EE23 EE26 EE32 EE46 EE52 EE56 GG10
Claims (9)
- 【請求項１】 複数の機能ブロックを備えた半導体装置
において、機能ブロックを配置する領域と機能ブロック
間を接続する配線を形成するために割り当てられた領域
を有し、機能ブロックを配置する領域には多層配線を有
し、隣接する機能ブロック間を接続する配線を形成する
ために割り当てられた領域には信号線と該信号線を絶縁
膜を介して上下左右を取り囲む接地線とからなる同軸線
を有することを特徴とする半導体装置。 - 【請求項２】 機能ブロックを配置する領域の多層配線
のいずれかの層の配線の底面と、機能ブロック間を接続
する配線を形成するために割り当てられた領域の同軸線
の底面とが同一平面上にあることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 複数の機能ブロックを備えた半導体装置
において、機能ブロックを配置する領域と機能ブロック
間を接続する配線を形成するために割り当てられた領域
を有し、機能ブロックを配置する領域には多層配線を有
し、隣接する機能ブロック間を接続する配線を形成する
ために割り当てられた領域には信号線と該信号線を絶縁
膜を介して上下をはさむ接地線又は電源線とからなる伝
送線を有することを特徴とする半導体装置。 - 【請求項４】 機能ブロックを配置する領域の多層配線
のいずれかの層の配線の底面と、機能ブロック間を接続
する配線を形成するために割り当てられた領域の接地線
又は電源線の底面とが同一平面上にあることを特徴とす
る請求項３に記載の半導体装置。 - 【請求項５】 複数の機能ブロックを備えた半導体装置
において、機能ブロックを配置する領域と機能ブロック
間を接続する配線を形成するために割り当てられた領域
を有し、機能ブロックを配置する領域には多層配線を有
し、隣接する機能ブロック間を接続する配線を形成する
ために割り当てられた領域には機能ブロックの配線より
厚い配線を有し、該機能ブロックを配置する領域上の多
層配線のいずれかの配線の底面と、機能ブロック間を接
続する配線を形成するために割り当てられた領域の配線
の底面とが同一平面上にあることを特徴とする半導体装
置。 - 【請求項６】 複数の機能ブロックを配置する領域と機
能ブロック間を接続する配線を形成するために割り当て
られた領域を有する半導体装置の製造方法において、 機能ブロックを配置する領域では第1配線に対応する溝
を、機能ブロック間を接続する配線を形成するために割
り当てられた領域では、同軸線としての信号線を囲む接
地線の下部に対応する溝を同時に下層層間絶縁膜に形成
する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第１配線と接地線の下
部とを形成する工程と、 配線材料の拡散阻止機能を有する第１絶縁膜を堆積した
後、第１層間絶縁膜を堆積し、機能ブロックを配置する
領域では第１配線と第２配線を接続する穴を、機能ブロ
ック間を接続する配線を形成するために割り当てられた
領域では、接地線の側壁に対応する溝を同時に第１層間
絶縁膜に形成する工程と、 続いて機能ブロックを配置する領域では第２配線に対応
する溝を、機能ブロック間を接続する配線を形成するた
めに割り当てられた領域では、信号線に対応する溝を同
時に形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第２配線、接地線の側
壁と信号線とを形成する工程と、 配線材料の拡散阻止機能を有する第２絶縁膜を堆積した
後、第２層間絶縁膜を堆積し、機能ブロックを配置する
領域では接続穴を、機能ブロック間を接続する配線を形
成するために割り当てられた領域では、接地線の側壁に
対応する溝を同時に第２層間絶縁膜に形成する工程と、 機能ブロックを配置する領域では第３配線に対応する溝
を、機能ブロック間を接続する配線を形成するために割
り当てられた領域では、接地線の上部に対応する溝を同
時に第２層間絶縁膜に形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第３配線と設置線の上
部とを形成したのち、配線材料の拡散阻止機能を有する
第３絶縁膜を堆積する工程を含むことを特徴とする半導
体装置の製造方法。 - 【請求項７】 複数の機能ブロックを配置する領域と機
能ブロック間を接続する配線を形成するために割り当て
られた領域を有する半導体装置の製造方法において、 機能ブロックを配置する領域では第１配線に対応する溝
を、機能ブロック間を接続する配線を形成するために割
り当てられた領域では、下層接地線又は電源線に対応す
る溝を同時に下層層間絶縁膜に形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第１配線と下部接地線
又は電源線とを形成する工程と、 配線材料の拡散阻止機能を有する第１絶縁膜を堆積した
後、第１層間絶縁膜を堆積し、機能ブロックを配置する
領域では第１配線と第２配線を接続する穴を形成する工
程と、 続いて機能ブロックを配置する領域では第２配線に対応
する溝を、機能ブロック間を接続する配線を形成するた
めに割り当てられた領域では、信号線に対応する溝を同
時に形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第２配線と信号線とを
形成する工程と、 配線材料の拡散阻止機能を有する第２絶縁膜を堆積した
後、第２層間絶縁膜を堆積し、機能ブロックを配置する
領域では接続穴を形成する工程と、 機能ブロックを配置する領域では、第３配線に対応する
溝を、機能ブロック間を接続する配線を形成するために
割り当てられた領域では、上部接地線又は電源線に対応
する溝を同時に形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し化学機械研磨により溝部
分のみに配線材料を残すことで第３配線と上部接地線又
は電源線とを形成したのち、配線材料の拡散阻止機能を
有する第３絶縁膜を堆積する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項８】 複数の機能ブロックを配置する領域と機
能ブロック間を接続する配線を形成するために割り当て
られた領域を有する半導体装置の製造方法において、 機能ブロックを配置する領域上では第１配線に対応する
溝を、機能ブロック間を接続する配線を形成するために
割り当てられた線領域では、同軸線としての信号線を囲
む接地線の下部に対応する溝を同時に下層層間絶縁膜に
形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第１配線と設置線の下
部とを形成する工程と、 配線材料の拡散阻止機能を有する第１絶縁膜を堆積した
後、第１層間絶縁膜を堆積し、機能ブロックを配置する
領域では第１配線と第２配線を接続する穴を、機能ブロ
ック間を接続する配線を形成するために割り当てられた
領域では、接地線の側壁に対応する溝を同時に第１層間
絶縁膜に形成する工程と、 続いて機能ブロックを配置する領域では第２配線に対応
する溝を、機能ブロック間を接続する配線を形成するた
めに割り当てられた領域では、信号線に対応する溝を同
時に１層間絶縁膜に形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第２配線、接地線の側
壁と信号線とを形成する工程と、 配線材料の拡散阻止機能を有する第２絶縁膜を堆積した
後、第２層間絶縁膜を堆積し、機能ブロックを配置する
領域では接続穴を、機能ブロック間を接続する配線を形
成するために割り当てられた領域では、接地線の側壁に
対応する溝と信号線に対応する溝を同時に第２層間絶縁
膜に形成する工程と、 続いて機能ブロックを配置する領域では、第３配線に対
応する溝を、機能ブロック間を接続する配線を形成する
ために割り当てられた領域では接地線の側壁に対応する
溝と信号線に対応する溝を同時に第２層間絶縁膜に形成
する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し化学機械研磨により溝部
分のみに配線材料を残すことで第３配線と信号線とを形
成したのち、配線材料の拡散阻止機能を有する第３絶縁
膜を堆積した後、第３層間絶縁膜を堆積し、機能ブロッ
クを配置する領域では接続穴を、機能ブロック間を接続
する配線を形成するために割り当てられた領域では、接
地線の側壁に対応する溝を同時に第３層間絶縁膜に形成
する工程と、 機能ブロックを配置する領域では、第４配線に対応する
溝を、機能ブロック間を接続する配線を形成するために
割り当てられた領域では、接地線の上部に対応する溝を
同時に第３層間絶縁膜に形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し化学機械研磨により溝部
分のみに配線材料を残すことで第４配線と接地線の上部
とを形成したのち、配線材料の拡散防止機能を有する第
４絶縁膜を堆積する工程を含むことを特徴とする半導体
装置の製造方法。 - 【請求項９】 複数の機能ブロックを配置する領域と機
能ブロック間を接続する配線を形成するために割り当て
られた領域を有する半導体装置の製造方法において、 機能ブロックを配置する領域に第１配線に対応する溝を
下層層間絶縁膜に形成する工程と、 該溝にダマシンプロセスによりバリアメタル層を形成
し、更に、配線材料膜を成膜し、化学機械研磨により溝
部分のみに配線材料を残すことで第１配線を形成する工
程と、 配線材料の拡散阻止機能を有する第１絶縁膜を堆積した
後、第１層間絶縁膜を堆積し、機能ブロックを配置する
領域では第１配線と第２配線を接続する穴を、機能ブロ
ック間を接続する配線を形成するために割り当てられた
領域では信号線に対応する溝を同時に第１層間絶縁膜に
形成する工程と、 続いて機能ブロックを配置する領域では第２配線に対応
する溝を形成し、該溝にダマシンプロセスによりバリア
メタル層を形成し、更に、配線材料膜を成膜し、化学機
械研磨により溝部分のみに配線材料を残すことで第２配
線と信号線とを形成する工程と、 配線材料の拡散阻止機能を有する第２絶縁膜を堆積する
工程を含むこと特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371625A JP3563030B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置の製造方法 |
| TW090125701A TW511240B (en) | 2000-12-06 | 2001-10-17 | Semiconductor device and method of manufacturing the same |
| US09/986,051 US6891261B2 (en) | 2000-12-06 | 2001-11-07 | Semiconductor device and method of manufacturing the same |
| KR10-2001-0072622A KR100450334B1 (ko) | 2000-12-06 | 2001-11-21 | 반도체 장치 및 그 제조 방법 |
| US10/839,257 US7112527B2 (en) | 2000-12-06 | 2004-05-06 | Manufacturing method for short distance wiring layers and long distance wiring layers in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371625A JP3563030B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002176101A true JP2002176101A (ja) | 2002-06-21 |
| JP3563030B2 JP3563030B2 (ja) | 2004-09-08 |
Family
ID=18841319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371625A Expired - Fee Related JP3563030B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6891261B2 (ja) |
| JP (1) | JP3563030B2 (ja) |
| KR (1) | KR100450334B1 (ja) |
| TW (1) | TW511240B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005158930A (ja) * | 2003-11-25 | 2005-06-16 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2006004128A1 (ja) * | 2004-07-06 | 2006-01-12 | Tokyo Electron Limited | 貫通基板およびインターポーザ、ならびに貫通基板の製造方法 |
| JP2009259967A (ja) * | 2008-04-15 | 2009-11-05 | Nec Corp | 配線構造、半導体装置及び半導体装置の製造方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930256B1 (en) * | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
| US20080043447A1 (en) * | 2002-05-01 | 2008-02-21 | Amkor Technology, Inc. | Semiconductor package having laser-embedded terminals |
| US7548430B1 (en) | 2002-05-01 | 2009-06-16 | Amkor Technology, Inc. | Buildup dielectric and metallization process and semiconductor package |
| US9691635B1 (en) | 2002-05-01 | 2017-06-27 | Amkor Technology, Inc. | Buildup dielectric layer having metallization pattern semiconductor package fabrication method |
| US7670962B2 (en) | 2002-05-01 | 2010-03-02 | Amkor Technology, Inc. | Substrate having stiffener fabrication method |
| US7399661B2 (en) * | 2002-05-01 | 2008-07-15 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having embedded back-side access conductors and vias |
| DE60235901D1 (de) | 2002-12-23 | 2010-05-20 | Asulab Sa | Uhrengehäuse mit Boden oder Deckel mit Bajonettverschluss der manuell geöffnet werden kann |
| US10811277B2 (en) | 2004-03-23 | 2020-10-20 | Amkor Technology, Inc. | Encapsulated semiconductor package |
| US11081370B2 (en) | 2004-03-23 | 2021-08-03 | Amkor Technology Singapore Holding Pte. Ltd. | Methods of manufacturing an encapsulated semiconductor device |
| US8826531B1 (en) | 2005-04-05 | 2014-09-09 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having laminated laser-embedded circuit layers |
| US7589398B1 (en) | 2006-10-04 | 2009-09-15 | Amkor Technology, Inc. | Embedded metal features structure |
| US7752752B1 (en) | 2007-01-09 | 2010-07-13 | Amkor Technology, Inc. | Method of fabricating an embedded circuit pattern |
| JP4638902B2 (ja) * | 2007-09-27 | 2011-02-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子、及びそのレイアウト方法 |
| US7874065B2 (en) * | 2007-10-31 | 2011-01-25 | Nguyen Vinh T | Process for making a multilayer circuit board |
| US8872329B1 (en) | 2009-01-09 | 2014-10-28 | Amkor Technology, Inc. | Extended landing pad substrate package structure and method |
| JP4929332B2 (ja) | 2009-09-24 | 2012-05-09 | 株式会社東芝 | 電子部品の製造方法 |
| US8629536B2 (en) * | 2011-02-01 | 2014-01-14 | International Business Machines Corporation | High performance on-chip vertical coaxial cable, method of manufacture and design structure |
| US8786094B2 (en) * | 2012-07-02 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
| CN109545684B (zh) | 2017-09-22 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114203629A (zh) * | 2021-12-12 | 2022-03-18 | 赛莱克斯微系统科技（北京）有限公司 | 一种微同轴及其制备方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410624A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | 半導体集積回路 |
| JPH0547767A (ja) * | 1991-08-19 | 1993-02-26 | Yamaha Corp | 集積回路装置の配線構造 |
| JPH0684913A (ja) | 1992-08-31 | 1994-03-25 | Nec Corp | 半導体集積回路 |
| JPH06132288A (ja) | 1992-10-16 | 1994-05-13 | Toshiba Corp | 半導体集積回路装置 |
| JP3283984B2 (ja) * | 1993-12-28 | 2002-05-20 | 株式会社東芝 | 半導体集積回路装置 |
| JPH08316331A (ja) * | 1995-03-15 | 1996-11-29 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| JP2912184B2 (ja) * | 1995-03-30 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
| JPH08316416A (ja) | 1995-05-12 | 1996-11-29 | Nippon Precision Circuits Kk | 半導体装置 |
| US5952709A (en) * | 1995-12-28 | 1999-09-14 | Kyocera Corporation | High-frequency semiconductor device and mounted structure thereof |
| KR100195249B1 (ko) * | 1996-10-09 | 1999-06-15 | 윤종용 | 반도체 칩상의 신호선 차폐방법 |
| KR19980044215A (ko) * | 1996-12-06 | 1998-09-05 | 문정환 | 반도체소자의 배선구조 및 그 형성방법 |
| US5874778A (en) * | 1997-06-11 | 1999-02-23 | International Business Machines Corporation | Embedded power and ground plane structure |
| JPH11260930A (ja) | 1998-03-13 | 1999-09-24 | Nec Kofu Ltd | 配線処理方法 |
| US6246112B1 (en) * | 1998-06-11 | 2001-06-12 | Intel Corporation | Interleaved signal trace routing |
| JP2000003966A (ja) * | 1998-06-15 | 2000-01-07 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US6225207B1 (en) * | 1998-10-01 | 2001-05-01 | Applied Materials, Inc. | Techniques for triple and quadruple damascene fabrication |
| US6481013B1 (en) * | 1998-11-09 | 2002-11-12 | Peracom Networks, Inc. | Entertainment and computer coaxial network and method of distributing signals therethrough |
| JP2000232103A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体装置 |
| TW449945B (en) * | 2000-08-01 | 2001-08-11 | Hon Hai Prec Ind Co Ltd | Plane printed antenna |
| US6720245B2 (en) * | 2000-09-07 | 2004-04-13 | Interuniversitair Microelektronica Centrum (Imec) | Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme |
| US6555467B2 (en) * | 2001-09-28 | 2003-04-29 | Sharp Laboratories Of America, Inc. | Method of making air gaps copper interconnect |
| US7005371B2 (en) * | 2004-04-29 | 2006-02-28 | International Business Machines Corporation | Method of forming suspended transmission line structures in back end of line processing |
| JP2006108329A (ja) * | 2004-10-04 | 2006-04-20 | Fujitsu Ltd | 半導体装置 |
-
2000
- 2000-12-06 JP JP2000371625A patent/JP3563030B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-17 TW TW090125701A patent/TW511240B/zh not_active IP Right Cessation
- 2001-11-07 US US09/986,051 patent/US6891261B2/en not_active Expired - Fee Related
- 2001-11-21 KR KR10-2001-0072622A patent/KR100450334B1/ko not_active IP Right Cessation
-
2004
- 2004-05-06 US US10/839,257 patent/US7112527B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005158930A (ja) * | 2003-11-25 | 2005-06-16 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2006004128A1 (ja) * | 2004-07-06 | 2006-01-12 | Tokyo Electron Limited | 貫通基板およびインターポーザ、ならびに貫通基板の製造方法 |
| US7866038B2 (en) | 2004-07-06 | 2011-01-11 | Tokyo Electron Limited | Through substrate, interposer and manufacturing method of through substrate |
| JP2009259967A (ja) * | 2008-04-15 | 2009-11-05 | Nec Corp | 配線構造、半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020045522A (ko) | 2002-06-19 |
| US20040209459A1 (en) | 2004-10-21 |
| JP3563030B2 (ja) | 2004-09-08 |
| KR100450334B1 (ko) | 2004-10-01 |
| TW511240B (en) | 2002-11-21 |
| US6891261B2 (en) | 2005-05-10 |
| US7112527B2 (en) | 2006-09-26 |
| US20020064908A1 (en) | 2002-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002176101A (ja) | 半導体装置及びその製造方法 | |
| KR20070063499A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| JP3590034B2 (ja) | 半導体容量素子及びその製造方法 | |
| US20020020917A1 (en) | Semiconductor device and manufacturing process | |
| KR20010085379A (ko) | 백 엔드 오브 라인 구조물의 강성도 향상을 위한하이브리드 유전체 구조물 | |
| KR20120061609A (ko) | 집적회로 칩 및 이의 제조방법 | |
| US20060148245A1 (en) | Semiconductor devices and methods of manufacturing the same | |
| JP2809122B2 (ja) | 半導体集積回路の配線構造およびその製造方法 | |
| US8013423B2 (en) | Method for fabricating a metal interconnection using a dual damascene process and resulting semiconductor device | |
| JP2004228111A (ja) | 半導体装置及びその製造方法 | |
| US20070042588A1 (en) | Single damascene with disposable stencil and method therefore | |
| US8421239B2 (en) | Crenulated wiring structure and method for integrated circuit interconnects | |
| JPH11186391A (ja) | 半導体装置およびその製造方法 | |
| CN112397520B (zh) | 包括包含触点通孔及导电线的结构的设备和相关方法 | |
| TW569387B (en) | Semiconductor device with multilayer interconnection structure and method of manufacturing the same | |
| KR20070070980A (ko) | 반도체 소자의 제조 방법 | |
| JP2001085518A (ja) | 多層配線構造体及び半導体装置の製造方法 | |
| KR100495857B1 (ko) | 반도체 소자의 다층 금속 배선 형성 방법 | |
| US7030022B2 (en) | Method of manufacturing semiconductor device having metal interconnections of different thickness | |
| KR100334986B1 (ko) | 반도체 장치에서의 다층 배선구조 및 그 제조방법 | |
| JP2010171291A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2008124070A (ja) | 半導体装置 | |
| KR100776141B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| CN117219616A (zh) | 半导体结构及其制备方法 | |
| KR100485181B1 (ko) | 다층 배선의 접촉 구조 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040525 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040601 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |