WO2006004128A1 - 貫通基板およびインターポーザ、ならびに貫通基板の製造方法 - Google Patents

貫通基板およびインターポーザ、ならびに貫通基板の製造方法 Download PDF

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Masami Yakabe
Kenichi Kagawa
Tomohisa Hoshino
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    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Definitions

  • Penetration substrate and interposer and method of manufacturing the penetration substrate
  • the present invention relates to a through board and an interposer, and a method for manufacturing the through board, and more particularly to a through board, an interposer and a method for manufacturing the through board that can be used as a signal transmission path.
  • a coaxial line having a coaxial structure is formed inside a substrate and used as a signal wiring layer.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a through-hole substrate and an interposer that can eliminate noise due to crosstalk, and a method for manufacturing the through-hole substrate.
  • the through-hole substrate according to the present invention includes a substrate having a through-hole penetrating the front and back surfaces, a first conductive layer provided along the inner wall surface of the through-hole and having an inner wall surface therein, and an inner surface of the first conductive layer.
  • a second conductive layer is provided along the wall surface with an insulating layer interposed therebetween.
  • a through-hole substrate includes a first conductive layer provided along an inner wall surface of a through-hole penetrating the front and back surfaces, and an insulating layer between the inner wall surface of the first conductive layer. And a second conductive layer provided via. The second conductive layer is surrounded by the first conductive layer through the insulating layer inside the through hole. Since a crack configuration is formed, a configuration of a coaxial cable with improved shielding is obtained.
  • the first conductive layer operates as a shield line
  • the second conductive layer operates as a signal line
  • the substrate may be an insulator substrate or a semiconductor substrate.
  • an insulating layer is further included between the inner wall surface of the through hole and the first conductive layer.
  • the through hole may be a through hole of an interposer.
  • a method for manufacturing a through-hole substrate includes a step of preparing a substrate having front and back surfaces, a step of forming a through-hole in the substrate, and an inner wall surface of the through-hole. Forming a first conductive layer having an inner wall surface therein, and forming a second conductive layer along the inner wall surface of the first conductive layer with an insulating layer therebetween.
  • the step of preparing the substrate having front and back surfaces includes the step of preparing a semiconductor substrate, and before forming the first conductive layer having the inner wall surface along the inner wall surface of the through hole.
  • the method further includes a step of forming an insulating layer having an inner wall surface along the inner wall surface of the through hole, and then forming a second conductive layer along the inner wall surface of the insulating layer.
  • the interposer is provided with a substrate, a first conductive layer provided on the substrate, and an insulating layer provided on the first conductive layer. And a second conductive layer sandwiched between them.
  • the interposer a substrate, a first conductive layer provided on the substrate, and a second conductive layer provided on the substrate and provided on the first conductive layer with an insulating layer interposed therebetween. Therefore, the passive element can be formed using the first conductive layer and the second conductive layer separated by the insulating layer.
  • the second conductive layer is surrounded by the first conductive layer with an insulating layer interposed therebetween.
  • the first conductive layer and the second conductive layer constitute a passive element.
  • the first conductive layer is held at a first potential
  • the second conductive layer is a second current different from the first potential. May be held at the same potential.
  • the first conductive layer may operate as a shield line, and the second conductive layer may operate as a signal line.
  • the substrate includes a conductor or a semiconductor substrate, and when the substrate is a conductor or a semiconductor substrate, the substrate has a potential different from that of the first conductive layer and the second conductive layer. It may be held, or may be held at the same potential as at least one of the first conductive layer or the second conductive layer.
  • a capacitor when the first conductive layer is held at the first potential and the second conductive layer is held at the second potential different from the first potential, a capacitor can be formed.
  • the first conductive layer and the second conductive layer are held at the same potential, it can function as a guard electrode.
  • the first conductive layer is surrounded by the second conductive layer with an insulating layer interposed therebetween.
  • the first conductive layer is surrounded by the second conductive layer with an insulating layer in between
  • an interposer that can eliminate noise due to crosstalk can be provided.
  • FIG. 1A is a diagram showing, for each step, a method of manufacturing a through-hole substrate when a semiconductor substrate is used as the substrate.
  • FIG. 1B is a diagram showing, for each step, a method for manufacturing a through-hole substrate when a semiconductor substrate is used as the substrate.
  • FIG. 1C is a diagram showing, for each step, a method for manufacturing a through-hole substrate when a semiconductor substrate is used as the substrate.
  • FIG. 1D is a diagram showing, for each step, a method for manufacturing a through-hole substrate when a semiconductor substrate is used as the substrate.
  • FIG. 2A is a diagram showing a step-by-step manufacturing method for a through-hole substrate when an insulating substrate is used as the substrate.
  • FIG. 2B is a diagram showing a step-by-step manufacturing method for a through-hole substrate when an insulating substrate is used as the substrate.
  • FIG. 2D is a diagram showing a step-by-step manufacturing method for a through-hole substrate when an insulating substrate is used as the substrate.
  • FIG. 3 is a cross-sectional view of the vicinity of a through hole of an interposer according to an embodiment of the present invention.
  • FIG. 4A is a diagram showing the arrangement of wiring layers on the substrate of the interposer.
  • FIG. 4B is a diagram showing the arrangement of wiring layers on the substrate of the interposer.
  • FIG. 5A is a diagram showing a configuration when a shield function is provided inside the interposer.
  • FIG. 5B is a diagram showing a configuration when a shield function is provided inside the interposer.
  • FIG. 6A is a diagram showing processing for each step when a passive element is formed in the interposer.
  • FIG. 6B is a diagram showing processing for each step when a passive element is formed in the interposer.
  • FIG. 6C A diagram showing processing for each step when a passive element is formed in the interposer.
  • FIG. 6D is a diagram showing processing for each step when a passive element is formed in the interposer.
  • FIG. 7A is a perspective view of a functional element configured in an interposer.
  • FIG. 7B is a perspective view of a functional element configured in the interposer.
  • FIG. 7C is a perspective view of a functional element configured in the interposer.
  • FIG. 8 is a circuit diagram of a configuration including a conductive layer and an insulating layer.
  • FIG. 1A to FIG. 1D are diagrams showing a through hole substrate manufacturing process according to an embodiment of the present invention step by step.
  • the term “penetrating substrate” refers to a substrate having a through-hole extending over the back surface of the substrate, including a printed circuit board (including flexible) and an interposer (silico). Included).
  • a silicon substrate (penetrating substrate) 10 having a front surface 11 and a back surface 12 and having a plurality of through holes 19 penetrating between both surfaces is prepared. It is assumed that the entire substrate 10 is covered with a silicon oxide film 13.
  • a Zn layer 14 is formed in the through hole 19 and around the front and back surfaces by electroless plating (FIG. 1A).
  • a Cu layer 15 is also formed on the Zn layer 14 by electroless plating (FIG. 1B, these layers become the first conductive layers).
  • the insulating layer 16 is formed on the Cu layer 15 by sputtering, for example.
  • the insulating layer 16 is not limited to sputtering, and a silicon oxide film or a silicon nitride film may be formed by CVD, or an electrodeposited resin film may be formed.
  • the electrodeposited resin include PTFE, resist, polyimide, polyamide, and the like.
  • a Cu seed layer 17 is provided, which is formed as an electric field or electroless plating electrode, and an insulating layer is formed from this electrode toward the front surface 11 side.
  • a conductive layer (second conductive layer) 18 is formed by growing a plating layer inside the through hole 16 (FIG. 1D).
  • the through hole 19 of the substrate 10 is filled with the conductive layer 18, the insulating layer 16, and the conductive layers 15 and 14 from the center thereof, and a coaxial cable shape with improved shielding is obtained. Since this shape is a via hole having the shape of a coaxial cable that can reduce noise, reduce parasitic capacitance, and transmit signals at high speed, this shape is hereinafter referred to as a coaxial via.
  • an insulating substrate such as a glass substrate or a sapphire substrate is used as the through substrate.
  • FIGS. 2A to 2D are diagrams corresponding to FIGS. 1A to 1D in the case where such an insulating substrate is used.
  • the through substrate is an insulating substrate, as in the previous embodiment, an insulating film such as an oxide film is formed along the inner wall of the through hole. It is not necessary to provide the edge layer 13.
  • the other parts are the same as those in the previous embodiment, and a description thereof will be omitted.
  • FIG. 3 is a cross-sectional view of the vicinity of the through hole of the interposer when the present invention is applied to the interposer.
  • the interposer has a conductive layer (second conductive layer) 27 inside through hole 28, and conductive layer 27 is connected to conductive layer (second conductive layer) via insulating layer 23. ) Surrounded by 24.
  • the conductive layer 27 is surrounded by the conductive layer via the insulating layer 23, a configuration of a coaxial cable can be obtained. As a result, an interposer resistant to noise can be provided.
  • the conductive layer 24 extends on the substrate 20 with the insulating layer 29 therebetween, with the insulating layer 23 interposed therebetween and surrounding the conductive layer 27. At this time, as shown in FIG. 3, the conductive layer 27 is used as the signal line 31, and the conductive layer 24 is used as the shield wirings 32a and 32b.
  • the signal line 31 and the shield wirings 32a and 32b are not limited to a cylindrical shape, and both are the substrate 2
  • the shield wiring is not connected to the signal line and is in a floating state. However, if necessary, the signal line and shield line may be connected to the same potential as explained later! /.
  • FIG. 4A is a cross-sectional view of the interposer in that case.
  • a conductive layer 3la serving as a signal line is provided in the center portion on the interposer substrate 20 via an insulating layer 29, and vertically and horizontally so as to surround it.
  • Conductive layers 32a, 32b, 32c and 32d are formed as shield layers.
  • FIG. 4B is a modification of FIG. 4A.
  • a conductive layer 32e having the same structure as that shown in FIG. 4A is formed by connecting all the conductive layers to be the force shield lines, and 3 lb of the conductive layer to be the signal lines is connected to the conductive layer 32e via the insulating layer 28.
  • a wiring layer having a coaxial structure can be easily configured in the interposer.
  • FIG. 5A and FIG. 5B are diagrams showing electrode pads.
  • 5A is a plan view (a plan view indicated by AA in FIG. 5B), and
  • FIG. 5B is a perspective view corresponding to FIGS. 4A and 4B.
  • the substrate is omitted.
  • each signal line 41a to 41d connected to each of four electrode pads 45a to 45d are shown.
  • Each signal line 41a to 41d is surrounded by shield electrodes 42, 43 and 44 provided on the top and bottom and on the left and right.
  • passive elements such as a coin L, a capacitor C, and a resistor R are formed inside the interposer.
  • FIG. 6A to FIG. 6D are diagrams showing the formation of the passive element in this case step by step. Here, details of the photolithographic process are omitted.
  • a silicon substrate 50 is prepared. Although not shown, the substrate surface is covered with an insulating film such as Si 2 O or SiN. Next, a conductive layer made of metal on the surface 51 of the substrate 50
  • an insulating layer 53 is formed over the conductive layer 52 (FIG. 6A).
  • the insulating layer 53 may be formed by using a CVD to form a silicon oxide film or a silicon nitride film, or by sputtering or electrodeposition.
  • a via hole is provided in part of the insulating layer 53 and connected to the conductive layer 54 formed on the insulating layer 53.
  • An insulating layer 55 is further formed thereon.
  • FIG. 6D is a cross-sectional view of the portion indicated by DD in FIG. 6C.
  • the interposer has a configuration in which the conductive layer 52 and the conductive layer 54 face each other through the insulating layer 53. This configuration can be used as a capacitor.
  • the relationship between the signal line and the shield line can be obtained by setting the conductive layer 52 and the conductive layer 54 to the same potential. In this way, it is possible to form passive elements in the interposer.
  • FIGS. 6A to 6D are perspective views showing specific examples in this case.
  • the oxide film on the substrate 60 is omitted.
  • FIG. 7A is a perspective view when the resistance R is formed.
  • a metal conductive layer 62 is formed as the second layer by connecting to the coaxial via 61 provided in the silicon substrate 60.
  • a metal conductive layer 64 is formed on the same layer.
  • a polysilicon layer 63 is formed on the surface of the substrate 60. Are connected by first and second conductive layers 62 and 64.
  • the polysilicon layer 63 Since the polysilicon layer 63 has a resistance value several orders of magnitude greater than that of metal, it can be used as a resistance layer.
  • FIG. 7B is a perspective view when the capacitor C is formed.
  • a metal conductive layer 66 is formed as the second layer by connecting to the coaxial via 61 provided in the silicon substrate 60.
  • a metal conductive layer 67 is formed on the same second layer.
  • a metal conductive layer 65 is formed on the surface of the substrate 60 with an insulating layer 68 sandwiched between the conductive layer 67 and the conductive layer 66 and the conductive layer 65 are connected.
  • the conductive layer 65 and the conductive layer 67 function as the capacitor C because the insulating layer 68 is sandwiched therebetween.
  • FIG. 7C is a perspective view when another capacitor C is formed.
  • a metal conductive layer 69 is formed on the surface of the substrate 60 with the insulating layer 68 interposed between the coaxial vias 61 provided in the silicon substrate 60.
  • the substrate 60 and the conductive layer 69 function as the capacitor C because the insulating layer 68 is sandwiched between them.
  • FIG. 8 is a circuit diagram showing the configuration 70 including the conductive layer and the insulating layer shown in FIGS. 6A to 6D and FIGS. 7A to 7C.
  • the configuration shown in FIG. 7B is taken as an example.
  • conductive layers 65 and 67 are connected via insulating layer 68 therebetween. It is assumed that the conductive layer 65 is grounded and the conductive layer 67 is connected to the power source. In this case, configuration 70 functions as capacitor C.
  • the parasitic capacitance can be reduced and the guard layer functions as a shield wiring.
  • the substrate is a semiconductor substrate such as a silicon substrate or a conductive substrate as shown in the embodiment mode
  • the substrate is held at a potential different from that of the conductive layer 65 or the conductive layer 67.
  • the same potential as that of at least one of the conductive layer 65 and the conductive layer 67 may be maintained.
  • the present invention is not limited to this, and may be a rectangle or a polygon.
  • the force described above is an example in which a silicon substrate is used as the substrate.
  • the present invention is not limited to this, and a glass substrate may be an insulating substrate such as a sapphire substrate.
  • the through substrate and the interposer according to the present invention can be advantageously used as a substrate having the same function as that of the coaxial cable.

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Abstract

【解決手段】　貫通基板は、表面１１と裏面１２とを貫通する貫通孔１９を有するシリコン基板１０と、貫通孔１９の内壁面に沿って設けられた、シリコン酸化膜１３と、シリコン酸化膜１３の内壁面に形成されたＺｎおよびＣｕの層１４，１５と、ＺｎおよびＣｕの層１４，１５の内壁面に沿って、間に絶縁層１６を介して、Ｃｕのシード層１７から成長されたＣｕのメッキ層１８とを有する。その結果、クロストークによるノイズを排除できる貫通電極を提供できる。

Description

明 細 書
貫通基板およびインターポーザ、ならびに貫通基板の製造方法 技術分野
[0001] この発明は、貫通基板およびインターポーザ、ならびに貫通基板の製造方法に関 し、特に、信号伝達経路としても利用可能な、貫通基板およびインターポーザならび に、貫通基板の製造方法に関する。
背景技術
[0002] 従来の、多層配線回路基板は、配線層が高密度化されることにより、信号線が近接 することでお互いの信号配線間にクロストークノイズが生じ、回路の駆動素子に動作 不良を発生させるという問題があった。このような問題を解決する一つの方法が、たと えば、特開 2004— 63725号公報に記載されている。
[0003] 同公報によれば、基板の内部に同軸構造の同軸線を形成して、信号配線層として 利用している。
[0004] 従来のクロストークノイズを排除する方法は上記のように行なわれていた。特開 200 4— 63725号公報においては、同軸構造を基板に平行に配置して、それを接地電 位や電源電位の層の近傍に配置することによって、ノイズの排除を行なって ヽるため 、基板内の構成が複雑になるという問題があった。
発明の開示
[0005] この発明は、上記のような課題に鑑みてなされたもので、クロストークによるノイズを 排除できる貫通基板およびインターポーザ、ならびに、貫通基板の製造方法を提供 することを目的とする。
この発明にかかる貫通基板は、表裏面とを貫通する貫通孔を有する基板と、貫通孔 の内壁面に沿って設けられ、内部に内壁面を有する第 1導電層と、第 1導電層の内 壁面に沿って、間に絶縁層を介して設けられた第 2導電層とを有する。
[0006] この発明に係る貫通基板は、表裏面とを貫通する貫通孔の内壁面に沿って設けら れた第 1導電層と、第 1導電層の内壁面に沿って、間に絶縁層を介して設けられた第 2導電層とを有する。貫通孔の内部に第 2導電層が絶縁層を介して第 1導電層で囲 われ構成が形成されるため、遮蔽性の向上した同軸ケーブルの構成が得られる。
[0007] その結果、クロストークによるノイズを排除できる貫通基板を提供できる。
[0008] 好ましくは、第 1導電層はシールド線として作動し、第 2導電層は、信号線として作 動する。
[0009] 基板は絶縁物基板であってもよいし、半導体基板であってもよい。
[0010] 基板が半導体基板の場合は、貫通孔の内壁面と第 1導電層との間に絶縁層をさら に含む。
[0011] 貫通孔はインターポーザの貫通孔であってもよい。
[0012] この発明の他の局面においては、貫通基板の製造方法は、表裏面とを有する基板 を準備するステップと、基板に貫通孔を形成するステップと、貫通孔の内壁面に沿つ て、内部に内壁面を有する第 1導電層を形成するステップと、第 1導電層の内壁面に 沿って、間に絶縁層を介して第 2導電層を形成するステップとを含む。
[0013] 好ましくは、表裏面とを有する基板を準備するステップは、半導体基板を準備する ステップ含み、貫通孔の内壁面に沿って、内部に内壁面を有する第 1導電層を形成 する前に、貫通孔の内壁面に沿って、内部に内壁面を有する絶縁層を形成するステ ップをさらに含み、その後、絶縁層の内壁面に沿って第 2導電層を形成するステップ を含む。
[0014] この発明のさらに他の局面においては、インターポーザは、基板と、基板上に設け られた第 1導電層と、基板上に設けられ、第 1導電層の上に、間に絶縁層を夾んで設 けられた第 2導電層とを含む。
[0015] インターポーザにおいて、基板と、基板上に設けられた第 1導電層と、基板上に設 けられ、第 1導電層の上に、間に絶縁層を夾んで設けられた第 2導電層とを含むため 、絶縁層で分離された第 1導電層と第 2導電層とを用いて受動素子を形成できる。
[0016] その結果、受動素子が形成された、多機能を有するインターポーザを提供できる。
[0017] 好ましくは、第 2導電層は、間に絶縁層を夾んで前記第 1導電層によって取り囲ま れる。
[0018] さらに好ましくは、第 1導電層と、第 2導電層とは受動素子を構成する。
[0019] 第 1導電層は第 1の電位に保持され、第 2導電層は、第 1の電位と異なる第 2の電 位に保持されてもょ ヽし、同じ電位に保持されてもょ ヽ。
[0020] また、第 1導電層はシールド線として作動し、第 2導電層は信号線として作動しても よい。
[0021] 好ましくは、基板は導電体または半導体の基板を含み、基板が、導電体または半 導体の基板であるときは、基板は、第 1導電層および第 2導電層の電位と異なる電位 に保持されてもよいし、第 1導電層または第 2導電層の少なくとも一方と同じ電位に保 持されてもよい。
[0022] ここで、第 1導電層を第 1の電位に保持し、第 2導電層を、第 1の電位と異なる第 2の 電位に保持すると、キャパシタを形成できる。第 1導電層と第 2導電層とを同じ電位に 保持すると、ガード電極として機能させることができる。
[0023] 好ましくは、第 1導電層は、間に絶縁層を夾んで前記第 2導電層によって取り囲ま れる。第 1導電層が、間に絶縁層を夾んで前記第 2導電層によって取り囲まれるため
、遮蔽性の向上した、同軸ケーブルの構成がえられる。
[0024] その結果、クロストークによるノイズを排除できるインターポーザを提供できる。
図面の簡単な説明
[0025] [図 1A]基板として半導体基板を用いた場合の、貫通基板の製造方法をステップごと に示す図である。
[図 1B]基板として半導体基板を用いた場合の、貫通基板の製造方法をステップごと に示す図である。
[図 1C]基板として半導体基板を用いた場合の、貫通基板の製造方法をステップごと に示す図である。
[図 1D]基板として半導体基板を用いた場合の、貫通基板の製造方法をステップごと に示す図である。
[図 2A]基板として絶縁基板を用いた場合の、貫通基板の製造方法をステップごと〖こ 示す図である。
[図 2B]基板として絶縁基板を用いた場合の、貫通基板の製造方法をステップごと〖こ 示す図である。
[図 2C]基板として絶縁基板を用いた場合の、貫通基板の製造方法をステップごと〖こ 示す図である。
[図 2D]基板として絶縁基板を用いた場合の、貫通基板の製造方法をステップごと〖こ 示す図である。
[図 3]この発明の一実施の形態にかかる、インターポーザの貫通孔近傍の断面図で ある。
[図 4A]インターポーザの基板上の配線層の配置を示す図である。
[図 4B]インターポーザの基板上の配線層の配置を示す図である。
[図 5A]インターポーザの内部にシールド機能を持たせた場合の構成を示す図である
[図 5B]インターポーザの内部にシールド機能を持たせた場合の構成を示す図である
[図 6A]インターポーザの中に受動素子を形成する場合の処理をステップごとに示す 図である。
[図 6B]インターポーザの中に受動素子を形成する場合の処理をステップごとに示す 図である。
[図 6C]インターポーザの中に受動素子を形成する場合の処理をステップごとに示す 図である。
[図 6D]インターポーザの中に受動素子を形成する場合の処理をステップごとに示す 図である。
[図 7A]インターポーザの中に構成された機能素子の斜視図である。
[図 7B]インターポーザの中に構成された機能素子の斜視図である。
[図 7C]インターポーザの中に構成された機能素子の斜視図である。
[図 8]導電層と絶縁層とからなる構成の回路図である。
発明を実施するための最良の形態
以下、図面を参照して、この発明の一実施形態を図面を参照して説明する。図 1A 〜図 1Dは、この発明の一実施の形態に係る貫通基板の製造工程をステップごとに 示す図である。ここで貫通基板とは、基板の表面力も裏面に渡って貫通孔を有してい る基板のことを ヽ、プリント基板 (フレキシブルを含む）およびインターポーザ (シリコ ンインターポーザを含む）を含む。
[0027] 図 1を参照して、まず、表面 11および裏面 12を有し両面間を貫通する複数の貫通 孔 19が設けられたシリコンの基板 (貫通基板） 10を準備する。なお、基板 10全体は シリコン酸ィ匕膜 13で覆われているものとする。次いで、たとえば、無電解メツキで貫通 孔 19の内部および表面および裏面の周囲に Znの層 14を形成する（図 1 A)。次 ヽで 、 Znの層 14の上に Cuの層 15を同じく無電解メツキで形成する（図 1B、これらの層が 第 1導電層となる)。次に、 Cuの層 15の上に、たとえば、スパッタリングで絶縁層 16を 形成する。この絶縁層 16は、スパッタリングに限らず、 CVDによりシリコン酸ィ匕膜ゃシ リコン窒化膜を形成してもよいし、電着榭脂形成してもよい。ここで電着榭脂としては 、 PTFEや、レジストや、ポリイミドゃ、ポリアミド等がある。
[0028] なお、スパッタリングや CVDは、真空装置を準備する必要があるが、電着榭脂はそ のような必要が無いため、好ましい。
[0029] 次に、貫通孔 19の裏面 12側において、たとえば Cuのシード層 17を設け、これを電 界または無電解メツキの電極として形成し、この電極から、表面 11側に向けて絶縁層 16で構成された貫通孔の内部にメツキの層を成長させて貫通した導電層（第 2導電 層） 18を形成する（図 1D)。
[0030] これによつて、基板 10の貫通孔 19は、その中心から導電層 18、絶縁層 16、導電 層 15および 14で充填され、遮蔽性の向上した、同軸ケーブルの形状が得られる。こ の形状は、ノイズが低減できるとともに、寄生容量を減らすとともに、信号の高速伝送 が可能な、同軸ケーブルの形状を有したビアホールであるので、以下、この形状を同 軸ビアという。
[0031] 次にこの発明の他の実施の形態について説明する。上記実施の形態においては、 シリコンの基板を用いた例について説明した力 この実施の形態においては、貫通 基板として、ガラス基板ゃサフアイャ基板のような、絶縁基板を用いる。
[0032] 図 2A〜図 2Dは、そのような、絶縁基板を用いた場合の図 1 A〜図 1Dに対応する 図である。図 2A〜図 2Dを参照して、この実施の形態においては、貫通基板が絶縁 基板であるため、先の実施の形態のように、貫通孔の内壁に沿って酸ィ匕膜のような絶 縁層 13を設ける必要がな 、。 [0033] それ以外の部分については、先の実施の形態と同様であるので、その説明は省略 する。
[0034] 次に、この発明の一実施形態に係る貫通基板をインターポーザに適用した場合に ついて説明する。図 3は、この発明をインターポーザに適用した場合の、インターポ 一ザの貫通孔近傍の断面図である。
[0035] 図 3を参照して、インターポーザは、貫通孔 28の内部に導電層（第 2導電層） 27を 有し、導電層 27は、絶縁層 23を介して導電層（第 2導電層） 24で囲まれている。
[0036] 導電層 27が絶縁層 23を介して導電層で囲われるため、同軸ケーブルの構成が得 られる。その結果、ノイズに強いインターポーザを提供できる。
[0037] 導電層 24は、間に絶縁層 23を夾んで導電層 27を取り囲んだ状態で基板 20の上 に間に絶縁層 29を夾んで延在する。このとき、図 3に示すように、導電層 27は、信号 線 31として利用され、導電層 24は、シールド配線 32a、 32bとして利用される。
[0038] なお、信号線 31およびシールド配線 32a、 32bは、円筒状に限らず、ともに、基板 2
0の表面上では平面状の配線となるようにしてもょ 、。
[0039] ここでは、シールド配線は、信号線とは接続されておらず、フローティングの状態に ある。しかしながら、必要に応じて、後に説明するように、信号線とシールド線とは同 一の電位に接続してもよ!/、。
[0040] 次に、上記したように、基板 20の表面上で平面上の配線を行なった例にっ 、て説 明する。図 4Aは、その場合のインターポーザの断面図である。
[0041] 図 4A参照して、インターポーザの基板 20の上に、相互に絶縁層 29を介して、中央 部に信号線となる導電層 3 laを設け、それを囲うように、上下、左右にシールド層とな る導電層 32a, 32b, 32cおよび 32dを形成する。
[0042] 図 4Bは、図 4Aの変形例である。この場合も図 4Aと同様の構成である力 シールド 線となる導電層をすベて接続した導電層 32eを形成し、信号線となる導電層 3 lbを 絶縁層 28を介して導電層 32eで囲む。このようにして、インターポーザの中に、同軸 構造を有する配線層を容易に構成することができる。
[0043] 図 5Aおよび図 5Bは、電極パッドを示す図である。図 5Aは平面図であり（図 5Bに おいて、 A— Aで示す平面図）、図 5Bは図 4A,図 4Bに対応する斜視図である。なお 、ここでは、基板を省略している。
[0044] 図 5Aおよび図 5Bを参照して、ここでは、 4つの電極パッド 45aから 45dのそれぞれ に接続された信号線 41 aから 41 dが示されて 、る。それぞれの信号線 41 aから 41 dは 、上下および左右に設けられたシールド電極 42、 43および 44で囲われている。
[0045] 次にこの発明のさらに他の実施の形態について説明する。この実施の形態におい ては、インターポーザの内部にコィノレ L,キャパシタ Cおよび抵抗 Rのような、受動素 子を形成する。
[0046] 図 6A〜図 6Dは、この場合の受動素子の形成をステップごとに示す図である。なお 、ここではフォトリゾグラフィの工程の詳細については省略している。図 6A〜図 6Dを 参照して、まず、シリコンの基板 50を準備する。図示していないが、基板表面は、 Si O、 SiN等の絶縁膜で覆われている。次いで、基板 50の表面 51上に金属で導電層
2
52を形成する（図 6A)。次いで、導電層 52の上に絶縁層 53を形成する（図 6B)。こ の絶縁層 53の形成は、 CVDを用いてシリコン酸ィ匕膜やシリコン窒化膜を形成しても よいし、スパッタリングや、電着榭脂を用いて形成してもよい。次いで、絶縁層 53の一 部にビアホールを設けて、絶縁層 53の上に形成された導電層 54と接続する。その上 にさらに絶縁層 55を形成する。
[0047] 図 6Dは、図 6Cにおいて、 D— Dで示す部分の断面図である。図 6Cおよび図 6Dを 参照して、インターポーザにおいて、導電層 52と導電層 54とが絶縁層 53を介して対 向している構成が得られる。この構成はキャパシタとして利用可能である。また、導電 層 52と導電層 54とを同じ電位にすることによって、信号線とシールド線との関係を得 ることもできる。このように、インターポーザの中に受動素子を形成することが可能で ある。
[0048] 次に、図 6A〜図 6Dに示した構成を利用してインターポーザの中に複数の機能部 品を構成した具体例について説明する。図 7A〜図 7Cは、この場合の具体例を示す 斜視図である。ここでも、基板 60上の酸ィ匕膜については省略している。図 7Aは、抵 抗 Rを形成した場合の斜視図である。図 7Aを参照して、シリコンの基板 60に設けら れた同軸ビア 61に接続して第 2層目に金属の導電層 62を形成する。同じ層に金属 の導電層 64を形成する。一方、基板 60の表面上にポリシリコンの層 63を形成し、そ の両端を第 1および第 2の導電層 62, 64で接続する。
[0049] ポリシリコンの層 63は、金属に比べて数桁大きい抵抗値を有しているため、これを 抵抗層として利用できる。
[0050] 次に他の例について説明する。図 7Bは、キャパシタ Cを形成した場合の斜視図で ある。図 7Bを参照して、シリコン基板 60に設けられた同軸ビア 61に接続して第 2層 目に金属の導電層 66を形成する。同じ第 2層に金属の導電層 67を形成する。一方 、基板 60の表面上に、導電層 67との間に絶縁層 68を挟んで金属の導電層 65を形 成し、導電層 66と導電層 65とを接続する。
[0051] このようにすると、導電層 65と導電層 67とは、間に絶縁層 68を挟んでいるから、キ ャパシタ Cとしての機能を果たす。
[0052] 次にさらに他の例について説明する。図 7Cは、別のキャパシタ Cを形成した場合の 斜視図である。図 7Cを参照して、シリコン基板 60に設けられた同軸ビア 61に接続し て、基板 60の表面上に、絶縁層 68を挟んで金属の導電層 69を形成する。このように すると、基板 60と導電層 69とは、間に絶縁層 68を挟んでいるから、キャパシタ Cとし ての機能を果たす
次に図 6 A〜図 6Dや図 7A〜図 7Cで示したインターポーザの内部に構成される機 能素子の一般的構成について説明する。図 8は、図 6A〜図 6Dおよび図 7A〜図 7C で示した導電層と絶縁層とからなる構成 70を示す回路図である。ここでは、図 7Bで 示した構成を一例としてあげて 、る。
[0053] 図 8を参照して、導電層 65と 67とが間に絶縁層 68を介して接続されている。いま、 導電層 65が接地され、導電層 67が電源に接続されているものとする。この場合は、 構成 70はキャパシタ Cとして機能する。
[0054] 一方、導電層 65と導電層 67とが同じ電位に接続されていれば、寄生容量を小さく できるとともに、シールド配線として機能する、ガード電極として機能する。
[0055] なお、基板が実施の形態に示したような、シリコン基板のような半導体基板や、導電 体基板の場合は、基板を導電層 65や導電層 67の電位と異なる電位に保持してもよ いし、導電層 65または導電層 67の少なくとも一方と同じ電位に保持してもよい。
[0056] 上記実施の形態においては、貫通孔として、円形または、円柱状を用いた場合に ついて説明したが、これに限らず、矩形や多角形等であってもよい。
[0057] 上記実施の形態にお!、ては、基板としてシリコン基板を用いた例にっ 、て説明した 力 これに限らず、ガラス基板ゃサフアイャ基板等の絶縁物基板であってもよい。 産業上の利用可能性
[0058] この発明に係る貫通基板およびインターポーザは、同軸ケーブルと同様の機能を 有する基板として、有利に利用されうる。

Claims

請求の範囲
[1] 表裏面とを貫通する貫通孔を有する基板と、
前記貫通孔の内壁面に沿って設けられ、内部に内壁面を有する第 1導電層と、 前記第 1導電層の内壁面に沿って、間に絶縁層を介して設けられた第 2導電層とを 有する、貫通基板。
[2] 前記第 1導電層はシールド線として作動し、前記第 2導電層は、信号線として作動す る、請求項 1に記載の貫通基板。
[3] 前記基板は絶縁物基板を含む、請求項 1に記載の貫通基板。
[4] 前記基板は半導体基板を含み、
前記貫通孔の内壁面と前記第 1導電層との間に絶縁層をさらに含む、前記請求項 1に記載の貫通基板。
[5] 前記貫通孔はインターポーザの貫通孔である、請求項 1に記載の貫通基板。
[6] 表裏面とを有する基板を準備するステップと、
前記基板に貫通孔を形成するステップと、
前記貫通孔の内壁面に沿って、内部に内壁面を有する第 1導電層を形成するステ ップと、
前記第 1導電層の内壁面に沿って、間に絶縁層を介して第 2導電層を形成するス テツプとを含む、貫通基板の製造方法。
[7] 前記表裏面とを有する基板を準備するステップは、半導体基板を準備するステップ 含み、
前記貫通孔の内壁面に沿って、内部に内壁面を有する第 1導電層を形成する前に 、前記貫通孔の内壁面に沿って、内部に内壁面を有する絶縁層を形成するステップ をさらに含み、その後、絶縁層の内壁面に沿って前記第 2導電層を形成するステップ を含む、請求項 6に記載の貫通基板の製造方法。
[8] 基板と、
前記基板上に設けられた第 1導電層と、
前記基板上に設けられ、前記第 1導電層の上に、間に絶縁層を夾んで設けられた 第 2導電層とを含む、インターポーザ。
[9] 前記第 2導電層は、間に絶縁層を夾んで前記第 1導電層によって取り囲まれる、請求 項 8に記載の、インターポーザ
[10] 前記第 1導電層と、前記第 2導電層とは受動素子を構成する、請求項 8に記載のイン ターポーザ。
[11] 前記第 1導電層は第 1の電位に保持され、
前記第 2導電層は、前記第 1の電位と異なる第 2の電位に保持される、請求項 8〖こ 記載のインターポーザ。
[12] 前記第 1導電層および前記第 2導電層は同じ電位に保持される、請求項 8に記載の インターポーザ。
[13] 前記第 1導電層はシールド線として作動し、前記第 2導電層は信号線として作動する
、請求項 8に記載のインターポーザ。
[14] 前記基板は導電体または半導体の基板を含み、
前記基板が、導電体または半導体の基板であるときは、前記基板は、前記第 1導電 層および第 2導電層の電位と異なる電位に保持される、請求項 11に記載のインター ポーザ。
[15] 前記基板は導電体または半導体の基板を含み、
前記基板が、導電体または半導体の基板であるときは、前記基板は、前記第 1導電 層または第 2導電層の少なくとも一方と同じ電位に保持される、請求項 11に記載のィ ンターポーザ n
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