KR20090096174A - 회로 기판 및 이를 이용한 반도체 패키지 - Google Patents

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Abstract

회로 기판 및 이를 이용한 반도체 패키지가 개시되어 있다. 회로 기판은 기판 몸체 및 상기 기판 몸체를 관통하는 도전성 커넥터 및 상기 도전성 커넥터에 인가된 신호의 왜곡을 감소시키기 위해 상기 도전성 커넥터의 적어도 일부를 감싸는 도전성 쉴드 부재를 갖는 비아 구조물을 포함한다. 데이터 신호가 인가되는 도전성 커넥터의 외측면에 전원 신호 또는 접지 신호가 인가되는 도전성 쉴드 부재를 배치하여 데이터 신호의 왜곡 및 도전성 커넥터로부터 전자파가 발생 되는 것을 방지하는 효과를 갖는다.

Description

회로 기판 및 이를 이용한 반도체 패키지{CIRCUIT SUBSTRATE AND SEMICONDUCTOR PACKAGE USING THE CIRCUIT SUBSTRATE}
본 발명은 회로 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
최근 들어, 전자 산업의 기술 개발에 따라 다양한 소자들 및 소자들이 실장 되는 회로 기판이 개발되고 있다.
소자들이 실장 되는 회로 기판은 단층 회로 패턴 또는 복층 회로 패턴들을 포함하며, 복층 회로 패턴들을 갖는 회로 기판의 경우, 서로 다른 층에 배치된 회로 패턴들을 전기적으로 연결하는 도전성 비아(conductive via)를 갖는다.
최근 들어, 회로 기판의 평면적이 감소 됨에 따라 서로 다른 층에 배치된 회로 패턴들을 전기적으로 연결하는 도전성 비아의 사이즈가 감소 될 뿐만 아니라 인접한 도전성 비아들의 간격이 크게 감소 되고, 이로 인해 도전성 비아를 경유하는 신호가 왜곡되는 문제점을 갖는다.
본 발명의 하나의 목적은 신호의 왜곡을 감소시킨 비아 구조물을 갖는 회로 기판을 제공한다.
본 발명의 다른 목적은 상기 비아 구조물을 갖는 반도체 패키지를 제공한다.
본 발명에 의한 회로 기판은 기판 몸체 및 상기 기판 몸체를 관통하는 도전성 커넥터 및 상기 도전성 커넥터에 인가된 신호의 왜곡을 감소시키기 위해 상기 도전성 커넥터의 적어도 일부를 감싸는 도전성 쉴드 부재를 갖는 비아 구조물을 포함한다.
회로 기판의 상기 도전성 커넥터는 기둥 형상을 갖는다.
회로 기판의 상기 도전성 쉴드 부재는 곡면 형상을 갖는다.
회로 기판의 상기 도전성 커넥터의 표면 및 상기 도전성 쉴드 부재의 표면은 실질적으로 동일한 간격을 갖는다.
회로 기판의 상기 도전성 쉴드 부재들은 적어도 2 개가 상기 도전성 커넥터 주변에 배치되고, 상기 도전성 쉴드 부재들은 동일 간격으로 이격 된다.
회로 기판은 상기 기판 몸체의 상면 상에 배치되며 상기 도전성 커넥터와 전기적으로 연결된 제1 배선, 상기 상면 상에 배치되며 상기 도전성 쉴드 부재와 전기적으로 연결된 제2 배선 및 상기 상면과 대향 하는 하면 상에 배치되며 상기 도전성 커넥터와 연결된 제3 배선을 더 포함하고, 상기 제1 및 제2 배선들은 상기 도 전성 쉴드 부재와 전기적으로 절연된다.
회로 기판의 상기 도전성 커넥터에는 제1 신호가 인가되고, 상기 도전성 쉴드 부재에는 제2 신호가 인가된다.
회로 기판의 상기 제1 신호는 데이터 신호이고, 상기 제2 신호는 전원 신호 또는 접지 신호 중 어느 하나이다.
회로 기판은 관통홀을 갖는 기판 몸체, 상기 관통홀에 의하여 형성된 상기 기판 몸체의 내측면 상에 배치된 도전성 쉴드 부재, 상기 기판 몸체의 표면 및 상기 도전성 커넥터를 덮는 절연 부재 및 상기 도전성 쉴드 부재와 대응하는 상기 절연 부재 상에 배치된 도전성 커넥터를 포함한다.
회로 기판은 상기 기판 몸체상에 배치되며 상기 도전성 쉴드 부재와 전기적으로 연결된 제1 배선 및 상기 절연 부재 상에 배치되며, 상기 도전성 커넥터와 전기적으로 연결된 제2 배선들을 더 포함한다.
회로 기판의 상기 도전성 커넥터는 기둥 형상 및 파이프 형상 중 어느 하나를 갖는다.
회로 기판의 상기 도전성 쉴드 부재는 파이프 형상을 갖는다.
본 발명에 따른 반도체 패키지는 제1 영역, 상기 제1 영역의 주변에 배치된 제2 영역 및 상기 제2 영역에 배치된 제1 접속 패드를 갖는 제1 기판, 상기 제1 영역에 배치되며 상기 제1 접속 패드와 전기적으로 접속된 제1 반도체 칩을 갖는 제1 반도체 패키지, 상기 제1 반도체 패키지 상에 배치되며, 상기 제1 영역과 대응하는 제3 영역 및 상기 제2 영역과 대응하는 제4 영역 및 상기 제4 영역에 배치된 제2 접속 패드를 갖는 제2 기판, 상기 제3 영역에 배치되며 상기 제2 접속 패드와 전기적으로 접속된 제2 반도체 칩을 갖는 제2 반도체 패키지, 상기 제1 접속 패드 및 상기 제2 접속 패드와 전기적으로 연결되며 제1 신호가 인가 되는 도전성 커넥터 및 상기 제1 및 제2 기판 사이에 배치되고, 제2 신호가 인가되며, 상기 도전성 커넥터의 적어도 일부를 감싸 상기 제1 신호의 왜곡을 방지하기 위한 도전성 쉴드 부재를 포함한다.
반도체 패키지의 상기 도전성 커넥터는 핀 형상을 갖고, 상기 도전성 쉴드 부재는 원통 형상을 갖는다.
반도체 패키지의 상기 도전성 쉴드 부재는 일부가 개구 된 원통 형상을 갖는다.
반도체 패키지의 상기 도전성 쉴드 부재의 양쪽 단부는 상기 제1 및 제2 기판 내에 배치된다.
반도체 패키지의 상기 제1 신호는 데이터 신호이고, 상기 제2 신호는 전원 신호 및 접지 신호 중 어느 하나이다.
반도체 패키지의 상기 도전성 커넥터는, 평면상에서 보았을 때, 지그재그 형태로 배치된다.
본 발명에 따르면, 데이터 신호가 인가되는 도전성 커넥터의 외측면에 전원 신호 또는 접지 신호가 인가되는 도전성 쉴드 부재를 배치하여 데이터 신호의 왜곡 및 도전성 커넥터로부터 전자파가 발생 되는 것을 방지하는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 회로 기판 및 이를 이용한 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 회로 기판의 평면도이다. 도 2는 도 1의 비아 구조물을 도시한 사시도이다. 도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 회로 기판(100)은 기판 몸체(10) 및 비아 구조물(20)을 포함한다.
기판 몸체(10)는 도 3에 도시된 바와 같이 상면(11) 및 상면(11)과 대향 하는 하면(12)을 갖고, 상면(11) 상에는 상호 절연된 제1 배선(13) 및 제2 배선(14)이 배치되고, 하면(12) 상에는 제3 배선(15)이 배치된다.
제1 배선(13) 및 제3 배선(15)은, 평면상에서 보았을 때, 라인 형상을 갖는 반면 제2 배선(14)은, 평면상에서 보았을 때, 플레이트 형상을 가질 수 있다.
데이터 신호와 같은 제1 신호는 제1 배선(13) 및 제3 배선(15)으로 인가될 수 있고, 제1 배선(13) 및 제3 배선(15)은 후술 될 비아 구조물(20)의 도전성 커넥터(또는 제1 비아; 22)에 의하여 전기적으로 연결된다.
전원 신호 또는 접지 신호와 같은 제2 신호는 제2 배선(14)으로 인가되고, 제2 배선(14)은 후술 될 비아 구조물(20)의 도전성 쉴드 부재(또는 제2 비아; 24)와 전기적으로 연결된다.
도 2 및 도 3을 다시 참조하면, 도전성 비아 구조물(20)은 도전성 커넥터(22) 및 도전성 쉴드 부재(24)를 포함한다.
도전성 커넥터(22)는 기판 몸체(10)의 상면(11) 및 하면(12)을 관통한다. 도전성 커넥터(22)는, 예를 들어, 기둥 형상 또는 파이프 형상을 가질 수 있다. 본 실시예에서, 도전성 커넥터(22)는, 원기둥 형상을 갖는다.
도전성 커넥터(22)는 제1 배선(13) 및 제3 배선(15)을 전기적으로 연결하고, 이로 인해 제1 배선(13)으로 인가된 제1 신호는 도전성 커넥터(22)를 통해 제3 배선(15)으로 출력될 수 있다. 이와 다르게, 제3 배선(15)으로 인가된 제1 신호 역시 도전성 커넥터(22)를 통해 제1 배선(13)으로 출력될 수 있다.
본 실시예에서, 도전성 커넥터(22)로서 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 등을 들 수 있다.
도전성 쉴드 부재(24)는 기판 몸체(10) 내에 배치되며, 도전성 쉴드 부재(24)는 도전성 커넥터(22)의 외측면에 배치된다.
제1 배선(13) 또는 제3 배선(15)으로부터 입력된 제1 신호는 도전성 커넥터(22)의 배치 및 사이즈에 의하여 왜곡될 수 있다. 이에 더하여, 제1 배선(13) 또는 제3 배선(15)으로부터 입력된 제1 신호가 도전성 커넥터(22)를 통과하면서 다량의 전자파가 발생 될 수 있다.
도전성 쉴드 부재(24)는 도전성 커넥터(22)의 적어도 일부를 감싸 제1 배 선(13) 또는 제3 배선(15)으로부터 입력된 제1 신호가 도전성 커넥터(22)를 통과하면서 왜곡되는 것을 방지한다. 또한, 도전성 쉴드 부재(24)는 제1 배선(13) 또는 제3 배선(15)으로부터 입력된 제1 신호가 도전성 커넥터(22)를 통과하는 도중 발생되는 전자파 또는 외부로부터 도전성 커넥터(22)로 입사되는 전자파를 차폐한다.
도전성 쉴드 부재(24)가 제1 배선(13) 또는 제3 배선(15)으로부터 입력된 제1 신호의 왜곡을 효율적으로 방지 및 전자파를 효율적으로 차폐하기 위해서 도전성 쉴드 부재(24)는 제2 배선(14)과 전기적으로 연결되고, 이로 인해 도전성 쉴드 부재(24)에는 전원 신호 또는 접지 신호와 같은 제2 신호가 인가된다.
본 실시예에서, 도전성 쉴드 부재(24)는 도전성 커넥터(22)의 주변에 적어도 하나가 배치되며, 도전성 쉴드 부재(24)는, 예를 들어, 도전성 커넥터(22)를 감싸는 플레이트 형상을 가질 수 있다.
도전성 쉴드 부재(24)는, 예를 들어, 도전성 커넥터(22)의 주변에 2 개가 배치될 수 있고, 2 개의 도전성 쉴드 부재(24)들은 상호 소정 간격 이격 될 수 있다. 이격된 2 개의 도전성 쉴드 부재(24)들의 사이로는 제1 배선(13) 및 제3 배선(15)이 통과하며, 도전성 쉴드 부재(24) 및 제1 배선(13), 도전성 쉴드 부재(24) 및 제3 배선(15)은 상호 전기적으로 절연된다.
본 실시예에서, 도전성 쉴드 부재(24)는, 예를 들어, 곡면 플레이트 형상을 갖고, 곡면 플레이트 형상을 갖는 도전성 쉴드 부재(24) 중 도전성 커넥터(22)와 마주하는 면 및 도전성 커넥터(22)의 외측면은 상호 동일한 간격으로 이격 될 수 있다.
도 4는 본 발명의 다른 실시예에 의한 회로 기판을 도시한 평면도이다. 도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 회로 기판(200)은 기판 몸체(210), 도전성 쉴드 부재(220), 절연 부재(230) 및 도전성 커넥터(240)를 포함한다.
기판 몸체(210)는 상면(211) 및 상면(211)과 대향 하는 하면(212)을 갖는 인쇄회로 기판일 수 있다. 기판 몸체(210)는 상면(211) 및 하면(212)을 관통하는 관통홀(213)을 갖고, 기판 몸체(210)의 상면(211) 상에는, 예를 들어, 제1 배선(214)이 배치된다. 본 실시예에서, 제1 배선(214)은, 평면상에서 보았을 때, 플레이트 형상을 갖는다. 이와 다르게, 제1 배선(214)은, 평면상에서 보았을 때, 라인 형상을 가질 수 있다. 이와 다르게, 제1 배선(214)은 기판 몸체(210)의 하면(212) 상에 배치될 수 있다.
제1 배선(214)으로는 전원 신호 또는 접지 신호와 같은 제1 신호가 인가될 수 있다.
도전성 쉴드 부재(220)는 관통홀(213)에 의하여 형성된 기판 몸체(210)의 내측면 상에 형성된다. 본 실시예에서, 도전성 쉴드 부재(220)는, 중공을 갖는 파이프 형상을 가질 수 있다. 도전성 쉴드 부재(220)는 기판 몸체(210)의 상면(211) 상에 배치된 제1 배선(214)과 전기적으로 연결되고, 이로 인해 도전성 쉴드 부재(220)로는 전원 신호 또는 접지 신호와 같은 제1 신호가 인가된다.
절연 부재(230)는 기판 몸체(210)의 상면(211), 하면(212) 및 중공을 갖는 도전성 쉴드 부재(220)의 표면을 덮는다. 절연 부재(230)는 제1 배선(214) 및 도전 성 쉴드 부재(220)를 후술 될 제2 배선, 제3 배선 및 도전성 커넥터로부터 전기적으로 절연한다. 절연 부재(230)로서 사용될 수 있는 물질의 예로서는 유기물을 포함하는 유기막 또는 무기물을 포함하는 무기막을 포함할 수 있다.
도전성 커넥터(240)는 관통홀(213)과 대응하는 절연 부재(230)의 표면에 배치된다. 본 실시예에서, 도전성 커넥터(240)는 중공을 갖는 파이프 형상을 가질 수 있다. 이와 다르게, 도전성 커넥터(240)는 기둥 형상을 가질 수 있다.
도전성 커넥터(240)로서 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 등을 들 수 있다.
한편, 기판 몸체(210)의 상면(211)과 대응하는 절연 부재(230)의 표면에는 제2 배선(260)이 배치되고, 기판 몸체(210)의 하면(212)과 대응하는 절연 부재(230)의 표면에는 제3 배선(270)이 배치될 수 있다. 본 실시예에서, 제2 배선(260) 또는 제3 배선(270)으로는 데이터 신호와 같은 제2 신호가 인가된다.
제2 배선(260) 및/또는 제3 배선(270)은, 평면상에서 보았을 때, 라인 형상을 가질 수 있고, 제2 배선(260) 및 제3 배선(270)은 도전성 커넥터(240)와 전기적으로 연결된다. 따라서, 제2 배선(260)으로 제2 신호가 인가될 경우, 제2 신호는 도전성 커넥터(240)를 경유하여 제3 배선(270)으로 출력되고, 제3 배선(270)으로 제2 신호가 인가될 경우, 제2 신호는 도전성 커넥터(240)를 경유하여 제2 배선(260)으로 출력된다.
본 실시예에서, 전원 신호 또는 접지 신호와 같은 제2 신호가 인가된 도전성 쉴드 부재(220)가 도전성 커넥터(240)의 주변에 배치될 경우, 도전성 커넥터(240) 에 인가된 제1 신호의 왜곡 및 도전성 커넥터(240)로부터 발생 되는 전자파를 효율적으로 차폐할 수 있다.
도 6은 도 1 내지 도 5에 도시된 도전성 커넥터 및 도전성 쉴드 부재를 갖는 반도체 패키지를 도시한 평면도이다. 도 7은 도 6의 III-III' 선을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 반도체 패키지(300)는 제1 반도체 패키지(310), 제2 반도체 패키지(320), 도전성 커넥터(330) 및 도전성 쉴드 부재(340)를 포함한다.
제1 반도체 패키지(310)는 제1 기판(311) 및 제1 반도체 칩(318)을 포함한다.
제1 기판(311)은, 예를 들어, 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제1 기판(311)은 중앙에 배치된 제1 영역(FR) 및 제1 영역(FR)의 주변에 배치된 제2 영역(SR)을 갖는다. 제1 영역(FR)에는 제1 반도체 칩(318)이 실장 된다.
제1 기판(311)의 상면의 제2 영역(SR)에는 복수개의 제1 접속 패드(312)들이 배치된다. 제1 접속 패드(312)들은 데이터 신호가 인가되는 제1 데이터 접속 패드(313) 및 전원 신호(또는 접지 신호)가 인가되는 제1 전원(또는 접지) 접속 패드(314)를 포함한다.
제1 기판(311)의 하면에는 복수개의 볼 랜드(315)들이 배치된다. 각 볼 랜드(315)는 제1 접속 패드(312)와 전기적으로 접속된다. 각 볼 랜드(315)에는 솔더 볼(316)이 전기적으로 접속된다.
제1 반도체 칩(318)은 제1 기판(311)의 상면의 제1 영역(FR) 상에 실장 된다. 본 실시예에서, 제1 반도체 칩(318)은 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드(미도시)를 갖고, 본딩 패드는 제1 접속 패드(312)와 전기적으로 연결된다. 본딩 패드 및 제1 접속 패드(312)는 제1 기판(311) 상에 배치된 배선(미도시)에 의하여 전기적으로 연결될 수 있다. 이와 다르게, 본딩 패드 및 제1 접속 패드(312)는 도전성 와이어(미도시)에 의하여 전기적으로 연결될 수 있다.
제2 반도체 패키지(320)는 제1 반도체 패키지(320)의 제1 반도체 칩(318) 상에 배치된다.
제2 반도체 패키지(320)는 제2 기판(321) 및 제2 반도체 칩(328)을 포함한다.
제2 기판(321)은, 예를 들어, 사각 플레이트 형상을 갖고, 제2 기판(321)은 제1 반도체 칩(318) 상에 배치된다. 사각 플레이트 형상을 갖는 제2 기판(321)은 중앙에 배치된 제3 영역(TR) 및 제3 영역(TR)의 주변에 배치된 제4 영역(FR1)을 갖는다. 본 실시예에서, 제3 영역(TR)은 제1 영역(FR)과 대응하고, 제4 영역(FR1)은 제2 영역(SR)과 대응한다. 제3 영역(TR)에는 제2 반도체 칩(328)이 실장 된다.
제3 기판(321)의 제4 영역(FR1)에는 복수개의 제2 접속 패드(322)들이 배치된다. 제2 접속 패드(322)들은 데이터 신호가 인가되는 제2 데이터 접속 패드(323) 및 전원 신호(또는 접지 신호)가 인가되는 제2 전원(또는 접지) 접속 패드(324)를 포함한다. 본 실시예에서, 각 제2 접속 패드(322)들은 각 제1 접속 패드(312)와 대 응하는 위치에 배치된다.
제1 반도체 칩(328)은 제2 기판(321)의 상면의 제3 영역(TR) 상에 실장 된다. 본 실시예에서, 제2 반도체 칩(328)은 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드(미도시)를 갖고, 본딩 패드는 제2 접속 패드(322)와 전기적으로 연결된다.
본딩 패드 및 제2 접속 패드(322)는 제2 기판(321) 상에 배치된 배선(미도시)에 의하여 전기적으로 연결될 수 있다. 이와 다르게, 본딩 패드 및 제2 접속 패드(322)는 도전성 와이어(미도시)에 의하여 전기적으로 연결될 수 있다.
도전성 커넥터(330)는, 예를 들어, 핀 형상을 갖고, 도전성 커넥터(330)의 일측 단부는 제1 기판(311)을 관통하여 제1 접속 패드(312)의 제1 데이터 접속 패드(313)와 전기적으로 연결되고, 도전성 커넥터(330)의 일측 단부와 대향 하는 타측 단부는 제2 기판(321)을 관통하여 제2 접속 패드(322)의 제2 데이터 접속 패드(323)와 전기적으로 연결된다.
본 실시예에서, 도전성 커넥터(330)는 한정된 면적에 보다 많은 개수를 실장하기 위하여, 평면상에서 보았을 때, 도 6에 도시된 바와 같이 지그재그 형태로 배치될 수 있다.
도전성 커넥터(330)로는 데이터 신호가 입력되고, 도전성 커넥터(330)로 인가된 데이터 신호는 제1 기판(311)으로부터 제2 기판(321)으로 인가되는 도중 왜곡될 수 있다. 또한, 데이터 신호가 인가된 도전성 커넥터(330)로부터는 다량의 전자파가 발생 될 수 있다.
도전성 커넥터(330)에 인가된 데이터 신호의 왜곡을 감소 및 전자파를 차폐하기 위하여 제1 및 제2 기판(311,321) 사이에는 도전성 쉴드 부재(340)가 배치된다. 본 실시예에서, 도전성 쉴드 부재(340)는, 예를 들어, 원통 형상을 가질 수 있다. 이와 다르게, 도전성 쉴드 부재(340)는 평면상에서 보았을 때, 도전성 커넥터(330)의 일부를 감싸는 "U" 자 형상 또는 "C" 자 형상을 가질 수 있다.
도전성 쉴드 부재(340)가 도전성 커넥터(330)에 인가된 제1 신호의 왜곡을 감소시키기 위하여 도전성 쉴드 부재(340)는 제1 기판(311)의 제1 전원 접속 패드(314) 및 제2 기판(321)의 제2 전원 접속 패드(324)와 전기적으로 접속된다.
본 실시예에서, 도전성 쉴드 부재(340)는 제1 및 제2 기판(311,321) 사이에 개재되지만, 이와 다르게, 도전성 쉴드 부재(340)는 양쪽 단부는 제1 및 제2 기판(311,321)의 내부에 배치되어도 무방하다.
이상에서 상세하게 설명한 바에 의하면, 데이터 신호가 인가되는 도전성 커넥터의 외측면에 전원 신호 또는 접지 신호가 인가되는 도전성 쉴드 부재를 배치하여 데이터 신호의 왜곡 및 도전성 커넥터로부터 전자파가 발생 되는 것을 방지하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 회로 기판의 평면도이다.
도 2는 도 1의 비아 구조물을 도시한 사시도이다.
도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 회로 기판을 도시한 평면도이다.
도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 6은 도 1 내지 도 5에 도시된 도전성 커넥터 및 도전성 쉴드 부재를 갖는 반도체 패키지를 도시한 평면도이다.
도 7은 도 6의 III-III' 선을 따라 절단한 단면도이다.

Claims (18)

  1. 기판 몸체; 및
    상기 기판 몸체를 관통하는 도전성 커넥터 및 상기 도전성 커넥터에 인가된 신호의 왜곡을 감소시키기 위해 상기 도전성 커넥터의 적어도 일부를 감싸는 도전성 쉴드 부재를 갖는 비아 구조물을 포함하는 회로 기판.
  2. 제1항에 있어서,
    상기 도전성 커넥터는 기둥 형상을 갖는 것을 특징으로 하는 회로 기판.
  3. 제1항에 있어서,
    상기 도전성 쉴드 부재는 곡면 형상을 갖는 것을 특징으로 하는 회로 기판.
  4. 제3항에 있어서,
    상기 도전성 커넥터의 표면 및 상기 도전성 쉴드 부재의 표면은 실질적으로 동일한 간격을 갖는 것을 특징으로 하는 회로 기판.
  5. 제1항에 있어서,
    상기 도전성 쉴드 부재들은 적어도 2 개가 상기 도전성 커넥터 주변에 배치되고, 상기 도전성 쉴드 부재들은 동일 간격으로 이격 된 것을 특징으로 하는 회로 기판.
  6. 제1항에 있어서,
    상기 기판 몸체의 상면 상에 배치되며 상기 도전성 커넥터와 전기적으로 연결된 제1 배선, 상기 상면 상에 배치되며 상기 도전성 쉴드 부재와 전기적으로 연결된 제2 배선 및 상기 상면과 대향 하는 하면 상에 배치되며 상기 도전성 커넥터와 연결된 제3 배선을 더 포함하고, 상기 제1 및 제2 배선들은 상기 도전성 쉴드 부재와 전기적으로 절연된 것을 특징으로 하는 회로 기판.
  7. 제1항에 있어서,
    상기 도전성 커넥터에는 제1 신호가 인가되고, 상기 도전성 쉴드 부재에는 제2 신호가 인가되는 것을 특징으로 하는 회로 기판.
  8. 제7항에 있어서,
    상기 제1 신호는 데이터 신호이고, 상기 제2 신호는 전원 신호 또는 접지 신호 중 어느 하나인 것을 특징으로 하는 회로 기판.
  9. 관통홀을 갖는 기판 몸체;
    상기 관통홀에 의하여 형성된 상기 기판 몸체의 내측면 상에 배치된 도전성 쉴드 부재;
    상기 기판 몸체의 표면 및 상기 도전성 커넥터를 덮는 절연 부재; 및
    상기 도전성 쉴드 부재와 대응하는 상기 절연 부재 상에 배치된 도전성 커넥터를 포함하는 회로 기판.
  10. 제9항에 있어서,
    상기 기판 몸체상에 배치되며 상기 도전성 쉴드 부재와 전기적으로 연결된 제1 배선; 및
    상기 절연 부재 상에 배치되며, 상기 도전성 커넥터와 전기적으로 연결된 제2 배선들을 더 포함하는 것을 특징으로 하는 회로 기판.
  11. 제9항에 있어서,
    상기 도전성 커넥터는 기둥 형상 및 파이프 형상 중 어느 하나를 갖는 것을 특징으로 하는 회로 기판.
  12. 제9항에 있어서,
    상기 도전성 쉴드 부재는 파이프 형상을 갖는 것을 특징으로 하는 회로 기판.
  13. 제1 영역, 상기 제1 영역의 주변에 배치된 제2 영역 및 상기 제2 영역에 배치된 제1 접속 패드를 갖는 제1 기판, 상기 제1 영역에 배치되며 상기 제1 접속 패 드와 전기적으로 접속된 제1 반도체 칩을 갖는 제1 반도체 패키지;
    상기 제1 반도체 패키지 상에 배치되며, 상기 제1 영역과 대응하는 제3 영역 및 상기 제2 영역과 대응하는 제4 영역 및 상기 제4 영역에 배치된 제2 접속 패드를 갖는 제2 기판, 상기 제3 영역에 배치되며 상기 제2 접속 패드와 전기적으로 접속된 제2 반도체 칩을 갖는 제2 반도체 패키지;
    상기 제1 접속 패드 및 상기 제2 접속 패드와 전기적으로 연결되며 제1 신호가 인가 되는 도전성 커넥터; 및
    상기 제1 및 제2 기판 사이에 배치되고, 제2 신호가 인가되며, 상기 도전성 커넥터의 적어도 일부를 감싸 상기 제1 신호의 왜곡을 방지하기 위한 도전성 쉴드 부재를 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 도전성 커넥터는 핀 형상을 갖고, 상기 도전성 쉴드 부재는 원통 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  15. 제13항에 있어서,
    상기 도전성 쉴드 부재는 일부가 개구 된 원통 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 도전성 쉴드 부재의 양쪽 단부는 상기 제1 및 제2 기판 내에 배치되는 것을 특징으로 하는 반도체 패키지.
  17. 제13항에 있어서,
    상기 제1 신호는 데이터 신호이고, 상기 제2 신호는 전원 신호 및 접지 신호 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  18. 제13항에 있어서,
    상기 도전성 커넥터는, 평면상에서 보았을 때, 지그재그 형태로 배치된 것을 특징으로 하는 반도체 패키지.
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