TWI405314B - 具有無墊式導電跡線之封裝用基板 - Google Patents

具有無墊式導電跡線之封裝用基板 Download PDF

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Description

具有無墊式導電跡線之封裝用基板
本發明係有關於一種封裝用基板，尤關於一種藉導電跡線與鍍通孔電性連接之封裝用基板。
在電子裝置中所應用之半導體封裝基板，為了克服晶片訊號傳輸路徑過長的問題，在線路設計上會使用如日本專利第11-008475號所揭示之通孔(包含鍍通孔(Pleated Through hole，PTH)、微孔(Via)或盲孔等)直接貫穿基板來縮短導電路徑，以提昇高度積集化(High Integration)晶片的電性品質。
第1圖係為習知基板之電路線與通孔之示意圖，如圖所示，係提供一基板100，且於該基板100設有一貫穿表面之通孔101，同時，於該基板100表面及該通孔101之側壁電鍍形成電路線110，同時，使形成該通孔101之側壁上之電路線110保留有一直徑約為200微米(μm)之開孔111，再於該基板100及該電路線110上形成絕緣層120，同時使該絕緣層120填充於該開孔111。然，在傳統之導通孔製程中，其基板100之通孔101直徑S1約為300μm，該開孔111之直徑S2約為200μm，而該電路線110之寬度S3僅約為30μm，即兩通孔101之中心點相距一預定距離，使其可通過電路線110之數量為一預定數量，因此，隨著I/O數量增加，造成兩通孔101之中心點間距縮小，進而減少兩相鄰之通孔101間所通過電路線 110之數量。
為解決上述之問題，請參閱第2A及2B圖所示，係為另一習知基板之電路線與通孔之剖面及其立體示意圖，如圖所示，係於基板200設有一貫穿表面之通孔201，同時，將一導電材230填充於該通孔201中，再於該基板200表面及該導電材230上形成電路線210，接著於該基板200及該電路線210上形成絕緣層220，亦即，直接將該導電材230填充於該通孔201中，使該導電材230與該通孔201之寬度(約200μm)相同，俾兩通孔201之中心點間距與上述第一實施例相同為一預定距離時，由於該導電材230直接填充於該通孔201中，其外徑較小，使其可通過電路線210之數量較多。
然而，由於上述電路線210大多採用成本低廉且製程快速之濕式蝕刻法，其主要係採用一強酸或強鹼蝕刻液(Etchant)之擴散效應(Diffusion)與待蝕刻之金屬層之表面分子行化學反應以完成蝕刻移除，然而由於此種濕式蝕刻為一等向性(Isotropic)蝕刻，因此在蝕刻作業中導電材230上表面因與蝕刻液長時間接觸而使所形成之導電材230剖面上表面嚴重蝕刻變形(如第2C圖所示)，且於進行後續諸如溫度循環試驗(Thermal Cycling Test；TCT)時，即可能因高溫環境或溫度急劇變化之影響而形成各種熱應力，進而導致該導電材230與該電路線210之接觸面202產生破損(crack)(如第2D圖所示)，且由於該電路線210之寬度較小，俾該接觸面202產生破損 時，易由該接觸面202之一側延伸破裂至另一側，進而導致該電路線210與該導電材230剝離等信賴性問題。再者，於蝕刻後，該電路線210之端點形成接近直角，使該電路線210之端點及該導電材230與該電路線210相交處之接觸角203易造成應力集中之問題(如第2E圖所示)。
因此，如何提出一種半導體封裝基板之線路結構以克服先前技術之種種缺失，實已成為目前亟待克服之難題。
鑑於上述習知技術之種種缺點，本發明之主要目的在於提供一種可防止應力集中之具有無墊式導電跡線之封裝用基板。
本發明之再一目的在於提供一種可避免線路剝離以提高信賴性之具有無墊式導電跡線之封裝用基板。
為達上述及其他目的，本發明揭露一種具有無墊式導電跡線之封裝用基板，係至少包括：一具有第一表面及第二表面之芯板層，且該芯板層中形成有複數貫穿該第一表面及第二表面之鍍通孔；以及複數形成於該芯板層之第一表面上的導電跡線，各該導電跡線具有一連接端、一相對之銲墊端及連接該連接端及該銲墊端之本體，其中，該連接端係位於對應該鍍通孔之孔端上，以使該導電跡線電性連接該鍍通孔，該連接端之寬度大於該導電跡線之本體的寬度但不大於該鍍通孔之直徑，俾令該連接端位於對應該鍍通孔之孔端的面積範圍內。
本發明之具有無墊式導電跡線之封裝用基板主要係 在於芯板層形成至少一貫穿表面之鍍通孔，再於該芯板層上形成導電跡線，且該導電跡線具有一連接端、一相對之銲墊端及連接該連接端及該銲墊端之本體，該連接端係位於對應該鍍通孔之孔端上，以使該導電跡線電性連接該鍍通孔，同時，該連接端之寬度大於該導電跡線之本體的寬度但不大於該鍍通孔之直徑，俾令該連接端位於對應該鍍通孔之第一表面孔端的面積範圍內，亦即控制該導線跡線、該導線跡線之連接端、與鍍通孔三者間之寬度面積關係，而增加該導線跡線與該鍍通孔之接觸面積，避免後續諸如溫度循環試驗(Thermal Cycling Test；TCT)時，導致該導電跡線與該鍍通孔之接觸面產生裂損(crack)的問題，進而避免該導電跡線與該鍍通孔產生剝離之問題，以提高信賴性，同時，由於該連接端係呈不具邊角之形狀者，可減少該連接端之端邊產生直角，俾可減少該連接端之端邊及該導電跡線與該鍍通孔之接觸角產生應力集中之問題。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
請參閱第3A圖，係為本發明之具有無墊式導電跡線 之封裝用基板之剖面示意及其俯視示意圖，本發明之具有無墊式導電跡線之封裝用基板係包括形成有鍍通孔310之芯板層300、複數具有連接端321之導線跡線320，其特徵在於控制該導線跡線320、該導線跡線320之連接端321、與該芯板層300之鍍通孔310三者間之寬度面積關係，而增加該導線跡線320與該鍍通孔310之接觸面積及減少應力集中之問題。
該芯板層300係包括一具有第一表面301及第二表面302，並可藉由如雷射鑽孔(Laser drilling)技術於該芯板層300形成至少一貫穿該第一表面301及第二表面302之鍍通孔310。另外，該鍍通孔310中可填充如金屬、合金等材料之導電材。
各該導電跡線320係形成於該芯板層300之第一表面301上，其材料可為銅、錫、鎳、鉻、鈦、銅-鉻合金或錫-鉛合金所構成之組群所構成，且該導電跡線320具有連接端321、一相對該連接端321之銲墊端323及連接該連接端321及該銲墊端323之本體322，且該連接端321係位於對應該鍍通孔310之孔端上，以使該導電跡線320電性連接該鍍通孔310，該連接端321係如圓形之呈不具邊角之形狀者，可減少該連接端321之端邊產生直角，同時，該導電跡線320之連接端321之寬度D1係大於該導電跡線320之本體322的寬度D3，且該導電跡線320之連接端321之寬度D1不大於該鍍通孔310之直徑D2，俾令該導電跡線320之連接端321位於對應該鍍通孔310 的面積範圍內，其中，該導電跡線320之連接端321之寬度D1可為小於或等於該鍍通孔310之直徑D2，最佳的，該導電跡線320之連接端321之寬度D1小於該鍍通孔310之直徑D2。
再者，該芯板層300之第一表面301及第二表面302上復可形成一拒銲層330，該拒銲層330可為由環氧樹脂(Epoxy resin)、聚乙醯胺(Polyimide)、氰酯(Cyanate Ester)、玻璃纖維、雙順丁烯二酸醯亞胺/三氮阱(Bismaleimide Triazine,BT)或混合環氧樹脂與玻璃纖維之FR5材質所製成之綠漆，且該拒銲層330可設有一開口331，藉以外露出該導電跡線320之銲墊端323，以供後續製程中可用以植設銲球。
復請參閱第3B圖所示，由於該導電跡線320之連接端321之寬度D1係大於該本體322的寬度D3且小於該鍍通孔310之直徑D2，使該導電跡線320之連接端321可位於對應該鍍通孔310之孔端的面積範圍內，即可藉由形成於該導電跡線320之連接端321增加與該鍍通孔310的接觸面積，以避免後續諸如溫度循環試驗(Thermal Cycling Test；TCT)時，因高溫環境或溫度急劇變化之影響而形成各種熱應力之破壞，導致該導電跡線與該鍍通孔之接觸面產生裂損(crack)的問題，進而避免該導電跡線與該鍍通孔產生剝離之問題，以提高信賴性，同時，由於該導電跡線320之連接端321係呈不具邊角之形狀者，俾可減少該連接端321之端邊及該導電跡線320與該鍍通 孔310之接觸角產生應力集中之問題。
請參閱如第3C圖所示，係為本發明之具有無墊式導電跡線之封裝用基板之第二實施態樣之結構示意圖。本實施例大致與上述之實施例相同，其差別在於該芯板層300之第二表面302上亦可形成有複數導電跡線320，且各該導電跡線320電性連接至該鍍通孔310。
請參閱如第3D及3E圖所示，係為本發明之具有無墊式導電跡線之封裝用基板之第三及第四實施態樣之結構示意圖。第三及第四實施例大致與第一實施例相同，其差別在於該連接端321係呈不具邊角之形狀者，例如淚滴形、橢圓形等等，使該連接端321與本體322相接觸呈平滑弧線狀而非具有邊角狀，以減少該連接端321之端邊產生直角，俾可減少該連接端321之端邊及該導電跡線320與該鍍通孔310之接觸角產生應力集中之問題。
本發明之具有無墊式導電跡線之封裝用基板主要係在於於芯板層形成至少一貫穿表面之鍍通孔，再於該芯板層上形成導電跡線，且該導電跡線具有一連接端、一相對之銲墊端及連接該連接端及該銲墊端之本體，該連接端係位於對應該鍍通孔之孔端上，以使該導電跡線電性連接該鍍通孔，同時，該連接端之寬度大於該導電跡線之本體的寬度但不大於該鍍通孔之直徑，俾令該連接端位於對應該鍍通孔之第一表面孔端的面積範圍內，亦即控制該導線跡線、該導線跡線之連接端、與鍍通孔三者間之寬度面積關係，而增加該導線跡線與該鍍通孔之接觸面積，避免後續 諸如溫度循環試驗時，導致該導電跡線與該鍍通孔之接觸面產生裂損的問題，進而避免該導電跡線與該鍍通孔產生剝離之問題，以提高信賴性，同時，由於該連接端係呈不具邊角之形狀者，可減少該連接端之端邊產生直角，進而減少該連接端之端邊及該導電跡線與該鍍通孔之接觸角產生應力集中之問題。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
100、200‧‧‧基板
101、201‧‧‧通孔
110、210‧‧‧電路線
111‧‧‧開孔
120、220‧‧‧絕緣層
202‧‧‧接觸面
203‧‧‧接觸角
230‧‧‧導電材
300‧‧‧芯板層
301‧‧‧第一表面
302‧‧‧第二表面
310‧‧‧鍍通孔
320‧‧‧導電跡線
321‧‧‧連接端
322‧‧‧本體
323‧‧‧銲墊端
330‧‧‧拒銲層
331‧‧‧開口
S3、D1、D3‧‧‧寬度
S1~S2、D2‧‧‧直徑
第1圖係為習知基板之電路線與通孔之示意圖；第2A圖及第2C至2D圖係為另一習知基板之電路線與通孔之剖面示意圖；第2B圖係第2A圖之電路線與通孔之立體示意圖；第2E圖係第2A圖之電路線與通孔之應力集中示意圖；第3A圖係為本發明之具有無墊式導電跡線之封裝用基板之第一實施例剖面示意及其俯視示意圖；第3B圖係為本發明之具有無墊式導電跡線之封裝用基板之導電跡線及鍍通孔之立體示意圖；第3C圖係具有無墊式導電跡線之封裝用基板之第二實施例示意圖；第3D圖係具有無墊式導電跡線之封裝用基板之第三 實施例示意圖；以及第3E圖係具有無墊式導電跡線之封裝用基板之第四實施例示意圖。
300‧‧‧芯板層
301‧‧‧第一表面
302‧‧‧第二表面
310‧‧‧鍍通孔
320‧‧‧導電跡線
321‧‧‧連接端
322‧‧‧本體
323‧‧‧銲墊端
330‧‧‧拒銲層
331‧‧‧開口
D1、D3‧‧‧寬度
D2‧‧‧直徑

Claims (13)

  1. 一種具有無墊式導電跡線之封裝用基板，係至少包括：一具有第一表面及第二表面之芯板層，且該芯板層中形成有複數貫穿該第一表面及第二表面之鍍通孔；以及複數形成於該芯板層之第一表面上的導電跡線，各該導電跡線具有一連接端、一相對之銲墊端及連接該連接端及該銲墊端之本體，其中，該連接端係位於對應該鍍通孔之孔端上，以使該導電跡線電性連接該鍍通孔，該連接端之寬度大於該導電跡線之本體的寬度但不大於該鍍通孔之直徑。
  2. 如申請專利範圍第1項之具有無墊式導電跡線之封裝用基板，其中，該連接端係呈不具邊角之形狀者。
  3. 如申請專利範圍第2項之具有無墊式導電跡線之封裝用基板，其中，該連接端係圓形者。
  4. 如申請專利範圍第2項之具有無墊式導電跡線之封裝用基板，其中，該連接端係橢圓形者。
  5. 如申請專利範圍第2項之具有無墊式導電跡線之封裝用基板，其中，該連接端係淚滴形者。
  6. 如申請專利範圍第1項之具有無墊式導電跡線之封裝用基板，其中，該連接端與本體相接觸呈平滑弧線狀。
  7. 如申請專利範圍第1項之具有無墊式導電跡線之封裝用基板，其中，該芯板層之第二表面上復形成有複數 導電跡線，且該芯板層之第二表面上的各該導電跡線電性連接至該鍍通孔。
  8. 如申請專利範圍第7項之具有無墊式導電跡線之封裝用基板，其中，該芯板層之第二表面上的各該導電跡線係具有一連接端、一相對之銲墊端及連接該連接端及該銲墊端之本體。
  9. 如申請專利範圍第8項之具有無墊式導電跡線之封裝用基板，其中，該芯板層之第二表面上的該連接端係呈不具邊角之形狀者。
  10. 如申請專利範圍第1項之具有無墊式導電跡線之封裝用基板，其中，該導電跡線係選自銅、錫、鎳、鉻、鈦、銅-鉻合金以及錫-鉛合金所構成之組群之一者所形成。
  11. 如申請專利範圍第1項之具有無墊式導電跡線之封裝用基板，其中，該連接端之寬度係小於該鍍通孔之直徑。
  12. 如申請專利範圍第1項之具有無墊式導電跡線之封裝用基板，其中，該連接端之寬度係等於該鍍通孔之直徑。
  13. 如申請專利範圍第1項之具有無墊式導電跡線之封裝用基板，其中，該連接端係位於對應該鍍通孔之孔端的面積範圍內。
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