KR101031134B1 - 반도체 소자의 컨택 및 그 제조 방법 - Google Patents

반도체 소자의 컨택 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 컨택 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 서로 다른 층의 배선과 배선을 연결하는 컨택 플러그를 통한 노이즈 발생 또는 컨택 플러그로의 노이즈 유입을 방지하는데 있다.
이를 위해 본 발명은 하부 배선과, 하부 배선을 덮는 절연층과, 절연층을 관통하여 하부 배선에 연결된 컨택 플러그와, 절연층을 사이에 두고 컨택 플러그를 원형 튜브 형태로 감싸는 도전 튜브와, 절연층 위에 형성되고, 컨택 플러그에 연결된 상부 배선으로 이루어진 반도체 소자의 컨택 및 그 제조 방법을 개시한다.
컨택, 컨택 홀, 컨택 플러그, 노이즈, 동축 케이블

Description

반도체 소자의 컨택 및 그 제조 방법{CONTACT OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자의 컨택 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 산화, 식각, 이온 주입과 같은 다수의 단위 공정을 통하여 제조되며, 이러한 단위 공정들을 통해 형성된 다층 레이어(layer) 사이의 연결을 위해 컨택 홀(contact hole) 및 컨택 플러그(contact plug)를 형성하게 된다.
상기 컨택 홀은 사진 식각 공정을 통해 형성되며, 해당 사진 식각 공정은 식각할 패턴이 대응되게 형성된 마스크를 이용하여 웨이퍼 상에 도포되어 있는 감광층을 광학적으로 노광시킨 다음 현상하여 식각할 영역을 노출시킨 후, 노출된 해당 영역을 식각하는 방식으로 형성한다.
물론, 식각에 의해 형성된 컨택 홀에는 텅스텐(W)이나 구리(Cu)와 같은 금속이 충진되며, 이와 같이 충진된 금속을 컨택 플러그라 한다. 이러한 컨택홀 및 컨택 플러그는 하부 배선과 상부 배선을 상호간 전기적으로 연결하는 역할을 한다. 물론, 상기 컨택홀은 대부분 원형 홀 형태로 형성되므로, 상기 컨택 플러그 역시 대부분 원기둥 형태로 형성된다.
한편, RF 송수신 장치와 같이 높은 주파수의 아날로그 신호를 이용하는 반도체 소자에서는, 상기 컨택 플러그를 통하여 많은 전기적 노이즈가 발생되거나, 또는 유입될 수 있다. 예를 들면, 상기 컨택 플러그를 통해 흐르는 전류는 원하지 않는 전자기파를 만들어내고, 이러한 전자기파는 상기 컨택 플러그의 주변에 형성된 배선에 노이즈로 동작한다. 또한, 상기 컨택 플러그는 외부에서 발생하는 각종 전자기파를 흡수함으로써, 이것에 연결된 배선에 노이즈가 유입되기도 한다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 서로 다른 층의 배선과 배선을 상호 연결하는 컨택 플러그로부터의 노이즈 발생을 방지함은 물론, 컨택 플러그로의 노이즈 유입 현상도 방지할 수 있는 반도체 소자의 컨택 및 그 제조 방법을 제공하는데 있다.
본 발명에 의한 반도체 소자의 컨택은 하부 배선과, 상기 하부 배선 위에 형성된 하부 절연층과, 상기 하부 절연층 위에 형성된 중간 절연층과, 상기 중간 절연층 및 하부 절연층을 관통하여 상기 하부 배선에 연결된 컨택 플러그와, 상기 컨택 플러그와 동축을 이루며 상기 중간 절연층을 관통하는 도전 튜브와, 상기 중간 절연층 위에 형성된 상부 절연층과, 상기 상부 절연층 위에 형성되고, 상기 상부 절연층을 관통하여 상기 컨택 플러그에 연결된 상부 배선을 포함한다.
상기 도전 튜브의 길이는 상기 컨택 플러그의 길이보다 작을 수 있다.
상기 도전 튜브의 하단은 상기 하부 배선과 상기 하부 절연층을 사이에 두고 이격되고, 상기 도전 튜브의 상단은 상기 상부 배선과 상기 상부 절연층을 사이에 두고 이격될 수 있다.
상기 하부 절연층 위의 일부 영역에는 그라운드 배선이 더 형성되고, 상기 그라운드 배선은 상기 도전 튜브의 일부 영역에 연결될 수 있다.
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상기 도전 튜브는 텅스텐, 구리 및 알루미늄 중에서 선택된 어느 하나로 형성될 수 있다.
본 발명에 의한 반도체 소자의 컨택 제조 방법은 하부 배선을 형성하는 하부 배선 형성 단계와, 상기 하부 배선 위에 하부 절연층을 형성하는 하부 절연층 형성 단계와, 상기 하부 절연층 위에 중간 절연층을 형성하는 중간 절연층 형성 단계와, 상기 중간 절연층 위에 감광층 패턴을 형성하는 감광층 패턴 형성 단계와, 상기 감광층 패턴을 통해 노출된 상기 중간 절연층 그리고 하부 절연층을 식각함으로써, 동축을 이루는 컨택 홀 및 상기 컨택 홀의 외주연의 튜브 홀을 함께 형성하는 식각 단계와, 상기 튜브 홀의 하부에 상기 하부 절연층과 같은 두께의 또다른 하부 절연층을 형성하는 단계와, 상기 컨택 홀 및 튜브 홀에 금속을 충진하여 상기 하부 배선에 연결된 컨택 플러그 및 상기 하부 배선으로부터 이격된 도전 튜브를 형성하는 금속 충진 단계와, 상기 컨택 플러그, 상기 도전 튜브 및 상기 중간 절연층 위에 상부 절연층을 형성하는 상부 절연층 형성 단계와, 상기 상부 절연층 위에 상부 배선을 형성하되, 상기 상부 배선은 상기 상부 절연층을 관통하여 상기 컨택 플러그에 연결되도록 하고, 상기 도전 튜브와는 상기 상부 절연층을 통하여 이격되도록 하는 상부 배선 형성 단계를 포함한다.
상기 하부 절연층 형성 단계와 상기 중간 절연층 형성 단계 사이에는 상기 하부 절연층 위의 일부 영역에 그라운드 배선을 형성하는 그라운드 배선 형성 단계가 더 수행되고, 상기 중간 절연층 형성 단계에서는 상기 중간 절연층에 의해 상기 그라운드 배선이 덮일 수 있다.
상기 금속 충진 단계에서 상기 도전 튜브의 일부 영역이 상기 그라운드 배선에 접속될 수 있다.
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상기 감광층 패턴 형성 단계는 제1사각 패턴과, 상기 제1사각 패턴의 바깥에 이격되어 형성된 제2사각 패턴을 갖는 마스크가 이용될 수 있다.
상기 감광층 패턴 형성 단계는 상기 컨택 홀의 피치가 200nm 이상일 경우에는 하나의 스텝으로 이루어지고, 상기 컨택 홀의 피치가 200nm 미만일 경우에는 두개의 스텝으로 나눠 순차적으로 이루어질 수 있다.
본 발명에 따른 반도체 소자의 컨택 및 그 제조 방법에 의하면 하부 배선과 상부 배선을 전기적으로 연결하는 컨택 플러그의 외주연에 그라운드 배선에 연결된 동시에 상기 컨택 플러그를 대략 감싸는 형태의 도전 튜브가 더 형성됨으로써, 상기 컨택 플러그로부터 발생하는 노이즈를 외부로 방출하지 못하도록 하거나, 또는 외부로부터 발생된 노이즈가 상기 컨택 플러그에 유입되지 않도록 한다.
따라서 본 발명은 RF 송수신 장치와 같이 높은 주파수의 아날로그 신호를 이용하는 반도체 소자에서, 노이즈에 의한 각종 악영향을 방지하게 된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1a 및 도 1b는 본 발명에 따른 반도체 소자의 컨택을 도시한 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이 본 발명에 따른 반도체 소자의 컨택(100)은 베이스 절연층(110)과, 상기 베이스 절연층(110) 위에 형성된 하부 배선(120)과, 상기 하부 배선(120) 위에 형성된 하부 절연층(130)과, 상기 하부 절연층(130) 위의 일부 영역에만 형성된 그라운드 배선(140)과, 상기 그라운드 배선(140) 및 하부 절연층(130) 위에 형성된 중간 절연층(150)과, 상기 중간 절연층(150) 및 하부 절연층(130)을 관통하여 형성된 컨택 플러그(160)와, 상기 컨택 플러그(160)와 동축을 이루며 상기 중간 절연층(150)을 관통하는 동시에 상기 그라운드 배선(140)과 일부 영역만이 연결된 도전 튜브(170)와, 상기 중간 절연층(150)에 형성된 상부 절연층(180)과, 상기 상부 절연층(180)에 형성되어 상기 컨택 플러그(160)와 연결되는 상부 배선(190)을 포함한다.
상기 베이스 절연층(110)은 트랜지스터, 다이오드 또는 커패시터 등이 형성된 반도체 기판(도시되지 않음) 위에 형성된다. 상기 베이스 절연층(110)은 산화막, 질화막, USG(Undoped Silcate Glass), PSG(Phospho Silicate Glass), BPSG(Boro-Phospho Silicate Glass), TEOS(Tetraeethyl Orthosilicate) 및 그 등가물중에서 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
상기 하부 배선(120)은 상기 베이스 절연층(110) 위에 형성된다. 이러한 하부 배선(120)은 알루미늄(Al), 구리(Cu) 및 그 등가물 중에서 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
상기 하부 절연층(130)은 상기 하부 배선(120) 위에 형성되어 있으며, 이는 산화막, 질화막, USG, PSG, BPSG, TEOS 및 그 등가물중에서 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
상기 그라운드 배선(140)은 상기 하부 절연층(130) 위의 일부 영역에만 형성되어 있으며, 이는 알루미늄(Al), 구리(Cu) 및 그 등가물중에서 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
상기 중간 절연층(150)은 상기 그라운드 배선(140) 및 하부 절연층(130) 위에 형성되어 있으며, 이는 산화막, 질화막, USG, PSG, BPSG, TEOS 및 그 등가물중에서 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기 하부 절연층(130) 및 상기 중간 절연층(150)을 관통해서는 컨택 홀(151)이 형성되어 있다. 또한, 상기 컨택 홀(151)과 동축을 이루며 그 외주연에는 상기 중간 절연층(150)을 관통해서 튜브 홀(152)이 형성되어 있다.
상기 컨택 플러그(160)는 상기 컨택 홀(151)에 형성됨으로써, 상기 하부 절연층(130) 및 상기 중간 절연층(150)을 관통하여 상기 하부 배선(120)에 연결되어 있다.
상기 도전 튜브(170)는 상기 컨택 플러그(160)와 동축을 이루며, 그 외주연의 튜브 홀(152)에 형성됨으로써, 상기 그라운드 배선(140)에 일부 영역이 연결되어 있다. 여기서, 상기 도전 튜브(170)는 하부 절연층(130)을 사이에 두고 상기 하부 배선(120)과 일정 거리 이격된 형태를 한다.
또한, 상기 컨택 플러그(160) 및 상기 도전 튜브(170)는 텅스턴(W), 구리(Cu), 알루미늄(Al) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 상부 절연층(180)은 상기 중간 중간 절연층(150) 위에 형성되어 있으 며, 이는 산화막, 질화막, USG, PSG, BPSG, TEOS 및 그 등가물 중에서 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
상기 상부 배선(190)은 상기 상부 절연층(180) 위에 형성되어 있으며, 이는 상기 컨택 플러그(160)에 연결되어 있다. 따라서 상기 상부 배선(190)과 상기 하부 배선(120)은 상기 컨택 플러그(160)를 통하여 상호 전기적으로 연결된다. 물론, 상기 상부 배선(190)과 상기 도전 튜브(170)는 상기 상부 절연층(180)을 사이에 두고 이격된 형태를 한다. 즉, 상기 도전 튜브(170)의 하단은 하부 절연층(130)을 통하여 하부 배선(120)과 이격되고, 또한 상기 도전 튜브(170)의 상단은 상부 절연층(180)을 통하여 상부 배선(190)과 이격된다. 더불어, 이러한 구조에 의해 상기 도전 튜브(170)의 길이는 상기 컨택 플러그(160)의 길이보다 작은 길이를 갖는다. 또한, 상기 하부 절연층(130) 및 상기 상부 절연층(180)의 두께는 상기 중간 절연층(150)의 두께보다 얇은 두께를 갖는다.
이와 같이 하여, 본 발명에 의한 반도체 소자의 컨택(100)은 컨택 플러그(160)가 대략 도전 튜브(170)에 의해 감싸여진 형태를 한다. 물론, 상기 컨택 플러그(160)와 상기 도전 튜브(170) 사이에는 중간 절연층(150)이 개재된 형태를 한다. 더욱이, 상기 도전 튜브(170)는 그라운드 배선(140)에 연결된 형태를 한다. 따라서 상기 컨택 플러그(160)로부터 발생하는 노이즈가 외부로 방출되지 않을 뿐만 아니라, 외부로부터 발생되는 노이즈 역시 상기 컨택 플러그(160)로 유입되지 못한다.
이에 따라, 본 발명에 따른 반도체 소자의 컨택(100)은 RF 송수신 장치와 같 이 높은 주파수의 아날로그 신호를 이용하는 반도체 소자에서, 노이즈에 의한 영향을 덜 받게 된다.
도 2는 본 발명에 따른 반도체 소자의 컨택 제조 방법을 도시한 순서도이다.
도 2에 도시된 바와 같이 본 발명에 따른 반도체 소자의 컨택 제조 방법은 하부 배선 형성 단계(S1)와, 하부 절연층 형성 단계(S2)와, 그라운드 배선 형성 단계(S3)와, 중간 절연층 형성 단계(S4)와, 감광층 패턴 형성 단계(S5)와, 식각 단계(S6)와, 금속 충진 단계(S7)와, 상부 절연층 형성 단계(S8)와, 상부 배선 형성 단계(S9)를 포함한다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 컨택 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 하부 배선 형성 단계(S1)에서는 베이스 절연층(110)의 상면에 일정 두께의 하부 배선(120)을 형성한다. 여기서, 상기 베이스 절연층(110)은 산화막, 질화막, USG, PSG, BPSG, TEOS 및 그 등가물중에서 선택된 어느 하나일 수 있다. 또한, 상기 하부 배선(120)은 알루미늄, 구리 및 그 등가물중에서 선택된 어느 하나일 수 있다.
도 3b에 도시된 바와 같이, 하부 절연층 형성 단계(S2)에서는 상기 하부 배선(120)의 상면에 일정 두께의 하부 절연층(130)을 형성한다. 여기서, 상기 하부 절연층(130)은 산화막, 질화막, USG, PSG, BPSG, TEOS 및 그 등가물중에서 선택된 어느 하나일 수 있다.
도 3c에 도시된 바와 같이, 그라운드 배선 형성 단계(S3)에서는 상기 하부 절연층(130) 위의 일부영역에만 일정 두께의 그라운드 배선(140)을 형성한다. 여기서, 상기 그라운드 배선(140)은 알루미늄, 구리 및 그 등가물중에서 선택된 어느 하나일 수 있다.
도 3d에 도시된 바와 같이, 중간 절연층 형성 단계(S4)에서는, 상기 그라운드 배선(140) 및 그 주변의 하부 절연층(130)의 상면에 일정 두께의 중간 절연층(150)을 형성한다. 여기서, 상기 중간 절연층(150)은 산화막, 질화막, USG, PSG, BPSG, TEOS 및 그 등가물중에서 선택된 어느 하나일 수 있다.
도 3e에 도시된 바와 같이, 감광층 패턴 형성 단계(S5)에서는, 상기 중간 절연층(150) 위에 감광층을 도포하고 노광 및 현상하여 소정 모양으로 감광층 패턴(210)을 형성한다. 이와 같은 감광층 패턴(210)에 의해 중간 절연층(150)의 소정 영역이 외부로 노출된다.
도 3f에 도시된 바와 같이, 식각 단계(S6)에서는 상기 감광층 패턴을 통해 외부로 노출된 중간 절연층(150), 그리고 그라운드 배선(140)의 일부 영역, 그리고 하부 절연층(130)을 식각함으로써, 동축을 이루는 컨택 홀(151)과 그 외주연의 튜브 홀(152)을 형성한다. 여기서, 상기 식각은 상기 하부 배선(120)이 외부로 노출될 때까지 진행된다. 물론, 이러한 식각 단계(S6) 이후에는 상기 감광층 패턴 역시 식각하여 제거한다.
도 3g에 도시된 바와 같이, 금속 충진 단계(S7)에서는 상기 컨택 홀(151) 및 그 외주연의 튜브 홀(152)에 금속을 충진한다. 예를 들면, 상기 컨택 홀(151) 및 튜브 홀(152)에 텅스텐(W), 구리(Cu), 알루미늄(Al) 및 그 등가물 중에서 선택된 어느 하나를 충진한다. 이와 같이 하여 상기 컨택 홀(151)에는 컨택 플러그(160)가 형성되고, 상기 튜브 홀(152)에는 도전 튜브(170)가 형성되도록 한다. 물론, 이와 같이 하여 상기 컨택 플러그(160)는 상기 하부 배선(120)에 연결된다. 더불어, 상기 금속 충진 단계(S7) 이후에는 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정에 의해 상부 표면이 평탄해지도록 한다.
여기서, 상기와 같은 금속 충진 단계(S7) 이전에 상기 튜브 홀(152)에는 일정 량의 절연층(130, 여기서는 하부 절연층과 같은 도면 부호를 사용하였다.)을 더 충진해 놓는다. 따라서 상기 튜브 홀(152)에 형성되는 도전 튜브(170)는 상기 절연층(130)에 의해 상기 하부 배선(120)과 일정 거리 이격된 형태를 하도록 한다. 더불어, 이때 상기 도전 튜브(170)는 상기 그라운드 배선(140)과 연결되도록 한다.
도 3h에 도시된 바와 같이, 상부 절연층 형성 단계(S8)에서는 상기 중간 절연층(150) 위에 상부 절연층(180)을 형성한다. 여기서, 상기 컨택 플러그(160)는 상기 상부 절연층(180)을 통하여 외부로 노출되도록 한다. 즉, 상기 상부 절연층(180)에 개구(153)를 형성함으로써, 상기 개구(153)를 통하여 상기 컨택 플러그(160)가 외부로 노출되도록 한다. 물론, 이러한 공정에 의해 상기 도전 튜브(170)는 상기 상부 절연층(180)으로 덮인 형태를 한다.
도 3i에 도시된 바와 같이, 상부 배선 형성 단계(S9)에서는 상기 상부 절연층(180) 위에 일정 두께의 상부 배선(190)을 형성한다. 여기서, 상기 상부 절연층(180)에는 상기 컨택 플러그(160)가 외부로 노출되도록 개구가 형성되어 있으므 로, 상기 상부 배선(190)은 상기 개구를 통해 상기 컨택 플러그(160)에 연결된다. 물론, 상기 상부 배선(190)과 상기 도전 튜브(170)는 상부 절연층(180)을 통하여 일정 거리 이격된 형태를 한다.
이와 같은 단계에 의해 본 발명에 의한 반도체 소자의 컨택(100)이 완성된다. 즉, 컨택 플러그(160)가 도전 튜브(170)에 의해 대략 감싸여진 형태를 하며, 상기 컨택 플러그(160)와 도전 튜브(170) 사이에는 절연층이 개재된 형태를 한다. 더불어, 상기 도전 튜브(170)는 그라운드 배선(140)에 연결된 형태를 한다. 따라서 상기 컨택 플러그(160)를 통해 흐르는 전류에 의해 형성되는 노이즈가 상기 도전 튜브(170)에 흡수되어 외부로 방출되지 않게 된다. 또한, 외부로부터의 노이즈 역시 상기 도전 튜브(170)에 흡수됨으로써, 상기 컨택 플러그(160)에 전달되지 않는다.
도 4는 본 발명에 따른 컨택 형성을 위한 마스크 및 웨이퍼에 형성된 이미지를 도시한 평면도이다.
도 4에 도시된 바와 같이 본 발명에 따른 감광층 패턴 형성 단계에서 이용된 마스크의 패턴은 실제로 웨이퍼에 형성된 감광층 패턴과 다른 형태를 한다. 즉, 마스크에는 제1사각 패턴(M1)과, 상기 제1사각 패턴(M1)의 바깥에 이격되어 형성된 또다른 제2사각 패턴(M2)이 구비되어 있다.
한편, 이러한 마스크를 이용하여 감광층에 패턴을 형성하게 되면, 웨이퍼의 표면에는 제1원형 패턴(W1)과, 상기 제1원형 패턴(W1)의 바깥에 소정 거리 이격되 된 또다른 제2원형 패턴(W2)이 형성된다. 물론, 상기 제1원형 패턴(W1)과 상기 제2원형 패턴(W2)은 동심축을 갖는다.
이와 같이 마스크에는 사각 패턴으로 형성되어 있으나, 웨이퍼에는 원형 패턴으로 형성되는 이유는 전사되는 영역이 해상도 한계를 넘을 정도로 미세하고, 또한 노광시 빛의 회절 현상에 따른 것으로 보인다. 따라서 고해상도와 빛의 회절 현상에 의한 패턴의 왜곡 현상을 제거하기 위해 미리 마스크에 원형이 아닌 사각으로 패턴을 형성한 것이다.
도 5a는 1 스텝 포토 에칭 프로세스(1 step photo etching process)의 개념을 도시한 것이고, 도 5b는 2 스텝 포토 에칭 프로세스(2 step photo etching process)의 개념을 도시한 것이다.
도 5a에 도시된 바와 같이 패턴(여기서, 패턴은 컨택 홀 패턴을 의미한다.) 사이의 피치가 대략 200nm 이상일 경우에는 1 스텝 포토 에칭 프로세스를 적용하여, 한 번에 모든 패턴을 형성한다.
그러나, 도 5b에 도시된 바와 같이 패턴 사이의 피치가 대략 200nm 미만일 경우에는 2 스텝 포토 에칭 프로세스를 적용하여, 두 번에 걸쳐 패턴을 형성함이 바람직하다. 즉, 패턴 사이의 피치가 200nm 미만일 경우 해상도의 한계로 인하여 1 스텝 포토 에칭 프로세스를 이용하게 되면, 패턴에 많은 불량이 발생한다.
따라서 이때에는 200nm 이상의 피치를 갖도록 포토 에칭 프로세스를 진행하여 1차로 패턴을 형성하고, 이어서 상기 이미 만들어진 패턴 사이 사이에 다시 포 토 에칭 프로세스를 진행하여 2차로 새로운 패턴을 형성한다. 따라서 200nm 미만의 피치를 갖는 패턴을 용이하게 형성할 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자의 컨택 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a 및 도 1b는 본 발명에 따른 반도체 소자의 컨택을 도시한 단면도이다.
도 2는 본 발명에 따른 반도체 소자의 컨택 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 컨택 제조 방법을 도시한 단면도이다.
도 4는 본 발명에 따른 컨택 형성을 위한 마스크 및 웨이퍼에 형성된 이미지를 도시한 평면도이다.
도 5a는 1 스텝 포토 에칭 프로세스의 개념을 도시한 것이고, 도 5b는 2 스텝 포토 에칭 프로세스의 개념을 도시한 것이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 본 발명에 따른 반도체 소자의 컨택
110; 베이스 절연층 120; 하부 배선
130; 하부 절연층 140; 그라운드 배선
150; 중간 절연층 151; 컨택 홀
152; 튜브 홀 160; 컨택 플러그
170; 도전 튜브 180; 상부 절연층
190; 상부 배선

Claims (12)

  1. 하부 배선과, 상기 하부 배선 위에 형성된 하부 절연층과, 상기 하부 절연층 위에 형성된 중간 절연층과, 상기 중간 절연층 및 하부 절연층을 관통하여 상기 하부 배선에 연결된 컨택 플러그와, 상기 컨택 플러그와 동축을 이루며 상기 중간 절연층을 관통하는 도전 튜브와, 상기 중간 절연층 위에 형성된 상부 절연층과, 상기 상부 절연층 위에 형성되고, 상기 상부 절연층을 관통하여 상기 컨택 플러그에 연결된 상부 배선을 포함하여 이루어진 반도체 소자의 컨택.
  2. 제 1 항에 있어서,
    상기 도전 튜브의 길이는 상기 컨택 플러그의 길이보다 작은 것을 특징으로 하는 반도체 소자의 컨택.
  3. 제 1 항에 있어서,
    상기 도전 튜브의 하단은 상기 하부 배선과 상기 하부 절연층을 사이에 두고 이격되고,
    상기 도전 튜브의 상단은 상기 상부 배선과 상기 상부 절연층을 사이에 두고 이격된 것을 특징으로 하는 반도체 소자의 컨택.
  4. 제 1 항에 있어서,
    상기 하부 절연층 위의 일부 영역에는 그라운드 배선이 더 형성되고,
    상기 그라운드 배선은 상기 도전 튜브의 일부 영역에 연결된 것을 특징으로 하는 반도체 소자의 컨택.
  5. 제 1 항에 있어서,
    상기 도전 튜브는 텅스텐, 구리 및 알루미늄 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 소자의 컨택.
  6. 하부 배선을 형성하는 하부 배선 형성 단계와,
    상기 하부 배선 위에 하부 절연층을 형성하는 하부 절연층 형성 단계와,
    상기 하부 절연층 위에 중간 절연층을 형성하는 중간 절연층 형성 단계와,
    상기 중간 절연층 위에 감광층 패턴을 형성하는 감광층 패턴 형성 단계와,
    상기 감광층 패턴을 통해 노출된 상기 중간 절연층 그리고 하부 절연층을 식각함으로써, 동축을 이루는 컨택 홀 및 상기 컨택 홀의 외주연의 튜브 홀을 함께 형성하는 식각 단계와,
    상기 튜브 홀의 하부에 상기 하부 절연층과 같은 두께의 또다른 하부 절연층을 형성하는 단계와,
    상기 컨택 홀 및 튜브 홀에 금속을 충진하여 상기 하부 배선에 연결된 컨택 플러그 및 상기 하부 배선으로부터 이격된 도전 튜브를 형성하는 금속 충진 단계와,
    상기 컨택 플러그, 상기 도전 튜브 및 상기 중간 절연층 위에 상부 절연층을 형성하는 상부 절연층 형성 단계와,
    상기 상부 절연층 위에 상부 배선을 형성하되, 상기 상부 배선은 상기 상부 절연층을 관통하여 상기 컨택 플러그에 연결되도록 하고, 상기 도전 튜브와는 상기 상부 절연층을 통하여 이격되도록 하는 상부 배선 형성 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 컨택 제조 방법.
  7. 제 6 항에 있어서,
    상기 하부 절연층 형성 단계와 상기 중간 절연층 형성 단계 사이에는
    상기 하부 절연층 위의 일부 영역에 그라운드 배선을 형성하는 그라운드 배선 형성 단계가 더 수행되고,
    상기 중간 절연층 형성 단계에서는 상기 중간 절연층에 의해 상기 그라운드 배선이 덮임을 특징으로 하는 반도체 소자의 컨택 제조 방법.
  8. 삭제
  9. 삭제
  10. 제 7 항에 있어서,
    상기 금속 충진 단계에서 상기 도전 튜브의 일부 영역이 상기 그라운드 배선에 접속됨을 특징으로 하는 반도체 소자의 컨택 제조 방법.
  11. 제 6 항에 있어서,
    상기 감광층 패턴 형성 단계는
    제1사각 라인 패턴과, 상기 제1사각 라인 패턴의 바깥에 이격되어 형성된 제2사각 라인 패턴을 갖는 마스크가 이용됨을 특징으로 하는 반도체 소자의 컨택 제조 방법.
  12. 제 6 항에 있어서,
    상기 감광층 패턴 형성 단계는
    상기 컨택 홀의 피치가 200nm 이상일 경우에는 하나의 스텝으로 모든 감광층 패턴이 형성되고,
    상기 컨택 홀의 피치가 200nm 미만일 경우에는 두개의 스텝으로 나눠 순차적으로 감광층 패턴이 형성됨을 특징으로 하는 반도체 소자의 컨택 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665377B2 (en) 2014-05-05 2020-05-26 3D Glass Solutions, Inc. 2D and 3D inductors antenna and transformers fabricating photoactive substrates
CA3015525C (en) 2016-02-25 2022-04-26 3D Glass Solutions, Inc. 3d capacitor and capacitor array fabricating photoactive substrates
US9887195B1 (en) * 2016-10-19 2018-02-06 Raytheon Company Coaxial connector feed-through for multi-level interconnected semiconductor wafers
KR102386799B1 (ko) 2017-07-07 2022-04-18 3디 글래스 솔루션즈 인코포레이티드 패키지 광활성 유리 기판들에서 ｒｆ 시스템을 위한 2ｄ 및 3ｄ 집중 소자 디바이스들
AU2018383659B2 (en) 2017-12-15 2021-09-23 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
JP7226832B2 (ja) 2018-01-04 2023-02-21 スリーディー グラス ソリューションズ，インク 高効率ｒｆ回路のためのインピーダンス整合伝導構造
CA3071138C (en) * 2018-05-29 2021-05-25 3D Glass Solutions, Inc. Low insertion loss rf transmission line
AU2019344542B2 (en) 2018-09-17 2022-02-24 3D Glass Solutions, Inc. High efficiency compact slotted antenna with a ground plane
CA3107810C (en) 2018-12-28 2024-05-14 3D Glass Solutions, Inc. Heterogenous integration for rf, microwave and mm wave systems in photoactive glass substrates
WO2020139955A1 (en) 2018-12-28 2020-07-02 3D Glass Solutions, Inc. Annular capacitor rf, microwave and mm wave systems
KR20210147040A (ko) 2019-04-05 2021-12-06 3디 글래스 솔루션즈 인코포레이티드 유리 기반의 빈 기판 집적 도파관 디바이스
KR102601781B1 (ko) 2019-04-18 2023-11-14 3디 글래스 솔루션즈 인코포레이티드 고효율 다이 다이싱 및 릴리스
US11908617B2 (en) 2020-04-17 2024-02-20 3D Glass Solutions, Inc. Broadband induction

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100724A (ja) 2000-09-21 2002-04-05 Kankyo Denji Gijutsu Kenkyusho:Kk 貫通型ｅｍｉフィルタ付き半導体デバイス
KR20020045768A (ko) * 2000-12-11 2002-06-20 윤종광 차폐 기능을 갖는 멀티플 라인 그리드
JP2006024653A (ja) 2004-07-06 2006-01-26 Tokyo Electron Ltd 貫通基板および貫通基板の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949030A (en) * 1997-11-14 1999-09-07 International Business Machines Corporation Vias and method for making the same in organic board and chip carriers
TW525417B (en) * 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US6617526B2 (en) * 2001-04-23 2003-09-09 Lockheed Martin Corporation UHF ground interconnects
JP2002353588A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
US7589390B2 (en) * 2006-03-10 2009-09-15 Teledyne Technologies, Incorporated Shielded through-via
KR20090096174A (ko) * 2008-03-07 2009-09-10 주식회사 하이닉스반도체 회로 기판 및 이를 이용한 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100724A (ja) 2000-09-21 2002-04-05 Kankyo Denji Gijutsu Kenkyusho:Kk 貫通型ｅｍｉフィルタ付き半導体デバイス
KR20020045768A (ko) * 2000-12-11 2002-06-20 윤종광 차폐 기능을 갖는 멀티플 라인 그리드
JP2006024653A (ja) 2004-07-06 2006-01-26 Tokyo Electron Ltd 貫通基板および貫通基板の製造方法

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