JP2002100724A - 貫通型ｅｍｉフィルタ付き半導体デバイス - Google Patents
貫通型ｅｍｉフィルタ付き半導体デバイスInfo
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- Coils Or Transformers For Communication (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【課題】 ＩＣが発生源となるＥＭＩの抑制効果を高め
ることが可能で、特に、コスト・パーフォーマンスの高
い貫通型ＥＭＩフィルタ付き半導体デバイスを提供す
る。 【解決手段】 電源層２２、グラウンド層２３、信号層
及び外部電源電極２５、外部グラウンド電極２６を有し
かつデカップリングコンデンサを設けた多層基板２１
と、該多層基板２１に搭載されるＩＣチップ３０と、内
側電極５２及び外側電極５３を持っていて前記多層基板
２１に形成された穴部２７に配される筒状複合磁性体５
１とを備え、前記内側電極５２を前記多層基板側の外部
電源電極２５と前記電源層２２との間に接続するととも
に、前記外側電極５３を前記グラウンド層２３に接続し
た構成である。
ることが可能で、特に、コスト・パーフォーマンスの高
い貫通型ＥＭＩフィルタ付き半導体デバイスを提供す
る。 【解決手段】 電源層２２、グラウンド層２３、信号層
及び外部電源電極２５、外部グラウンド電極２６を有し
かつデカップリングコンデンサを設けた多層基板２１
と、該多層基板２１に搭載されるＩＣチップ３０と、内
側電極５２及び外側電極５３を持っていて前記多層基板
２１に形成された穴部２７に配される筒状複合磁性体５
１とを備え、前記内側電極５２を前記多層基板側の外部
電源電極２５と前記電源層２２との間に接続するととも
に、前記外側電極５３を前記グラウンド層２３に接続し
た構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣチップに直流
電源を供給する対を成すライン（ＤＣライン、グラウン
ドライン）に付加された静電容量素子（以下、デカップ
リングコンデンサと呼称）を備えるＬＣＣ（リードレス
チップキャリア）、ＭＣＭ（マルチチップモジュール）
等の電源供給ラインを介して伝播する伝導性電磁妨害雑
音（以下、伝導性ＥＭＩと略記）を抑圧し、結果として
放射電磁妨害雑音（以下，放射ＥＭＩと略記）を低減さ
せるのに適した性能を持つ簡易な構造の高周波対応の貫
通型ＥＭＩフィルタ付き半導体デバイスに関する。
電源を供給する対を成すライン（ＤＣライン、グラウン
ドライン）に付加された静電容量素子（以下、デカップ
リングコンデンサと呼称）を備えるＬＣＣ（リードレス
チップキャリア）、ＭＣＭ（マルチチップモジュール）
等の電源供給ラインを介して伝播する伝導性電磁妨害雑
音（以下、伝導性ＥＭＩと略記）を抑圧し、結果として
放射電磁妨害雑音（以下，放射ＥＭＩと略記）を低減さ
せるのに適した性能を持つ簡易な構造の高周波対応の貫
通型ＥＭＩフィルタ付き半導体デバイスに関する。
【０００２】
【従来の技術】従来の直流電源を供給するラインでの放
射ＥＭＩを抑圧するＩＣの構成法は大別して次の３通り
がある。
射ＥＭＩを抑圧するＩＣの構成法は大別して次の３通り
がある。
【０００３】(1) 半導体プロセスによりＩＣチップ内
にデカップリングコンデンサを形成（特開平６−１２０
０７２号公報）。具体的には、図１１の如く、ＩＣチッ
プ１上に第１電極２、絶縁膜３，第２電極４から成るコ
ンデンサを形成し、これをデカップリングコンデンサと
して使用するものである。
にデカップリングコンデンサを形成（特開平６−１２０
０７２号公報）。具体的には、図１１の如く、ＩＣチッ
プ１上に第１電極２、絶縁膜３，第２電極４から成るコ
ンデンサを形成し、これをデカップリングコンデンサと
して使用するものである。
【０００４】(2) ＩＣを搭載するダイパッド付きリー
ドフレーム部にデカップリングコンデンサとしての積層
セラミックコンデンサを搭載、接続（特開昭５５−１０
８７８５号公報、特開昭５９−１４３３５５号公報）。
具体的には、図１２の如く、ＩＣチップ５を搭載するダ
イパッド付きリードフレーム部６上の直流電源ライン間
にディスクリートの積層セラミックコンデンサ７を搭
載、接続するものである。
ドフレーム部にデカップリングコンデンサとしての積層
セラミックコンデンサを搭載、接続（特開昭５５−１０
８７８５号公報、特開昭５９−１４３３５５号公報）。
具体的には、図１２の如く、ＩＣチップ５を搭載するダ
イパッド付きリードフレーム部６上の直流電源ライン間
にディスクリートの積層セラミックコンデンサ７を搭
載、接続するものである。
【０００５】(3) ＩＣを搭載するプリント基板にデカ
ップリングコンデンサを搭載し、接続すると共に、該プ
リント基板にインダクタを形成、接続｛電子情報通信学
会技報ＥＭＣＪ９７−８２（１９９７−１２）、特開平
１０−１６３６３６号公報「多層プリント基板及びその
製造法」｝。具体的には、図１３の回路に示すように、
ＩＣ１０を搭載するプリント基板にコンデンサ１１を搭
載し、接続すると共に、図１４(Ａ）の平面図、同図
(Ｂ)の断面図の構造に示すように、前記プリント基板１
２にインダクタ１３を構成している。インダクタ１３は
上下の複数の導体パターン１４をビア・ホール１５でフ
ェライト層１６を周回する如く直列に接続したものであ
る。
ップリングコンデンサを搭載し、接続すると共に、該プ
リント基板にインダクタを形成、接続｛電子情報通信学
会技報ＥＭＣＪ９７−８２（１９９７−１２）、特開平
１０−１６３６３６号公報「多層プリント基板及びその
製造法」｝。具体的には、図１３の回路に示すように、
ＩＣ１０を搭載するプリント基板にコンデンサ１１を搭
載し、接続すると共に、図１４(Ａ）の平面図、同図
(Ｂ)の断面図の構造に示すように、前記プリント基板１
２にインダクタ１３を構成している。インダクタ１３は
上下の複数の導体パターン１４をビア・ホール１５でフ
ェライト層１６を周回する如く直列に接続したものであ
る。
【０００６】
【発明が解決しようとする課題】ところで、上記(1)の
方法の不具合点としては、ＩＣのチップ面積の増大によ
る製造原価の高騰、設計の自由度（コンデンサ容量の変
更等）の阻害が挙げられる。
方法の不具合点としては、ＩＣのチップ面積の増大によ
る製造原価の高騰、設計の自由度（コンデンサ容量の変
更等）の阻害が挙げられる。
【０００７】また、上記(2)の方法の不具合の点として
は、デカップリングコンデンサからＩＣ側を見込んだイ
ンピーダンスＺＩＣと当該コンデンサから電源を見込ん
だインピーダンスＺＰＳの間にＺＩＣ＜＜ＺＰＳの関係
が必要になるが、必ずしも満足されていないことが挙げ
られる。このＺＩＣ＜＜ＺＰＳの関係が満足されなけれ
ばならない理由を図１５で説明する。
は、デカップリングコンデンサからＩＣ側を見込んだイ
ンピーダンスＺＩＣと当該コンデンサから電源を見込ん
だインピーダンスＺＰＳの間にＺＩＣ＜＜ＺＰＳの関係
が必要になるが、必ずしも満足されていないことが挙げ
られる。このＺＩＣ＜＜ＺＰＳの関係が満足されなけれ
ばならない理由を図１５で説明する。
【０００８】図１５はデカップリングコンデンサＣ１に
着目した電流経路モデルであり、図中Ｃ１はＩＣ１に対
応したデカップリングコンデンサ，Ｃ２はＩＣ２に対応
したデカップリングコンデンサである。ループＡは、Ｃ
１とＩＣ１で作る最小ループ（又は、Ｃ２とＩＣ２で作
る最小ループ）で、ＩＣ１（又は、ＩＣ２）のスイッチ
ング動作で生じる高周波電流を還流するものである。ル
ープＢは，Ｃ１と前段回路（この場合、直流電圧供給ラ
イン）で作るループで、ＥＭＩの抑圧という観点から
は、本来不要なループである。ループＣはＣ１と後段回
路（この場合、Ｃ ２、ＩＣ２以後も電気回路的には含ま
れる）で作るループで、ＥＭＩの抑圧という観点から
は、本来不要なループである。ＩＣ１（又は、ＩＣ２）
のスイッチング動作で生じる高周波電流が最小ループＡ
のみを還流している状態が理想的であるが、ＺＩＣ＜＜
ＺＰＳが満たされない場合には、スイッチング動作に伴
い生じる高周波電流は直流電源ラインを広範に流れる
（ループＢ，Ｃにも流れる）ようになり、その電流経路
は個々のＩＣ１、ＩＣ２の電流ループに比べて大きくな
る。このループが大きくなるに従い、ループから放射さ
れるＥＭＩのレベルは高くなる問題が生じる。
着目した電流経路モデルであり、図中Ｃ１はＩＣ１に対
応したデカップリングコンデンサ，Ｃ２はＩＣ２に対応
したデカップリングコンデンサである。ループＡは、Ｃ
１とＩＣ１で作る最小ループ（又は、Ｃ２とＩＣ２で作
る最小ループ）で、ＩＣ１（又は、ＩＣ２）のスイッチ
ング動作で生じる高周波電流を還流するものである。ル
ープＢは，Ｃ１と前段回路（この場合、直流電圧供給ラ
イン）で作るループで、ＥＭＩの抑圧という観点から
は、本来不要なループである。ループＣはＣ１と後段回
路（この場合、Ｃ ２、ＩＣ２以後も電気回路的には含ま
れる）で作るループで、ＥＭＩの抑圧という観点から
は、本来不要なループである。ＩＣ１（又は、ＩＣ２）
のスイッチング動作で生じる高周波電流が最小ループＡ
のみを還流している状態が理想的であるが、ＺＩＣ＜＜
ＺＰＳが満たされない場合には、スイッチング動作に伴
い生じる高周波電流は直流電源ラインを広範に流れる
（ループＢ，Ｃにも流れる）ようになり、その電流経路
は個々のＩＣ１、ＩＣ２の電流ループに比べて大きくな
る。このループが大きくなるに従い、ループから放射さ
れるＥＭＩのレベルは高くなる問題が生じる。
【０００９】さらに、(3)の不具合な点としては、プリ
ント基板内にＺＰＳを大きくするためインダクタ（チョ
ークコイル）を形成させるため、プリント基板の面積が
増加するし、プリント基板の製造原価も高騰することが
挙げられる。
ント基板内にＺＰＳを大きくするためインダクタ（チョ
ークコイル）を形成させるため、プリント基板の面積が
増加するし、プリント基板の製造原価も高騰することが
挙げられる。
【００１０】本発明は、上記の点に鑑み、前記ＺＩＣ＜
＜ＺＰＳの関係を満足させて、ＩＣが発生源となるＥＭ
Ｉの抑制効果を高めることが可能で、特に、コスト・パ
ーフォーマンスの高い貫通型ＥＭＩフィルタ付き半導体
デバイスを提供することを目的とする。
＜ＺＰＳの関係を満足させて、ＩＣが発生源となるＥＭ
Ｉの抑制効果を高めることが可能で、特に、コスト・パ
ーフォーマンスの高い貫通型ＥＭＩフィルタ付き半導体
デバイスを提供することを目的とする。
【００１１】本発明のその他の目的や新規な特徴は後述
の実施の形態において明らかにする。
の実施の形態において明らかにする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る貫通型ＥＭＩフィルタ付き半導体デバ
イスは、電源層、グラウンド層、信号層及び外部電極を
有しかつデカップリングコンデンサを設けた多層基板
と、該多層基板に搭載されるＩＣチップと、内側電極及
び外側電極を持っていて前記多層基板に形成された穴部
に配される筒状複合磁性体とを備え、前記内側電極を前
記多層基板側の外部電極と前記電源層又は前記信号層と
の間に接続するとともに、前記外側電極を前記グラウン
ド層に接続したことを特徴としている。
に、本発明に係る貫通型ＥＭＩフィルタ付き半導体デバ
イスは、電源層、グラウンド層、信号層及び外部電極を
有しかつデカップリングコンデンサを設けた多層基板
と、該多層基板に搭載されるＩＣチップと、内側電極及
び外側電極を持っていて前記多層基板に形成された穴部
に配される筒状複合磁性体とを備え、前記内側電極を前
記多層基板側の外部電極と前記電源層又は前記信号層と
の間に接続するとともに、前記外側電極を前記グラウン
ド層に接続したことを特徴としている。
【００１３】前記貫通型ＥＭＩフィルタ付き半導体デバ
イスにおいて、前記筒状複合磁性体は、金属磁性体の粉
末及び樹脂結合材を含む複合材料、あるいは金属磁性体
の粉末、フェライト焼結体の粉末及び樹脂結合材を含む
複合材料を成型したものであるとよい。
イスにおいて、前記筒状複合磁性体は、金属磁性体の粉
末及び樹脂結合材を含む複合材料、あるいは金属磁性体
の粉末、フェライト焼結体の粉末及び樹脂結合材を含む
複合材料を成型したものであるとよい。
【００１４】また、前記多層基板に搭載した前記ＩＣチ
ップの上面に絶縁物を介して導電体のシールド層を設
け、該シールド層を前記グラウンド層に接続した構成に
するとよい。
ップの上面に絶縁物を介して導電体のシールド層を設
け、該シールド層を前記グラウンド層に接続した構成に
するとよい。
【００１５】
【発明の実施の形態】以下、本発明に係る貫通型ＥＭＩ
フィルタ付き半導体デバイスの実施の形態を図面に従っ
て説明する。
フィルタ付き半導体デバイスの実施の形態を図面に従っ
て説明する。
【００１６】図１は本発明に係る貫通型ＥＭＩフィルタ
付き半導体デバイスの第１の実施の形態の構成図（概略
断面図）、図２及び図３は第１の実施の形態で用いる貫
通型ＥＭＩフィルタの斜視図及び縦断面図、図４は第１
の実施の形態における貫通型ＥＭＩフィルタ配置構造の
拡大断面図、図５は半導体デバイス（ＩＣ）の直流電流
供給部分に着目した回路モデルをそれぞれ示している。
付き半導体デバイスの第１の実施の形態の構成図（概略
断面図）、図２及び図３は第１の実施の形態で用いる貫
通型ＥＭＩフィルタの斜視図及び縦断面図、図４は第１
の実施の形態における貫通型ＥＭＩフィルタ配置構造の
拡大断面図、図５は半導体デバイス（ＩＣ）の直流電流
供給部分に着目した回路モデルをそれぞれ示している。
【００１７】図１に示す貫通型ＥＭＩフィルタ付き半導
体デバイスは、多層基板２１上に搭載したＩＣチップ３
０への直流電源を給電する際、デカップリングコンデン
サ（図１では図示省略）とカスケード接続となるよう
に、デカップリングコンデンサと直流電源との間に貫通
型ＥＭＩフィルタ５０を当該多層基板２１の外部電源電
極２５と電源層２２の間及びグラウンド層２３に接続し
たものである。
体デバイスは、多層基板２１上に搭載したＩＣチップ３
０への直流電源を給電する際、デカップリングコンデン
サ（図１では図示省略）とカスケード接続となるよう
に、デカップリングコンデンサと直流電源との間に貫通
型ＥＭＩフィルタ５０を当該多層基板２１の外部電源電
極２５と電源層２２の間及びグラウンド層２３に接続し
たものである。
【００１８】前記半導体デバイスは、絶縁体に複数層の
導体層を設けた多層基板２１上にＩＣチップ３０を搭載
した構造を有しており、前記基板２１の例えば表裏に導
体層の電源層２２、導体層のグラウンド層（グラウンド
ベタパターン）２３を有するとともに、側面部に外部電
極としての外部電源電極２５及び外部電極としての外部
グラウンド電極２６を有している。グラウンド層２３は
外部グラウンド電極２６に直結されている。なお、図示
は省略してあるが、多層基板２１は信号授受ラインに接
続されるべき所要の信号層も有している。
導体層を設けた多層基板２１上にＩＣチップ３０を搭載
した構造を有しており、前記基板２１の例えば表裏に導
体層の電源層２２、導体層のグラウンド層（グラウンド
ベタパターン）２３を有するとともに、側面部に外部電
極としての外部電源電極２５及び外部電極としての外部
グラウンド電極２６を有している。グラウンド層２３は
外部グラウンド電極２６に直結されている。なお、図示
は省略してあるが、多層基板２１は信号授受ラインに接
続されるべき所要の信号層も有している。
【００１９】前記ＩＣチップ３０は、多層基板２１上に
搭載されていて、例えばワイヤーボンディングで多層基
板上の所定の導体層のランドと接続され、ＩＣチップ３
０の直流電源供給端子は電源層２２に接続され、グラウ
ンド端子はグラウンド層２３に接続されている。そし
て、ＩＣチップ３０は多層基板２１上に設けられたエポ
キシ樹脂等の絶縁被覆層３１で被覆されている。
搭載されていて、例えばワイヤーボンディングで多層基
板上の所定の導体層のランドと接続され、ＩＣチップ３
０の直流電源供給端子は電源層２２に接続され、グラウ
ンド端子はグラウンド層２３に接続されている。そし
て、ＩＣチップ３０は多層基板２１上に設けられたエポ
キシ樹脂等の絶縁被覆層３１で被覆されている。
【００２０】なお、図１では図示を省略したが、ＩＣチ
ップ３０に対して、図５の回路モデルのようにデカップ
リングコンデンサ４０がＩＣチップ３０への直流電源供
給ライン３２ａ（電源層２２を含む経路）と３２ｂ（グ
ラウンド層２３を含む経路）間に接続されている。つま
り、直流電源供給ラインに対してＩＣチップ３０とデカ
ップリングコンデンサ４０とが並列に接続されている。
デカップリングコンデンサ４０は、多層基板２１の一部
で構成するか、多層基板２１上に搭載された積層チップ
コンデンサで構成するとよい。
ップ３０に対して、図５の回路モデルのようにデカップ
リングコンデンサ４０がＩＣチップ３０への直流電源供
給ライン３２ａ（電源層２２を含む経路）と３２ｂ（グ
ラウンド層２３を含む経路）間に接続されている。つま
り、直流電源供給ラインに対してＩＣチップ３０とデカ
ップリングコンデンサ４０とが並列に接続されている。
デカップリングコンデンサ４０は、多層基板２１の一部
で構成するか、多層基板２１上に搭載された積層チップ
コンデンサで構成するとよい。
【００２１】図２及び図３に示すように、貫通型ＥＭＩ
フィルタ５０は、金属磁性体の粉末及び樹脂結合材より
成る複合材料を円筒状に成型した複合磁性体５１におい
て、その中心部を貫通するように内側電極５２（半導体
デバイス２０の外部電源電極２５と電源層２２とを接
続）を設け、複合磁性体５１の外周面に外側電極５３
（半導体デバイス２０の外部グラウンド電極２６側に接
続）を設けた簡易な構造である。前記内側電極５２及び
外側電極５３は導電材の塗布、硬化あるいは無電解メッ
キ等の手法により形成する。
フィルタ５０は、金属磁性体の粉末及び樹脂結合材より
成る複合材料を円筒状に成型した複合磁性体５１におい
て、その中心部を貫通するように内側電極５２（半導体
デバイス２０の外部電源電極２５と電源層２２とを接
続）を設け、複合磁性体５１の外周面に外側電極５３
（半導体デバイス２０の外部グラウンド電極２６側に接
続）を設けた簡易な構造である。前記内側電極５２及び
外側電極５３は導電材の塗布、硬化あるいは無電解メッ
キ等の手法により形成する。
【００２２】なお、複合磁性体５１を成型するのに用い
る磁性体粉末として金属磁性体とフェライト焼結体の混
合粉末を使用してもよい。
る磁性体粉末として金属磁性体とフェライト焼結体の混
合粉末を使用してもよい。
【００２３】図４に示すように、多層基板２０には貫通
型ＥＭＩフィルタ５０を配置するための穴部２７が形成
されており、ここに図２及び図３の構造の貫通型ＥＭＩ
フィルタ５０が挿入され、所要の接続が行われるように
なっている。つまり、多層基板２１の穴部２７に挿入さ
れた貫通型ＥＭＩフィルタ５０の外側電極５３は穴部２
７の内周面に延在したグラウンド層２３の延長部２３ａ
に接続され、内側電極５２の一端は外部電源電極２５
に、他端は電源層２２に接続されている。これらの接続
は導電性接着剤やはんだ付けで行うことができる。
型ＥＭＩフィルタ５０を配置するための穴部２７が形成
されており、ここに図２及び図３の構造の貫通型ＥＭＩ
フィルタ５０が挿入され、所要の接続が行われるように
なっている。つまり、多層基板２１の穴部２７に挿入さ
れた貫通型ＥＭＩフィルタ５０の外側電極５３は穴部２
７の内周面に延在したグラウンド層２３の延長部２３ａ
に接続され、内側電極５２の一端は外部電源電極２５
に、他端は電源層２２に接続されている。これらの接続
は導電性接着剤やはんだ付けで行うことができる。
【００２４】なお、図４から判るように、貫通型ＥＭＩ
フィルタ５０の外側電極５３が外部電源電極２５や電源
層２２に接触してしまわないように、円筒状の複合磁性
体５１の外周面両縁には外側電極５３を形成しない部分
を設けることが好ましい。
フィルタ５０の外側電極５３が外部電源電極２５や電源
層２２に接触してしまわないように、円筒状の複合磁性
体５１の外周面両縁には外側電極５３を形成しない部分
を設けることが好ましい。
【００２５】図５の回路モデルにおいて説明すると、デ
カップリングコンデンサ４０は、ＩＣチップ３０への直
流電源供給ライン３２ａ、３２ｂの間に接続されてお
り、ＩＣチップ３０への直流電源ライン対の一方（本例
では、図５のＶＣＣに接続されるべきＶＤＤ端子となる
ライン３２ａ）に複合磁性体５１の内側電極５２が接続
され、該複合磁性体５１の外側電極５３が前記ライン対
の他方（本例では、図５のＧＮＤに接続されるべきＶ
ＳＳ端子となるライン３２ｂ）に電気的に接続されるよ
うに構成されている。
カップリングコンデンサ４０は、ＩＣチップ３０への直
流電源供給ライン３２ａ、３２ｂの間に接続されてお
り、ＩＣチップ３０への直流電源ライン対の一方（本例
では、図５のＶＣＣに接続されるべきＶＤＤ端子となる
ライン３２ａ）に複合磁性体５１の内側電極５２が接続
され、該複合磁性体５１の外側電極５３が前記ライン対
の他方（本例では、図５のＧＮＤに接続されるべきＶ
ＳＳ端子となるライン３２ｂ）に電気的に接続されるよ
うに構成されている。
【００２６】前記貫通型ＥＭＩフィルタ５０は直流電源
ライン対のデカップリングコンデンサ４０の接続点（本
例では、ライン３２ａ及び３２ｂ）と外部電源電極との
間にカスケード接続となるように配置される。換言すれ
ば、貫通型ＥＭＩフィルタ５０はライン３２ａのデカッ
プリングコンデンサ４０の接続点よりも外側寄り位置に
配置される。
ライン対のデカップリングコンデンサ４０の接続点（本
例では、ライン３２ａ及び３２ｂ）と外部電源電極との
間にカスケード接続となるように配置される。換言すれ
ば、貫通型ＥＭＩフィルタ５０はライン３２ａのデカッ
プリングコンデンサ４０の接続点よりも外側寄り位置に
配置される。
【００２７】この第１の実施の形態において、デカップ
リングコンデンサ４０からＩＣチップ２０側を見込んだ
インピーダンスＺＩＣとコンデンサ４０から電源を見込
んだインピーダンスＺＰＳ（ラインＶcc及びＧＮＤ間）
とを比べたとき、デカップリングコンデンサ４０とライ
ンＶcc間に貫通型ＥＭＩフィルタ５０が形成されること
になるため、ＺＩＣ＜＜ＺＰＳの関係が満たされる。
リングコンデンサ４０からＩＣチップ２０側を見込んだ
インピーダンスＺＩＣとコンデンサ４０から電源を見込
んだインピーダンスＺＰＳ（ラインＶcc及びＧＮＤ間）
とを比べたとき、デカップリングコンデンサ４０とライ
ンＶcc間に貫通型ＥＭＩフィルタ５０が形成されること
になるため、ＺＩＣ＜＜ＺＰＳの関係が満たされる。
【００２８】この第１の実施の形態によれば、次の通り
の効果を得ることができる。
の効果を得ることができる。
【００２９】(1) デカップリングコンデンサ４０とＩ
Ｃチップ３０で形成される電流ループを最小化できる。
これによりＩＣのスイッチング動作に伴い流れる高周波
電流のループを小さくでき、ループから放射するＥＭＩ
を低く抑えることができる。
Ｃチップ３０で形成される電流ループを最小化できる。
これによりＩＣのスイッチング動作に伴い流れる高周波
電流のループを小さくでき、ループから放射するＥＭＩ
を低く抑えることができる。
【００３０】(2) デカップリングコンデンサ４０から
みたＩＣチップ２０内のインピーダンスを当該コンデン
サ４０からみた直流電源ラインのインピーダンスに比べ
て低くでき、デカップリングコンデンサ４０とＩＣチッ
プ３０で形成される最小の電流ループから他のループへ
の高周波電流の漏出を小さくでき、他のより大きなルー
プから放射するＥＭＩを低く抑えることができる。
みたＩＣチップ２０内のインピーダンスを当該コンデン
サ４０からみた直流電源ラインのインピーダンスに比べ
て低くでき、デカップリングコンデンサ４０とＩＣチッ
プ３０で形成される最小の電流ループから他のループへ
の高周波電流の漏出を小さくでき、他のより大きなルー
プから放射するＥＭＩを低く抑えることができる。
【００３１】(3) 上記(1)、(2)より、ＩＣチップ３０
に供給する直流電流の安定化やバッファー用ＩＣチップ
の多出力の同時スイッチングノイズ（ΔＩノイズと言わ
れることがある）の低減に有効であり、同時スイッチン
グノイズを低減させることにより、ＩＣが発生源となる
ＥＭＩの抑制効果を高めることができる。
に供給する直流電流の安定化やバッファー用ＩＣチップ
の多出力の同時スイッチングノイズ（ΔＩノイズと言わ
れることがある）の低減に有効であり、同時スイッチン
グノイズを低減させることにより、ＩＣが発生源となる
ＥＭＩの抑制効果を高めることができる。
【００３２】(4) ＩＣチップ面積の増大、製造原価の
高騰、設計の自由度の低下を招くことがなく、また装置
側のインダクタを形成する必要もなく、装置側プリント
基板の面積が増加したり、プリント基板の製造原価が高
くなることもない。従って、コストパーフォーマンスの
良好な高性能のデカップリング回路を構成できる。
高騰、設計の自由度の低下を招くことがなく、また装置
側のインダクタを形成する必要もなく、装置側プリント
基板の面積が増加したり、プリント基板の製造原価が高
くなることもない。従って、コストパーフォーマンスの
良好な高性能のデカップリング回路を構成できる。
【００３３】(5) 貫通型ＥＭＩフィルタ５０は内側電
極５２を外部電源電極２５と電源層２２の間に、外側電
極５３をグラウンド層２３に接続した円柱状複合磁性体
５１のみから成り、多層基板のスルーホール部に単なる
フェライトビーズを挿入したインピーダ（直列インピー
ダンス素子）に比較してＥＭＩに対する抑圧効果を大き
くできる。
極５２を外部電源電極２５と電源層２２の間に、外側電
極５３をグラウンド層２３に接続した円柱状複合磁性体
５１のみから成り、多層基板のスルーホール部に単なる
フェライトビーズを挿入したインピーダ（直列インピー
ダンス素子）に比較してＥＭＩに対する抑圧効果を大き
くできる。
【００３４】図６は本発明に係る貫通型ＥＭＩフィルタ
付き半導体デバイスの第２の実施の形態の構成図（概略
断面図）、図７は半導体デバイス（ＩＣ）の直流電流供
給部分に着目した回路モデルをそれぞれ示している。こ
こでは、多層基板２１に搭載したＩＣチップ３０の上面
側に絶縁被覆層３１を介して導電体のシールド層６０を
形成し、該シールド層６０を多層基板２１のグラウンド
用スルーホール５１を介して基板裏面のグラウンドベタ
パターンであるグラウンド層２３に接続した構造の貫通
型ＥＭＩフィルタ付き半導体デバイスを提供するもので
ある。図７の回路モデルにおいて、このシールド層６０
を破線で示した。
付き半導体デバイスの第２の実施の形態の構成図（概略
断面図）、図７は半導体デバイス（ＩＣ）の直流電流供
給部分に着目した回路モデルをそれぞれ示している。こ
こでは、多層基板２１に搭載したＩＣチップ３０の上面
側に絶縁被覆層３１を介して導電体のシールド層６０を
形成し、該シールド層６０を多層基板２１のグラウンド
用スルーホール５１を介して基板裏面のグラウンドベタ
パターンであるグラウンド層２３に接続した構造の貫通
型ＥＭＩフィルタ付き半導体デバイスを提供するもので
ある。図７の回路モデルにおいて、このシールド層６０
を破線で示した。
【００３５】なお、その他の構成は前述した第１の実施
の形態と同様であり、第１の実施の形態と同一又は相当
部分に同一符号を付して説明を省略する。
の形態と同様であり、第１の実施の形態と同一又は相当
部分に同一符号を付して説明を省略する。
【００３６】この第２の実施の形態では、ＩＣチップ３
０を内蔵する半導体デバイス内と半導体デバイス外部を
導電体でシールドし、かつ直流電源供給ラインに対して
貫通型ＥＭＩフィルタ５０を形成することにより、ゾー
ンの分離（シールド層６０、グラウンド用スルーホール
５１及びグラウンドベタパターンのグラウンド層２３で
構成されるシールドにより半導体デバイス側と外側を電
磁気的に分離すること）が実現され得る。
０を内蔵する半導体デバイス内と半導体デバイス外部を
導電体でシールドし、かつ直流電源供給ラインに対して
貫通型ＥＭＩフィルタ５０を形成することにより、ゾー
ンの分離（シールド層６０、グラウンド用スルーホール
５１及びグラウンドベタパターンのグラウンド層２３で
構成されるシールドにより半導体デバイス側と外側を電
磁気的に分離すること）が実現され得る。
【００３７】この第２の実施の形態によれば、第１の実
施の形態の作用効果に加えて、貫通型ＥＭＩフィルタを
用いたゾーンの分離によるＥＭＩ対策による効果、つま
り、ゾーンとして最も狭い領域であるＩＣチップ３０を
対象としてシールドし、かつ貫通型ＥＭＩフィルタ５０
を配置したことにより、ゾーンの分離によるＥＭＩ低減
効果を得ることができる。
施の形態の作用効果に加えて、貫通型ＥＭＩフィルタを
用いたゾーンの分離によるＥＭＩ対策による効果、つま
り、ゾーンとして最も狭い領域であるＩＣチップ３０を
対象としてシールドし、かつ貫通型ＥＭＩフィルタ５０
を配置したことにより、ゾーンの分離によるＥＭＩ低減
効果を得ることができる。
【００３８】なお、上記各実施の形態では、直流電源供
給ラインに対して貫通型ＥＭＩフィルタを形成するよう
にしたが、信号授受ラインに対して貫通型ＥＭＩフィル
タを形成するようにしてもよい。つまり、図１や図６に
おいて、ＩＣチップ３０及びデカップリングコンデンサ
４０を実装する、電源層２２、グラウンド層２３、信号
層を備えた多層基板２１に、穴部２７を形成し、この内
部に内側電極５２及び外側電極５３をもつ円筒状複合磁
性体５１を挿入し、内側電極５２を多層基板側の外部電
極と信号層との間に接続するとともに、外側電極５３を
グラウンド層２３に接続することにより、信号授受ライ
ンに貫通型ＥＭＩフィルタ５０を形成させ、信号授受ラ
インを介して伝導するＥＭＩを抑圧することもできる。
給ラインに対して貫通型ＥＭＩフィルタを形成するよう
にしたが、信号授受ラインに対して貫通型ＥＭＩフィル
タを形成するようにしてもよい。つまり、図１や図６に
おいて、ＩＣチップ３０及びデカップリングコンデンサ
４０を実装する、電源層２２、グラウンド層２３、信号
層を備えた多層基板２１に、穴部２７を形成し、この内
部に内側電極５２及び外側電極５３をもつ円筒状複合磁
性体５１を挿入し、内側電極５２を多層基板側の外部電
極と信号層との間に接続するとともに、外側電極５３を
グラウンド層２３に接続することにより、信号授受ライ
ンに貫通型ＥＭＩフィルタ５０を形成させ、信号授受ラ
インを介して伝導するＥＭＩを抑圧することもできる。
【００３９】図８に、各実施の形態で用いる貫通型ＥＭ
Ｉフィルタを構成するために用いた複合磁性体（Ｆｅ−
Ｓｉ粉末・樹脂複合体）の材料定数（複素比透磁率及び
複素比誘電率）を示す。高周波（ＭＨｚ帯からＧＨｚ
帯）における複素比透磁率（μ'r、μ"r）及び複素比誘
電率（ε'r、ε"r）が大きく、この材料定数の故、貫通
型ＥＭＩフィルタとしての減衰量も大きなものとなる。
Ｉフィルタを構成するために用いた複合磁性体（Ｆｅ−
Ｓｉ粉末・樹脂複合体）の材料定数（複素比透磁率及び
複素比誘電率）を示す。高周波（ＭＨｚ帯からＧＨｚ
帯）における複素比透磁率（μ'r、μ"r）及び複素比誘
電率（ε'r、ε"r）が大きく、この材料定数の故、貫通
型ＥＭＩフィルタとしての減衰量も大きなものとなる。
【００４０】金属磁性体粉末及び樹脂結合材より成る複
合材料で成型した複合磁性体の場合、高周波において複
素比透磁率が大きいＦｅ−Ｓｉ系が適する。この場合、
Ｆｅ−Ｓｉ系粉末には球状あるいは扁平状の粉末が用い
られる。球状粉末の直径はおよそ幅５０μｍに整粒さ
れ、扁平状の粉末の寸法は長さ５０μｍ、厚さ０.３μ
ｍに加工される。この金属磁性体粉末を成型固着するた
めに用いる結合材には、熱可塑性あるいは熱硬化性の樹
脂が用いられる。この場合、金属磁性体粉末の重量配合
比率は磁気特性と成型性の面から４０％から８０％が適
性範囲である。つまり、金属磁性体粉末が４０％未満で
は磁気特性が劣り、８０％を超えると成型性が損なわれ
る。
合材料で成型した複合磁性体の場合、高周波において複
素比透磁率が大きいＦｅ−Ｓｉ系が適する。この場合、
Ｆｅ−Ｓｉ系粉末には球状あるいは扁平状の粉末が用い
られる。球状粉末の直径はおよそ幅５０μｍに整粒さ
れ、扁平状の粉末の寸法は長さ５０μｍ、厚さ０.３μ
ｍに加工される。この金属磁性体粉末を成型固着するた
めに用いる結合材には、熱可塑性あるいは熱硬化性の樹
脂が用いられる。この場合、金属磁性体粉末の重量配合
比率は磁気特性と成型性の面から４０％から８０％が適
性範囲である。つまり、金属磁性体粉末が４０％未満で
は磁気特性が劣り、８０％を超えると成型性が損なわれ
る。
【００４１】なお、金属磁性体の粉末の場合、Ｆｅ−Ｎ
ｉ系、Ｆｅ−Ｃｒ−Ｓｉ系、Ｆｅ−Ａｌ−Ｓｉ系等を用
い得ることも当然である。
ｉ系、Ｆｅ−Ｃｒ−Ｓｉ系、Ｆｅ−Ａｌ−Ｓｉ系等を用
い得ることも当然である。
【００４２】金属磁性体粉末及び樹脂結合材より成る複
合材料で成型した複合磁性体の他、ＧＨｚ帯においてよ
り大きな減衰特性を得られる金属磁性体の扁平状粉末と
フェライト焼結体の不定形状粉末の混合粉末と樹脂結合
材とから成る複合材料を成型した複合磁性体を用いるこ
ともこの用途の貫通型ＥＭＩフィルタにとって有用であ
る。
合材料で成型した複合磁性体の他、ＧＨｚ帯においてよ
り大きな減衰特性を得られる金属磁性体の扁平状粉末と
フェライト焼結体の不定形状粉末の混合粉末と樹脂結合
材とから成る複合材料を成型した複合磁性体を用いるこ
ともこの用途の貫通型ＥＭＩフィルタにとって有用であ
る。
【００４３】特に、金属磁性体の扁平状粉末とフェライ
ト焼結体の不定形状粉末の混合粉末と樹脂結合材とから
成る複合材料を成型してなる複合磁性体を用いた貫通型
ＥＭＩフィルタにあっては、以下のような特性の向上が
見られる。
ト焼結体の不定形状粉末の混合粉末と樹脂結合材とから
成る複合材料を成型してなる複合磁性体を用いた貫通型
ＥＭＩフィルタにあっては、以下のような特性の向上が
見られる。
【００４４】 ＧＨｚ帯での減衰量が大きく、反射が
少なくなる。金属磁性体粉末とフェライト焼結体粉末と
樹脂結合材とから成る複合磁性体を用いることにより、
ＧＨｚ帯での複素比透磁率をより大きくでき、減衰特性
（透過損失）及び反射特性（反射損失）を向上できる。
少なくなる。金属磁性体粉末とフェライト焼結体粉末と
樹脂結合材とから成る複合磁性体を用いることにより、
ＧＨｚ帯での複素比透磁率をより大きくでき、減衰特性
（透過損失）及び反射特性（反射損失）を向上できる。
【００４５】 特性のバラツキが少ない。金属磁性体
粉末とフェライト焼結体粉末と樹脂結合材とから成る複
合磁性体の配合比のみで、材料定数（複素比透磁率及び
複素比誘電率）ひいては透過損失、反射損失が決まるた
めに、減衰量のバラツキが少ない。
粉末とフェライト焼結体粉末と樹脂結合材とから成る複
合磁性体の配合比のみで、材料定数（複素比透磁率及び
複素比誘電率）ひいては透過損失、反射損失が決まるた
めに、減衰量のバラツキが少ない。
【００４６】 特性の温度依存性が少ない。金属磁性
体粉末及びフェライト焼結体粉末の複素比透磁率及び複
素比誘電率、樹脂結合材の複素比誘電率の温度特性は、
良好で、減衰特性の温度依存性が小さい。
体粉末及びフェライト焼結体粉末の複素比透磁率及び複
素比誘電率、樹脂結合材の複素比誘電率の温度特性は、
良好で、減衰特性の温度依存性が小さい。
【００４７】上述のフェライト焼結体の粉末において、
Ｎｉ−Ｚｎ系の他、Ｍｎ−Ｍｇ系、Ｍｎ−Ｚｎ系等を用
い得ることは当然である。
Ｎｉ−Ｚｎ系の他、Ｍｎ−Ｍｇ系、Ｍｎ−Ｚｎ系等を用
い得ることは当然である。
【００４８】図９は、貫通型ＥＭＩフィルタの減衰特性
の測定系（５０Ω系）であり、ネットワークアナライザ
の測定データをＧＰ−ＩＢボードを介しパーソナルコン
ピュータに取り込んで測定を行っている。貫通型ＥＭＩ
フィルタの供試試料は外径が３．５０mm、内径が１．５
２mmであり、長さは０．５mm、１．０mm、２．０mmの３
通りとした。
の測定系（５０Ω系）であり、ネットワークアナライザ
の測定データをＧＰ−ＩＢボードを介しパーソナルコン
ピュータに取り込んで測定を行っている。貫通型ＥＭＩ
フィルタの供試試料は外径が３．５０mm、内径が１．５
２mmであり、長さは０．５mm、１．０mm、２．０mmの３
通りとした。
【００４９】図１０はこの測定系で測定した時に得られ
る減衰量の周波数特性である。図１０から判るように、
貫通型ＥＭＩフィルタはＩＣの高速スイッチング動作時
に生じるＧＨｚ帯での高周波電流を阻止する機能を備
え、ＥＭＩを抑圧させ得ることが判る。
る減衰量の周波数特性である。図１０から判るように、
貫通型ＥＭＩフィルタはＩＣの高速スイッチング動作時
に生じるＧＨｚ帯での高周波電流を阻止する機能を備
え、ＥＭＩを抑圧させ得ることが判る。
【００５０】また、特に周波数１ＧＨｚ以上においては
複合磁性体が抵抗としての性質をもかもし出すため（複
素比透磁率の虚数部μ"rが図８のように１ＧＨｚ前後で
増大しているため）、ＥＭＩのもととなる不要な高周波
エネルギーを消費させる働きもあり、半導体デバイスの
電源給電部における高周波電流を低減させるために極め
て有効である。
複合磁性体が抵抗としての性質をもかもし出すため（複
素比透磁率の虚数部μ"rが図８のように１ＧＨｚ前後で
増大しているため）、ＥＭＩのもととなる不要な高周波
エネルギーを消費させる働きもあり、半導体デバイスの
電源給電部における高周波電流を低減させるために極め
て有効である。
【００５１】以上本発明の実施の形態について説明して
きたが、本発明はこれに限定されることなく請求項の記
載の範囲内において各種の変形、変更が可能なことは当
業者には自明であろう。
きたが、本発明はこれに限定されることなく請求項の記
載の範囲内において各種の変形、変更が可能なことは当
業者には自明であろう。
【００５２】
【発明の効果】ＩＣをプリント基板に搭載した回路にお
いては、高速でスイッチング動作するＩＣが高周波電流
を生じ、この電流がＩＣに直流電源を供給するラインの
ループを流れ、ＥＭＩを放射させることが知られてい
る。こうしたＩＣを用いた回路においては直流電源を安
定に給電し、前記の高周波電流を低減させるため、Ｖcc
及びＧＮＤ間（ＩＣのＶＤＤ及びＶss端子ピン間）にデ
カップリングコンデンサを設けている。デカップリング
コンデンサの容量値はバイパスさせる高周波電流によっ
て決まるが、１,０００ｐＦから０.１μＦ程度である。
いては、高速でスイッチング動作するＩＣが高周波電流
を生じ、この電流がＩＣに直流電源を供給するラインの
ループを流れ、ＥＭＩを放射させることが知られてい
る。こうしたＩＣを用いた回路においては直流電源を安
定に給電し、前記の高周波電流を低減させるため、Ｖcc
及びＧＮＤ間（ＩＣのＶＤＤ及びＶss端子ピン間）にデ
カップリングコンデンサを設けている。デカップリング
コンデンサの容量値はバイパスさせる高周波電流によっ
て決まるが、１,０００ｐＦから０.１μＦ程度である。
【００５３】こうしたデカップリングコンデンサが接続
されたＩＣが多数接続される実用回路においては、各Ｉ
Ｃの動作速度の違いにより、デカップリングコンデンサ
の容量値が異なってくることがもとで、図１５に示した
ようにＩＣのスイッチング動作に伴い生じる高周波電流
は直流電源ラインを広範に流れるようになり、その電流
経路は個々のＩＣチップの電流ループ（ループＡ）に比
べて大きくなる。このループが大きくなるに従い、ルー
プから放射されるＥＭＩのレベルは高くなる。
されたＩＣが多数接続される実用回路においては、各Ｉ
Ｃの動作速度の違いにより、デカップリングコンデンサ
の容量値が異なってくることがもとで、図１５に示した
ようにＩＣのスイッチング動作に伴い生じる高周波電流
は直流電源ラインを広範に流れるようになり、その電流
経路は個々のＩＣチップの電流ループ（ループＡ）に比
べて大きくなる。このループが大きくなるに従い、ルー
プから放射されるＥＭＩのレベルは高くなる。
【００５４】本発明は、その実施の形態で詳述したとお
り、デカップリングコンデンサを備え、且つ、多層基板
の穴部に複合磁性体を用いた貫通型ＥＭＩフィルタを形
成してなるＥＭＩフィルタ素子付き半導体デバイスを構
成したことにより、次のような効果を奏することができ
る。
り、デカップリングコンデンサを備え、且つ、多層基板
の穴部に複合磁性体を用いた貫通型ＥＭＩフィルタを形
成してなるＥＭＩフィルタ素子付き半導体デバイスを構
成したことにより、次のような効果を奏することができ
る。
【００５５】(1) ＩＣのスイッチング動作により生ず
る高周波電流が流れるループを小さくできるため、この
ループから放射するＥＭＩを低く抑えることができる。
る高周波電流が流れるループを小さくできるため、この
ループから放射するＥＭＩを低く抑えることができる。
【００５６】さらに、ＩＣチップの周囲を導体でシール
ドする構成とすれば、そのシールドと貫通型ＥＭＩフィ
ルタによりＩＣチップを外部から分離することができ
（ゾーン分離ができ）、いっそう優れたＥＭＩ対策とな
る。
ドする構成とすれば、そのシールドと貫通型ＥＭＩフィ
ルタによりＩＣチップを外部から分離することができ
（ゾーン分離ができ）、いっそう優れたＥＭＩ対策とな
る。
【００５７】(2) 半導体デバイス内でＥＭＩを抑圧で
きるため、半導体デバイスを実装するプリント配線基板
上にＥＭＩを抑圧するための部品を不要とする、あるい
は員数を削減できる等の効果があり、基板サイズの縮
小、配線パターンの簡素化もでき、経済的効果が大き
い。
きるため、半導体デバイスを実装するプリント配線基板
上にＥＭＩを抑圧するための部品を不要とする、あるい
は員数を削減できる等の効果があり、基板サイズの縮
小、配線パターンの簡素化もでき、経済的効果が大き
い。
【００５８】(3) Ｆｅ−Ｓｉ系等の金属磁性体粉末と
結合材樹脂より成る複合材料を成型して得られる複合磁
性体においてはＶＨＦ帯からＳＨＦ帯で、複素比透磁率
が大きくＩＣが発生するＥＭＩの周波数スペクトラムを
カバーする。
結合材樹脂より成る複合材料を成型して得られる複合磁
性体においてはＶＨＦ帯からＳＨＦ帯で、複素比透磁率
が大きくＩＣが発生するＥＭＩの周波数スペクトラムを
カバーする。
【００５９】ちなみに、ＣＰＵ（マイクロプロセッサ）
のクロック周波数は５００ＭＨｚを超えるほどにもな
り、ＥＭＩとなるクロック周波数の高調波成分はＵＨＦ
帯からＳＨＦ帯にまで及ぶ。また、パーソナルコンピュ
ーターのメインクロック周波数は１００ＭＨｚを超える
ほどにまでなり、ＥＭＩとなるクロック周波数の高調波
成分はＶＨＦ帯からＳＨＦ帯にまで及ぶ。
のクロック周波数は５００ＭＨｚを超えるほどにもな
り、ＥＭＩとなるクロック周波数の高調波成分はＵＨＦ
帯からＳＨＦ帯にまで及ぶ。また、パーソナルコンピュ
ーターのメインクロック周波数は１００ＭＨｚを超える
ほどにまでなり、ＥＭＩとなるクロック周波数の高調波
成分はＶＨＦ帯からＳＨＦ帯にまで及ぶ。
【００６０】(4) 多層基板の穴部へ実装する貫通型Ｅ
ＭＩフィルタは金型を用いた樹脂成型工法を適用できる
ため、形状、寸法設定の自由度が大きい。
ＭＩフィルタは金型を用いた樹脂成型工法を適用できる
ため、形状、寸法設定の自由度が大きい。
【図１】本発明に係る貫通型ＥＭＩフィルタ付き半導体
デバイスの第１の実施の形態を示す概略断面図である。
デバイスの第１の実施の形態を示す概略断面図である。
【図２】第１の実施の形態で用いる貫通型ＥＭＩフィル
タの斜視図である。
タの斜視図である。
【図３】同縦断面図である。
【図４】第１の実施の形態における貫通型ＥＭＩフィル
タの配置部分の拡大断面図である。
タの配置部分の拡大断面図である。
【図５】第１の実施の形態の場合の回路モデル図であ
る。
る。
【図６】本発明の第２の実施の形態を示す概略断面図で
ある。
ある。
【図７】第２の実施の形態の回路モデル図である。
【図８】各実施の形態で用いる貫通型ＥＭＩフィルタを
構成するための複合磁性体の材料定数（複素比透磁率及
び複素比誘電率）を示すグラフである。
構成するための複合磁性体の材料定数（複素比透磁率及
び複素比誘電率）を示すグラフである。
【図９】前記貫通型ＥＭＩフィルタの減衰特性の測定系
を示す説明図である。
を示す説明図である。
【図１０】前記貫通型ＥＭＩフィルタの減衰量の周波数
特性を示すグラフである。
特性を示すグラフである。
【図１１】第１従来例の断面図である。
【図１２】第２従来例の斜視図である。
【図１３】第３従来例の回路図である。
【図１４】第３従来例の構造図である。
【図１５】デカップリングコンデンサに着目した電流帰
路モデルの回路図である。
路モデルの回路図である。
１，５，３０ ＩＣチップ １０ ＩＣ ２１ 多層基板 ２２ 電源層 ２３ グラウンド層 ２５ 外部電源電極 ２６ グラウンド電極 ３１ 絶縁被覆層 ３２ａ，３２ｂ 直流電源供給ライン ４０ デカップリングコンデンサ ５０ 貫通型ＥＭＩフィルタ ５１ 複合磁性体 ５２ 内側電極 ５３ 外側電極 ６０ シールド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤地 義昭 東京都中央区日本橋一丁目13番１号ティー ディーケイ株式会社内 (72)発明者 今野 忠重 東京都中央区日本橋一丁目13番１号ティー ディーケイ株式会社内 Ｆターム(参考） 5E070 AA19 AB01 BA07 DA17 DB02 5E321 AA02 AA17 AA22 AA32 BB23 GG05
Claims (3)
- 【請求項１】 電源層、グラウンド層、信号層及び外部
電極を有しかつデカップリングコンデンサを設けた多層
基板と、 該多層基板に搭載されるＩＣチップと、 内側電極及び外側電極を持っていて前記多層基板に形成
された穴部に配される筒状複合磁性体とを備え、 前記内側電極を前記多層基板側の外部電極と前記電源層
又は前記信号層との間に接続するとともに、前記外側電
極を前記グラウンド層に接続したことを特徴とする貫通
型ＥＭＩフィルタ付き半導体デバイス。 - 【請求項２】 前記筒状複合磁性体は、金属磁性体の粉
末及び樹脂結合材を含む複合材料、あるいは金属磁性体
の粉末、フェライト焼結体の粉末及び樹脂結合材を含む
複合材料を成型したものである請求項１記載の貫通型Ｅ
ＭＩフィルタ付き半導体デバイス。 - 【請求項３】 前記多層基板に搭載した前記ＩＣチップ
の上面に絶縁物を介して導電体のシールド層を設け、該
シールド層を前記グラウンド層に接続して成る請求項１
又は２記載の貫通型ＥＭＩフィルタ付き半導体デバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286659A JP2002100724A (ja) | 2000-09-21 | 2000-09-21 | 貫通型ｅｍｉフィルタ付き半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286659A JP2002100724A (ja) | 2000-09-21 | 2000-09-21 | 貫通型ｅｍｉフィルタ付き半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100724A true JP2002100724A (ja) | 2002-04-05 |
Family
ID=18770547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000286659A Pending JP2002100724A (ja) | 2000-09-21 | 2000-09-21 | 貫通型ｅｍｉフィルタ付き半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100724A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761853B1 (ko) | 2006-07-18 | 2007-09-28 | 삼성전자주식회사 | 리페어 및 크기 조절이 가능한 필터, 필터가 내장된 테이프배선기판 및 필터가 내장된 테이프 배선기판을 구비한디스플레이 패널 어셈블리 |
| CN101673726A (zh) * | 2008-09-11 | 2010-03-17 | 东部高科股份有限公司 | 半导体器件的接触件及其制造方法 |
-
2000
- 2000-09-21 JP JP2000286659A patent/JP2002100724A/ja active Pending
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| KR101031134B1 (ko) | 2008-09-11 | 2011-04-27 | 주식회사 동부하이텍 | 반도체 소자의 컨택 및 그 제조 방법 |
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| A02 | Decision of refusal |
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