JP3781922B2

JP3781922B2 - 多層プリント回路基板

Info

Publication number: JP3781922B2
Application number: JP19763599A
Authority: JP
Inventors: 正昭尾崎; 又平小谷; 政道中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-07-12
Filing date: 1999-07-12
Publication date: 2006-06-07
Anticipated expiration: 2019-07-12
Also published as: JP2001024334A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＩＣ、ＬＳＩなどの集積回路素子が搭載された多層プリント回路基板に係り、より詳細には、不要な放射ノイズを抑えるようにバイパスコンデンサを配置した多層プリント回路基板に関する。
【０００２】
【従来の技術】
ＩＣやＬＳＩなどの集積回路素子が搭載されたプリント回路基板を有する電子機器では、従来より、搭載されている集積回路素子の高速スイッチング動作に伴って流れる高周波電流が、集積回路素子、この集積回路素子を搭載したプリント回路基板、このプリント回路基板を搭載した筐体（金属フレーム）と伝搬し、それぞれに伝搬する途中で放射ノイズとして漏洩することが原因で、その電子機器自体もしくは他の電子機器の誤動作を引き起こす問題、すなわちＥＭＩ（Electromagnetic Interference）の問題があることが知られている。
【０００３】
プリント回路基板からの放射ノイズの輻射経路は、大きく２つに分類すると、信号ライン系からの輻射とグランドを含めた電源ライン系からの輻射に分けられる。特に、高周波電流の発生源である集積回路素子においては、電源ライン系の高周波電源電流への対策として、この集積回路素子が搭載されたプリント回路基板の電源供給ラインに接続された集積回路素子の電源端子およびプリント回路基板のグランドラインに接続された集積回路素子のグランド端子の近傍に、バイパスコンデンサを並列に配置する方法がとられている。これによって、電源端子とグランド端子との間の電圧変動を抑えるとともに、高周波電源電流をバイパスするルートを作ってその広がりを抑えている。
【０００４】
また、電源ラインおよびグランドラインを有するプリント回路基板の代わりに、全面が導電膜の層で形成された電源層およびグランド層を有する多層プリント回路基板を用いることで、電源端子とグランド端子との間の低インピーダンス化を図り、より効果的に放射ノイズを抑制する方法も取られている。
【０００５】
しかしながら、近年の集積回路素子の動作周波数の高速化に伴い、多層プリント回路基板を用いて集積回路素子の電源端子およびグランド端子の近傍にバイパスコンデンサを配置しても、以下の理由により放射ノイズを十分に減少させることができない場合があるといった問題があった。
【０００６】
すなわち、多層プリント回路基板の電源層およびグランド層の間のインピーダンス特性とバイパスコンデンサのインピーダンス特性とを高周波領域で比較した場合、バイパスコンデンサ自体の持つ寄生インダクタンスの影響で、バイパスコンデンサのインピーダンスが多層プリント回路基板の電源層とグランド層との間のインピーダンスよりも逆に大きくなってしまう。また、バイパスコンデンサで十分にバイパスできなかった高周波電源電流の一部が多層プリント回路基板全体に広がり、電源層とグランド層との層パターンがアンテナとなって、特定の周波数で放射ノイズを増加させてしまう。また、接続パターンを含めたバイパスコンデンサの静電容量および寄生インダクタンスと、多層プリント回路基板の電源層およびグランド層との間の静電容量および寄生インダクタンスと、集積回路素子の電源端子とグランド端子との間の内部容量および電源端子とグランド端子との間の寄生インダクタンスからなるＬＣ回路が形成され、その回路の共振周波数でも放射ノイズを増加させてしまう。
【０００７】
図１１は、従来の多層プリント回路基板を示す一部拡大平面図、図１２はその断面図である。この従来例の多層プリント回路基板１００は４層構造であり、上から信号層１０１、グランド層１０２、電源層１０３、信号層１０４の順に、それぞれ絶縁層１０５を介して積層されている。集積回路素子としては水晶クロック発振器２１０を用い、多層プリント回路基板１００の基板コーナ部に配置している。
【０００８】
図１２に示すように、水晶クロック発振器２１０はその電源端子２１３とグランド端子２１２とがそれぞれ内層の電源層１０３とグランド層１０２とに接続されている。ただし、信号出力端子２１１は信号パターンには接続されていない。また、バイパスコンデンサ３００としては、チップ型セラミックコンデンサを用い、水晶クロック発振器２１０の近傍に配置している。そして、その両端を、それぞれ配線パターン３０１，３０２とスルーホール３０３，３０４とを介して、内装の電源層１０３とグランド層１０２とにそれぞれ接続している。
【０００９】
ここで、従来例の多層プリント回路基板１００に電源供給を行って動作させた場合、水晶クロック発振器２１０は図示しない金属シールドされたパッケージングが施されているので、水晶クロック発振器２１０のデバイス内部からの輻射は少ない。また、信号出力端子２１１が配線パターンに接続されていないので、信号ライン系からの輻射も少ない。よって、多層プリント回路基板１００を動作させた場合の放射ノイズの発生源としては水晶クロック発振器２１０のスイッチング動作時に発生する電源ライン系の高周波電源電流、すなわち貫通電流が支配的になる。
【００１０】
そこで、従来は水晶クロック発振器２１０の近傍に高周波電源電流をバイパスするルートを作りその広がりを抑えるために、バイパスコンデンサ３００が水晶クロック発振器２１０の電源端子２１３とグランド端子２１２の近傍に配置されていた。
【００１１】
図１３は、このような多層プリント回路基板１００において、水晶クロック発振器２１０を２０ＭHzで発振させた場合の電波暗室での遠方電界強度の測定結果を示している。また、図１４は、バイパスコンデンサ３００を実装しない場合の電波暗室での遠方電界強度の測定結果を示している。ここで使用したバイパスコンデンサ３００は、容量０．１μＦのチップ型セラミックコンデンサである。
【００１２】
図１３および図１４を、遠方電界強度のピーク値について比較すると、周波数４８０ＭHz付近での遠方電界強度のピーク値がバイパスコンデンサ３００を挿入することで５dB低減されている。また、周波数８０ＭHz付近での遠方電界強度のピーク値が、バイパスコンデンサ３００を挿入することで、周波数が１２０ＭHz付近に移動して５dB高い値を示している。
【００１３】
ここで、周波数４８０ＭHz付近のピーク周波数は、多層プリント回路基板１００のベタ電源層とベタグランド層とで挟まれた平行平板にバイパスコンデンサ３００が散在して配置された空洞共振器に関わる共振周波数（以下、第１共振ピーク周波数という）であり、特にバイパスコンデンサ３００が挿入されない場合は、基板長辺の長さと基板誘電率とで決まる半波長共振周波数と一致する。
【００１４】
また、周波数８０ＭHz付近および周波数１２０ＭHz付近のピーク周波数は、集積回路素子である水晶クロック発振器２１０の電源端子およびグランド端子間の寄生インダクタンスおよび端子間内部等価容量と、多層プリント回路基板１００の電源層およびグランド層間の分布静電容量および分布インダクタンスと、接続パターンを含めたバイパスコンデンサ３００の寄生インダクタンスおよび静電容量とからなるＬＣ回路の共振周波数（以下、第２共振ピーク周波数という）と一致する。
【００１５】
図１５は、図１１と同様の多層プリント回路基板において、２個のバイパスコンデンサ３００を水晶クロック発振器２１０の近傍に配置した構造を示しており、この場合の電波暗室での遠方電界強度の測定結果を図１６に示している。図１６において、第１共振ピーク周波数は５２０ＭHzに、第２共振ピーク周波数は１４０ＭHzに現れている。
【００１６】
図１７は、図１１と同様の多層プリント回路基板において、４個のバイパスコンデンサ３００を水晶クロック発振器２１０の近傍に配置した構造を示しており、この場合の電波暗室での遠方電界強度の測定結果を図１８に示している。図１８において、第１共振ピーク周波数は５２０ＭHzに、第２共振ピーク周波数は１６０ＭHzに現れている。
【００１７】
図１９は、図１１と同様の多層プリント回路基板において、８個のバイパスコンデンサ３００を水晶クロック発振器２１０の近傍に配置した構造を示しており、この場合の電波暗室での遠方電界強度の測定結果を図２０に示している。図２０において、第１共振ピーク周波数は５４０ＭHzに、第２共振ピーク周波数は２００ＭHzに現れている。
【００１８】
【発明が解決しようとする課題】
このように、バイパスコンデンサを集積回路素子の近傍に配置する従来手法を多層プリント回路基板に用いた場合、放射ノイズの強いピーク周波数が高域側に多少シフトするだけで、放射ノイズが十分低減されていない。また、放射ノイズのピーク周波数をより高域にシフトするために集積回路素子の近傍に配置するバイパスコンデンサ３００の個数を増やしすぎると、集積回路素子の信号端子に接続する配線パターンを形成するスペースが少なくなり、全ての信号端子への配線パターンの接続が困難になる。また、バイパスコンデンサ部品の増加により製造コストが上昇するといった問題があった。
【００１９】
本発明はこのような問題点を解決すべく創案されたものであって、その目的は、多層プリント回路基板の電源層およびグランド層に接続されるバイパスコンデンサの配置個数と配置位置と接続方法とで電源系に構成されるＬＣ等価回路の共振周波数をコントロールすることで、電源系およびグランド系の放射ノイズのピーク周波数がＥＭＩ測定対象周波数の領域内に有しないようにコントロールし、多層プリント回路基板の電源層およびグランド層に回り込む集積回路素子の高周波電源電流が原因となる放射ノイズの発生を大幅に低減できる多層プリント回路基板を提供することにある。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明の多層プリント回路基板は、電源層とグランド層と信号層とがそれぞれ絶縁層を介して積層され、表面層に各種集積回路素子が実装された多層プリント回路基板において、電源層とグランド層との間に挿入されるバイパスコンデンサが、電源層とグランド層とが互いに対向する領域を同一形状かつ同一面積で均等に分割した均等分割領域のそれぞれに配置されていることを特徴とする。
【００２１】
また、本発明の多層プリント回路基板は、均等分割領域の形状を正方形とし、バイパスコンデンサを均等分割領域内のほぼ中心に配置し、バイパスコンデンサの静電容量値を、電源層とグランド層とが対向する領域で形成される基板容量値より大きい値に設定し、かつ、バイパスコンデンサ自体に寄生するインダクタンスと、このバイパスコンデンサの両端を電源層およびグランド層のそれぞれに接続するスルーホールおよびヴィアホールを含めた接続パターンが形成するインダクタンスとを合わせた合成インダクタンスの値を全て同一に設定したことを特徴とする。これにより、設計者はバイパスコンデンサの個数で共振による電源系の放射ノイズのピーク周波数を容易にコントロールすることができる。
【００２２】
また、本発明の多層プリント回路基板は、バイパスコンデンサの両端の接続パターンを、合成インダクタンスの値として小さなインダクタンス値が得られる形状に形成するとともに、バイパスコンデンサとして寄生インダクタンス成分の少ないチップ型バイパスコンデンサを用いることを特徴とする。
【００２３】
また、本発明の多層プリント回路基板は、電源層とグランド層とが対向する領域で形成される基板容量をＣ0 とし、バイパスコンデンサ自体に寄生するインダクタンスとバイパスコンデンサの両端を電源層とグランド層とに接続するスルーホールおよびヴィアホールを含めた接続パターンが形成するインダクタンスとを合わせた合成インダクタンスをＬb とするとき、均等分割領域の分割数Ｎが次式（３）
√Ｎ＞２×π×√（Ｌb ×Ｃ0 ）×１０⁹ ・・・（３）
を満足することを特徴とする。
【００２４】
また、本発明の多層プリント回路基板は、電源層とグランド層とが対向する領域で形成される基板容量をＣ0 とし、バイパスコンデンサ自体に寄生するインダクタンスとバイパスコンデンサの両端を電源層およびグランド層のそれぞれに接続するスルーホールおよびヴィアホールを含めた接続パターンが形成するインダクタンスとを合わせた合成インダクタンスをＬb とし、かつ各種集積回路素子のなかで最も高速のクロック周波数で動作する集積回路素子の電源端子とグランド端子との間に流れる貫通電流の通電時間をｔW とするとき、均等分割領域の分割数Ｎが次式（４）
√Ｎ＞４×√（Ｌb ×Ｃ0 ）／ｔW ・・・（４）
を満足することを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２６】
図１は、本発明の多層プリント回路基板の要部の一実施の形態を示す底面図（バイパスコンデンサを実装する面側を見た図）、図２は同平面図（集積回路素子を実装する面側を見た図）、図３は同断面図である。
【００２７】
本実施の形態の多層プリント回路基板（以下、多層基板と略記する）１０も、図１１に示す従来例の多層プリント回路基板１００と同様に４層構造であって、上から信号層１１、グランド層１２、電源層１３、信号層１４の順に、それぞれ絶縁層１５を介して積層されている。
【００２８】
また、多層基板１０に実装されるＩＣやＬＳＩ等の集積回路素子２０は、同一パッケージ内に複数のグランド端子２２と電源端子２３とを有し、それぞれ直下のグランド層１２と電源層１３とに、それぞれスルーホール２４，２４を介して接続されている。
【００２９】
また、バイパスコンデンサ３０はチップ型セラミックコンデンサを用いており、その両端が、配線パターン３１，３２およびスルーホール３３，３４をそれぞれ介して、グランド層１２と電源層１３とに接続されている。このバイパスコンデンサ３０は、多層基板１０の電源層１３とグランド層１２とが対向する領域を均等分割した各分割領域のほぼ中心にそれぞれ配置されている。
【００３０】
次に、均等分割数の決定手順について説明する。
多層基板１０の長辺方向の長さをＸa 、短辺方向の長さをＸb 、電源層１３とグランド層１２との間の絶縁層１５の厚みをｄ、誘電率をεとすると、基板容量Ｃ0 は次式（５）で表される値になる。
【００３１】
Ｃ0 ＝ε×Ｘa ×Ｘb ／ｄ・・・（５）
また、均等分割数、つまりバイパスコンデンサ３０の挿入個数をＮ個とし、個々のバイパスコンデンサ３０の静電容量をＣb とし、バイパスコンデンサ３０自体が有する寄生インダクタンスと配線パターン３１，３２が有するインダクタンスとスルーホール３３，３４が有するインダクタンスを全て直列接続した場合の合成インダクタンスをＬb とし、かつ、Ｎ個全てのバイパスコンデンサ３０に対してＬb の値を同一にすると、このときのＬＣ等価回路は図４に示すようになる。
【００３２】
ここで、基板容量Ｃ0 は、実際には分布定数回路であり、多層基板１０の電源層１３とグランド層１２とが対向する領域を正方形で均等分割したとき、それぞれのバイパスコンデンサ３０に対して、均等分割基板容量Ｃ0 ／Ｎが割り当てられるので、このときのＬＣ等価回路は図５に示すようになる。
【００３３】
図５に示すＬＣ等価回路における並列共振周波数ｆr は、Ｃb がＣ0 に比べて十分大きいとき、次式（６）で表される。
【００３４】
ｆr ＝１／（２×π×√（Ｌb ×Ｃ0 ／Ｎ）・・・（６）
この並列共振周波数ｆr は、電源系およびグランド系の放射ノイズのピーク周波数と一致するので、多層基板１０の寸法、誘電率等の物理定数が決まると必然的に基板容量Ｃ0 が決まり、合成インダクタンス値Ｌb と均等分割配置されたバイパスコンデンサ３０の総数Ｎとで、多層基板１０の電源系およびグランド系から発生する放射ノイズのピーク周波数をコントロールすることが可能となる。
【００３５】
この点について、図８および図９を用いて説明する。
図８は、バイパスコンデンサ３０を配置した多層基板の底面図（バイパスコンデンサを実装する面側を見た図）である。多層基板１０の基板外径寸法は、長辺方向の長さＸa が１４４ｍｍ、短辺方向の長さＸb が１０８ｍｍ、全体の厚みが１．６ｍｍの４層構造である。また、断面構造は図３と同様であって、電源層１３とグランド層１２との間の絶縁層１５の厚みｄは０．８ｍｍで、比誘電率４．７の絶縁材料を用いている。また、集積回路素子２０として、２０ＭHzの水晶クロック発振器を用い、図８に示すように、基板コーナ部に配置している。
【００３６】
また、多層基板１０は、一辺が３６ｍｍの正方形に均等に１２分割され、それぞれの中心に１個ずつバイパスコンデンサ３０が配置されている。個々のバイパスコンデンサ３０の挿入方法は図３と同様である。また、バイパスコンデンサ３０はチップ型のセラミックコンデンサで、その容量は０．１μＦのものを使用し、電源層およびグランド層への接続パターンは個々のバイパスコンデンサ３０について全て同形状としている。また、上記の合成インダクタンスの値Ｌb は、測定により２．７×１０^-9（Ｈ）であった。
【００３７】
基板容量の値Ｃ0 は、上記の式（５）を用いて８００×１０^-12（Ｆ）と算出される。
【００３８】
図９は、このような構成の多層基板１０における電波暗室での遠方電界強度の測定結果を示している。同図より、バイパスコンデンサ３０を１２個均等に配置した場合は、クロック周波数２０ＭHzの逓倍波のスペクトラムのうち３８０ＭHz付近に放射ノイズのピークが現れている。これは、Ｎ＝１２、Ｌb ＝２．７×１０^-9（Ｈ）、Ｃ0 ＝８００×１０^-12（Ｆ）を式（６）に代入して得られるｆr ＝３７５ＭHzに良く一致している。
【００３９】
ＥＭＩの規制対象周波数領域が３０ＭHz〜１ＧHzであるから、上記の共振周波数ｆr を１ＧHz以上に設定すれば、均等分割配置されたバイパスコンデンサ３０の総数Ｎは次式（７）を満足するものを選定すればよい。
【００４０】
√Ｎ＞２×π×√（Ｌb ×Ｃ0 ）×１０⁹ ・・・（７）
ここで、上記（７）式を満足するバイパスコンデンサ３０の総数Ｎを極力少なくするには、合成インダクタンスの値Ｌb を小さくすることが好ましく、図３における配線パターン３１，３２の線長をできるだけ短く、かつ線幅をできるだけ広くする配線パターンとし、バイパスコンデンサ３０としては寄生インダクタンス成分の少ないチップ型バイパスコンデンサを用いている。また、チップ型バイパスコンデンサ３０の電源層１３およびグランド層１２への接続方法としては、図１０に示すインナーヴィアホール（ＩＶＨ）３５，３６を用いても良い。
【００４１】
次に、波源である集積回路素子のなかで、最も高速に動作する集積回路素子のスイッチング動作時に、電源端子からグランド端子に貫通して流れる貫通電流の高周波成分の周波数特性は、貫通電流の流れる時間幅をｔw としたとき、２／（π・ｔw ）なる周波数においては、減衰率が−２０dB/decから−４０dB/decに変化する点で十分に高周波成分が減衰しているので、上記の共振周波数ｆr を２／（π・ｔw ）なる周波数以上に設定すれば、均等分割配置されたバイパスコンデンサ３０の総数Ｎは次式（８）を満足するものを選定してもよい。
【００４２】
√Ｎ＞４×√（Ｌb ×Ｃ0 ）／ｔW ・・・（８）
これにより、少なくともＥＭＩ規制対象周波数領域である３０ＭHz〜１ＧHzの範囲内で、集積回路素子の高周波電源電流が多層基板１０の電源層１３およびグランド層１２に回り込んでも、共振による放射ノイズのピークが発生せず、多層基板１０からの電源系およびグランド系に関する放射ノイズを十分に低減できる。
【００４３】
なお、上記実施の形態では、多層基板１０を４層構造としているが、層の数や層の構成はこの４層構造に限定されるものではない。
【００４４】
図６は、本発明の多層プリント回路基板の要部の他の実施の形態を示す底面図（バイパスコンデンサを実装する面側を見た図）である。
【００４５】
本実施の形態の多層基板１０の基板外径寸法は、長辺方向の長さＸa が１４４ｍｍ、短辺方向の長さＸb が１０８ｍｍ、全体の厚みが１．６ｍｍの４層構造である。また、断面構造は図３と同様であって、電源層１３とグランド層１２との間の絶縁層１５の厚みｄは０．８ｍｍで、比誘電率４．７の絶縁材料を用いている。また、集積回路素子２０として、２０ＭHzの水晶クロック発振器を用い、図６に示すように、基板コーナ部に配置している。
【００４６】
また、多層基板１０は、一辺が１８ｍｍの正方形に均等に４８分割され、それぞれの中心に１個ずつバイパスコンデンサ３０が配置されている。個々のバイパスコンデンサ３０の挿入方法は図３と同様である。また、バイパスコンデンサ３０はチップ型のセラミックコンデンサで、その容量は０．１μＦのものを使用し、電源層およびグランド層への接続パターンは個々のバイパスコンデンサ３０について全て同形状としている。また、上記の合成インダクタンスの値Ｌb は、測定により２．７×１０^-9（Ｈ）であった。
【００４７】
基板容量の値Ｃ0 は、上記の式（５）を用いて８００×１０^-12（Ｆ）と算出される。また、水晶クロック発振器（集積回路素子）２０の貫通電流の流れる時間幅ｔw は、測定値より０．９ｎｓｅｃであった。
【００４８】
以上の数値を上記の式（８）に代入すると、Ｎ＞４２．７が得られる。
図７は、このような構成の多層基板１０における電波暗室での遠方電界強度の測定結果を示している。同図より、バイパスコンデンサ３０を４８個均等に配置した場合は、ＥＭＩの規制対象周波数領域である３０ＭHz〜１ＧHzの全域にわたって放射ノイズのピークを持たず、十分に抑制されている。
【００４９】
【発明の効果】
本発明の多層プリント回路基板によれば、多層プリント回路基板の電源層およびグランド層に接続されるバイパスコンデンサを均等配置することにより、共振による電源系の放射ノイズのピーク周波数を少ない個数でより高域にシフトさせることができる。また、本発明の多層プリント回路基板によれば、均等分割の形状を正方形とし、その中心にバイパスコンデンサを配置し、バイパスコンデンサの容量値を基板容量より十分大きく設定し、バイパスコンデンサの電源層およびグランド層への接続パターンを同一にすることで、設計者はバイパスコンデンサの個数で共振による電源系の放射ノイズのピーク周波数を容易にコントロールすることができる。
【００５０】
また、本発明の多層プリント回路基板によれば、ＥＭＩ規制対象の上限周波数もしくは高周波電源電流源である集積回路素子の貫通電流の周波数特性を考慮したカットオフ周波数を選定し、その周波数以上に電源系の放射ノイズのピーク周波数をシフトさせることが、最小限のバイパスコンデンサの個数で可能となり、ＥＭＩ規制対象の周波数領域内でピーク値を持たず、放射ノイズの発生を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の多層プリント回路基板の要部の一実施の形態を示す底面図である。
【図２】本発明の多層プリント回路基板の要部の一実施の形態を示す平面図である。
【図３】本発明の多層プリント回路基板の要部の一実施の形態を示す断面図である。
【図４】本発明の多層プリント回路基板の一実施の形態のＬＣ等価回路である。
【図５】本発明の多層プリント回路基板の一実施の形態のＬＣ等価回路である。
【図６】本発明の多層プリント回路基板の要部の他の実施の形態を示す底面図である。
【図７】本発明の他の実施の形態の多層プリント回路基板の電波暗室での遠方電界強度の測定結果を示すグラフである。
【図８】本発明の原理を説明する多層プリント回路基板の平面図である。
【図９】本発明の原理を説明する多層プリント回路基板の電波暗室での遠方電界強度の測定結果を示すグラフである。
【図１０】本発明の多層プリント回路基板の要部の他の実施の形態を示す断面図である。
【図１１】従来の多層プリント回路基板を示す一部拡大平面図である。
【図１２】従来の多層プリント回路基板を示す一部拡大断面図である。
【図１３】従来の多層プリント回路基板の電波暗室での遠方電界強度の測定結果を示すグラフである。
【図１４】従来の多層プリント回路基板の電波暗室での遠方電界強度の測定結果を示すグラフである。
【図１５】従来の多層プリント回路基板の一部拡大平面図である。
【図１６】図１５に示す多層プリント回路基板の電波暗室での遠方電界強度の測定結果を示すグラフである。
【図１７】従来の多層プリント回路基板の一部拡大平面図である。
【図１８】図１７に示す多層プリント回路基板の電波暗室での遠方電界強度の測定結果を示すグラフである。
【図１９】従来の多層プリント回路基板の一部拡大平面図である。
【図２０】図１９に示す多層プリント回路基板の電波暗室での遠方電界強度の測定結果を示すグラフである。
【符号の説明】
１０多層基板（多層プリント回路基板）
１１，１４信号層
１２グランド層
１３電源層
１５絶縁層
２０集積回路素子（水晶クロック発振器）
２２グランド端子
２３電源端子
３０バイパスコンデンサ
３１，３２配線パターン
２４，３３，３４スルーホール

Claims

電源層とグランド層と信号層とがそれぞれ絶縁層を介して積層され、表面層に各種集積回路素子が実装された多層プリント回路基板において、
前記電源層と前記グランド層との間に挿入されるバイパスコンデンサが、前記電源層と前記グランド層とが互いに対向する領域を同一形状かつ同一面積で均等に分割した均等分割領域のそれぞれに配置されており、かつ、前記バイパスコンデンサの静電容量値が、前記電源層と前記グランド層とが対向する領域で形成される基板容量値より大きい値に設定されていることを特徴とする多層プリント回路基板。
前記バイパスコンデンサ自体に寄生するインダクタンスと、このバイパスコンデンサの両端を前記電源層および前記グランド層のそれぞれに接続するスルーホールおよびヴィアホールを含めた接続パターンが形成するインダクタンスとを合わせた合成インダクタンスの値が全て同一に設定されていることを特徴とする請求項１に記載の多層プリント回路基板。
前記バイパスコンデンサの両端の接続パターンを、前記合成インダクタンスの値として小さなインダクタンス値が得られる形状に形成するとともに、前記バイパスコンデンサとして寄生インダクタンス成分の少ないチップ型バイパスコンデンサを用いることを特徴とする請求項１または２に記載の多層プリント回路基板。
前記電源層と前記グランド層とが対向する領域で形成される基板容量をＣ 0 とし、バイパスコンデンサ自体に寄生するインダクタンスとバイパスコンデンサの両端を前記電源層および前記グランド層のそれぞれに接続するスルーホールおよびヴィアホールを含めた接続パターンが形成するインダクタンスとを合わせた合成インダクタンスをＬ b とするとき、前記均等分割領域の分割数Ｎが次式（１）
√Ｎ＞２×π×√（Ｌ b ×Ｃ 0 ）×１０ ⁹ ・・・（１）
を満足することを特徴とする請求項１、２または３に記載の多層プリント回路基板。
前記電源層と前記グランド層とが対向する領域で形成される基板容量をＣ 0 とし、バイパスコンデンサ自体に寄生するインダクタンスとバイパスコンデンサの両端を前記電源層および前記グランド層のそれぞれに接続するスルーホールおよびヴィアホールを含めた接続パターンが形成するインダクタンスとを合わせた合成インダクタンスをＬ b とし、かつ前記各種集積回路素子のなかで最も高速のクロック周波数で動作する集積回路素子の電源とグランド端子との間に流れる貫通電流の通電時間をｔ W とするとき、前記均等分割領域の分割数Ｎが次式（２）
√Ｎ＞４×√（Ｌ b ×Ｃ 0 ）／ｔＷ・・・（２）
を満足することを特徴とする請求項１、２または３に記載の多層プリント回路基板。