KR20090119765A - 회로 기판을 위한 강화되고 국부화된 배분적인 캐패시턴스 - Google Patents

회로 기판을 위한 강화되고 국부화된 배분적인 캐패시턴스 Download PDF

Info

Publication number
KR20090119765A
KR20090119765A KR20097018593A KR20097018593A KR20090119765A KR 20090119765 A KR20090119765 A KR 20090119765A KR 20097018593 A KR20097018593 A KR 20097018593A KR 20097018593 A KR20097018593 A KR 20097018593A KR 20090119765 A KR20090119765 A KR 20090119765A
Authority
KR
South Korea
Prior art keywords
conductive
conductive layer
capacitive element
localized
circuit board
Prior art date
Application number
KR20097018593A
Other languages
English (en)
Other versions
KR101508796B1 (ko
Inventor
니콜라스 비우노
Original Assignee
산미나-에스씨아이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산미나-에스씨아이 코포레이션 filed Critical 산미나-에스씨아이 코포레이션
Publication of KR20090119765A publication Critical patent/KR20090119765A/ko
Application granted granted Critical
Publication of KR101508796B1 publication Critical patent/KR101508796B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

다-층형 회로 기판은 매립된 용량성 층 및 장치-특정하게 내장되고, 국부화되고, 비-개별적이고, 그리고 배분적인 용량성 소자를 가지고 구비된다. 인쇄 회로 기판은 (1) 제 1 유전체 층, (2) 상기 제 1 유전체 층의 제 1 표면에 커플링되는 제 1 도전층, (3) 상기 제 1 유전체 층의 제 2 표면에 커플링되는 제 2 도전층, 및 (4) 상기 제 1 도전층에 근접한, 국부화된 배분적인 비-개별 용량성 소자를 포함하여 구비되고, 상기 용량성 소자는, 용량성 소자에 커플링되는 장치 상에 실장되는 위치에 거의 일치하는 영역을 포함한다. 내장되고, 국부화되고, 비-개별적이고, 그리고 배분적인 용량성 소자는 특별한 장치에 대해 전압/전류 노이즈를 억제하기 위해 장치-특정 캐패시턴스를 구비할 수 있다.
제 1 유전체 층, 제 1 도전층, 제 2 도전층, 비-개별 용량성 소자, 비아, 회로 기판

Description

회로 기판을 위한 강화되고 국부화된 배분적인 캐패시턴스{ENHANCED LOCALIZED DISTRIBUTIVE CAPACITANCE FOR CIRCUIT BOARDS}
본 발명의 다양한 실시예들은 회로 기판들에 관한 것이다. 본 발명의 적어도 하나의 실시예는, 비-개별적(non-discrete)이고 국부적이고 그리고 배분되는 회로 기판에서, 강화된 내장형 캐패시턴스(embedded capacitance)에 관한 것이다.
회로 설계 및 회로 기판 제조의 기술 분야에서, 캐패시터들은, 전자기 간섭을 감소하고 신호들을 분리하고 공진을 감소하거나 또는 감쇠시키고 전류/전압 노이즈를 억제하고 신호질을 개선하고 신호들을 필터링시키고 그리고 이러한 여러 목적들 및/또는 기능들을 진행시키도록, 일반적으로 사용된다. 배분된 인터프레인(interplane) 캐패시턴스(또는 매립된(buried) 캐패시턴스)는 전체 인쇄 회로 기판에 글로벌 전원 배분 네트워크 임피던스(global power distribution network impedance) 향상을 제공하기 위해 전원과 접지면 사이에서 전형적으로 형성된다. 배분된 인터프레인 캐패시턴스뿐만 아니라, 바이패스 캐패시터들은 특정 장치들을 가지고 종종 사용된다. 전형적으로, 활성 장치의 전원핀에 근접하게 위치된 작은-값의 캐패시터들은 고-주파수 디커플링(예를 들면, 공진 완충, 노이즈 억제 등)을 위해 사용된다. 예를 들면, 도 1은, 집적 회로 장치(108)에 대한 전류/전압 노이 즈를 억제하기 위해 표면 실장형 바이패스 캐패시터(110)를 사용하는 종래 기술 분야인 집적 용량성(capacitive) 적층 구조물의 단면을 도시한 것이다. 인쇄 회로 기판(100)은, 집적 용량성 적층물을 생성하기 위해, 제 1 도전층(102), 제 2 도전층(104), 및 제 1 도전층(102)과 제 2 도전층(104) 사이에 개재된 유전체 층(106)과 함께 다수의 층들(116)을 포함할 수 있다. IC 장치(108)는 인쇄 회로 기판(100)에 실장된다. 추가적인 캐패시턴스를 IC 장치(108)에 공급하기 위해, 집적 용량성 적층물에 의해 구비된 캐패시턴스에 더하여, 개별적이고 표면 실장된 캐패시터(110)도 인쇄 회로 기판(100)에 실장된다. 표면 실장된 캐패시터(110)에 이르기 위해, 전기 경로는 IC 장치(108)의 제 1 단자(112)로부터 제 1 도전층(102)을 통하여, 상기 개별적이고 표면 실장된 캐패시터(110)로, 그 후 제 2 도전층(104)으로, 그리고 IC 장치(108)의 제 2 단자(114)를 통해서 형성된다.
회로 기판 설계자가 회로 기판의 표면 상으로 공간을 한정하지 않을 시, 개별 캐패시터들은 일반적으로 회로 기판의 표면에 실장된다. 그러나, 회로들의 복잡성이 증가되고 전자 장치들의 크기가 감소되면, 회로 기판의 표면 상의 공간은 종종 한정되고, 그리고 수많은 캐패시터들은 표면 실장의 공간에 들어가지 못한다. 예를 들면, 제조적인 제한성으로 인해, 킵 아웃 존(keep out zone)은 IC 장치(108) 주위에서 유지되는데, 상기 주위에서는 표면 실장된 캐패시터들(또는 다른 장치)이 실장될 수 없다. 표면 실장된 캐패시터들을 추가하는 것은 바람직하지 않은데, 그 이유는 각 캐패시터가 추가됨으로써, 비아들 및/또는 전기 경로들이 추가적 인덕턴스 및 저항 등의 원치않는 품질이 더해져야 하기 때문이다. 예를 들면, 도 2는 종 래 기술분야로서, 도 1의 집적 용량성 적층물 회로의 개략적인 회로 다이어그램을 도시한 것이다. 개별적으로 표면 실장된 캐패시터(110)의 조합된 전기적 효과들은 개별 캐패시터(110)에 연관된 캐패시턴스(202), 저항(204), 및 인덕턴스(206)를 제시하는 등가 회로(132)(도면에서 부재 132는 미도시)에 의해 제시된다. 추가적으로, 회로 기판을 통하는 비아들 및 전기 경로들은 또한 인덕턴스(208 및 210)를 추가적으로 제공한다. 이러한 추가적인 용량성, 저항성, 및 유도성 소자들은 바람직하지 않은데, 그 이유는 이들이 바이패스 대역폭을 감소시키고, 공진, 노이즈, 간섭을 생성하고, 전기 신호들의 오류를 일으키기 때문이다.
이로써, 집적 용량성 적층물들은 개선되고, 이때 2 개의 도전체 포일(foil)들 사이에 있는 얇은 유전체 층은 배분적인 캐패시턴스를 회로에 제공하고, 하나 이상의 종래의 개별 캐패시터들을 대신한다. 예를 들면, 호워드(Howard) 등의 미국 특허 제 5,079,069 호는, 도전성 물질의 2 개 시트 사이에 개재된 유전체 물질의 시트를 이용하여 수많은 장치들에 캐패시턴스를 제공하는 용량성의 인쇄 회로 기판(PCB)을 개시한다. 이로써, 호워드의 특허는, 장치들의 난사(random firing)에 따라서, 캐패시터 적층물의 다른 부분들로부터 빌려온 캐패시턴스 및 개별 장치에 비례한 캐패시터 적층물의 일부를 이용하여, 각 개별 장치에 캐패시턴스를 제공하는 PCB를 개시한다. 이로써, 호워드 등에 의해 개시된 PCB는 종래의 표면 실장된 캐패시터들의 많은 이익을 허용하면서 회로 기판의 표면 상에 공간을 유지하는데, 그 이유는 캐패시턴스가 PCB 그 자체의 층들에 집적화되기 때문이다.
집적 용량성 적층물들을 이용한 PCB들이 호워드 등에 의해 개시되는 한편, 이들은 수많은 장치들에 캐패시턴스를 성공적으로 제공한다. 임의의 적용에 있어서, 그러한 집적 용량성 적층물들에 의해 공급된 캐패시턴스는 불충분하다. 예를 들면, 간섭 및 노이즈에 대한 이들의 가능성으로 인해, 일정하게 높은 파워, 높은 스위칭 속도 집적 회로(IC) 장치들은 집적 용량성 적층물들에 의해 공급될 수 있는 우수한 캐패시턴스를 필요로 한다. 이로써, 회로 설계자들은 IC 장치에 대한 충분한 캐패시턴스를 제공하기 위해, 추가적으로 국부화되고 표면 실장된 캐패시터들을 필요로 한다. 그러나, 그러한 국부화되고 표면 실장된 캐패시터들은 상술된 이유에 대해서는 바람직하지 않다.
다른 것들은 집적 용량성 적층물들에 따라 개선된다. 예를 들면, 노박(Novak) 등의 미국 특허 제 6,215,373 호는 회로 기판의 주면 주위에서 내장형 전기 저항을 추가함으로써 회로 기판의 임피던스를 안정화시키는 시스템 및 방법을 개시한다. 회로 기판의 임피던스를 안정화시키는 시스템 및 방법을 개시하지만, 상기 미국 특허 제 6,215,373 호는 국부화된 캐패시턴스를 회로 기판 상의 특정 장치에 제공하는 시스템을 개시하지는 못한다.
또 다른 시스템은 노박의 미국 특허 제 6,441,313 호에 의해 개시된다. 상기 미국 특허 제 6,441,313 호는 집적 용량성 적층 구조물에서 전원판 공진(power plane resonance)을 감소시키는 장치를 개시한다. 상기 장치는 유전체 층에 의해 분리된 한 쌍의 병렬판 도전체들에 의해 형성되는, 손실이 많은 전원 배분 네트워크를 사용함으로써 전원판 공진을 감소시킨다. 그러나, 상기 미국 특허 제 6,441,313 호는 또한 국부화된 캐패시턴스를 회로 기판 상의 특정 장치에 제공하는 시스템을 개시하지 못한다.
이로써, 공간 표면을 이용하지 않고 전체 인덕턴스를 증가시키지 않고, 회로 기판 상에 있는 장치-특정 캐패시턴스를 제공하는 기술분야가 필요하다.
본 발명의 다양한 실시예들은, 회로 기판 상에 있는 하나 이상의 장치들에 장치-특정 캐패시턴스를 제공하는, 국부적이고 비-개별적이고 배분되는 용량성 소자에 관한 것이다.
인쇄 회로 기판은: (a) 제 1 표면 및 그의 맞은 편에 있는 제 2 표면을 가진 제 1 유전체 층, (b) 상기 제 1 유전체 층의 제 1 표면에 커플링된 제 1 도전층, (c) 상기 제 1 유전체 층의 제 2 표면에 커플링된 제 2 도전층; 및/또는 (d) 상기 제 1 도전층에 근접한, 국부화된 배분적인 비-개별 용량성 소자를 포함하여 구비된다. 상기 국부화된 배분적인 비-개별 용량성 소자는 상기 용량성 소자에 의해 디커플링되는 장치를 위한 주변에 거의 일치하는 주변 영역을 차지할 수 있다. 하나 이상의 회로 기판 층들은 상기 회로 기판 내에 상기 국부화된 배분적인 비-개별 용량성 소자를 내장하기 위해 상기 국부화된 배분적인 비-개별 용량성 소자 상에 위치될 수 있다. 상기 제 1 도전층 및 상기 제 2 도전층은 상기 인쇄 회로 기판의 매립된 캐패시턴스를 정의하고, 그리고 상기 국부화된 비-개별 용량성 소자는 별개의 바이패스 캐패시턴스를 상기 장치에 구비하고, 이때 상기 장치는 상기 별개의 바이패스 캐패시턴스에 커플링된다. 상기 제 1 도전층은 전원판 또는 접지판 중 어느 하나일 수 있다.
상기 국부화된 배분적인 비-개별 용량성 소자는: (a) 상기 회로 기판의 제 1 도전층의 영역에 의해 정의된 제 1 도전성 소자, (b) 상기 제 1 도전층 상의 절연 갭에 의해 정의되고, 상기 제 1 도전성 소자와 분리되지만 근접하고, 그리고 상기 제 1 도전층으로부터 전기적으로 절연된 제 2 도전성 소자, (c) 상기 제 1 도전성 소자 상에 위치된 유전체 소자, (d) 상기 유전체 소자 상에 위치되고, 상기 절연 갭에 걸쳐 연장되고, 그리고 상기 제 2 도전성 소자에 커플링되는 제 3 도전성 소자, 및/또는 (e) 상기 제 2 도전성 소자 및 상기 제 2 도전층을 커플링시키는 하나 이상의 전기적인 도전성 비아들을 포함할 수 있다. 제 1 전기적 비아는 제 1 표면 단자로부터 상기 제 1 도전성 소자까지 연장될 수 있고, 그리고 제 2 전기적 비아는 제 2 표면 단자로부터 상기 제 2 도전층까지 연장될 수 있다. 제 1 도전성 소자는 디커플링되는 장치를 위한 볼 그리드 어레이(ball grid array) 반-패드(anti-pad) 패턴 주위에서 주변 밴드로서 정의될 수 있다. 상기 제 3 도전성 소자는 소기의 등가 직렬 저항을 이루기 위해 선택된 저항 물질을 포함할 수 있다. 상기 용량성 소자에 의해 차지된 영역은 상기 용량성 소자에 커플링되는 상기 장치의 주변 영역에 거의 일치한다.
회로 기판 내에 내장된, 국부화된 배분적인 비-개별 용량성 소자는 또한, (a) 상기 회로 기판의 제 1 도전층의 영역에 의해 정의된 제 1 도전성 소자, (b) 상기 제 1 도전층 상의 절연 갭에 의해 정의되고, 상기 제 1 도전성 소자와 분리되지만 근접하고, 그리고 상기 제 1 도전층으로부터 전기적으로 절연된 제 2 도전성 소자, (c) 상기 제 1 도전성 소자 상에 위치되고, 상기 제 1 도전성 소자와 상기 제 2 도전성 소자 사이의 영역으로 연장되는 유전체 소자, 및/또는 (d) 상기 유전체 소자 상에 위치되고, 상기 절연 갭에 걸쳐 연장되고, 그리고 상기 제 1 도전성 소자와 상기 제 2 도전성 소자 사이의 바이패스 캐패시터를 형성하기 위해 제 2 도전성 소자에 커플링되는 제 3 도전성 소자를 포함하여 구비된다. 하나 이상의 회로 기판 층들은 상기 회로 기판 내에 상기 용량성 소자를 내장하기 위해 상기 국부화된 배분적인 비-개별 용량성 소자 상에 위치될 수 있다. 한 일례에서, 상기 용량성 소자는, 상기 용량성 소자에 커플링되는 장치 상에 실장되는 위치에 거의 일치하는 영역을 차지할 수 있다. 또 다른 일례에서, 상기 용량성 소자는, 상기 용량성 소자에 커플링되는 장치의 주변 영역에 거의 일치하는 영역을 차지할 수 있다. 여전히 또 다른 일례에서, 상기 용량성 소자는, 상기 용량성 소자에 커플링되는 장치에 근접한 상기 회로 기판의 표면 상의 킵 아웃 존 아래에 있는 영역을 차지할 수 있다.
방법은 또한, 내장형이고 국부화된 비-개별 용량성 소자를 가진 인쇄 회로 기판을 제조하기 위해 제공된다. 제 1 유전체 층은 제 1 표면 및 그의 맞은 편에 있는 제 2 표면을 가지고 제공된다. 제 1 도전층은 상기 제 1 유전체 층의 제 1 표면 상에 제공된다. 제 2 도전층은 상기 제 1 유전체 층의 제 2 표면 상에 제공된다. 상기 국부화된 비-개별 용량성 소자는 상기 제 1 도전층 상에 형성되고, 상기 용량성 소자는, 상기 용량성 소자가 커플링되는 장치 상에 실장되는 위치에 거의 일치하는 영역을 차지한다.
한 일례에서, 상기 제 1 도전층 상에 상기 국부화된 배분적인 비-개별 용량성 소자를 형성하는 단계는: (a) 상기 제 1 도전층 상에 제 1 도전성 소자를 정의하는 단계, (b) 상기 제 1 도전층 상의 절연 갭에 의해 정의되고, 상기 제 1 도전성 소자와 분리되지만 근접하고, 그리고 상기 제 1 도전층으로부터 전기적으로 절연된 제 2 도전성 소자를 형성하는 단계, (c) 상기 제 1 도전성 소자 상에 유전체 소자를 형성하는 단계, (d) 상기 유전체 소자 상에 위치되고, 상기 절연 갭에 걸쳐 연장되고, 그리고 상기 제 2 도전성 소자에 커플링되는 제 3 도전성 소자를 형성하는 단계, 및/또는 (e) 상기 제 2 도전성 소자 및 상기 제 2 도전층을 커플링시키는 하나 이상의 전기적인 도전성 비아들을 형성하는 단계를 포함한다. 상기 제 3 도전성 소자는 소기의 등가 직렬 저항을 이루기 위해 선택된 저항 물질을 포함할 수 있고, 상기 국부화된 비-개별 용량성 소자는 별개의 바이패스 캐패시턴스를 상기 장치에 구비하고, 이때 상기 장치는 상기 별개의 바이패스 캐패시턴스에 커플링된다.
제 1 전기적 비아는 제 1 표면 단자로부터 상기 제 1 도전성 소자까지 연장되게 형성될 수 있다. 유사하게, 제 2 전기적 비아는 제 2 표면 단자로부터 상기 제 2 도전층까지 연장되게 형성될 수 있다. 하나 이상의 회로 기판 층들은, 상기 회로 기판 내에 국부화된 배분적인 비-개별 용량성 소자를 내장하기 위해, 상기 국부화된 배분적인 비-개별 용량성 소자 상에 제공될 수 있다. 상기 장치는 상기 인쇄 회로 기판 상에 실장될 수 있고, 상기 장치는 그 후에 상기 국부화된 배분적인 비-개별 용량성 소자에 커플링된다.
도 1은 종래 기술분야로서, 집적 회로 장치에 대한 전류/전압 노이즈를 억제하기 위해 표면 실장된 바이패스 캐패시터를 사용하는 집적 용량성 적층 구조물의 단면을 도시한 것이다.
도 2는 종래 기술분야로서, 도 1의 집적 용량성 적층물 회로의 개략적인 회로 다이어그램이다.
도 3은 보충적으로 강화되고 국부화된 배분적인 캐패시턴스를 가지는 집적 용량성 적층물의 단면도이다.
도 4는 도 3의 내장형이고 국부화된 배분적인 비-개별 용량성 소자의 회로 다이어그램도이다.
도 5는 도 3의 내장형이고 국부화된 배분적인 비-개별 용량성 소자의 분해 단면도 및 상부도이다.
도 6, 7 및 8은 한 이행에 따른 내장형이고 국부화된 배분적인 비-개별 용량성 소자의 구성의 상부도이다.
도 9는 내장형이고 국부화된 배분적인 비-개별 용량성 소자를 가지는 회로 기판을 제조하는 방법을 도시한 것이다.
도 10은 국부화된 배분적인 비-개별 용량성 소자를 가진 회로 기판의 대역폭 자체 임피던스 및 국부화된 배분적인 비-개별 용량성 소자를 가지지 않은 회로 기판의 대역폭 자체 임피던스를 비교한 도면이다.
도 11은 국부화된 배분적인 비-개별 용량성 소자를 가진 회로 기판의 반(anti)-공진 모드 감쇠(dampening) 및 국부화된 배분적인 비-개별 용량성 소자를 가진 회로 기판의 반-공진 모드 댐핑을 비교한 도면이다.
다음 설명에서, 다양하게 특정된 상세한 설명은 본 발명의 이해를 전체적으로 제공하기 위해 앞으로 제시된다. 그러나, 기술분야의 당업자는 본 발명이 이러한 특정된 상세한 설명 없이 실행될 수 있다는 것을 인지할 것이다. 다른 일례에서, 잘 알려진 방법들, 절차들 및/또는 구성요소들은 본 발명의 양태를 불필요하게 애매하지 않도록 상세한 설명에서 기술되지 않는다.
다음 설명에서, 확실한 용어는 본 발명의 하나 이상의 실시예들의 확실한 특징들을 기술하기 위해 사용된다. 예를 들면, "회로 기판"은 다(multi)-층형 회로 기판들을 포함하여, 도전성 경로들을 사용한 전자 구성요소를 기계적으로 지지하고 전기적으로 연결하는 표면들을 칭한다. 용어 "국부화"는 회로 기판 상에 특정/한정된 영역 또는 지역 내에 있는 하나 이상의 장치들에 캐패시턴스를 제공하는 본질을 칭한다. 용어 "비-개별"은 개별 또는 표면 실장된 장치(예를 들면 개별 캐패시터)의 사용 없이 회로에 캐패시턴스를 제공하는 본질을 칭한다. 용어 "배분"은 지역 또는 영역 상에 캐패시턴스를 배분하는 속성을 칭한다. 용어 "내장형"은 인쇄 회로 기판의 표면 아래의 위치를 칭한다.
다-층형 회로 기판은 매립된 용량성 층 및 장치-특정하게 내장되고 국부화되고 비-개별적이고 그리고 배분적인 용량성 소자를 포함하여 구비된다. 한 일례에서, 이 용량성 소자는 특별한 집적 회로에 대한 전압/전류 노이즈를 억제하기 위해 강화된 캐패시턴스를 구비할 수 있다.
도 3은 보충적으로 강화되고 국부화된 배분적인 캐패시턴스를 가지는 집적 용량성 적층물의 단면도이다. 인쇄 회로 기판(300)은, 강화되고 국부화된 배분적인 비-개별 용량성 소자(308) 및 내장형 용량성 층을 포함한다. 상기 매립된 용량성 층은 제 1 도전층(304)과 제 2 도전층(306) 사이에서 매립된 제 1 유전체 층(302)에 의해 형성된다. 이 층들(304 및/또는 306)은 포일들, 시트들, 증착된 물질 등일 수 있다. 제 1 유전체 층(302), 제 1 도전층(304) 및 제 2 도전층(306)은 함께 적층될 수 있거나, 증착 또는 공지된 다른 방법들에 의해 층상으로 만들어질 수 있다. 한 실시예에서, 제 1 도전층(304)은 접지층으로 역할하고 제 2 도전층(306)은 회로 기판(300)용 전원층(power layer)으로(또는 그 반대로) 역할한다. 추가적으로, 다른 전도성 및/또는 비-전도성 또는 유전체 층들(307)은, 강화되고 국부화된 배분적인 비-개별 용량성 소자(308)의 어느 측에 추가될 수 있다.
상기 강화되고 국부화된 배분적인 비-개별 용량성 소자(308)는 제 1 도전성 소자(310)와 제 3 도전성 소자(312) 사이에서 개재된 유전체 필터 소자(320)에 의해 형성된다. 한 일례에서, 제 3 도전성 소자(312)는 저항이 있는 도전성 소자일 수 있고, 그리고/또는 제어형 저항으로서 동작하는 하나 이상의 물질들을 포함할 수 있다. 제 1 도전성 소자(310)는 제 1 도전층(304)의 영역(예를 들면, 밴드(band))이고, 비아(313)에 의해 집적 회로 장치(324)의 제 1 단자(311)에 전기적으로 커플링될 수 있다. 제 3 도전성 소자(312)는, 제 1 도전층(304)의 절연된 부분으로부터 형성된 제 2 도전성 소자(318)에 전기적으로 커플링된다. 제 3 도전성 소자(312)는 제 2 도전성 소자(318)와는 다른 합성물을 가진 물질로 구성될 수 있 다. 절연 갭(314a 및 314b)은 제 2 도전성 소자(318) 주위에서 형성된다. 제 1 유전체 소자(320)는 제 1 도전성 소자(310)로부터 제 3 도전성 소자(312)를 전기적으로 절연시키기 위해 절연 갭(314b)으로 연장된다. 제 3 도전성 소자(312)는 제 2 도전성 소자(318)에 전기적으로 커플링되고, 전기 절연 갭(314b) 및 제 1 도전성 소자(310) 일부를 지나 연장된다. 제 2 도전성 소자(318)는 하나 이상의 비아들(326)을 통해 제 2 도전층(306)에 전기적으로 커플링된다. 제 2 도전층(306)은 제 1 도전층(304)에 있는 반-패드(330)(예를 들면, 홀)를 통해 거쳐 간 도전성 비아(328)에 의해 집적 회로(324)용 제 2 단자(327)에 커플링된다. 이 방식으로, 제 1 단자(311)와 제 2 단자(327) 사이의 공진 및/또는 전류/전압 노이즈는 감소되고, 감쇠되고, 억제될 수 있고, 그리고/또는 강화되고 국부화된 배분적인 비-개별 용량성 소자(308)에 의해 필터링된다. 즉, 고주파 신호들(예를 들면, 공진, 노이즈, 스파이크 등)은 개별 표면 실장된 캐패시터 필요없이 그리고 추가적인 회로 기판 표면 공간을 차지함 없이, 강화되고 배분적인 비-개별 용량성 소자(308)(제 1 도전성 소자(310)와 제 2 도전층(306) 사이에 있음)를 거쳐간다.
도 4는 도 3의 내장형이고 국부화된 배분적인 비-개별 용량성 소자의 유도성 루프 회로 다이어그램이다. 내장형이고 국부화된 배분적인 비-개별 용량성 소자 레이아웃의 조합된 전기 효과는, 하나 이상의 도전성 및/또는 비-도전성 또는 유전체 층들(307)에 걸친 하나 이상의 비아들(313)에 연관된 인덕턴스들 Lvia, 도전층들(304 및 306)을 통한 전기 경로에 연관된 인덕턴스 LZBC, 및 제 1 유전체 층(302)(도전층들(304 및 306) 사이에 있음)에 걸친 비아에 연관된 인덕턴스 LBC를 제시하는 등가 회로에 의해 제시된다. 표면 실장된 바이패스 캐패시터들(도 2에서 도시됨)과 비교하여, 본 발명은 전체 회로 루프 인덕턴스를 감소시켜, 고주파 컷오프를 증가시킬 수 있다. 고주파 컷오프를 효과적으로 연장시킴은 고주파 바이패싱(bypassing)의 영역을 증가시킨다. 특히, 표면 실장된 개별 캐패시터에 비아를 추가하여 연관된 여분의 인덕턴스, 및 그러한 개별 캐패시터(110)에 연관된 인덕턴스는 제거되거나 감소된다.
상기 강화되고 국부화된 배분적인 비-개별 용량성 소자(308)는 회로 기판(300)에 내장될 수 있고, 이로써, 회로 기판(300)의 표면 공간을 절약시킬 수 있다. 그 결과, 용량성 소자(308)는 표면 실장된 제조 과정에 방해받지 않고, 킵 아웃 존 내에서 일부적으로 또는 완전하게 위치될 수 있다. 즉, 용량성 소자(308)는 표면 실장된 장치들이 회로 기판(300)의 표면 상에 위치되지 않아야 하는 킵 아웃 존 아래에서 위치될 수 있다.
도 5는 도 3의 내장형이고 국부화된 배분적인 비-개별 용량성 소자의 분해 단면도 및 상부도이다. 국부화된 배분적인 비-개별 용량성 소자를 형성하기 위해, 제 1 도전성 소자(310)는 IC 장치 반-패드 패턴(330) 주위에서 주변 밴드로서 정의된다. 반-패드 패턴(330)는 제 1 도전층(304)(예를 들면, 에칭 또는 공지된 다른 제조 방법에 의함)에서 형성된다. 유사하게, 제 2 도전성 소자(318)는 제 1 도전층(304)으로부터 제 2 도전성 소자(318)를 전기적으로 절연시키는 절연 갭(314)(예 를 들면, 에칭 또는 공지된 다른 제조 방법에 의함)을 생성함으로써 제 1 도전층(304)의 일부로부터 형성된다. 그 후, 제 1 유전체 소자(320)는 제 1 도전성 소자(310) 또는 그의 부분(예를 들면, 제 1 도전층(304) 상의 주변 영역 또는 밴드) 상에 증착되거나 층상으로 이루어진다. 제 1 유전체 소자(320)는 제 2 도전성 소자(318)로부터 제 1 도전성 소자(310)를 전기적으로 절연시키기 위해 갭(314)(제 1 도전성 소자(310)의 주변 부분 주위에 있음)으로 연장될 수 있다. 그 후, 제 3 도전성 소자(312)는 제 1 유전체 소자(320)(또는 그의 부분) 상에, 갭(314)에 걸쳐, 그리고 제 2 도전성 소자(318)(또는 그의 부분) 상에 증착되거나 층상으로 이루어진다. 상기 내장형이고 국부화된 배분적인 비-개별 용량성 소자의 상부도에 도시된 바와 같이, 전기 루트부(route portion)(502)는 제 3 도전성 소자(312)를 제 2 도전성 소자(318)에 전기적으로 연결시키기 위해 갭(314)을 지나 연장된다. 하나 이상의 도전성 비아들(326)은 제 2 도전성 소자(318)를 제 2 도전층(306)에 전기적으로 커플링시킨다. 이로써, 내장형이고 국부화된 배분적인 비-개별 용량성 소자는, 고주파가 제 2 도전층(306)을 통해 지나갈 수 있는 제 1 도전성 소자, 제 1 유전체 소자(320) 및 제 3 도전성 소자(312)에 의해 형성된다.
용량성 소자(308)에 의해 생성되는, 국부화된 높은 캐패시턴스 영역은 조정가능한 및/또는 제어가능한 등가 직렬 저항을 구비하여, 회로 공진 감쇠 및/또는 전류/전압 노이즈 억제를 제공한다. 예를 들면, 제 3 도전성 소자(312)는 소기의 공진 감쇠를 제공하기 위해 저항이 있는 물질을 포함할 수 있다. 저항은 제 3 도전성 소자(312)의 시트 저항(Rs)(ohms/sq)을 제어함으로써 제어 및/또는 조정될 수 있다. 한 일례에서, 제 3 도전성 소자(312)는 ASAHI 리서치 체미컬, LLC로부터 이십-오(25)ohm/sq의 저항성 스크린 인쇄 페이스트(paste) TU-25-M를 사용하여 제조될 수 있다. 저항은 전기 루트부(502)(도 5에서 제시됨)의 길이(l) 및 폭(w)을 조정함으로써 더 제어될 수 있다. 예를 들면, 전기 루트부(502)의 길이(l)는 0.015"일 수 있고, 폭(w)은 0.090"일 수 있다. 0.72 밀리리터의 도전성 소자(312) 및 루트부(502)의 스크린 인쇄 두께(t) 및 루트부들(512)의 수(N)에 대해, 저항 소자의 저항 R은:
Figure 112009054657987-PCT00001
으로 정의된다.
도 6, 7 및 8은 한 이행에 따라 내장형이고 국부화된 배분적인 비-개별 용량성 소자의 구조의 상부도를 도시한 것이다. 이 일례에서, 볼 그리드 어레이(602)는 제 1 도전성 소자(영역)(310)에 의해 둘러싸인 중심 영역(612) 상에 위치된다. 중심 영역(612) 및 제 1 도전성 소자(310)는 설명을 위한 목적으로 정의되지만, 이들은 제 1 도전층(304)의 절대 필요한 영역들이다. 상술된 바와 같이, 국부화된 배분적인 비-개별 용량성 소자는 제 1 도전성 소자(310)(도 6), 유전체 소자(320)(도 7) 및 제 3 도전성 소자(312)(도 8)에 의해 형성된다. 이 일례에서, 국부화된 배분적인 비-개별 용량성 소자(도 5의 308)는 볼 그리드 어레이(602)에 실장될 수 있는 장치의 주변 주위에 있는 4 개의 위치들, 즉 604, 606, 608 및 610에서 제 2 도전층(도 5의 306)에 커플링된다. 상기 국부화된 배분적인 비-개별 용량 성 소자는, 장치(상기 내장형이고 국부화된 배분적인 비-개별 용량성 소자에 커플링됨)가 실장되는 위치 주위의 주변 영역에 거의 일치하는 영역(예를 들면, 면적, 크기, 배향 및/또는 위치)을 차지할 수 있다. 볼 그리드 어레이(602)의 몇몇 경계면들은 제 1 도전층(304)에 대한 제 1 단자(311)의 역할을 하고, 제 2 도전층(306)에 대한 제 2 단자(327)의 역할을 한다. 이로써, 장치-특정 캐패시턴스는 국부화된 배분적인 비-개별 용량성 소자로 IC 장치를 둘러쌈으로써, 고-주파수 집적 회로(IC) 장치 등의 장치로 공급될 수 있다. 대안적인 실시예들에서, 장치는 복수의 다른 위치들(예를 들면, 도 6에서 제시된 4 개의 위치보다 작거나 큼)에서 국부화된 배분적인 비-개별 용량성 소자에 커플링될 수 있다.
도 9는 내장형이고 국부화된 배분적인 비-개별 용량성 소자를 가지는 회로 기판을 제조하는 방법을 도시한 것이다. 제 1 도전층 및 제 2 도전층은 유전체 층의 어느 측 상에서 (예를 들면, 물질 증착, 적층 등에 의해) 구비된다(902). 제 1 도전성 소자는 IC 장치 주위의 주변 영역에 의해 제 1 도전층으로 정의된다(904). 제 1 도전성 소자의 면적, 크기, 배향 및/또는 위치는 IC 장치(내장형이고 국부화된 배분적인 비-개별 용량성 소자에 커플링됨)가 회로 기판 상에 실장되는 영역에 거의 일치할 수 있다. 제 1 도전성 소자와는 다른 제 2 도전성 소자는, 제 1 도전층으로부터 제 2 도전성 소자를 전기적으로 절연시키는 제 1 절연 갭 영역(예를 들면, 에칭 또는 다른 공지된 제조 방법들을 이용)을 형성함으로써 제 1 도전층의 일부로부터 형성된다(906). 상기 단계들은 (예를 들면, 에칭 또는 다른 공지된 제조 방법들에 의해) 동시에 실행될 수 있다. 하나 이상의 전기적인 도전성 비아들은 제 2 도전성 소자로부터 제 2 도전층까지 형성된다(908). 유전체 소자는 제 1 도전성 소자 상에서, 또는 그의 부분(예를 들면, 제 1 도전성 소자의 주변 영역)에서 형성된다(예를 들면, 증착되거나 또는 층상으로 이루어지게 된다)(910). 예를 들면, 유전체 소자는 제 2 도전성 소자 주위에서 제 1 절연 갭 영역의 일부로 연장될 수 있다. 그 후, 제 3 도전성 소자는 제 1 절연 갭 영역에 걸쳐 유전체 소자(또는 그의 일부) 상에 증착되거나 층상으로 이루어지게 되고, 제 2 도전성 소자(또는 그의 일부)에 커플링된다(912). 제 3 도전성 소자는 특별한 이행에 대한 소기의 등가 직렬 저항(ESR)을 이루기 위해 선택된 저항 물질을 포함할 수 있다.
하나 이상의 추가적인 층들은 국부화된 배분적인 비-개별 용량성 소자의 어느 측 상에 있는 회로 기판에 추가될 수 있다(914). 하나 이상의 추가적인 층들은 그들 사이에 있는 국부화된 배분적인 비-개별 용량성 소자에 내장될 수 있다. 제 1 전기적 비아는 제 1 (표면) 단자로부터 제 1 도전성 소자까지 형성된다(916). 유사하게, 제 2 전기적 비아는 제 2 (표면) 단자로부터 제 2 도전층까지 형성된다(918). 제 1 단자 및 제 2 단자는 장치가 내장형이고 국부화된 배분적인 비-개별 용량성 소자에 커플링되도록 한다(920). 이로써, 내장형이고 국부화된 배분적인 비-개별 용량성 소자는 고주파들이 제 2 도전층을 통해 지나갈 수 있는 제 1 도전성 소자, 제 1 유전체 소자 및 제 3 도전성 소자에 의해 형성된다.
국부화된 배분적인 캐패시턴스를 제조하는 방법의 한 일례에 따라서, ASAHI 리서치 체미컬, LLC로부터의 오십(50)의 유전체 상수를 가진 유전체 페이스트 CX-16는 중심 영역(612)(도 3, 5, 6, 7 및 8)의 주변 주위에 있는 제 1 도전성 소 자(310) 상의 유전체 층(320)(도 3 및 5)을 형성하기 위해 스크린 인쇄될 수 있고, 보존 처리될 수 있다. 제 3 도전성 소자(312)(상부 캐패시터 전극)(도 3, 5 및 8)는 시트 저항의 이십오(25) ohms/sq을 가지는 ASAHI 리서치 체미컬, LLC로부터의 저항 페이스트 TU-25-M를 사용하여 제 2 스크린 인쇄에 적용될 수 있고, 동작을 보존 처리할 수 있다. 한 설계에서, 네 개(4) 전기 루트부들(502)(도 5)은 국부화된 배분적인 용량성 소자 주위에서 거의 동등하게 이격된다(도 8에 도시됨). 다른 이행들에서, 복수의 전기 루트부들(502)이 사용될 수 있다. 예를 들면, 두 개(2), 여섯 개(6), 여덟 개(8) 등의 전기 루트부들(502)은 BGA 패턴의 주변 주위에서 위치될 수 있다. 한 일례에서, 각각의 전기 루트부들(502)의 길이 및 폭은 국부화된 배분적인 캐패시터 소자의 ESR 값의 0.72 옴을 제공하기 위해 조절될 수 있다. 전기 루트부들(502)의 길이, 폭 및/또는 수를 변화시킴으로써, 및/또는 제 3 도전성 소자(312)의 시트 저항을 변화시킴으로써, 다른 저항값들은 얻어질 수 있다. 한 일례에서, 각각의 전기적으로 절연된 제 2 도전성 소자들(318)은 제 2 도전성 소자들(318)을 제 2 도전층(306)에 전기적으로 커플링하는 세 개(3)의 도전성 비아들(326)을 가질 수 있다. 한 일례에서, 다수의 비아들(326)은 국부화된 비-개별 용량성 소자의 디-커플링 영역 및 반-공진 모드 감쇠를 더 높은 주파수로 효과적으로 증가시키는 이십사(24)의 팩터(factor)로 인덕턴스 LBc를 감소시킨다.
도 10 및 11은 표면 실장된 캐패시터를 수용할 수 있는 유사한 종래의 다층의 회로 기판과 비교하여, 강화되고 국부화된 비-개별 용량성 소자를 가진 다층의 회로 기판들의 전기 특성을 제시한다. 상기 강화되고 국부화된 비-개별 용량성 소자는 상술된 일례에서 기술된 바와 같이, 여덟 개(8)의 전기 루트부들(502), 0.72 옴의 ESR 값, 절연된 제 2 도전성 소자들(318) 당 3 개(3)의 도전성 비아들(326)로 형성 및/또는 구성될 수 있다. 도 10은 국부화된 배분적인 비-개별 용량성 소자(308)를 가진 BGA 영역의 대역폭 자체 임피던스 스펙트럼 및 국부화된 배분적인 비-개별 용량성 소자를 가지지 않은 BGA 영역의 대역폭 자체 임피던스 스펙트럼을 제시한다. 1에서 100 ㎒까지의 낮은 주파수는 유전체 층(320)(도 5)의 유전체 두께 및 상부 캐패시터 전극 또는 제 3 도전성 소자(312)의 주변 길이 및 폭에 일치하는, 감소된 자체-임피던스(4.2 ㎋의 캐패시턴스의 증가에 대응됨)의 영역(1002)을 제시한다. 더 높은 값의 캐패시턴스는 본 발명의 기술영역에 있는 다른 제조 방법들(예를 들면, 얇은 유전체 층들) 및 물질들(더 높은 유전체 상수들)을 사용하여 이루어질 수 있다.
도 11은 도전성 판층들(304 및 306) 사이에 전형적으로 있는 상세한 반-공진 모드들 및 자체 임피던스 스펙트럼의 더 높은 주파수 일부의 확대된 도면을 제시한다. 도전성 판층들(304 및 306)을 위한 회로 경로에서 국부화된 비-개별 용량성 소자(즉, 등가 직렬 저항)의 추가는 고차적인(higher order) 반-공진 모드들을 감쇠시키는 효과를 가진다. 상술된 바와 같이, 물질 선택 및/또는 기하학적인 형상에 의해 강화되고 국부화된 용량성 소자의 ESR 값을 조정하는 것은 반-공진 감쇠 효과를 이룬다. 예를 들면, 도 11에서, 286 ㎒에서 반-공진 모드는 -2.7 db 만큼 감소되고, 575 ㎒에서 상기 모드는 -2.3 db 만큼 감소된다.
제 1 도전층에 대해 국부화된 배분적인 비-개별 용량성 소자의 위치는 회로 기판에 대한 설계에 따라서 변화될 수 있다는 것을 주목해야 한다. 복수의 국부화된 배분적인 비-개별 용량성 소자들은, 각 장치 자신의 국부화된 배분적인 캐패시턴스를 제공하도록, 회로 기판 상에 실장될 수 있는 다수의 IC 장치들과 일치하는 제 1 도전성 소자 상에 위치될 수 있다. 국부화된 배분적인 비-개별 용량성 소자는 제 1 도전층에 내장될 수 있고, 제 1 도전층에 근접하여 위치될 수 있고, 그리고/또는 제 1 유전체 층에 내장될 수 있다. 국부화된 배분적인 비-개별 용량성 소자에 대한 이 위치 및 다른 위치는 본 발명의 고려에 따라 달라진다.
본 발명의 다양한 양태들은 다양한 구성의 회로 기판들에 적용될 수 있다. 다양한 본 발명의 실시예들에서, 예를 들면, 국부화된 배분적인 비-개별 용량성 소자는 집적 회로 장치를 위해 바이패스 캐패시터로서 기능을 한다. 또한, 본 발명의 다양한 실시예들에서, 제 1 도전층 및 제 2 도전층은 회로 기판의 집적 용량성 적층물을 정의한다. 게다가, 국부화된 배분적인 비-개별 용량성 소자는 다수-층 회로 기판의 층들 또는 다양한 레벨들에서 위치될 수 있다. 이로써, 본 발명은 기술 분야 내에 공지된 폭넓게 다양한 회로 기판으로 실행될 수 있다.
본 발명의 다양한 특징들은 특정 청구항 없이 회로의 타입으로 실행될 수 있다는 것을 또한 주목해야 한다. 예를 들면, 본 발명의 다양한 실시예들에서, 제 1 도전층은 다층의 인쇄 회로 기판의 전원판이면서, 본 발명의 다른 실시예들에서 제 1 도전층은 다층의 인쇄 회로 기판의 접지판이다.
나아가, 본 발명의 특징들은 기술 분야 내에서 공지된 회로 기판들 및 용량 성 적층물을 위한 물질로 실행될 수 있다는 것을 주목해야 한다. 본 발명의 다양한 실시예들에서, 국부화된 배분적인 비-개별 용량성 소자의 제 1 유전체 소자(320)는 소기의 캐패시턴스를 이루기 위해 선택된 바와 같이, 높은 유전체 상수를 가지는 물질을 포함할 수 있다. 본 발명의 다양한 실시예들에서, 제 3 도전성 소자(312)는 소기의 전기적 효과를 이루기 위해 선택된 바와 같이, 높은 도전성 또는 제어형 저항을 가진 물질을 포함할 수 있다. 회로 기판 제조의 기술 분야 내에 공지된 이러한 물질 및 다른 물질들은 본 발명의 기술 영역 내에서 포함된다.
도 3, 4, 5, 6, 7, 8, 9, 10 및/또는 11에서 제시된 하나 이상의 구성요소들, 단계들, 및/또는 기능들은 단일 구성요소, 단계 또는 기능으로 재배치 및/또는 조합될 수 있거나, 의산 난수 발생의 동작 영향에 끼침 없이 여러 구성요소들, 단계들 또는 기능들에 포함될 수 있다. 추가적인 소자들, 구성요소들, 단계들 및/또는 기능들은 본 발명으로부터 벗어남 없이 추가될 수도 있다. 도 3, 4, 5, 6, 7 및/또는 8에 제시된 기구들, 장치들 및/또는 구성요소들은 도 9에 제시된, 하나 이상의 방법들, 특징들, 또는 단계들을 실행하기 위해 구성될 수 있다.
특정 일례의 실시예들이 첨부된 도면에서 기술되고 제시될 수 있음과 동시에 그러한 실시예들은 단지 설명적이고 본 발명의 기술 영역에 국한되지 않음을 이해하여야 하고, 본 발명이 제시 및 기술된 특정한 구성 및 배치에 국한되지 않음을 이해하여야 하는데, 그 이유는 다양한 다른 변형들이 가능하기 때문이다. 기술 분야의 당업자라면, 단지 기술된 바람직한 실시예의 다양한 적용 및 변형이 본 발명의 기술 영역 및 기술 사상으로부터 벗어남 없이 구성될 수 있다는 것을 인지할 것 이다. 그러므로, 첨부된 청구항들의 기술 영역 내에서, 본 발명이 본원에서 특별하게 기술된 것 이외에 실행될 수 있다는 것을 이해하여야 한다.

Claims (20)

  1. 제 1 표면 및 그의 맞은 편에 있는 제 2 표면을 가진 제 1 유전체 층;
    상기 제 1 유전체 층의 제 1 표면에 커플링된 제 1 도전층;
    상기 제 1 유전체 층의 제 2 표면에 커플링된 제 2 도전층; 및
    상기 제 1 도전층에 근접한, 국부화된 배분적인 비-개별 용량성 소자
    를 포함하고,
    상기 용량성 소자는 상기 용량성 소자에 의해 디커플링되는 장치를 위한 주변에 거의 일치하는 주변 영역을 차지하는 것을 특징으로 하는 인쇄 회로 기판.
  2. 제 1 항에 있어서,
    상기 국부화된 배분적인 비-개별 용량성 소자는,
    상기 제 1 도전층의 영역에 의해 정의된 제 1 도전성 소자;
    상기 제 1 도전층 상의 절연 갭에 의해 정의되고, 상기 제 1 도전성 소자와 분리되지만 근접하고, 그리고 상기 제 1 도전층으로부터 전기적으로 절연된 제 2 도전성 소자;
    상기 제 1 도전성 소자 상에 위치된 유전체 소자;
    상기 유전체 소자 상에 위치되고, 상기 절연 갭에 걸쳐 연장되고, 그리고 상기 제 2 도전성 소자에 커플링되는 제 3 도전성 소자; 및
    상기 제 2 도전성 소자 및 상기 제 2 도전층을 커플링시키는 하나 이상의 전 기적인 도전성 비아들을 포함하는 것을 특징으로 하는 인쇄 회로 기판.
  3. 제 2 항에 있어서,
    제 1 표면 단자로부터 상기 제 1 도전성 소자까지 연장되는 제 1 전기적 비아; 및
    제 2 표면 단자로부터 상기 제 2 도전층까지 연장되는 제 2 전기적 비아를 더 포함하는 것을 특징으로 하는 인쇄 회로 기판.
  4. 제 2 항에 있어서,
    상기 제 1 도전성 소자는 디커플링되는 장치를 위한 볼 그리드 어레이 반-패드 패턴 주위에서 주변 밴드로서 정의되는 것을 특징으로 하는 인쇄 회로 기판.
  5. 제 1 항에 있어서,
    상기 회로 기판 내에 상기 국부화된 배분적인 비-개별 용량성 소자를 내장하기 위해, 상기 국부화된 배분적인 비-개별 용량성 소자 상에 위치된 하나 이상의 회로 기판 층들을 더 포함하는 것을 특징으로 하는 인쇄 회로 기판.
  6. 제 1 항에 있어서,
    상기 제 1 도전층 및 상기 제 2 도전층은 상기 인쇄 회로 기판의 매립된 캐패시턴스를 정의하고, 그리고 상기 국부화된 비-개별 용량성 소자는 별개의 바이패 스 캐패시턴스를 상기 장치에 구비하고, 이때 상기 장치는 상기 별개의 바이패스 캐패시턴스에 커플링되는 것을 특징으로 하는 인쇄 회로 기판.
  7. 제 1 항에 있어서,
    상기 제 1 도전층은 전원판 또는 접지판 중 어느 하나인 것을 특징으로 하는 인쇄 회로 기판.
  8. 제 1 항에 있어서,
    상기 제 3 도전성 소자는 소기의 등가 직렬 저항을 이루기 위해 선택된 저항 물질을 포함하는 것을 특징으로 하는 인쇄 회로 기판.
  9. 제 1 항에 있어서,
    상기 용량성 소자에 의해 차지된 영역은 상기 용량성 소자에 커플링되는 상기 장치의 주변 영역에 거의 일치하는 것을 특징으로 하는 인쇄 회로 기판.
  10. 회로 기판에 내장된, 국부화된 배분적인 비-개별 용량성 소자에 있어서,
    상기 회로 기판의 제 1 도전층의 영역에 의해 정의된 제 1 도전성 소자;
    상기 제 1 도전층 상의 절연 갭에 의해 정의되고, 상기 제 1 도전성 소자와 분리되지만 근접하고, 그리고 상기 제 1 도전층으로부터 전기적으로 절연된 제 2 도전성 소자;
    상기 제 1 도전성 소자 상에 위치되고, 상기 제 1 도전성 소자와 상기 제 2 도전성 소자 사이의 영역으로 연장되는 유전체 소자; 및
    상기 유전체 소자 상에 위치되고, 상기 절연 갭에 걸쳐 연장되고, 그리고 상기 제 1 도전성 소자와 상기 제 2 도전성 소자 사이의 바이패스 캐패시터를 형성하기 위해 제 2 도전성 소자에 커플링되는 제 3 도전성 소자를 포함하는 것을 특징으로 하는 국부화된 배분적인 비-개별 용량성 소자.
  11. 제 10 항에 있어서,
    상기 회로 기판 내에 상기 용량성 소자를 내장하기 위해 상기 국부화된 배분적인 비-개별 용량성 소자 상에 하나 이상의 회로 기판 층들이 위치되는 것을 특징으로 하는 국부화된 배분적인 비-개별 용량성 소자.
  12. 제 10 항에 있어서,
    상기 용량성 소자는, 상기 용량성 소자에 커플링되는 장치 상에 실장되는 위치에 거의 일치하는 영역을 차지하는 것을 특징으로 하는 국부화된 배분적인 비-개별 용량성 소자.
  13. 제 10 항에 있어서,
    상기 용량성 소자는, 상기 용량성 소자에 커플링되는 장치의 주변 영역에 거의 일치하는 영역을 차지하는 것을 특징으로 하는 국부화된 배분적인 비-개별 용량 성 소자.
  14. 제 10 항에 있어서,
    상기 용량성 소자는, 상기 용량성 소자에 커플링되는 장치에 근접한 상기 회로 기판의 표면 상의 킵 아웃 존 아래에 있는 영역을 차지하는 것을 특징으로 하는 국부화된 배분적인 비-개별 용량성 소자.
  15. 내장형이고 국부화된 비-개별 용량성 소자를 가진 인쇄 회로 기판을 제조하는 방법에 있어서, 상기 방법은:
    제 1 표면 및 그의 맞은 편에 있는 제 2 표면을 가진 제 1 유전체 층을 제공하는 단계;
    상기 제 1 유전체 층의 제 1 표면에 제 1 도전층을 제공하는 단계;
    상기 제 1 유전체 층의 제 2 표면에 제 2 도전층을 제공하는 단계; 및
    상기 제 1 도전층 상에 상기 국부화된 비-개별 용량성 소자를 형성하는 단계
    를 포함하고,
    상기 용량성 소자는, 상기 용량성 소자가 커플링되는 장치 상에 실장되는 위치에 거의 일치하는 영역을 차지하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서,
    상기 제 1 도전층 상에 국부화된 배분적인 비-개별 용량성 소자를 형성하는 단계는,
    상기 제 1 도전층 상에 제 1 도전성 소자를 정의하는 단계;
    상기 제 1 도전층 상의 절연 갭에 의해 정의되고, 상기 제 1 도전성 소자와 분리되지만 근접하고, 그리고 상기 제 1 도전층으로부터 전기적으로 절연된 제 2 도전성 소자를 형성하는 단계;
    상기 제 1 도전성 소자 상에 유전체 소자를 형성하는 단계;
    상기 유전체 소자 상에 위치되고, 상기 절연 갭에 걸쳐 연장되고, 그리고 상기 제 2 도전성 소자에 커플링되는 제 3 도전성 소자를 형성하는 단계; 및
    상기 제 2 도전성 소자 및 상기 제 2 도전층을 커플링시키는 하나 이상의 전기적인 도전성 비아들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서,
    상기 제 3 도전성 소자는 소기의 등가 직렬 저항을 이루기 위해 선택된 저항 물질을 포함하고, 상기 국부화된 비-개별 용량성 소자는 별개의 바이패스 캐패시턴스를 상기 장치에 구비하고, 이때 상기 장치는 상기 별개의 바이패스 캐패시턴스에 커플링되는 것을 특징으로 하는 방법.
  18. 제 15 항에 있어서,
    제 1 표면 단자로부터 상기 제 1 도전성 소자까지 연장되는 제 1 전기적 비아를 형성하는 단계; 및
    제 2 표면 단자로부터 상기 제 2 도전층까지 연장되는 제 2 전기적 비아를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제 15 항에 있어서,
    상기 회로 기판 내에 상기 국부화된 배분적인 비-개별 용량성 소자를 내장하기 위해, 상기 국부화된 배분적인 비-개별 용량성 소자 상에 위치된 하나 이상의 회로 기판 층들을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 15 항에 있어서,
    상기 인쇄 회로 기판 상에 상기 장치를 실장하는 단계; 및
    상기 장치를 상기 국부화된 배분적인 비-개별 용량성 소자에 커플링시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR1020097018593A 2007-02-06 2008-02-06 회로 기판을 위한 강화되고 국부화된 배분적인 캐패시턴스 KR101508796B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/672,035 2007-02-06
US11/672,035 US8059423B2 (en) 2007-02-06 2007-02-06 Enhanced localized distributive capacitance for circuit boards
PCT/US2008/053193 WO2008098060A2 (en) 2007-02-06 2008-02-06 Enhanced localized distributive capacitance for circuit boards

Publications (2)

Publication Number Publication Date
KR20090119765A true KR20090119765A (ko) 2009-11-19
KR101508796B1 KR101508796B1 (ko) 2015-04-06

Family

ID=39682395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097018593A KR101508796B1 (ko) 2007-02-06 2008-02-06 회로 기판을 위한 강화되고 국부화된 배분적인 캐패시턴스

Country Status (5)

Country Link
US (1) US8059423B2 (ko)
JP (1) JP5343009B2 (ko)
KR (1) KR101508796B1 (ko)
CN (1) CN101653050B (ko)
WO (1) WO2008098060A2 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821796B2 (en) 2008-01-17 2010-10-26 International Business Machines Corporation Reference plane voids with strip segment for improving transmission line integrity over vias
US20110011634A1 (en) * 2009-07-14 2011-01-20 Avago Technologies Enterprise IP (Singapore )Pte. Ltd. Circuit package with integrated direct-current (dc) blocking capacitor
JP2012129443A (ja) * 2010-12-17 2012-07-05 Canon Inc プリント回路板
WO2012155962A1 (en) * 2011-05-17 2012-11-22 Telefonaktiebolaget L M Ericsson (Publ) Improved tie bar resonance suppression
TW201316895A (zh) * 2011-10-14 2013-04-16 Hon Hai Prec Ind Co Ltd 可抑制電磁干擾的電路板
CN103415136B (zh) * 2013-07-19 2016-12-28 广东威创视讯科技股份有限公司 一种抗电磁干扰的电路板
WO2015040727A1 (ja) * 2013-09-20 2015-03-26 株式会社日立製作所 半導体集積回路装置
CN104576583A (zh) * 2013-10-18 2015-04-29 北大方正集团有限公司 一种电源芯片、印刷电路板及其制作方法
US9472425B2 (en) 2015-03-19 2016-10-18 Qualcomm Incorporated Power distribution improvement using pseudo-ESR control of an embedded passive capacitor
CN105101638A (zh) * 2015-07-16 2015-11-25 浪潮电子信息产业股份有限公司 一种电路板和电路板上芯片去耦的方法
US9992871B2 (en) * 2015-11-10 2018-06-05 Intel Corporation Systems and methods for controlled effective series resistance component
TWI672768B (zh) * 2016-01-15 2019-09-21 英屬開曼群島商鳳凰先驅股份有限公司 封裝基板
CN106981472A (zh) * 2016-01-15 2017-07-25 恒劲科技股份有限公司 封装基板
US10436734B2 (en) * 2017-06-16 2019-10-08 The Boeing Company Capacitive sensor array for structure damage detection or health assessment
US10163480B1 (en) 2017-07-27 2018-12-25 Micron Technology, Inc. Periphery fill and localized capacitance
US10032496B1 (en) 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance
JP6645487B2 (ja) * 2017-10-30 2020-02-14 セイコーエプソン株式会社 プリント回路板
US20200314998A1 (en) * 2019-03-29 2020-10-01 Intel Corporation Impedance cushion to suppress power plane resonance
CN114206001B (zh) * 2021-11-30 2023-11-14 江苏普诺威电子股份有限公司 高耐压mems封装载板及其制作工艺

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187880A (ja) * 1997-09-16 1999-03-30 Oki Electric Ind Co Ltd プリント配線板
JPH11260148A (ja) * 1998-03-13 1999-09-24 Hitachi Ltd 薄膜誘電体とそれを用いた多層配線板とその製造方法
US6215373B1 (en) * 1998-05-19 2001-04-10 Sun Microsystems, Inc. Method for edge termination of parallel conductive planes including estimating the characteristic impedance of the structure
US6037677A (en) * 1999-05-28 2000-03-14 International Business Machines Corporation Dual-pitch perimeter flip-chip footprint for high integration asics
US6441313B1 (en) * 1999-11-23 2002-08-27 Sun Microsystems, Inc. Printed circuit board employing lossy power distribution network to reduce power plane resonances
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US6388207B1 (en) * 2000-12-29 2002-05-14 Intel Corporation Electronic assembly with trench structures and methods of manufacture
US6900991B2 (en) * 2001-12-03 2005-05-31 Intel Corporation Electronic assembly with sandwiched capacitors and methods of manufacture
US6716072B1 (en) * 2002-06-27 2004-04-06 Emc Corporation Systems and methods for disposing a circuit board component on a circuit board using a soldering pin
US20040099999A1 (en) * 2002-10-11 2004-05-27 Borland William J. Co-fired capacitor and method for forming ceramic capacitors for use in printed wiring boards
US20050063135A1 (en) * 2003-09-18 2005-03-24 Borland William J. High tolerance embedded capacitors
KR100455890B1 (ko) * 2002-12-24 2004-11-06 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조 방법
KR100455891B1 (ko) * 2002-12-24 2004-11-06 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조 방법
TW556452B (en) * 2003-01-30 2003-10-01 Phoenix Prec Technology Corp Integrated storage plate with embedded passive components and method for fabricating electronic device with the plate
US7164197B2 (en) * 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
US7791210B2 (en) * 2003-11-05 2010-09-07 Lsi Corporation Semiconductor package having discrete non-active electrical components incorporated into the package
US7100277B2 (en) * 2004-07-01 2006-09-05 E. I. Du Pont De Nemours And Company Methods of forming printed circuit boards having embedded thick film capacitors
KR100619367B1 (ko) * 2004-08-26 2006-09-08 삼성전기주식회사 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법
US7388158B2 (en) * 2004-09-17 2008-06-17 Terdyne, Inc. Concentric spacer for reducing capacitive coupling in multilayer substrate assemblies
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices
KR100688743B1 (ko) * 2005-03-11 2007-03-02 삼성전기주식회사 멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법
US7548432B2 (en) * 2005-03-24 2009-06-16 Agency For Science, Technology And Research Embedded capacitor structure
KR100716824B1 (ko) * 2005-04-28 2007-05-09 삼성전기주식회사 하이브리드 재료를 이용한 커패시터 내장형 인쇄회로기판및 그 제조방법
US20070236859A1 (en) * 2006-04-10 2007-10-11 Borland William J Organic encapsulant compositions for protection of electronic components
US7897877B2 (en) * 2006-05-23 2011-03-01 Endicott Interconnect Technologies, Inc. Capacitive substrate

Also Published As

Publication number Publication date
KR101508796B1 (ko) 2015-04-06
JP5343009B2 (ja) 2013-11-13
US8059423B2 (en) 2011-11-15
US20080273311A1 (en) 2008-11-06
JP2010518636A (ja) 2010-05-27
WO2008098060A3 (en) 2008-11-06
CN101653050B (zh) 2012-05-02
WO2008098060A2 (en) 2008-08-14
CN101653050A (zh) 2010-02-17

Similar Documents

Publication Publication Date Title
KR101508796B1 (ko) 회로 기판을 위한 강화되고 국부화된 배분적인 캐패시턴스
US8094429B2 (en) Multilayer capacitors and methods for making the same
KR100945401B1 (ko) 고주파수 인쇄 회로 기판 비아의 개량물, 신호 전달을 위한 장치 및 배선 기판 형성 방법
TWI397089B (zh) 電容器、包含該電容器之電路板及積體電路承載基板
JP2877132B2 (ja) 多層プリント基板とその製造方法
US7187071B2 (en) Composite electronic component
US8492658B2 (en) Laminate capacitor stack inside a printed circuit board for electromagnetic compatibility capacitance
WO2006089701A1 (en) Air void via tuning
CN115551239B (zh) 一种厚薄膜电路基板接地方法及厚薄膜电路
KR100870380B1 (ko) 저 인덕턴스 내장 커패시터 층 접속부의 디자인
KR100907325B1 (ko) 다층구조를 갖는 매립식 커패시터 코어
US7035082B2 (en) Structure of multi-electrode capacitor and method for manufacturing process of the same
JP2007129197A (ja) 共通結合領域を持つ埋め込みキャパシタデバイス
US9485869B2 (en) RF printed circuit board including vertical integration and increased layout density
JP4693588B2 (ja) バンドパスフィルタ
KR100669963B1 (ko) 다층배선기판 및 그 제조 방법
JP5882001B2 (ja) プリント配線板
US7626828B1 (en) Providing a resistive element between reference plane layers in a circuit board
JP2001024334A (ja) 多層プリント回路基板
JP3100036B2 (ja) 多層基板を用いたｖｃｏ等の高周波回路
CN116744535A (zh) 一种印刷电路板及电子设备
JP2003289232A (ja) 積層型電子部品の周波数調整方法
JP2010278602A (ja) 積層型誘電体フィルタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20190227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 6