JP2010518636A - 回路基板用の改良型局在分布静電容量 - Google Patents

Abstract

多層回路基板が、内蔵型コンデンサ層及びデバイスに特有な内蔵型の局在化した不連続の分布型のコンデンサ素子を有する提供されている。（１）第１の誘電層、（２）第１の誘電層の第１の面に結合された第１の導電層、（３）第１の誘電層の第２の面に結合された第２の導電層、及び（４）第１の導電層に隣接する局在分布不連続容量性素子を有するプリント回路基板が提供されており、容量性素子が、上に容量性素子が取り付けられているデバイスに結合されている。内蔵型の局在化した不連続の分布型のコンデンサ素子が、デバイスに特有のコンデンサを提供して特定のデバイスに関する電圧／電流ノイズを抑制してもよい。
【選択図】図３

Description

本発明の様々な実施例が回路基板に関連する。本発明の少なくとも１の実施例が、回路基板の非ディスクリートの局在型の分布した改良型内蔵静電容量に関する。

回路構成及び回路基板の製造の分野で、電磁気的な干渉を減らし、信号を分離し、共振を減少又は減衰させ、電流／電圧ノイズを抑制し、信号の質を改善し、信号をフィルタリングし、さらなる目的及び／又は機能のためにコンデンサが一般に採用される。分散型面間静電容量（又は内蔵型静電容量）が、一般に電力面及びグラウンド間に形成され、プリント回路基板全体に対して広範囲の配電回路網のインピーダンスの改善を与える。分散型面間静電容量に加えて、バイパスコンデンサが多くの場合特定のデバイスとともに使用される。一般に、アクティブデバイスのパワーピンの近くに配置された小さな値のコンデンサが、高周波のデカップリング（例えば、共振減衰、ノイズ抑制、等）のために採用される。例えば、図１は、バイパスコンデンサ１１０に組み込まれた面を使用して集積回路デバイス１０８の電流／電圧ノイズを抑制する集積型容量性積層構造の従来技術の断面図を示す。プリント回路基板１００が、第１の導電層１０２、第２の導電層１０４、及び第１の導電層１０２と第２の導電層１０４とに挟まれた誘電層１０６とともに、多層１１６を有しており、集積型容量性積層体を形成する。ＩＣデバイス１０８がプリント回路基板１００に取り付けられている。ＩＣデバイス１０８にさらなる静電容量を与えるために、集積型容量性積層体によって与えられる静電容量に加えて、ディスクリートの、表面実装されたコンデンサ１１０もまたプリント回路基板１００に取り付けられている。表面実装されたコンデンサ１１０に達するために、ＩＣデバイス１０８の第１の端子１１２から第１の導電層１０２を通って表面実装されたディスクリートのコンデンサ１１０に、さらに、第２の導電層１０４、及びＩＣデバイス１０８の第２の端子１１４に向けて電気経路が形成される。

回路基板の設計者が回路基板の面上におけるスペースの制約に直面する場合、ディスクリートのコンデンサが回路基板の面に一般に実装される。しかしながら、回路の複雑さが増加し電磁デバイスのサイズが小さくなるとともに、回路基板の面上のスペースが、多くの場合制限され、表面実装される多くのコンデンサの余地がなくなる。例えば、製造上の制約により、表面実装されるコンデンサ（又は任意の他のデバイス）を実装できない閉め出しゾーンがＩＣデバイス１０８の周りに保持される。各コンデンサを追加すると、ビア及び／又は電気経路を追加しなければならず、これによりさらなるインダクタンス及び抵抗といった望ましくない品質になってしまうため、表面実装されるコンデンサを追加することはさらに望ましくない。例えば、図２は図１の従来技術の集積型容量性積層回路の概略的な回路図である。別々に表面実装されたコンデンサ１１０の複合的な電気的効果が、静電容量２０２、抵抗２０４、及びインダクタンス２０６を示す等価回路１３２（符号１３２は無い）によって表されている。さらに、回路基板を通るビア及び電気経路もまたさらなるインダクタンス２０８及び２１０に寄与する。これらのさらなる容量性、抵抗性、及び誘導性要素は、それらがバイパスの帯域幅を減らし、共振、ノイズ、干渉を形成し、及びそうでなければ電気信号を破損させるために望ましくない。

このため、２つの導電フォイルの間の誘電性の薄い層が回路に分布型の静電容量を与え１又はそれ以上の従来のディスクリートのコンデンサに代わる集積型容量性積層体が開発されている。例えば、Ｈｏｗａｒｄらによる米国特許第５，０７９，０６９号が、２つの導電材料のシートの間に挟まれた誘電材料のシートによって、多くのデバイスに静電容量を与える容量性プリント回路基板（ＰＣＢ）を開示している。すなわち、Ｈｏｗａｒｄは、コンデンサの積層体の一部によって個々のデバイスに比例する静電容量を各個別のデバイスに与え、デバイスの偶発的なファイヤリング（ｆｉｒｉｎｇ）に応じて、コンデンサ積層体の他の部分から借りた静電容量を与えるＰＣＢを開示している。このように、Ｈｏｗａｒｄらによって開示されたＰＣＢは、従来の表面実装されるコンデンサの多くの利点を与えつつ、静電容量がＰＣＢ自体の層に集積されるため回路基板の表面上にスペースを確保する。

集積型容量性積層体を用いたＰＣＢがＨｏｗａｒｄらによって開示されており、これらは一般に多くのデバイスに静電容量を与えるのに成功している。特定の適用例では、このような集積型容量性積層体によって与えられる静電容量は不十分である。例えば、干渉及びノイズの可能性のため、特定の高出力、高切替スピードの集積回路（ＩＣ）デバイスが、集積型容量性積層体によって供給され得る静電容量を越える静電容量を要する。このため、回路設計者は、ＩＣデバイスに十分な静電容量を与えるために、さらなる局在型の表面実装されるコンデンサを採用する必要がある。しかしながら、このような、局在型の表面実装されるコンデンサは、上述したような理由で望ましくない。

他の者が集積型容量性積層体を改良しようとしている。例えば、Ｎｏｖａｋらによる米国特許第６，２１５，３７３号は、回路基板の周りに内蔵型電気抵抗を加えることによって、回路基板のインピーダンスを安定化させるためのシステム及び方法を開示している。回路基板のインピーダンスを安定化させるためのシステム及び方法を開示する一方で、‘３７３特許は、回路基板上の特定のデバイスに局在型の静電容量を提供するためのシステムを開示することができない。

別のこのようなシステムが、Ｎｏｖａｋによる米国特許第６，４４１，３１３号によって開示されている。‘３１３特許は、集積型容量性積層体構造の電力面の共振を減らすための装置を開示している。この装置は、誘電層によって分けられた一対の並列の平面導体によって形成された損失の多い配電網を採用することによって、電力面の共振を減らす。しかしながら、‘３１３特許は、回路基板上の特定のデバイスに局在型の静電容量を提供するためのシステムを開示することができない。

このため、当技術分野で、表面のスペースを使用せずに又は全体のインダクタンスを増加させずに回路基板にデバイスに特有な静電容量を与えるための長年にわたる必要性がある。

本発明の様々な実施例が、回路基板の１又はそれ以上のデバイスにデバイスに特有な静電容量を与えるための局在型の非ディスクリート及び分布型容量性素子を扱っている。

プリント回路基板が、（ａ）第１の面と対向する第２の面とを有する第１の誘電層と、（ｂ）第１の誘電層の第１の面に結合された第１の導電層と、（ｃ）第１の誘電層の第２の面に結合された第２の導電層と、及び／又は（ｄ）第１の導電層に隣接する局在分布非ディスクリート容量性素子とを具えている。局在分布非ディスクリート容量性素子は、容量性素子によってデバイスが分離される周囲と略一致する周囲領域を占めている。１又はそれ以上の回路基板層が、局在分布非ディスクリート容量性素子の上方に配置され、回路基板の中に局在分布非ディスクリート容量性素子を組み込んでいる。第１の導電層及び第２の導電層が、プリント回路基板の内蔵静電容量を規定し、局在非ディスクリート容量性素子が、それが結合されるデバイスに異なるバイパス静電容量を与える。第１の導電層は、電力面又は接地面のうちのいずれか一方でよい。

局在分布非ディスクリート容量性素子が、（ａ）第１の導電層の領域によって規定され第１の導電素子と、（ｂ）第１の導電層の絶縁ギャップによって規定される第２の導電素子であって、第１の導電素子に対して離れているが近接しており、第１の導電層から電気的に絶縁された第２の導電素子と、（ｃ）第１の導電素子の上方に配置された誘電素子と、（ｄ）誘電素子の上方に配置され、絶縁ギャップを越えて延在し、第２の導電素子に接続された第３の導電素子と、及び／又は（ｅ）第２の導電要素及び第２の導電層を結合する１又はそれ以上の導電ビアとを有している。第１の電気ビアは、第１の面端子から第１の導電要素に延びており、第２の電気ビアが第２の面端子から第２の導電層に延びている。第１の導電素子を、デバイスを分離するボールグリッドアレイアンチパッドパターンの周りの周囲帯域として規定してもよい。第３の導電素子が、所望の等価直列抵抗を実現するよう選択された抵抗材料を有してもよい。容量性素子によって占められる領域が、容量性素子に結合されるデバイスの周囲領域に略一致していてもよい。

また、（ａ）回路基板の第１の導電層の領域によって規定される第１の導電素子と、（ｂ）第１の導電層の絶縁ギャップによって規定される第２の導電素子であって、第１の導電素子に対して離れているが近接しており、第１の導電層から電気的に絶縁された第２の導電素子と、（ｃ）第１の導電素子の上方に配置され、第１の導電素子と第２の導電素子との間の領域に延びる誘電素子と、及び／又は（ｄ）誘電素子の上方に配置され、絶縁ギャップを越えて延在し、第２の導電素子に接続されて第１の導電素子と第２の導電素子との間にバイパス静電容量を形成する第３の導電素子とを具えた、回路基板に組み込まれた局在分布非ディスクリート容量性素子が、提供されている。１又はそれ以上の回路基板層を、局在分布非ディスクリート容量性素子の上方に配置して、回路基板の中に局在分布非ディスクリート容量性素子を組み込んでもよい。一実施例では、容量性素子が、容量性素子に結合されるデバイスが上方に取り付けられる場所に略一致する領域を占めている。さらに別の実施例では、容量性素子が、容量性素子に結合されるデバイスに近接した回路基板の面上の閉め出しゾーンの下方の領域を占めている。

また、内蔵型局在非ディスクリート容量性素子を具えたプリント回路基板を製造するための方法が提供されている。第１の面と対向する第２の面とを有する第１の誘電層が用意される。第１の誘電層の第１の面に第１の導電層を設ける。第１の誘電層の第２の面に第２の導電層を設ける。第１の導電層に局在非ディスクリート容量性素子を形成し、容量性素子が、容量性素子に結合されるデバイスが上方に取り付けられる場所に略一致する領域を占めている。

一実施例では、第１の導電層に局在非ディスクリート容量性素子を形成するステップが：（ａ）第１の導電層に第１の導電素子を規定するステップと、（ｂ）第１の導電層に絶縁ギャップによって規定される第２の導電素子であって、第１の導電素子に対して離れているが近接しており、第１の導電層から電気的に絶縁された第２の導電素子を形成するステップと、（ｃ）第１の導電素子の上方に誘電素子を形成するステップと、（ｄ）誘電素子の上方に、絶縁ギャップを越えて延在して第２の導電素子に接続される第３の導電素子を形成するステップと、及び／又は（ｅ）第２の導電素子及び第２の導電層を結合する１又はそれ以上の導電ビアを形成するステップと、を有している。第３の導電素子が、所望の等価直列抵抗を実現するよう選択された抵抗材料を有してもよく、局在非ディスクリート容量性素子が、それが結合されるデバイスに異なるバイパス静電容量を与える。

第１の面端子から第１の導電素子に延びるよう第１の電気ビアを形成する。同様に、第２の面端子から第２の導電層に延びる第２の電気ビアを形成する。１又はそれ以上の回路基板層を、局在分布非ディスクリート容量性素子の上方に設けて、回路基板の中に局在分布非ディスクリート容量性素子を組み込んでもよい。デバイスをプリント回路基板に取り付けた後に、局在分布非ディスクリート容量性素子に接続してもよい。

図１は、集積回路デバイス用に表面実装されたバイパスコンデンサを用いて電流／電圧ノイズを抑制する従来技術の集積型容量積層体構造の断面図を示す。 図２は、図１の従来技術の集積型容量積層体回路の概略的な回路図である。 図３は、補助的な改良型局在分布静電容量を有する集積型容量積層体の断面図を示す。 図４は、図３の内蔵型局在分布非ディスクリート容量性素子の回路図である。 図５は、図３の内蔵型局在分布非ディスクリート容量性素子の分解断面図及び平面図を示す。 図６は、一実施例に係る内蔵型局在分布非ディスクリート容量性素子構造の平面図を示す。 図７は、一実施例に係る内蔵型局在分布非ディスクリート容量性素子構造の平面図を示す。 図８は、一実施例に係る内蔵型局在分布非ディスクリート容量性素子構造の平面図を示す。 図９は、内蔵型局在分布非ディスクリート容量性素子を有する回路基板を製造するための方法を示す。 図１０は、局在分布非ディスクリート容量性素子を具えた場合と具えていない場合との回路基板の広帯域の自己インピーダンスの比較を示す。 図１１は、局在分布非ディスクリート容量性素子を具えた場合と具えていない場合との回路基板の反共振モード減衰の比較を示す。

以下の記載において、多くの特定の詳細が本発明の完全な理解を与えるために説明されている。しかしながら、当業者は、これらの特定の詳細を具えずに本発明を実施してもよいことを認識するであろう。他の例では、本発明の態様を不必要に分かりにくくしないように、既知の方法、手順、及び／又は構成要素を詳細に説明していない。

以下の説明では、特定の専門用語を使用して本発明の１又はそれ以上の実施例の特定の態様を説明する。例えば、「回路基板」は、機械的に支持する及び導電経路を用いて電子部品を電気的に接続する面に関するものであり、多層の回路基板を含んでいる。「局在」という用語は、回路基板の特定の／限られた区域又は領域中の１又はそれ以上のデバイスに静電容量を与える性質に関する。「非ディスクリート」という用語は、（別個のコンデンサといった）別個の又は表面実装されたデバイスを使用せずに回路に静電容量を与える性質に関する。「分布」という用語は、区域又は領域にわたって静電容量を分布させる性質に関する。「内蔵型」という用語は、プリント回路基板の表面の下方の場所に関する。

内蔵の容量層及びデバイスに特有な内蔵型の局在非ディスクリート及び分布型容量性素子を有する多層回路基板が提供されている。一実施例では、この容量性素子は、改良型静電容量を与えて特定の集積回路の電圧／電流ノイズを抑制する。

図３は、補助的な改良型局在分布の静電容量を有する一体型容量性積層体の断面図を示す。プリント回路基板３００が、改良型局在分布非ディスクリート容量性素子３０８及び内蔵型容量層を有する。埋め込まれた容量層が、第１の導電層３０４及び第２の導電層３０６の間に埋め込まれた第１の誘電層３０２によって形成されている。これらの層３０４及び／又は３０６は、フォイル、シート、蒸着金属等でよい。第１の誘電層３０２、第１の導電層３０４及び第２の導電層３０６を、一体に積層又は蒸着又は他の既知の方法によって積層してもよい。一実施例では、第１の導電層３０４がグラウンド層として機能し、第２の導電層３０６が回路基板３００の電源層として機能する（その逆でも良い）。追加的に、他の導電及び／又は非導電又は誘電層３０７を、改良型局在分布非ディスクリート容量性素子３０８の両側に加えてもよい。

改良型局在分布非ディスクリート容量性素子３０８が、第１の導電素子３１０と第３の導電素子３１２との間に挟まれた誘電フィルタ素子３２０によって形成されている。一実施例では、第３の導電素子３１２は抵抗導電素子であり及び／又は制御抵抗として機能する１又はそれ以上の材料を有している。第１の導電素子３１０は、第１の導電層３０４のある領域（例えば、帯域）であり、ビア３１３によって集積回路デバイス３２４の第１の端子３１１に電気的に接続されている。第３の導電素子３１２が、第１の導電層３０４の孤立部で形成された第２の導電素子３１８に電気的に接続されている。第３の導電素子３１２は、第２の導電素子３１８とは異なる成分の材料でできている。絶縁ギャップ３１４ａ及び３１４ｂが第２の導電素子３１８の周りに形成されている。第１の誘電素子３２０が絶縁ギャップ３１４ｂの中に延びており、第３の導電素子３１２を第１の導電素子３１０から電気的に絶縁している。第３の導電素子３１２が第２の導電素子３１８に電気的に接続されており、絶縁ギャップ３１４ｂ及び第１の導電素子３１０の一部の上方に延びている。第２の導電素子３１８が、１又はそれ以上のビア３２６を介して第２の導電層３０６に電気的に接続されている。第２の導電層３０６が、第１の導電層３０４のアンチパッド３３０（例えば、穴）を通る導電ビア３２８によって集積回路３２４の第２の端子３２７に接続されている。このような方法によって、改良型局在分布非ディスクリート容量性素子３０８により、第１の端子３１１と第２の端子３２７との間の共振及び／又は電流／電圧ノイズが、減少、減衰、抑制及び／又はフィルタリングされる。すなわち、高周波信号（例えば、共振、ノイズ、スパイク、等）が、コンデンサに組み込まれた不連続面を必要とせずに、回路基板面の追加的なスペースを占めることなしに、（第１の導電素子３１０と第２の導電層３０６との間の）改良型局在分布非ディスクリート容量性素子３０８を通過する。

図４は、図３の内蔵型局在分布非ディスクリート容量性素子の誘導ループ回路図である。内蔵型局在分布非ディスクリート容量性素子のレイアウトの組み合わせの電気的な効果が、１又はそれ以上の導電層及び／又は非導電層又は誘電層３０７を横切る１又はそれ以上のビア３１３に関するインダクタンスＬ_ｖｉａ、導電層３０４及び３０６を通る電気経路に関するインダクタンスＬ_ＺＢＣ、及び（導電層３０４及び３０６の間の）第１の誘電層３０２を横切るビアに関するインダクタンスＬ_ＢＣ、を示す等価回路によって表されている。（図２に示すような）バイパスコンデンサに組み込まれた面との比較によって、本発明は回路ループ全体のインダクタンスを減らすことで、高周波のカットオフを増加させる。高周波のカットオフを効果的に延ばすことで、高周波のバイパスの範囲を増やす。特に、不連続なコンデンサに組み込まれた面にビアを付け加えることに関する余分なインダクタンス及びこのような不連続なコンデンサ１１０に関するインダクタンスが除かれ又は減少する。

改良型局在分布非ディスクリート容量性素子３０８を回路基板３００の中に埋め込んで、回路基板３００の面のスペースを省いてもよい。結果として、コンデンサ素子３０８は製造工程で組み込まれた面に干渉せず、部分的又は完全に閉め出しゾーンの中にある。すなわち、コンデンサ素子３０８を、デバイスが回路基板３００の面に配置されない閉め出しゾーンの下方に配置してもよい。

図５は、図３の内蔵型局在分布非ディスクリート容量性素子の分解断面図及び平面図を示す。局在分布非ディスクリート容量性素子を形成するために、第１の導電素子３１０がＩＣデバイスのアンチパッドパターン３３０の周りの周囲帯として規定される。アンチパッドパターン３３０が（例えば、エッチング又は他の既知の製造方法によって）第１の導電層３０４に形成される。同様に、第２の導電素子３１８が、第１の導電層３０４から第２の導電素子３１８を電気的に絶縁する（例えば、エッチング又は他の既知の製造方法によって）絶縁ギャップ３１４を形成することによって第１の導電層３０４の一部で形成される。そして、第１の誘電素子３２０が第１の導電素子３１０又はその部分（例えば、第１の導電層３０４の周囲領域又は帯域）の上に蒸着又は積層される。（第１の導電素子３１０の周囲部分に沿って）第１の誘電素子３２０がギャップ３１４の中に延びており、第２の導電素子３１８から第１の導電素子３１０を電気的に絶縁させ易くしている。そして、第３の導電素子３１２が、ギャップ３１４を通して第１の誘電素子３２０の上（又はその部分）に、さらに第２の導電素子３１８の上（又はその部分）に蒸着又は積層される。内蔵型局在分布非ディスクリート容量性素子の平面図に示すように、電気経路部５０２がギャップ３１４の上に延びており、第３の導電素子３１２を第２の導電素子３１８の上に電気的に接続させる。１又はそれ以上の導電ビア３２６が第２の導電素子３１８を第２の導電層３０６に接続させる。このため、内蔵型局在分布非ディスクリート容量性素子が、第２の導電層３０６に向けて高周波が通過し得る第１の導電素子、第１の誘電素子３２０及び第３の導電素子３１２によって形成される。

内蔵型局在分布非ディスクリート容量性素子３０８が、調整可能及び／又は制御可能な等価な直列抵抗を形成して、回路の共振の減衰及び／又は電流／電圧ノイズの抑制を与える。例えば、第３の導電素子３１２が所望の共振減衰を与えるよう選択された抵抗材料を有している。第３の導電素子３１２のシート抵抗（オーム／スクエア）を制御することによって、抵抗を制御及び／又は調整してもよい。一実施例では、ＡＳＡＨＩ Ｒｅｓｅａｒｃｈ Ｃｈｅｍｉｃａｌ，ＬＬＣから入手できる２５オーム／スクエアの抵抗スクリーンプリントペーストＴＵ−２５−Ｍを用いて第３の導電素子３１２を作製してもよい。さらに、（図５に示すように）電気経路部５０２の長さ（ｌ）及び幅（ｗ）を調整することによって、抵抗を制御してもよい。例えば、電気経路部５０２の長さ（ｌ）は、０．００１５″で幅（ｗ）は０．０９０″である。０．７２ミルの導電素子３１２のスクリーン印刷厚さ（ｔ）及び経路部５０２及び経路部５１２の数がＮの場合には、抵抗素子の抵抗Ｒが：

のように決定される。

図６、７及び８は、一実施例に係る内蔵型局在分布非ディスクリート容量性素子の平面図を示す。本実施例では、ボールグリッドアレイ６０２が、第１の導電素子（領域）３１０に囲まれるようにして中央領域６１２の上方に配置されている。説明のために中央領域６１２及び第１の導電素子３１０が規定されるが、それらは第１の導電層３０４と一体の領域である。上記のように、内蔵型局在分布非ディスクリート容量性素子が、第１の導電素子３１０（図６）、誘電素子３２０（図７）、及び第３の導電素子３１２（図８）によって形成される。本実施例では、内蔵型局在分布非ディスクリート容量性素子（図５の３０８）が、ボールグリッドアレイ６０２が取り付けられたデバイスの周りの４カ所６０４、６０６、６０８及び６１０で第２の導電層（図５の３０６）に結合される。内蔵型局在分布非ディスクリート容量性素子は、上方にデバイスが（内蔵型局在分布非ディスクリート容量性素子に）取り付けられている場所の周囲領域にほぼ一致する領域（例えば、領域、大きさ、方向及び／又は場所）を占めていてもよい。ボールグリッドアレイ６０２の界面のいくつかは、第１の導電層３０４の第１の端子３１１及び第２の導電層３０６の第２の端子３２７として機能する。このため、内蔵型局在分布非ディスクリート容量性素子でＩＣデバイスを囲むことによって、デバイスに特有の静電容量が、高周波集積回路（ＩＣ）デバイスといったデバイスに与えられる。代替的な実施例では、（例えば、図６に示す４カ所よりも少ない又は多くの）複数の他の場所で内蔵型局在分布非ディスクリート容量性素子にデバイスを接続してもよい。

図９は、内蔵型局在分布非ディスクリート容量性素子を有する回路基板を製造するための方法を示す。第１の導電層及び第２の導電層が（例えば、蒸着、積層化等によって）誘電層の両側に提供される（ステップ９０２）。第１の導電素子が、ＩＣデバイスの周りの周囲領域によって第１の導電層の上に規定される（ステップ９０４）。第１の導電素子の領域、大きさ、方向及び／又は場所は、上方に（内蔵型局在分布非ディスクリート容量性素子に接続される）ＩＣデバイスが回路基板に取り付けられている領域にほぼ一致している。（例えば、エッチング又は他の既知の製造方法によって）第１の導電層から第２の導電素子を電気的に絶縁する第１の絶縁ギャップ領域を形成することによって、第１の導電素子とは異なる第２の導電素子が第１の導電層の一部から形成される（ステップ９０６）。（例えば、エッチング又は他の既知の製造方法によって）同時に上記のステップを実行してもよい。１又はそれ以上の導電ビアが、第２の導電素子から第２の導電層に向けて形成される（ステップ９０８）。第１の導電素子又はその部分（例えば、第１の導電素子の周囲領域）の上に誘電素子が形成される（例えば、蒸着又は積層）（ステップ９１０）。例えば、誘電素子が第２の導電素子の周りの第１の絶縁ギャップ領域の一部の中に延びてもよい。そして、第３の導電素子が、第１の絶縁ギャップを越えて、誘電素子の上方（又はその部分）に蒸着又は積層されており、第２の導電素子（又はその部分）に接続される（ステップ９１２）。第３の導電素子が抵抗材料を有しており、特定の実施に関する所望の等価直列抵抗（ＥＳＲ）を実現する。

局在分布非ディスクリート容量性素子の両側の回路基板に１又はそれ以上の追加層を追加してもよい（ステップ９１４）。１又はそれ以上の追加層の間に、局在分布非ディスクリート容量性素子を嵌め込んでもよい。第１の（面）端子から第１の導電素子に向けて第１の導電ビアが形成される（ステップ９１６）。同様に、第２の導電ビアが第２の（面）端子から第２の導電層に向けて形成される（ステップ９１８）。第１及び第２の端子により、デバイスが内蔵型局在分布非ディスクリート容量性素子に接続し得る（ステップ９２０）。このため、高周波が第２の導電層に向けて通過し得る内蔵型局在分布非ディスクリート容量性素子が、第１の導電素子、第１の誘電素子及び第３の導電素子によって形成される。

局在分布静電容量を製造する方法の一例によれば、ＡＳＡＨＩ Ｒｅｓｅａｒｃｈ Ｃｈｅｍｉｃａｌ，ＬＬＣから入手可能な５０の誘電率を具えた誘電ペーストＣＸ−１６をスクリーン印刷して硬化させ、中央領域６１２（図３、５、６、７及び８）の周りの第１の導電素子３１０に誘電層３２０（図３及び５）を形成してもよい。第３の導電素子３１２（上部コンデンサ電極）（図３、５及び８）を、ＡＳＡＨＩ Ｒｅｓｅａｒｃｈ Ｃｈｅｍｉｃａｌ，ＬＬＣから入手可能な２５のオーム／スクエアのシート抵抗を有する抵抗ペーストＴＵ−２５−Ｍを用いた第２のスクリーン印刷及び硬化に適用してもよい。一実施例の構成では、４つの電気経路部５０２（図５）が、（図８に示すように）局在分布容量性素子の周りにほぼ等間隔になっている。他の実施例では、複数の電気経路部５０２を採用してもよい。例えば、２、６、８等の電気経路部５０２をＢＧＡパターンの周りに配置してもよい。一実施例では、各電気経路部５０２の長さ及び幅を、局在分布容量性素子に０．７２オームのＥＳＲ値を与えるよう調整してもよい。電気経路部５０２の長さ、幅、及び／又は数を変えることによって及び／又は第３の導電素子３１２のシート抵抗を変えることによって、他の抵抗値を得てもよい。一実施例では、電気的に絶縁された第２の導電素子３１８のそれぞれが、第２の導電素子３１８を第２の導電層３０６に電気的に接続する３つの導電ビア３２６を有している。一実施例では、多数のビア３２６が、インダクタンスＬ_ＢＣを１／２４に減らし、これによって局在非ディスクリート容量性素子の分離範囲及び反共振モードの減衰を高周波まで効果的に増やす。

図１０及び図１１は、表面実装されたコンデンサを受容した同じような従来の多層回路基板と比較した改良型局在非ディスクリート容量性素子を具えた多層回路基板の電気的特性を示す。改良型局在非ディスクリート容量性素子を、絶縁された第２の導電素子３１８につき８つの電気経路部５０２、０．７２オームのＥＳＲ値、及び３つの導電ビア３２６を具えた上記の実施例のように形成及び／又は構成してもよい。図１０は、局在分布非ディスクリート容量性素子３０８を具えた場合と具えていない場合のＢＧＡ領域の広帯域の自己インピーダンススペクトルを示す。１乃至１００ＭＨｚの低周波数領域は、誘電層３２０（図５）の誘電厚さ及び上部コンデンサ電極又は第３の導電素子３１２の周囲長及び幅と一致する自己インピーダンス（４．２ｎＦの静電容量の増加に対応する）が減する領域１００２を示す。高い静電容量の値が、本発明の範囲内の（例えば、薄い誘電層といった）他の製造方法及び（高い誘電率を有する）材料を用いて達する。

図１１は、自己インピーダンスのスペクトルの高周波部及び導電平板層３０４及び３０６間に一般的に存在する反共振モードの詳細の拡大図を示す。導電平板層３０４及び３０６の回線経路の局在非ディスクリート容量性素子の追加（すなわち、等価な直列抵抗）が、高次の反共振モードの抑制効果を有している。上述のように、材料の選択及び／又は形状による改良型局在容量性素子のＥＳＲ値の調整が、反共振抑制効果を達成する。例えば、図１１では、２８６ＭＨｚでの反共振モードが、−２．７ｄｂだけ減少しており、５７５ＭＨｚでの反共振モードは、−２．３ｄｂだけ減少した。

局在分布非ディスクリート容量性素子の第１の導電層に対する位置を、回路基板の特性に応じて変えてもよい。複数の局在分布非ディスクリート容量性素子を、回路基板に取り付けられて各デバイスにそれ自身の局在分布静電容量を与える複数のＩＣデバイスと一致するよう第１の導電素子の上に配置してもよい。局在分布非ディスクリート容量性素子を、第１の導電層に埋め込み、第１の導電層の近くに配置し、及び／又は第１の誘電層に埋め込んでもよい。局在分布非ディスクリート容量性素子のこれら及び他の場所は、本発明の意図する範囲内にある。

本発明の様々な態様を、回路基板の様々な構成に採用してもよい。本発明の様々な実施例では、例えば、局在分布非ディスクリート容量性素子が、集積回路デバイス用のバイパスコンデンサとして機能する。また、本発明の様々な実施例では、第１及び第２の導電層が、回路基板の集積容量層を規定する。さらに、局在分布非ディスクリート容量性素子を、多層回路基板の様々なレベル又は層で配置してもよい。このため、当技術分野で既知の広範囲の回路基板の構成で、本発明を実施してもよい。

また、様々な態様を実施してもよいことに留意されたい。例えば、本発明の様々な実施例では、第１の導電層が複数のプリント回路基板の電力面である一方、本発明の他の実施例では、第１の導電層が多数のプリント回路基板の接地面である。

さらに、本発明の形態を、当技術分野で既知の回路基板及び容量性積層体の任意の材料で実施してもよい。本発明の様々な実施例では、局在分布非ディスクリート容量性素子の第１の誘電素子３２０が、所望の静電容量に達するよう選択された高い誘電率を有する材料を有している。本発明の様々な実施例では、第３の導電素子３１２が、所望の電気的効果を実現するよう選択された高いコンダクタンス又は制御抵抗を有する材料を有している。回路基板の製造の技術分野で既知のこれら及び他の材料は、本発明の範囲内にある。

図３、４、５、６、７、８、９、１０及び／又は１１に示すような、１又はそれ以上の部品、ステップ、及び／又は機能を、１つの部品、ステップ、又は機能に再構成及び／又はこれらに組み合わせ、又はいくつかの部品、ステップ、又は機能で疑似乱数の生成の動作に影響を及ぼさずに実施してもよい。また、さらなる素子、部品、ステップ、及び／又は機能を本発明から逸脱せずに加えてもよい。図３、４、５、６、７及び／又は８に示すような、装置、デバイス、及び／又は部品を、図９に示すような１又はそれ以上の方法、態様、又はステップを実行するよう構成してもよい。

特定の典型的な実施例を説明し添付図面に図示したが、このような実施例は本発明の単なる具体例であって本発明の範囲を限定するものではなく、様々な他の改変が可能であるため、本発明は図示及び説明された特定の構成及び配置に限定されないことに留意されたい。当業者は、本発明の範囲及び精神から逸脱せずに、上述したような好適な実施例の様々な改造及び改変を構成し得ることを認識するであろう。このため、添付の特許請求の範囲内で、本書で特別に記載したもの以外で本発明を実施してもよいことに留意すべきである。

Claims (20)

1. 第１の面と対向する第２の面とを有する第１の誘電層と；
   当該第１の誘電層の前記第１の面に結合された第１の導電層と；
   前記第１の誘電層の前記第２の面に結合された第２の導電層と；
   前記第１の導電層に隣接する局在分布非ディスクリート容量性素子と；を具えており、
   前記容量性素子が、当該容量性素子によって分離されるデバイスの周囲と略一致する周囲領域を占めていることを特徴とするプリント回路基板。
2. 前記局在分布非ディスクリート容量性素子が、
   前記第１の導電層の領域によって規定される第１の導電素子と；
   前記第１の導電層の絶縁ギャップによって規定される第２の導電素子であって、前記第１の導電素子に対して離れているが近接しており、前記第１の導電層から電気的に絶縁された第２の導電素子と；
   前記第１の導電素子の上方に配置された誘電素子と；
   当該誘電素子の上方に配置され、前記絶縁ギャップを越えて延在し、前記第２の導電素子に接続される第３の導電素子と；
   前記第２の導電素子及び前記第２の導電層に接続される１又はそれ以上の導電性のビアと；
   を有していることを特徴とする請求項１に記載のプリント回路基板。
3. さらに、第１の面端子から前記第１の導電素子に延びる第１の電気ビアと；
   第２の面端子から前記第２の導電層に延びる第２の電気ビアと；
   を具えていることを特徴とする請求項２に記載のプリント回路基板。
4. 前記第１の導電素子が、前記デバイスを分離するボールグリッドアレイアンチパッドパターンの周囲帯域として規定されていることを特徴とする請求項２に記載のプリント回路基板。
5. さらに、前記局在分布非ディスクリート容量性素子の上方に配置され、前記回路基板の中に前記局在分布非ディスクリート容量性素子を組み込む１又はそれ以上の回路基板層を具えていることを特徴とする請求項１に記載のプリント回路基板。
6. 前記第１の導電層及び前記第２の導電層が、前記プリント回路基板の内蔵静電容量を規定し、
   前記局在非ディスクリート容量性素子が、それが結合される前記デバイスに異なるバイパス静電容量を与えることを特徴とする請求項１に記載のプリント回路基板。
7. 前記第１の導電層が、電力面又は接地面のうちのいずれか一方であることを特徴とする請求項１に記載のプリント回路基板。
8. 前記第３の導電素子が、所望の等価直列抵抗を実現するよう選択された抵抗材料を有していることを特徴とする請求項１に記載のプリント回路基板。
9. 前記容量性素子によって占められる前記領域が、前記容量性素子に結合される前記デバイスの周囲領域に略一致していることを特徴とする請求項１に記載のプリント回路基板。
10. 回路基板に内蔵された局在分布非ディスクリート容量性素子であって、
    前記回路基板の第１の導電層の領域によって規定される第１の導電素子と；
    前記第１の導電層の絶縁ギャップによって規定される第２の導電素子であって、前記第１の導電素子に対して離れているが近接しており、前記第１の導電層から電気的に絶縁された第２の導電素子と；
    前記第１の導電素子の上方に配置され、前記第１の導電素子と前記第２の導電素子との間の領域に延びる誘電素子と；
    前記誘電素子の上方に配置され、前記絶縁ギャップを越えて延在し、第２の導電素子に接続されて前記第１の導電素子と前記第２の導電素子との間にバイパス静電容量を形成する第３の導電素子と；
    を具えていることを特徴とする局在分布非ディスクリート容量性素子。
11. １又はそれ以上の回路基板層が、前記局在分布非ディスクリート容量性素子の上方に配置され、前記回路基板の中に前記局在分布非ディスクリート容量性素子を組み込んでいることを特徴とする請求項１０に記載の局在分布非ディスクリート容量性素子。
12. 前記容量性素子が、当該容量性素子に結合されるデバイスが上方に取り付けられる場所に略一致する領域を占めていることを特徴とする請求項１０に記載の局在分布非ディスクリート容量性素子。
13. 前記容量性素子が、当該容量性素子に結合されるデバイスの周囲領域に略一致している領域を占めていることを特徴とする請求項１０に記載の局在分布非ディスクリート容量性素子。
14. 前記容量性素子が、当該容量性素子に結合されるデバイスに近接した前記回路基板の面上の閉め出しゾーンの下方の領域を占めていることを特徴とする請求項１０に記載の局在分布非ディスクリート容量性素子。
15. 内蔵型局在非ディスクリート容量性素子を具えたプリント回路基板を製造するための方法であって、
    第１の面と対向する第２の面とを有する第１の誘電層を用意するステップと；
    前記第１の誘電層の前記第１の面に第１の導電層を設けるステップと；
    前記第１の誘電層の前記第２の面に第２の導電層を設けるステップと；
    前記第１の導電層に前記局在非ディスクリート容量性素子を形成するステップと；
    を具えており、
    前記容量性素子が、前記容量性素子に結合されるデバイスが上方に取り付けられる場所に略一致する領域を占めていることを特徴とする方法。
16. 前記第１の導電層に局在非ディスクリート容量性素子を形成するステップが、
    前記第１の導電層に第１の導電素子を規定するステップと；
    前記第１の導電層に絶縁ギャップによって規定される第２の導電素子であって、前記第１の導電素子に対して離れているが近接しており、前記第１の導電層から電気的に絶縁された第２の導電素子を形成するステップと；
    前記第１の導電素子の上方に誘電素子を形成するステップと；
    前記誘電素子の上方に、前記絶縁ギャップを越えて延在して前記第２の導電素子に接続される第３の導電素子を形成するステップと；
    前記第２の導電素子及び前記第２の導電層を結合する１又はそれ以上の導電ビアを形成するステップと；
    を具えていることを特徴とする請求項１５に記載の方法。
17. 前記第３の導電素子が、所望の等価直列抵抗を実現するよう選択された抵抗材料を有しており、
    前記局在非ディスクリート容量性素子が、それが結合される前記デバイスに異なるバイパス静電容量を与えることを特徴とする請求項１５に記載の方法。
18. さらに、第１の面端子から前記第１の導電素子に延びる第１の電気ビアを形成するステップと；
    第２の面端子から前記第２の導電層に延びる第２の電気ビアを形成するステップと；
    を具えていることを特徴とする請求項１５に記載の方法。
19. さらに、前記局在分布非ディスクリート容量性素子の上方に１又はそれ以上の回路基板層を設けて、前記回路基板の中に前記局在分布非ディスクリート容量性素子を組み込むステップを具えていることを特徴とする請求項１５に記載の方法。
20. さらに、前記プリント回路基板に前記デバイスを取り付けるステップと；
    前記デバイスを前記局在分布非ディスクリート容量性素子に接続するステップと；
    を具えていることを特徴とする請求項１５に記載の方法。

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