KR20080109682A

KR20080109682A - Ｅｓｒ이 제어된 디커플링 캐패시터

Info

Publication number: KR20080109682A
Application number: KR1020080056005A
Authority: KR
Inventors: 앤드류 피. 리터; 마리아네 베로리니; 킴벌리 엘. 반알스틴
Original assignee: 에이브이엑스 코포레이션
Priority date: 2007-06-13
Filing date: 2008-06-13
Publication date: 2008-12-17
Also published as: CN101369487A; US8045319B2; US20080310076A1; JP2009060080A

Abstract

신호 및 전력 필터링 기술에 대한 광범위한 응용 가능성을 갖는 제어 ESR 디커플링 캐패시터 설계를 제공하는 방치 및 방법이 개시된다. 그러한 캐패시터 설계는, 신호 레벨 및 전력 레벨 환경 양자를 포함하는 디커플링 어플리케이션에서의 사용을 위한 특징을 제공한다. 제어 ESR은 장치 내에서 액티브 전극층에 연장된 길이 탭 커넥션을 제공함으로써 제공된다.

필터링, 디커플링, 캐패시터, 전극층

Description

ＥＳＲ이 제어된 디커플링 캐패시터{CONTROLLED ESR DECOUPLING CAPACITOR}

본 출원은, 2007년 6월 13일자로 제출된, "CONTROLLED ESR DECOUPLING CAPACITOR"라는 제목의 미국 임시 특허 출원 USSN 60/934,397의 이득을 청구하며, 그 전체 내용이 본 명세서에 포함된다.

본원의 기술 내용은 캐패시터에 관한 것이다. 보다 구체적으로, 본원의 기술 내용은 신호 및 전력 필터링 기술에 대해 광범위한 응용 가능성을 갖는 수직 배향된, 다층 세라믹 캐패시터 구조에 관한 것이다.

본원의 기술 내용은 개괄적으로 디커플링 캐패시터를 위한 개선된 컴포넌트 설계에 관한 것으로, 그 결과 비교적 저비용, 낮은 인덕턴스 및 제어 가능한 ESR(Equivalent Series Resistance)의 특성이 부여된 장치를 얻는다는 것이다.

전자 회로 어플리케이션에서 절환 속도(switching speeds)가 증가하고 펄스 상승 시간(pulse rise times)이 감소함에 따라, 인덕턴스 감소에 대한 필요성은 개선된 시스템 성능에 대한 상당한 제한이다. 로컬 에너지 소스의 역할을 하는 디커플링 캐패시터 조차, 계산식 V=L(di/dt)로 나타내는 것과 같은, 받아들이기 어려운 전압 스파이크를 발생할 수 있다. 따라서, di/dt가 매우 클 수 있는 고속 회로에 서, 전위 스파이크(potential voltage spikes)의 크기는 단지 인덕턴스 값 L을 줄임으로써 감소될 수 있다.

종래 기술은 표준 다층 칩 캐패시터와 비교해서 칩 캐패시터의 동등 직렬 인덕턴스, 즉 ESL을 줄이기 위한 여러 방책을 포함한다. 첫 번째 예시적인 방책은 AVX사(AVX Corporation)에서 제조하고 판매하는 LICC(Low Inductance Chip Capacitor)에서 사용되는 것과 같은, 역 기하 말단(reverse geometry termination)이다. LICC에서, 전극은 단측(short side) 대신 칩의 장측(long side)에서 종결된다. 칩 캐패시터의 총 인덕턴스는 그것의 길이 대 폭 비율에 의해 일부 결정되므로, LICC 역 기하 말단은 결과적으로 종래의 MLC 칩으로부터 팩터 6 만큼 많이 인덕턴스를 감소시키게 된다.

IDC들(Interdigitated capacotors)은 캐패시터 인덕턴스를 줄이기 위한 두 번째 공지된 방책을 포함한다. IDC들은 주요 부분과 캐패시터 주변에 형성된 각각의 말단들에 접속하는 다수의 탭 부분을 구비하는 전극을 포함한다. 다수의 그러한 말단은 장치의 기생 인덕턴스의 감소를 도울 수 있다. IDC의 예는 미국 특허 제6,243,253호(DuPre 등)에 개시된다.

캐패시터 인덕턴스에 있어서의 감소를 위해 이용되는 또 다른 공지된 방책은 캐패시터 전극들의 상호 인덕턴스 팩터를 최소화하기 위해 대체 전류 경로(alternative current paths)를 설계하는 것을 수반한다. AVX사에서 LICA^® 브랜드로 제조하고 판매하는, 저(low) 인덕턴스 칩 어레이 제품(product)은 양극판 바 깥으로 흐르는 충전 전류가 인접한 음극판을 따라 반대 방향으로 리턴하도록 볼 그리드 어레이 다층 캐피시터를 형성함으로써 상호 인덕턴스를 최소화한다. LICA^® 브랜드 기술의 이용은 전극의 낮은 애스펙트비(low aspect ratio), 인덕턴스를 소거시키는(cancel) 전극 탭들의 배치 및 실장 표면에 대한 전극의 수직 애스펙트에 의해 낮은 인덕턴스 값을 달성한다.

인덕턴스를 최소화하기 위해 사용된 역 전류 경로를 갖는 인접한 전극들을 포함하는 추가적인 참조 문헌으로서, 미국 공개 특허 출원 제2005/0047059호(Togashi 등) 및 미국 특허 제6,292,351호(Ahiko 등)가 있다. 상기 두 참조 문헌들 역시 실장 표면에 관계있는 전극의 수직 애스펙트를 이용한다. 수직-배향된 위치에서 사용하기 위한 전극을 개시하는 추가적인 참조 문헌으로서, 미국 특허 제5,517,385호(Galvagni 등), 제4,831,494호(Arnold 등), 및 제6,885,544호(Kim 등)가 있다.

용량성 장치(capacitive device)를 포함하는 집적 회로 패키지에서 인덕턴스를 감소시키는 특징을 개시하는 공지된 참조 문헌으로는 미국 특허 제6,483,692호(Figueroa 등)가 있다. 그러한 참조 문헌에서는, 인덕턴스는 전류가 흘러야(follow) 하는 회로 보드 "루프 영역" 혹은 전기적 거리(혹은 스팬(span))와 관련이 있다는 것을 인지한다. 그러한 루프 영역을 최소화하여 인덕턴스 레벨을 줄이는 것은 Figeuroa 등에서 바람직하다. Figueroa 등에는 연장된 표면 랜드(extended surface lands) 또한 준비되어, 인덕턴스 및 저항 레벨이 감소된 보다 신뢰할만한 접속을 얻게 된다는 보다 큰 표면 영역을 제공한다.

또한, 미국 특허 제6,661,640호(Togashi)는 장치 말단의 표면 영역을 최대화함으로써 디커플링 캐패시터의 ESL을 줄이는 특징이 개시되어 있습니다. 미국특허 제6,917,510호(Prymak)는 전극 간에 협소한 갭을 초래하도록 형성되는 말단 연장을 갖는 캐패시터 실시예를 개시하고 있습니다. 또한, 미국 특허 제6,822,847호(Devoe et al.)는 단부 전극은 캐패시터 몸체의 중앙부에서 얇은 분리 선을 제외한 모두를 커버한다. 미국 특허 제7,054,136호(Ritter et al.)는 말단에서 제어된 저항성 재료의 양을 제공하는, 저 인덕턴스 제어 등가 직렬 저항 다층 세라믹 캐패시터(a low inductance controlled equivalent series resistance multilayer ceramic capacitor)를 개시한다.

또한, 컴포넌트 인덕턴스를 줄이는 특징을 포함하는 공지된 참고 문헌은, 미국 특허 제 6,757,152호(Galvagni et al.) 및 미국 특허 제6,606,237호(Naito et al.)에 대응하는데, 여기서, 다층 캐패시터 내의 상부 전극에 대해 낮은 인덕턴스 접속을 형성하기 위해서 전도성 바이어스를 사용하는 것이 일반적이다.

또한, 낮은 인덕턴스 다층 전자 장치에 대한 임의의 양태를 언급할 수 있는 배경 참고 문헌은, 미국 특허 제6,576,497호(Ahiko et al.), 미국특허 제3,444,436호(Coda) 및 미국 공개 특허 출원 제2004/0184202호(Togashi et al.)을 포함한다.

상기 미국 특허 및 공개 특허 출원 모두의 개시는 실제로 본 출원에 모두 통합된다.

다양한 특징 및 다른 특징이 다층 전자 컴포넌트 및 관련 제조 방법의 분야 에 공지되어 있지만, 일반적으로 여기서 논의된 모든 이슈를 언급하는 어떤 설계도 출현하지 않았다.

종래 기술에서 접했으며 본 발명을 통해 언급되었던, 인식된 특징의 관점에서, 다층 세라믹 캐패시터의 ESR(equivalent series resistance)을 제어하기 위한 향상된 장치 및 방법이 개발되었다.

예시적인 구성에서, 광범위한 캐패시턴스값과, 신호 레벨 라인에 대한 효과적인 필터링 능력은 물론 전력 레벨 라인 또는 회로 평면(circuit plane)의 디커플링(decoupling)을 제공하기 위한 크기로 조절될 수도 있는 수직 배향된 캐패시터 구조가 제공된다.

그들의 좀 더 간단한 형태들 중 하나에서, 활성 전극에 추가적인 경로 길이를 사용하여 ESR을 증가시킴으로써 제어된 ESR을 제공하는 다층, 수직 배향한 세라믹 캐패시터 구조가 제공된다.

비교적 작은 장치에서 회로 보드 위에 장치의 분포된 배치를 허용하는 현 기술에 따라 캐패시터들이 생산될 수도 있는 이러한 타입의 장치의 다른 포지티브한 양상이 있다.

본 발명의 임의 실시예들의 양상에 따라, 장치 내에 전류 소거(current cancellation)를 최적화하여 ESL을 최소화하는 방법이 제공된다.

본 발명의 다른 실시예들의 임의의 양상에 따라, 어플리케이션을 디커플링하기 위한 특성을 갖는 랜드 그리드 피드쓰루 캐패시터를 제공하기 위한 방법이 개발되었다.

본 발명의 다른 실시예의 추가적인 양상에 따라, LGA(land grid array) 및 FCT(Fine Copper Termination) 기술에 기초하여 수직 배향된 장치를 제공하기 위한 장치 및 그 수반 방법이 개발되었다.

본 발명의 부가적인 실시예의 또 다른 양상에 따르면, 비교적 높은 캐패시턴스값을 갖는 장치를 제공하기 위한 장치 및 방법이 개발되었다.

본 발명에 따른 한가지 예시적인 실시예는 다층 전자 컴포넌트에 관한 것으로, 이 다층 전자 컴포넌트는 복수의 제1 전극층 - 각각의 상기 제1 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭(extended length tab) 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -; 복수의 상기 제1 전극층과 교대로 적층되고, 그 제1 전극층과 거울상(mirror image)인 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -; 상기 제1 전극층의 부분을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 접속하는 제1 도전 말단층(termination layer); 및 상기 제2 절연층의 부분을 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 접속하는 제2 도전 말단층을 포함한다. 이러한 구성을 가짐으로써, 상기 제1 및 제2 도전층 각각의 적어도 하나의 상기 연장 길이 탭 커넥션은, 각각의 그 도전층까지의 각각의 경로의 유효 길이를 선택적으로 형성하도록 선택적으로 구성되고, 이에 의해, 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층과 복수의 제2 전극층을 통해 상기 제2 도전 말단층으로 전류 경로가 형성되되, 상기 제2 도전 말단층은 상기 컴포넌트에 대하여 등가의 직렬 저항을 제어한 각각의 전류 경로를 형성하기 위해 관련 회로 기판과 협력한다.

상술한 구성에서, 상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션의 길이, 폭 및 두께 중 적어도 하나는, 상기 컴포넌트에 대한 등가의 직렬 저항을 선택적으로 형성하도록 선택적으로 구성된다.

상술한 예시적인 실시예의 다른 변경에서, 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료는, 상기 제1 및 제2 전극층 모두의 상기 적어도 하나의 에지의 부분을 따라 그 사이에 갭을 형성하도록 구성되고, 이에 의해, 상기 전류 경로는 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층과 복수의 제2 전극층을 통해 상기 제2 도전 말단층까지 형성된전류 루프 영역을 포함하되, 상기 제2 도전 말단층은 상기 컴포넌트의 등가 직렬 인덕턴스를 낮추도록 각각의 전류 소거 경로를 형성하기 위해 관련 회로 기판과 협력한다. 이러한 예시적인 구성에서, 바람직하기로는, 말단층 재료의 이격 거리(spacing)는 상기 갭이 감소함에 따라 상기 컴포넌트의 등가 직렬 인덕턴스를 감소시키도록 상기 갭에서 최소가 된다.

상술한 예시적인 구성에서, 상기 다층 전자 컴포넌트는 수직 지향, 다층 세라믹 디커플링 캐패시터를 포함할 수도 있다.

상술한 예시적인 실시예의 다른 변경에서, 회로 기판 조합체는 상술한 예제 중 임의의 것의 다층 전자 컴포넌트; 회로 기판; 상기 회로 기판과 동일측에 형성되고, 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료를 각각 맞물리도록 구성된 복수의 도전 트레이스; 상기 회로 기판 내에 형성된 제1 도전 평면; 상기 회로 기판 내에 형성된 제2 도전 평면; 및 상기 회로 기판을 통해 형성되고, 상기 각각의 제1 및 제2 도전 말단층 재료를 상기 회로 기판 내에 형성된 상기 도전 평면과 커플링하도록 구성된 복수의 도전 비아(via)를 포함한다. 상술한 예에서, 상기 제1 도전 층 재료는 전력 또는 신호 경로 중 하나를 포함할 수도 있고, 상기 제2 도전층 재료는 접지면을 포함할 수도 있다.

대안적으로 실시될 수도 있는 상술한 예시적인 실시예의 다른 변경에서, 상기 다층 전자 컴포넌트가 상기 각각의 절연층의 각각에 형성되고, 관계된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 절연되는 적어도 하나의 에지 탭 부분을 더 포함할 수도 있고, 이 에지 탭 부분은 관계된 상기 절연층의 제1 표면의 적어도 한 에지를 따라 각각 연장하도록 선택적으로 구성되고, 상기 각각의 탭 부분은 말단 재료의 형성을 위한 에지 핵형성 영역을 제공한다.

본 예시적인 실시예에서, 본 발명의 다층 전자 컴포넌트는 상기 도전층 각각의 주 전극 영역으로부터 각각의 절연층의 제1 표면의 적어도 하나의 에지로 각각 연장되어, 각각의 개별 도전층으로 이중 액세스를 제공함으로써 상기 컴포넌트의 등가 인덕턴스를 상대적으로 감소시키는 적어도 하나의 제2 연장 길이 탭 커넥션을 더 포함할 수도 있다.

상술한 다층 전자 컴포넌트의 예시적인 실시예에서, 다층 전자 컴포넌트는 다수의 전극 캐패시터를 디커플링하는 수직 지향, 다층 세라믹 이중 캐패시터를 더 포함할 수도 있고, 상기 제1 및 제2 전극층 각각은, 상기 각각의 절연층의 각각에 형성되고, 관계된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 절연되는 적어도 두 개의 에지 탭 부분을 더 포함하고, 이 에지 탭 부분은 관계된 상기 절연층의 제1 표면의 적어도 두 에지를 따라 각각 연장하도록 선택적으로 구성되고, 상기 각각의 탭 부분은 말단 재료의 형성을 위한 에지 핵형성 영역을 제공하며, 상기 다층 전자 컴포넌트는 복수의 각각의 제3 및 제4 도전층을 포함하고, 상기 각각의 제3 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제3 절연층, 상기 제3 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역을 갖는 제3 도전층, 및 상기 제3 도전층의 주 전극 영역으로부터 상기 제3 절연층의 제1 표면의 적어도 두 개의 에지로 연장되는 적어도 두 개의 연장 길이 탭 커넥션을 포함하고, 상기 복수의 제4 전극층 각각은 복수의 상기 제3 전극층과 교대로 적층되고 그 제1 전극층과 거울상으로, 각각의 상기 제4 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제4 절연층, 상기 제4 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역을 갖는 제4 도전층, 및 상기 제4 도전층의 주 전극 영역으로부터 상기 제4 절연층의 제1 표면의 적어도 두 개의 에지로 연장되는 적어도 두 개의 연장 길이 탭 커넥션을 포함한다.

다른 본 발명의 예시적인 실시예는 회로 기판과 전자 컴포넌트의 조합체에 관한 것으로, 이 회로 기판과 전자 컴포넌트의 조합체는 다층 인쇄 회로 기판 상에 장착되고 신호 레벨 라인에 대한 유효 필터링 능력 및 전력 레벨 라인 또는 회로 평면의 디커플링용으로 그 전자 컴포넌트의 등가 직렬 저항을 제어하는 다층 랜드 그리드 피드쓰루 수직 지향 세라믹 캐패시터를 포함한다. 이러한 예시적인 본 발명의 조합체는 복수의 제1 전극층 - 각각의 상기 제1 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -; 복수의 상기 제1 전극층과 교대로 적층되고, 그 제1 전극층과 거울상(mirror image)인 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -; 상기 제1 전극층의 부분을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 접속하는 제1 도전 말단층; 상기 제2 절연층의 부분을 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 접속하는 제2 도전 말단층; 상기 회로 기판과 동일측에 형성되고, 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료를 각각 맞물리도록 구성된 복수의 도전 트레이스; 상기 회로 기판 내에 형성된 제1 도전 평면; 상기 회로 기판 내에 형성된 제2 도전 평면; 및 상기 회로 기판을 통해 형성되고, 상기 각각의 제1 및 제2 도전 말단층 재료를 상기 회로 기판 내에 형성된 상기 도전 평면과 커플링하도록 구성된 복수의 도전 비아(via)를 포함한다. 이러한 예시적인 실시예에서, 바람직하기로는 상기 제1 도전층 재료는 전력 또는 신호 경로 중 하나를 포함하고, 상기 제2 도전층 재료는 접지면을 포함하고; 상기 제1 및 제2 도전층 각각의 적어도 하나의 상기 연장 길이 탭 커넥션은, 각각의 그 도전층까지의 각각의 경로의 유효 길이를 선택적으로 형성하도록 선택적으로 구성되고, 이에 의해, 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층과 복수의 제2 전극층을 통해 상기 제2 도전 말단층까지 전류 경로가 형성되되, 상기 제2 도전 말단층은 상기 컴포넌트에 대하여 등가의 직렬 저항을 제어한 각각의 전류 경로를 형성하기 위해 관련 회로 기판과 협력한다.

본 발명의 또 다른 예시적인 실시예는 다층 랜드 그리드 피드쓰루 수직 지향 세라믹 캐패시터에 관한 것으로, 이 캐패시터는 전력 레벨 라인 또는 회로 평면의 디커플링 및 신호 레벨 라인을 위한 효과적인 필터링 능력을 제공하고, 제어된 등가 직렬 저항을 제공하고, 전류 소거 기술을 사용해서 낮은 등가 직렬 인덕턴스를 제공하기 위해서, 다층 인쇄 회로 기판 상에 장착하기 위한 것이다. 이러한 본 발명의 예시적인 조합체는, 복수의 제1 전극층 - 각각의 상기 제1 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭(extended length tab) 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -; 복수의 상기 제1 전극층과 교대로 적층되고, 그 제1 전극층과 거울상(mirror image)인 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -; 상기 제1 전극층의 부분들을 덮으며, 상기 복수의 제1 전극층의 각각의 상기 제1 도전층을 전기적으로 접속시키는 제1 도전 말단층 재료; 및 상기 제2 전극층의 부분들을 덮으며, 상기 복수의 제2 전극층의 각각의 상기 제2 도전층을 전기적으로 접속시키는 제2 도전 말단층 재료를 더 포함한다. 이러한 예시적인 실시예에서, 바람직하기로는 상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션은, 각각의 도전층에 대한 각 경로의 효과적 길이를 선택적으로 설정하도록 선택적으로 구성되어, 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해서 상기 제1 도전 말단층으로부터, 상기 컴포넌트에 대해 제어된 등가 직렬 저항을 갖는 각각의 전류 경로를 형성하기 위해 관련 회로 기판과 협력하는 상기 제2 도전 말단층까지 전류 경로가 형성되고, 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료는, 상기 제1 및 제2 전극층 둘 다의 적어도 하나의 에지의 일 부분을 따라서 그 사이에 갭을 형성하도록 구성되어, 상기 전류 경로가, 상기 컴포넌 트의 등가 직렬 인덕턴스를 낮추기 위해, 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해서 상기 제1 도전 말단층으로부터, 각 전류 소거 경로를 형성하기 위해 관련 회로 기판과 협력하는 상기 제2 도전 말단층까지 형성된 전류 루프 영역을 포함하고, 말단층 재료 이격 거리가 상기 갭에서 최소화되어, 상기 갭이 감소됨에 따라 상기 컴포넌트의 등가 직렬 인덕턴스의 감소를 제공하는, 다층 인쇄 회로 기판 상에 장착한다.

본 분야의 통상의 기술을 가진 자라면, 본 발명은 장치 및 방법 둘다에 동등하게 관련된 것이라는 것을 전체적인 본 설명을 통해 이해할 것이다. 다층 전자 컴포넌트를 제조하기 위한 본 발명의 예시적인 방법은 복수의 제1 전극층- 각각의 상기 제1 전극층은, 4개의 에지로 구속된 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역을 갖는 제1 도전층 및 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지로 연장되는 적어도 하나의 연장 길이 탭 커넥션을 포함함 -을 제공하는 단계와, 상기 복수의 제1 전극층의 거울상을 포함하는 복수의 제2 전극층- 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역을 갖는 제2 도전층, 및 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지로 연장되는 적어도 하나의 연장 길이 탭 커넥션을 포함함 -을 제공하는 단계와, 상기 제1 및 제2 전극층을 개별적인 교대하는 층으로 위치시키는 단계와, 상기 제1 전극층의 부분을 커버하고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 접속하는 제1 도전 말단층(termination layer)을 제공하는 단계와, 상기 제2 절연층의 부분을 커버하고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 접속하는 제2 도전 말단층을 제공하는 단계와, 상기 제1 및 제2 도전층 각각의 적어도 하나의 상기 연장 길이 탭 커넥션을 각각의 그 도전층으로 각각의 경로의 유효 길이를 선택적으로 형성하도록 선택적으로 구성하여, 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층과 복수의 제2 전극층을 통해 상기 제2 도전 말단층으로 전류 경로가 형성되며, 상기 제2 도전 말단층은 상기 컴포넌트에 대하여 등가의 직렬 저항을 제어한 각각의 전류 경로를 형성하기 위해 관련 회로 기판과 상호작용하도록 하는 단계를 포함한다.

본 발명의 다른 예시적인 방법은 회로 기판과 전자 컴포넌트 조합체의 제조 방법에 관한 것으로, 상기 회로 기판과 전자 컴포넌트 조합체는, 신호 레벨 라인에 대한 효과적인 필터링 능력과, 파워 레벨 라인 또는 회로 평면의 디커플링을 위해, 또한 그 전자 컴포넌트의 제어된 등가 직렬 저항을 제공하기 위해 다층 인쇄 회로 기판상에 장착된 다층 랜드 그리드 피드쓰루 수직 지향 세라믹 캐패시터(multilayer land grid feedthrough vertically-oriented ceramic capacitor)를 포함하며, 상기 방법은, 복수의 제1 전극층 - 각각의 상기 제1 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭(extended length tab) 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하 나의 에지까지 연장됨 - 을 제공하는 단계; 복수의 상기 제1 전극층과 교대로 적층되고, 그 제1 전극층과 거울상(mirror image)인 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 - 을 제공하는 단계; 각각의 교대층에 상기 제1 및 제2 전극층을 위치시키는 단계; 상기 제1 전극층의 부분을 덮고 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 접속하는 제1 도전 말단층 재료를 제공하는 단계; 상기 제2 절연층의 부분을 덮고 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 접속하는 제2 도전 말단층 재료를 제공하는 단계; 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료를 제각기 채우도록 구성된 복수의 도전 트레이스를 상기 회로 기판의 같은 쪽에 형성하는 단계; 제1 도전 평면을 상기 회로 기판에 형성하는 단계; 제2 도전 평면을 상기 회로 기판에 형성하는 단계; 각각의 제1 및 제2 도전 말단층 재료를 상기 회로 기판에 형성된 상기 도전 평면과 제각기 결합하도록 구성된 복수의 도전 비아를 상기 회로 기판을 통해 형성하는 단계; 파워 또는 신호 경로 중 하나로서 상기 제1 도전층 재료를 제공하는 단계; 그라운드 평면으로서 상기 제2 도전층 재료를 제공하는 단계; 및 각각의 도전층에 대한 각각의 경로의 효과적인 길이를 선택적으로 설정하기 위해 상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션을 선택적으로 구성하는 단 계를 포함하며, 전류 경로는 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제1 도전 말단층으로부터 상기 제2 도전 말단층으로 형성되고, 상기 제2 도전 말단층은 상기 컴포넌트 대하여 제어된 등가 직렬 저항을 갖는 각각의 전류 경로를 형성하기 위해 상기 회로 기판과 협력한다.

본 발명의 추가적인 목적 및 이점들이 본 명세서의 상세한 설명에 개시되어 있으며, 또한 상세한 설명으로부터 본 분야의 숙련된 자에게는 명백할 것이다. 또한, 구체적으로 도시되고, 참고되며 논의된 특징, 구성요소 및 스텝들에 대한 변형 및 변경은 상술한 본 발명의 사상 및 범위로부터 동떨어짐없이 본 발명의 다양한 실시예 및 이용에서 실행될 수도 있다는 것을 또한 이해하여야 한다. 변경은 도시된, 참조된 또는 논의된 것에 대한 등가 수단, 특징 또한 스텝의 대체와, 다양한 구성요소, 특징, 스텝 등의 기능적, 동작적 또는 위치적인 반전을 포함할 수도 있지만, 이에 국한되지 않는다.

또한, 본 발명의 다른 실시예는 물론 현재의 바람직한 실시예는 현재 개시된 특징, 스텝 또는 구성요소의 다양한 조합 또는 구성 또는 이들의 등가물(도면들의 상세한 설명에서 논의되거나 도면들에 특별히 나타나지 않은 구성, 구성요소 또는 스텝의 조합 또는 그 구성을 포함함)을 포함할 수도 있다는 것을 이해할 것이다. 요약 부분에서 반드시 논의되지 않은, 본 발명의 추가적인 실시예들은 상술한 요약돤 목적에서 참조된 특징, 구성요소 또는 스텝의 양상의 다양한 조합, 및/또는 본 명세서에서 논의된 것 이외의 다른 특징, 구성요소 또는 스텝을 포함하고 결합할 수도 있다. 본 분야의 통상의 기술을 가진 자라면 명세서의 나머지 부분을 리뷰할 시 그러한 실시예의 특징 및 양상과 그 밖의 것들을 보다 잘 이해할 것이다.

본 발명에 의하면, 비교적 저비용, 낮은 인덕턴스 및 제어 가능한 ESR(Equivalent Series Resistance)의 특성이 부여된 장치를 얻을 수 있다.

발명의 요약에서 논의된 것처럼, 본 발명의 청구 대상은 다층 세라믹 캐패시터(multi-layer ceramic capacitor)에서의 제어(controlled) 등가 직렬 저항(equivalent series resistance; ESR)을 위한 향상된 장치 및 방법과 특히 관련된다.

개시된 기술의 특징을 선택적으로 조합한 것들은 본 발명의 청구 대상의 복수의 다른 실시예에 대응한다. 여기서 논의되고 제시된 예시적 실시예들의 각각은 본 발명의 청구 대상이 제한된다는 점을 말하는 것은 아니라는 것을 주의해야 한다. 일 실시예의 부분으로 도해되거나 설명된 특색 또는 단계는 다른 실시예의 특징들과 조합되어 또 다른 실시예를 산출할 수 있다. 또한, 소정 특색들이, 동일 또는 유사한 기능을 수행하는, 명시적으로 언급되지 않은 유사한 장치들 또는 특색들과 교환될 수 있다.

본원의 청구 대상인 제어 ESR 캐패시터에 대한 현재 양호한 실시예에 대한 언급이 상세하게 이뤄질 것이다. 도면들을 참조하면, 도1a 및 도1b는 전류 경로(current path) 길이 감축에 기초한 낮은 ESL(equivalent series inductance) 장치의 개발에 있어서의 진전을 나타내면서 기존의 기술과의 비교를 도해하고 있다. 도1a에서 알 수 있는 바와 같이, 멀티플, 적층식, 수평으로 배치된(multiple, stacked, horizontally positioned) 전극들(102, 104로 대표적으로 도해됨)을 채택한 LGA(Land Grid Array) 캐패시터(100)가 도해되어 있다.

캐패시터(100)는 캐패시터(100)의 상부, 각각의 측면들 및 저부의 부분들을 덮는 말단부(112, 114)를 제공받는다. 말단부(112, 114)는, 예를 들어 도전 트레이스들(122, 124)에 대해 납땜하는 것을 포함하는 적절한 기술을 사용하여 인쇄 회로 기판(120)에 캐패시터(100)를 탑재하는 데에 사용될 수 있다. 화살표(arrow headed line)로 도해된 것처럼, 동작하면, 비교적 큰 전류의 루프(130)가, 인쇄 회로 기판(120)의 말단부(112, 114), 도전 트레이스(122,124), 및 내부 도전 비아 및 층들(126, 128)을 경유해서 캐패시터(100)를 통해 생성된다. 이런 큰 전류 경로(130)는 ESL의 증가를 이끈다.

이제 도 1b를 참조하면, 멀티플, 적층식, 수직으로 배치된 일반적으로 T 자형 전극들(142, 144로 대표적으로 도해됨)을 채택한 LGA 캐패시터(140)가 도해되었다. 말단부(152, 154)가 사용되어 도전 트레이스(162, 164)에 대한 적절한 기술에 의해 인쇄 회로 기판(160)으로 캐패시터(140)를 탑재할 수 있다. 화살표로 도해된 것처럼, 동작하면, 비교적 작은 전류의 루프(170)가, 인쇄 회로 기판(160)의 말단부(152,154), 도전 트레이스들(162, 164), 및 내부 도전 비아 및 층들(166, 168)을 통과하여 캐패시터(140)를 통해 생성된다.

장치의 저부 상에 있고 인쇄 회로 기판의 도전 트레이스들과 접속하는 자신들의 각각의 말단부들에서의 이런 부분들에 대응하는 캐패시터(100) 및 캐패시 터(140) 모두에 대한 액티브 터미널들이 각각 형성된 전류 루프들에 기여한다는 점을 알아야 한다. 캐패시터(140)에 대해서, 비교적 작은 전류 루프(170)가 ESL의 감소를 이끈다. 전류 소거 루프들에 관계된 특징은 ESL에 대해 상당한 영향을 준다. 전체 루프 크기가 감소함에 따라 장치의 ESL도 감소한다. 그러나, 이런 감소는 ESR의 감소를 이끌어 내는데, 이는 이후에 논의되는 바와 같이 대립되는 이슈들을 제기한다.

도 2a, 2b 및 도 2c를 참조하여, 도 1b에 조립된 형태로 미리 도시된 바와 같이 공지된 LGA(Land Grid Array) 캐패시터에 대한 전극 구성이 도시되어 있다. 당업자라면 알 수 있는 바와 같이, 일반적인 T형 전극(142, 144)은 수직으로 적층되고 절연재로써 서로 분리되며, 일반적으로 180에서 나타낸다. 다수의 교대 층(multiple alternating layer)으로 조립될 때, 캐패시터(140)(도 1b)는 캐패시터의 "바닥면", 즉 회로판에 실장된 캐패시터의 일부 위의 전극(142, 144)의 반대 극 사이에 형성된 갭(200)(도 2c)으로 제조된다. LGA 캐패시터 설계에서, ESL은 갭(200)을 둠으로써 압도적으로 제어된다는 것이 인식되어 있다. 또한 매우 작은 갭을 유지하며, 최선의 고주파수 성능(best high frequency performance)을 위한 전류 소거를 보존하는 것이 바람직하다는 것도 인식되어 있다.

본 기술의 제1 실시예가 기술되어 있는 도 3a, 3b 및 3c를 참조하면, ESR(Equivalent Series Resistance)은 능동 전극에 경로 길이를 부가함으로써 제공된다. 도 3a 및 도 3b를 참조하면, 서로의 실질적인 거울상인 한쌍의 전극(342, 344)이 도시되어 있음을 인식할 것이다. 각 전극(342, 344)은 실질적으로 각각 전 극(142, 144)에 상응하는 도 2a 및 도 2b에 도시된 종래의 구성에서 동일한 전체 영역을 가지지만, 각각은 증가된 ESR(Equivalent Series Resistance)을 제공하는 특징을 포함한다.

좀더 구체적으로, 도 3a에서 알 수 있는 바와 같이, 측면 접촉부(352), 바닥면 접촉부(354) 및 전극(342)의 중앙 영역부(356)는 주 전극으로부터 분리되어 있으므로, 연장된 전도 경로가 생성되어서, 증가된 경로 길이와 그에 따른 본 기술의 이 제1 실시예에 따라서 구성된 캐패시터에 대해서 증가된 ESR을 제공한다. 이 기술에 숙련된 사람이라면, 경로가 더 길수록, 더 좁을수록, 및/또는 더 가늘수록, ESR이 더 커진다는 것을 이해할 것이다. 유사한 연장 전도 경로는 도 3b에 도시된 전극(344)의 부분(362, 364, 366)으로 제공된다. 그들 각 전극의 능동 부분에 즉시 접속되지 않는 전극(342)의 부분(352 및 354) 및 대응하는 전극(344)의 부분(362, 364)은 다양한 교대 전극층의 전기 접속에 관련된 FCT(Fine Copper Termination) 용도로 표시되고, 실질적으로 ESR에 도움이 되지 않는다. FCT 접속 형성을 위한 방법론이 리터( Ritter ) 등의 "Method for forming plated terminations"라는 표제의 미국 특허 제7,152,291호에 일반적으로 기술되어 있고, 그 전체 내용 및 모든 용도가 여기에 포함된다.

여기서 도 3c를 참조하면, 캐패시터는 분리된 절연층(개별적으로 식별되지 않음) 사이의 전극(342, 344)에 상응하는 복수의 전극 층을 교대로 적층함으로써 형성될 수 있음이 도시될 것이다. 또한 도 3c를 참조하면, 층 내에 적층되는 경우, 전극(342 및 344)의 부분(354 및 366) 각각이 서로 오버랩하는(overlap) 것을 알 것이다. 그러한 오버랩은 캐패시터 내에 중대한 ESL(Equivalent Series Inductance) 증가없이 전류 증가를 소거시키며, 여기서 도 3c에 도시된 캐패시터는 여전히 주로 갭(320)을 둠으로써 제어된다.

도 4a, 4b 및 4c를 참조하면, 본 기술의 제2 실시예가 도시되며, 제어된 ESR(Equivalent Series Resistance)가 능동 전극에 경로 길이를 부가함으로써 제공된다. 도 4a 및 도 4b를 참조하면, 서로의 실질적인 거울상인 한 쌍의 전극(442, 444)이 도시되어 있음을 인식할 것이다. 각 전극(442, 444)은 실질적으로 각각 전극(342, 344)에 상응하는 도 3a 및 도 3b에 도시된 종래의 구성과 동일한 전체 영역을 가지고, 각각은 증가된 ESR(Equivalent Series Resistance)을 제공하는 특징을 포함한다.

좀더 구체적으로, 도 4a에서 알게 되는 바와 같이, 측면 접촉부(452), 바닥면 접촉부(454) 및 전극의 중심 영역부(456)는 주요 전극 영역으로부터 분리되어 있으므로, 연장된 전도 경로가 생성되어서, 본 기술의 제2 실시예에 따라 구성된 캐패시터에 대해서 증가된 ESR을 제공한다. 유사한 연장된 전도 경로는 도 4b에 도시된 바와 같이 전극(444)의 부분(462, 464, 466)에 의해 제공된다. 그들 각 전극의 능동 부분에 즉시 접속되지 않는 전극(442)의 부분(452 및 454) 및 대응하는 부분(462, 464)은, 도 3a 및 도 3b에 관해 논의된 바와 같이 FCT(Fine Copper Termination) 용도로 표시된다.

여기서 도 4c를 참조하여, 캐패시터가 분리된 절연층들(개별적으로 식별되지 않음) 사이에 전극(442, 444)에 대응하는 복수의 전극층을 교대로 적층함으로써 형 성될 수 있음을 도시할 것이다. 또한 도 4c를 참조하면, 층 내에 적층되는 경우, 전극(442 및 444)의 부분(456 및 466) 각각이 서로 평행하게 정렬되지만 도 3c에 도시된 제1 실시예에서와 같이 오버레이(overlay)되지 않는다는 것을 알 것이다. 제1 실시예의 대응하는 부분(366, 356) 위의 부분(456, 466) 내에 가벼운 오프셋(slight offset)을 제공함으로써, 전류 소거 능력(current cancellation capability)의 작은 부분이 개선된 고주파수 성능을 위해서 희생된다.

여기서 도 5a, 도 5b 및 도 5c에 대해서, 공지된 4단자 LGF(four-terminal Land Grid Feedthrough) 캐패시터(500)의 구조 면이 도시되어 있다. 미리 도시된 캐패시터와 같이, 캐패시터(500)는 절연층 사이에 교차로 적층되어 캐패시터(500)를 생산할 수 있는 전극(542, 544)의 거울 쌍에 대응한다. 전극(542)은 주요 능동 부분(560), 및 2개는 각각 상부를 따라서 2개는 전극(542)의 하부를 따라서 있는 4개의 탭(562, 564, 566, 568)을 포함한다.

마찬가지로, 전극(544)은 주요 능동 부분(579), 및 2개는 각각 상부를 따라서 2개는 전극(544)의 하부를 따라서 있는 4개의 탭(572, 574, 576, 578)을 포함한다. 도 5c에 도시된 바와 같이, 전극(542, 544)이 교대로 적층하여 캐패시터(500), 3개의 갭(520, 522, 524)을 형성하는 경우, 3개의 갭(520, 522, 524)은 일반적으로 미리 식별된 갭에 대응하도록 형성되고, 또한 캐패시터(500)에 대한 ESL을 제어하는데 도움이 된다.

여기서, 도 6a, 도 6b 및 도 6c를 참조하여, 도 5a 내지 도 5c에 도시된 공지된 구성과 유사한 LGF 캐패시터(600)의 예시적인 실시예의 구성 면이 도시되지 만, 능동 전극에 부가된 경로 길이를 채용하는 현재 기술에 따라 구성된다.

도 6a 내지 도 6c에 도시된 바와 같이 제어된 ESR 캐패시터(600)는 도 3a 내지 도 4c에 도시된 캐패시터에 적용된 바와 같이 본 기술의 종래 구현과 약간 다르다. 먼저, 캐패시터(600)는 도 5a 내지 도 5c에 도시된 캐패시터의 탭(562, 564, 572, 574)에 대응하는 탭의 상부 한 쌍을 제거한다는 것을 알 수 있다. 더욱이, 일 실시예는 도 3a 내지 도 4c에 도시된 본 기술의 예시적인 실시예에 관해서 기술된 접근법에 따라서 생성될 수 있는 한편(및 그러한 가능한 대안적인 실시예가 포기되지 않음), 전극 재료 자체가 FCT 용도를 위해 유지되더라도 도 6a 내지 도 6c의 예시적인 실시예는 각 전극에 대해서 부가된 경로 길이만을 제공한다.

도 6a을 구체적으로 참조하면, 전극(642)은 탭 부(654, 656)에 대응하는 연장된 경로 길이 탭으로 제공된다는 것이 이해될 것이다. 더욱이, 탭 부(658)는 전극(642)의 주요 능동 영역으로부터 분리되지만, 캐패시터(600)에 대해서 FCT "더미(dummy)" 또는 "앵커(anchor)" 탭 면을 제공하도록 유지된다. 본 주요 문제의 일 측면은 기본 LGA 아키텍처에 의해 형성된 작은 전류 루프를 유지하고, ESL을 낮게 유지하며, 동시에 저항 탭에 경로 길이를 부가하여 ESR을 증가시키는 것임을 기억해야 할 것이다. 탭 부(658)를 전기 접속으로서 전극(642)에 제공하면, 그러한 탭 부는 탭 부(654, 656)와 평행하게 접속되어 끝남으로써, 탭의 등가 저항을 낮춘다. 그러한 가능성은 본 주요 문제의 특정 실시예에서 제공될 수 있지만, 이후에 좀더 충분하게 기술될 바와 같이 듀얼 캐패시터 성분 구성의 구조를 허용하는 요구에 따른 부분에 기초하여 이러한 특정 실시예에서 제외된다.

도 6b를 참조하면, 전극(644)이 전극(642)의 실질적인 거울상임이 이해할 것이다. 따라서, 전극(644)은, 캐패시터에 대한 부가적인 ESR을 제공하도록 구성된 연장 탭 부(644, 666) 및 캐패시터(600)의 구조 내의 FCT 기술의 사용을 허용하도록 제공되는 전기적으로 고립된 탭 부(668)를 포함한다.

여기서 도 6c를 참조하면, 캐패시터(600)는 절연재(명확하게 식별되지 않음)의 분리층들 중에서 교대로 적층된 전극(642, 644)에 의해 조립되므로, 복수의 층이 제공되고, 이후 FCT 또는 다른 공지된 방법론을 이용하여 다같이 접속되어 완성된 캐패시터를 생산할 수 있음을 알 것이다. 또한, 단지 갭(622) 만이 장치의 ESL 상에 영향을 갖지만 갭(620, 622, 624)은 전극의 다양한 층을 적층한 결과로서 생성된다는 것을 알 것이다. 본 구성에서 외부 접속 간격 기준을 확립하는 갭(620 및 624)은, 대안적인 실시예의 창작이, 전기적으로 고립된 탭(658, 668)이 또한 평행 탭 커넥션을 제공함으로써 ESR의 값을 감소시키는 특정 조건에 기초한 이점일 수 있는 각각의 전극에 전기적으로 접속될 수 있음이 도시된 경우에 중요해질 수 있다.

최종적으로, 도 6c를 참조하면, 도 4c와 관련해서 기술된 제2 실시예에 대해 설명된 바와 유사한 방식으로 연장 탭 부(655 및 666)가 비오버랩 병렬 구성(non-overlapping parallel configuration)으로 정렬되어 있음을 알 수 있다. 본 기술 분야에 숙련된 자들은, 특정한 다른 상황에서 대안이 바람직하다면, 제3 실시예를 수정해서, 도 3c에 도시된 바와 거의 유사한 연장 탭(656, 666)의 오버랩 구성을 제공하여서, 고 주파수 성능을 희생해서 전류 소거(current cancellation)을 증가 시킨다.

도 7a 내지 도 7c를 참조하면, 2개의 연장 탭들의 합체(incorporation)를 제외하고, 도 6a 내지 도 6c에 각각 도시된 바와 유사한 일례의 콘덴서가 도시되어 있다. 도 7a 및 도 7b는, 각각, 원래 "더미" 탭들로서 FCT 서포트를 제공하는 추가 전기 절연부들(704 및 714)이 제공된다는 점에서 도 6a 및 도 6b와 약간 상이하다.

도 7a에서, 주 전극(742)은 연장 탭들(756 및 757)을 통해 각각 탭들(754 및 755)에 접속된다. 외부 탭(755)은 노출측(743)을 따라 연장부를 가지며, 측면 및 하부 에지(side and bottom edge)에 외부 말단(external terminations)을 형성한다. 도 7a는 또한 최종 말단 구조에서 전극 탭(753)(도 7b)을 돕기 위해 에지를 감싸는 절연 앵커 또는 더미 탭(758)(isolated anchor or dummy tab)을 도시한다. 유사하게, 절연 더미 탭(704)은 연장 탭(767)(도 7b)으로 하부 랜드 구조용 더미 탭을 제공한다.

도 7b는 도 7a의 거울 이미지이며, 반대 극임에도 불구하고 도 7a와 동일한 목적을 갖는다. 주 전극(744)은 외부 탭 구조(764, 765)에 각각 접속된 연장 탭(766, 767)을 갖는다. 소자(714, 768)는 도 7a의 대응 소자와 함께 외부 말단 형성을 돕는 절연 더미 탭이다.

도 7c는 도 7a 및 도 7b의 구조(설계)의 다음 오버랩이다. 상기 구조는 유전체로 단위 셀(일반적으로, (700))을 형성하여서, 본 구조물의 일례의 실시예를 야기한다. 본 실시예에서는, 오버랩의 결과로서 두개의 중요한 장점들이 생성된 다. 첫째, 연장 탭(756, 757)(도 7a에 도시됨)은 결합 상태에서 도 7b의 연장 탭(766, 767)을 완전하게 오버랩한다. 본 일례의 실시예의 상기 양상은 인덕턴스를 저하하는데 기여한다. 두 번째 장점은, 도시된 구조물(772, 774, 776, 778)에서 2차 용량성 오버랩이 형성된다는 점인데, 이는, 후술되는 바와 같이, 유익한 제2 공진을 승진시킨다. 1차 오버랩과 1차 커패시턴스는 소자(770)에 도시되어 있다. 현재 언급된 인덕턴스 감소는, (720, 722, 724)로 도시된 탭 분리가 가능한 만큼 더 감소된다. 더미 탭 및 연장 탭(758)은 하나의 극성 전극 탭(753)을 교대하여(alternate), 측면 및 하부 제1 접촉(side and bottom first contact)을 형성한다. 유사하게, 더미 탭(768)은 전극 탭(755)으로 작용하여, 2차 극성을 위한 측면 및 하부 제1 접촉을 형성한다. 각 극성을 위한 제2 접촉이 도 7a의 구조물(754, 704)과 도 7b의 구조물(714, 764)의 오버랩에 의해 형성된다.

이제, 도 8a, 도 8b 및 도 8c를 참조하면, 본 발명에 따라 구성된 일례의 듀얼 콘덴서 하이 ESR 멀티플 전극 콘덴서의 제1 부의 일례의 실시예의 구성 양상이 도시되어 있다. 특히, 도 8a, 도 8b 및 도 8c는 각각 도 6a, 도 6b 및 도 6c에 거의 동일하게 대응함을 알 것이다. 도 8a는 "더미" 탭들로서 FCT 서포트를 원래 제공하는 추가 전기 절연부들(802, 804, 806)이 제공된다는 점에서 도 6a와 약간 상이하다.

유사하게, 도 8b는 조립된 장치의 FCT 양상들을 서포트하는 전기 절연부들(812, 814, 816)이 추가된다는 점에서 도 6b와 상이하다. 본 발명의 실시예의 듀얼 공진 양상들의 편리한 설명을 위해, 도 8a에 도시된 전극 층은 "층 A"로 표기 될 수도 있다. 마찬가지로, 도 8b에 도시된 전극 층은 "층 B"로 표기될 수도 있다. 도 8c는 층 A 및 층 B 전극들의 교대 스택 시 달성된 오버랩 배치를 도시한다.

도 6c를 참조해서 상술된 바와 같이 중앙 배치 연장 탭들이 서로 오프셋임을 알 수 있다. 그러나, 도 3c에 도시된 전체 오버랩 구성이 전체가 본 발명의 설명에 대응하는 특정한 다른 실시예들에서 사용될 수도 있음을 알 것이다.

도 9a, 도 9b 및 도 9c를 참조하면, 본 발명에 따라 구성된 일례의 듀얼 콘덴서 하이 ESR 멀티플 전극 콘덴서의 제2 부의 일례의 실시예의 구성 양상이 도시되어 있다. 도 9a, 도 9b 및 도 9c에 도시된 구성 세부 사항들을 각각 도 5a, 도 5b 및 도 5c의 구성 요소들과 비교할 때, 전극 구성이 다소 유사함을 알 수 있다. 도 9a, 도 9b 및 도 9c의 전극들에는 도 5a, 도 5b 및 도 5c에 도시된 상부 탭들(562, 564, 572, 574)이 없고, 도 8a 및 도 8b의 부들(802, 804, 806, 812, 814, 816)과 유사한 전기 절연부들(902, 904, 914, 916)을 포함한다는 점에서 명백하게 차이가 난다. 전기 절연부들(902, 904, 914, 916)은 상술된 전기 절연 탭 부와 유사한 방식으로 완성된 장치에 FCT 관련 "더미 탭" 양상을 제공한다.

본 발명에 따라, 콘덴서(800)(도 8c)는 로우 Q, 라지 밸류 콘덴서 부(low Q, large value capacitor section)로 기술될 수도 있다. 한편, 콘덴서(900)(도 9c)는 로우 ESL, 로우 밸류 콘덴서 부(low ESL, low value capacitor section)로 기술될 수 있으며, 상기 관련 밸류들은 패턴 반복수 또는 "활성화 층(active layers)"으로부터 유도된다. 또한, 본 발명에 따라, 듀얼 밸류 장치(dual value device)는 충분한 층 C 및 층 D 결합물을 스택하여 타겟 값 "C2" 콘덴서를 생성함으로써 생성될 수 있으며, 충분한 층 A 및 층 B 결합물이 스택되어서 함께 타겟 값 "C1" 콘덴서를 생성할 수도 있다. 일례의 구성에서, 상기 목적은 선택된 용량성 값들을 달성하도록 C-D-C-D-A-B-A-B-A-B 또는 A-B-A-B-A-B-D-C-D-C로서 표현되는 시퀀스를 스택함으로써 달성될 수 있다. 본 기술 분야에 숙련된 자들은 상기와 같이 다수의 층들이 타겟 값들을 달성하는데 요구될 수도 있음을 알 것이다. 또한, 본 기술 분야에 숙련된 자들은 A-B 결합물과 C-D 결합물 간의 층 결합물의 수가 희망 커패시턴스의 타겟 값들에 따라 서로 꽤 상이할 가능성이 있음을 쉽게 알 것이다.

연장 탭에 의해 제공된 상대적 증가 ESR에 대하여, 본 기술 분야에 숙련된 자들은 세그먼트의 저항이 탭의 길이, 폭 또는 두께를 변경함으로써 증가 또는 감소될 수 있음을 알 것이다. 또한, 추가량의 물질 또는 도펀트로 오버프린트(overprinting)함으로써 탭 재료가 변경될 수 있으며, 이는 각각 상대 저항을 감소 또는 증가시킬 수 있다.

이제, 도 10을 참조하면, 표준 및 하이 ESR 콘덴서들 간의 비교가 그래픽으로 도시되어 있으며, 동시에, 본 발명에 따른 듀얼 콘덴서 설계로부터의 듀얼 공진 작용(dual resonance behavior)이 도시되어 있다. 도 10에서 주지된 바와 같이, 듀얼 콘덴서는 본 발명에 따라 병렬로 결합된 제1 콘덴서 "C1" 및 제2 콘덴서 "C2"를 함께 하우징함으로써 생성될 수 있으며, 콘덴서들 중 적어도 하나의 콘덴서가 본 발명에 따라 연장 저항기 탭을 사용한다. 상술된 방식으로 병렬 결합 콘덴서들을 제공함으로써, 듀얼 공진 작용이 달성될 수 있다.

또한, 도 10을 참조하면, 일례의 구성에서, 6.8μF의 일례의 값을 갖는 제1 콘덴서 C1이 13nF의 일례의 값을 갖는 제2 콘덴서 C2와 병렬로 접속될 수도 있다. 본 발명에 따라 연장 저항기 탭을 포함하도록 제1 콘덴서 C1을 구성함으로써, 듀얼 공진 하이 ESR LGA 장치가 생성될 수 있다. 도 10을 자세히 참조하면, 예를 들어, 도 5c에 도시된 바와 같이, 표준 LGA 콘덴서 장치가 약 10 MHz로 공진 점을 나타낼 수 있음을 알 수 있다. 본 발명에 따라 듀얼 공진에는 약 10 MHz의 제1 공진 점과 콘덴서 C2의 존재로 인한 약 200 MHz의 제2 공진 점이 제공된다. 상기 결과는 도 7a-도 9c를 참조하여 상술된 소자들의 결합을 통해 달성될 수 있다.

본 발명이 특정 실시예와 관련하여 기술되었지만, 본 기술 분야에 숙련된 자들은, 상술된 설명을 이해할 때, 상기 실시예의 변경물, 변형물 및 동등물을 쉽게 생성할 수 있음을 알 것이다. 따라서, 본 발명의 범위는 제한의 의미가 아닌 예시적인 의미이며, 본 설명은 본 기술 분야에 숙련된 자에게 명백한 본 발명에 대한 수정, 변경 및/또는 추가를 포함함을 배제하지 않는다.

본 발명의 베스트 모드를 포함하여 본 발명을 가능하게 하는 개시는 첨부 도면을 참조하는 명세서에서 설명된다.

도 1a 및 1b는 현재 기술과의 비교를 나타내는 전류 "루프" 경로 길이 감소 기술에 기초한 낮은 ESL(Equivalent Series Inductance) 장치의 개발 과정을 나타낸다.

도 2a, 2b 및 2c는 공지된 LGA(Land Grid Array) 캐패시터 전극 설계를 나타낸다.

도 3a, 3b 및 3c는 액티브 전극에 경로 길이를 부가함으로써 제어 ESR(Equvalent Series Resistance)를 제공하는 본 발명의 제1 실시예를 나타낸다.

도 4a, 4b 및 4c는 액티브 전극에 경로 길이를 부가함으로써 제어 ESR를 제공하는 본 발명의 제2 실시예를 나타낸다.

도 5a, 5b 및 5c는 공지된 4 터미널 LGF(Land Grid Feedthrough) 캐패시터의 구성 특징을 부분적으로 나타낸다.

도 6a, 6b 및 6c는 액티브 전극에 부가된 경로 길이를 채용한 본 발명에 따라 구성되는 LGF 캐패시터의 예시적 실시예의 구성 양태를 나탄낸다.

도 7a, 7b 및 7c는 각 전극에 대한 이중 액세스를 위해 부가된 경로 길이를 통합하는 본 발명의 예시적 실시예를 형성하는 감소 인덕턴스를 나타낸다.

도8a, 도8b, 및 도8c는 본 기술에 따라 구성된 예시적인 듀얼 캐패시터 하이 ESR 멀티플 전극 캐패시터의 제1 부분에 대한 예시적 실시예의 구성적 특징을 도시 한 도면.

도9a, 도9b, 및 도9c는 본 기술에 따라 구성된 예시적인 듀얼 캐패시터 하이 ESR 멀티플 전극 캐패시터의 제2 부분에 대한 예시적 실시예의 구성적 특징을 도시한 도면.

도10은 표준 캐패시터 및 하이 ESR 캐패시터 간의 비교 및 듀얼 캐패시터 설계에 따른 이중 공진(dual resonance) 행동을 그래픽으로 도해한 도면.

본 명세서 및 첨부된 도면에 걸쳐서 참조 부호의 반복된 사용은 본 발명의 청구 대상의 동일한 또는 유사한 특색 또는 요소를 나타내도록 의도한 것이다.

Claims

다층 전자 컴포넌트로서,

복수의 제1 전극층 - 각각의 상기 제1 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭(extended length tab) 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -,

복수의 상기 제1 전극층과 교대로 적층되고, 그 제1 전극층과 거울상(mirror image)인 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -,

상기 제1 전극층의 부분을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 접속하는 제1 도전 말단층(termination layer), 및

상기 제2 절연층의 부분을 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 접속하는 제2 도전 말단층

을 포함하고,

상기 제1 및 제2 도전층 각각의 적어도 하나의 상기 연장 길이 탭 커넥션은, 각각의 그 도전층까지의 각각의 경로의 유효 길이를 선택적으로 형성하도록 선택적으로 구성되고, 이에 의해, 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층과 복수의 제2 전극층을 통해 상기 제2 도전 말단층으로 전류 경로가 형성되되, 상기 제2 도전 말단층은 상기 컴포넌트에 대하여 등가의 직렬 저항을 제어한 각각의 전류 경로를 형성하기 위해 관련 회로 기판과 협력하는

다층 전자 컴포넌트.
제1항에 있어서,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션의 길이, 폭 및 두께 중 적어도 하나는, 상기 컴포넌트에 대한 등가의 직렬 저항을 선택적으로 형성하도록 선택적으로 구성되는 다층 전자 컴포넌트.
제1항에 있어서,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션은, 관련된 상기 절연층의 제1 표면의 적어도 두 개의 에지로 각각 연장되도록 선택적으로 구성되는 다층 전자 컴포넌트.
제1항에 있어서,

상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료는, 상기 제1 및 제2 전극층 모두의 상기 적어도 하나의 에지의 부분을 따라 그 사이에 갭을 형성하도록 구성되고, 이에 의해, 상기 전류 경로는 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층과 복수의 제2 전극층을 통해 상기 제2 도전 말단층까지 형성된전류 루프 영역을 포함하되, 상기 제2 도전 말단층은 상기 컴포넌트의 등가 직렬 인덕턴스를 낮추도록 각각의 전류 소거 경로를 형성하기 위해 관련 회로 기판과 협력하는 다층 전자 컴포넌트.
제4항에 있어서,

말단층 재료의 이격 거리(spacing)는 상기 갭이 감소함에 따라 상기 컴포넌트의 등가 직렬 인덕턴스를 감소시키도록 상기 갭에서 최소가 되는 다층 전자 컴포넌트.
제4항에 있어서,

상기 갭에서의 단말층 재료의 이격 거리는 그 갭을 최소화하지만 각각의 연장 길이 탭 커넥션을 오버랩하지는 않도록 구성되어, 상기 컴포넌트의 등가 직렬 인덕턴스를 상대적으로 감소시키지만 상기 컴포넌트의 고주파 성능은 향상시키는 다층 전자 컴포넌트.
제4항에 있어서,

상기 다층 전자 컴포넌트는 수직 지향, 다층 세라믹 디커플링 캐패시터를 포 함하는 다층 전자 컴포넌트.
회로 기판 조합체로서,

제7항의 다층 전자 컴포넌트,

회로 기판,

상기 회로 기판과 동일측에 형성되고, 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료를 각각 맞물리도록 구성된 복수의 도전 트레이스,

상기 회로 기판 내에 형성된 제1 도전 평면,

상기 회로 기판 내에 형성된 제2 도전 평면, 및

상기 회로 기판을 통해 형성되고, 상기 각각의 제1 및 제2 도전 말단층 재료를 상기 회로 기판 내에 형성된 상기 도전 평면과 커플링하도록 구성된 복수의 도전 비아(via)

를 포함하는 회로 기판 조합체.
제8항에 있어서,

상기 제1 도전 층 재료는 전력 또는 신호 경로 중 하나를 포함하고,

상기 제2 도전층 재료는 접지면을 포함하는 회로 기판 조합체.
제1항에 있어서,

상기 각각의 절연층의 각각에 형성되고, 관계된 상기 각각의 제1 및 제2 도 전층의 상기 주 전극 영역으로부터 전기적으로 절연되는 적어도 하나의 에지 탭 부분을 더 포함하고, 이 에지 탭 부분은 관계된 상기 절연층의 제1 표면의 적어도 한 에지를 따라 각각 연장하도록 선택적으로 구성되고, 상기 각각의 탭 부분은 말단 재료의 형성을 위한 에지 핵형성(nucleation) 영역을 제공하는 다층 전자 컴포넌트.
제10항에 있어서,

상기 적어도 하나의 에지 탭 부분 각각은 관계된 상기 절연층의 제1 표면의 적어도 두 개의 에지를 따라 각각 연장되도록 선택적으로 구성되는 다층 전자 컴포넌트.
제10항에 있어서,

상기 적어도 하나의 에지 탭 부분 각각은 관계된 상기 절연층의 제1 표면의 상기 적어도 하나의 연장 길이 탭 커넥션과 병렬로 각각 전기적으로 접속되어, 그 연장 길이 탭 커넥션의 등가 저항을 상대적으로 낮추는 다층 전자 컴포넌트.
제1항에 있어서,

상기 도전층 각각의 주 전극 영역으로부터 각각의 절연층의 제1 표면의 적어도 하나의 에지로 각각 연장되어, 각각의 개별 도전층으로 이중 액세스를 제공함으로써 상기 컴포넌트의 등가 인덕턴스를 상대적으로 감소시키는 적어도 하나의 제2 연장 길이 탭 커넥션을 더 포함하는 다층 전자 컴포넌트.
제13항에 있어서,

상기 각각의 절연층의 각각에 형성되고, 관계된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 절연되는 적어도 하나의 에지 탭 부분을 더 포함하고, 이 에지 탭 부분은 관계된 상기 절연층의 제1 표면의 적어도 한 에지를 따라 각각 연장하도록 선택적으로 구성되고, 상기 각각의 탭 부분은 말단 재료의 형성을 위한 에지 핵형성 영역을 제공하는 다층 전자 컴포넌트.
제1항에 있어서,

상기 다층 전자 컴포넌트는 다수의 전극 캐패시터를 디커플링하는 수직 지향, 다층 세라믹 이중 캐패시터를 포함하고,

상기 제1 및 제2 전극층 각각은, 상기 각각의 절연층의 각각에 형성되고, 관계된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 절연되는 적어도 두 개의 에지 탭 부분을 더 포함하고, 이 에지 탭 부분은 관계된 상기 절연층의 제1 표면의 적어도 두 에지를 따라 각각 연장하도록 선택적으로 구성되고, 상기 각각의 탭 부분은 말단 재료의 형성을 위한 에지 핵형성 영역을 제공하며,

상기 다층 전자 컴포넌트는 복수의 각각의 제3 및 제4 전극층을 포함하고, 상기 각각의 제3 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제3 절연층, 상기 제3 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역을 갖는 제3 도전층, 및 상기 제3 도전층의 주 전극 영역으로부터 상기 제3 절연층의 제1 표면의 적어도 두 개의 에지로 연장되는 적어도 두 개의 연장 길이 탭 커넥션을 포함하고, 상기 복수의 제4 전극층 각각은 복수의 상기 제3 전극층과 교대로 적층되고 그 제3 전극층의 거울상을 포함하고, 각각의 상기 제4 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제4 절연층, 상기 제4 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역을 갖는 제4 도전층, 및 상기 제4 도전층의 주 전극 영역으로부터 상기 제4 절연층의 제1 표면의 적어도 두 개의 에지로 연장되는 적어도 두 개의 연장 길이 탭 커넥션을 포함하는 다층 전자 컴포넌트.
제15항에 있어서,

상기 각각의 제3 및 제4 절연층의 각각에 형성되고, 관계된 상기 각각의 제3 및 제4 도전층의 상기 주 전극 영역으로부터 전기적으로 절연되는 적어도 하나의 에지 탭 부분을 더 포함하고, 이 에지 탭 부분은 관계된 상기 절연층의 제1 표면의 적어도 한 에지를 따라 각각 연장하도록 선택적으로 구성되고, 상기 각각의 탭 부분은 말단 재료의 형성을 위한 에지 핵형성 영역을 제공하는 다층 전자 컴포넌트.
다층 인쇄 회로 기판 상에 장착되고 신호 레벨 라인에 대한 유효 필터링 능력 및 전력 레벨 라인 또는 회로 평면의 디커플링용으로 그 전자 컴포넌트의 등가 직렬 저항을 제어하는 다층 랜드 그리드 피드쓰루 수직 지향(multilayer land grid feedthrough vertically-oriented) 세라믹 캐패시터를 포함하는, 회로 기판과 전자 컴포넌트의 조합체로서,

복수의 제1 전극층 - 각각의 상기 제1 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -,

복수의 상기 제1 전극층과 교대로 적층되고, 그 제1 전극층과 거울상(mirror image)인 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -,

상기 제1 전극층의 부분을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 접속하는 제1 도전 말단층,

상기 제2 절연층의 부분을 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 접속하는 제2 도전 말단층,

상기 회로 기판과 동일측에 형성되고, 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료를 각각 맞물리도록 구성된 복수의 도전 트레이스,

상기 회로 기판 내에 형성된 제1 도전 평면,

상기 회로 기판 내에 형성된 제2 도전 평면, 및

상기 회로 기판을 통해 형성되고, 상기 각각의 제1 및 제2 도전 말단층 재료를 상기 회로 기판 내에 형성된 상기 도전 평면과 커플링하도록 구성된 복수의 도전 비아(via)

를 포함하고,

상기 제1 도전층 재료는 전력 또는 신호 경로 중 하나를 포함하고,

상기 제2 도전층 재료는 접지면을 포함하며,

상기 제1 및 제2 도전층 각각의 적어도 하나의 상기 연장 길이 탭 커넥션은, 각각의 그 도전층까지의 각각의 경로의 유효 길이를 선택적으로 형성하도록 선택적으로 구성되고, 이에 의해, 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층과 복수의 제2 전극층을 통해 상기 제2 도전 말단층까지 전류 경로가 형성되되, 상기 제2 도전 말단층은 상기 컴포넌트에 대하여 등가의 직렬 저항을 제어한 각각의 전류 경로를 형성하기 위해 관련 회로 기판과 협력하는

회로 기판과 전자 컴포넌트의 조합체.
제17항에 있어서,

상기 제1 도전 말단층(termination layer) 및 상기 제2 도전 말단층은, 상기 제1 및 제2 전극층 둘 다의 상기 적어도 하나의 에지의 일 부분을 따라서 그 사이에 갭을 형성하도록 구성되고,

상기 컴포넌트의 등가 직렬 인덕턴스를 낮추고, 상기 말단층 재료 이격 거리 가 상기 갭에서 최소화되어, 상기 갭이 감소됨에 따라 상기 컴포넌트의 등가 직렬 인덕턴스(equivalent series inductance)의 감소를 제공하기 위하여, 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해서 상기 제1 도전 말단층으로부터, 각각의 전류 소거 경로를 형성하기 위해 상기 도전 트레이스(trace), 상기 도전 비아(via), 및 상기 도전 평면과 협력(cooperate)하는 상기 제2 도전 말단층까지 전류 루프 영역이 형성되는, 회로 기판과 전자 컴포넌트 조합체.
제17항에 있어서,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭(tab) 커넥션의 길이, 폭, 및 두께 중 적어도 하나는, 상기 컴포넌트에 대한 등가 직렬 저항을 선택적으로 설정하도록 선택적으로 구성되는, 회로 기판과 전자 컴포넌트 조합체.
제17항에 있어서,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션은, 관련된 상기 절연층의 제1 표면의 적어도 2개의 에지까지 각각 연장되도록 선택적으로 구성되는, 회로 기판과 전자 컴포넌트 조합체.
제17항에 있어서,

상기 각각의 절연층 상에 형성되고, 관련된 상기 각각의 제1 및 제2 도전층 의 상기 주 전극 영역으로부터 전기적으로 절연되고, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라서 각각 연장되도록 선택적으로 구성되는 적어도 하나의 에지 탭 부분을 더 포함하고, 상기 탭 부분의 각각은 말단 재료의 형성을 위해 에지 핵형성(nucleation) 영역을 제공하는, 회로 기판과 전자 컴포넌트 조합체.
제17항에 있어서,

상기 적어도 하나의 에지 탭 부분의 각각은, 관련된 상기 절연층의 제1 표면의 적어도 2개의 에지를 따라서 각각 연장되도록 선택적으로 구성되는, 회로 기판과 전자 컴포넌트 조합체.
제17항에 있어서,

상기 도전층 주 전극 영역의 각각으로부터 그 각각의 절연층의 제1 표면의 적어도 하나의 에지까지 각각 연장되는 적어도 하나의 제2 연장 길이 탭 커넥션을 더 포함하여, 각각의 도전층에 이중 액세스(dual access)를 제공하여 상기 컴포넌트의 상대적으로 감소된 등가 인덕턴스를 제공하는, 회로 기판과 전자 컴포넌트 조합체.
제17항에 있어서,

상기 각각의 절연층 상에 형성되고, 관련된 상기 각각의 제1 및 제2 도전층 의 상기 주 전극 영역으로부터 전기적으로 절연되고, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라서 각각 연장되도록 선택적으로 구성되는 적어도 하나의 에지 탭 부분을 더 포함하고, 상기 탭 부분의 각각은 말단 재료의 형성을 위해 에지 핵형성 영역을 제공하는, 회로 기판과 전자 컴포넌트 조합체.
제17항에 있어서,

상기 다층 전극 컴포넌트는, 다중 전극 캐패시터를 디커플링하는 수직 지향, 다층 세라믹 이중 캐패시터를 포함하고,

상기 제1 및 제2 전극층의 각각은, 상기 각각의 절연층 상에 형성되고, 관련된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 절연되며, 관련된 상기 절연층의 제1 표면의 적어도 2개의 에지를 따라서 각각 연장되도록 선택적으로 구성되는 적어도 2개의 각 에지 탭 부분을 더 포함하고, 상기 탭 부분의 각각은 말단 재료의 형성을 위해 에지 핵형성 영역을 제공하고,

상기 다층 전자 컴포넌트는 복수의 각 제3 및 제4 전극층을 포함하고, 각각의 제3 전극층은, 4개의 에지로 경계를 이룬 제1 및 제2 표면을 갖는 제3 절연층, 및 상기 제3 절연층의 상기 제1 표면의 일 부분을 덮으며, 상기 제3 도전층 주 전극 영역으로부터 상기 제3 절연층의 제1 표면의 적어도 2개의 각 에지까지 연장되는 적어도 2개의 연장 길이 탭 커넥션 및 주 전극 영역을 갖는 제3 도전층을 포함하고, 각각의 상기 복수의 제4 전극층은 상기 복수의 제3 전극층과 교대로 적층되며 상기 제3 전극층의 거울상을 갖고, 각각의 제4 전극층은, 4개의 에지에 의해 경 계를 이룬 제1 및 제2 표면을 갖는 제4 절연층, 및 상기 제4 절연층의 상기 제1 표면의 일 부분을 덮으며, 상기 제4 도전층 주 전극 영역으로부터 상기 제4 절연층의 제1 표면의 적어도 2개의 에지까지 연장되는 적어도 2개의 각각의 연장 길이 탭 커넥션 및 주 전극 영역을 갖는 제4 도전층을 포함하는, 회로 기판과 전자 컴포넌트 조합체.
제25항에 있어서,

상기 각각의 제3 및 제4 절연층 상에 형성되고, 관련된 상기 각각의 제3 및 제4 도전층의 상기 주 전극 영역으로부터 전기적으로 절연되고, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라서 각각 연장되도록 선택적으로 구성되는 적어도 하나의 에지 탭 부분을 더 포함하고, 상기 탭 부분의 각각은 말단 재료의 형성을 위해 에지 핵형성 영역을 제공하는, 회로 기판과 전자 컴포넌트 조합체.
전력 레벨 라인 또는 회로 평면의 디커플링 및 신호 레벨 라인을 위한 효과적인 필터링 능력을 제공하고, 제어된 등가 직렬 저항을 제공하고, 전류 소거 기술을 사용해서 낮은 등가 직렬 인덕턴스를 제공하기 위해서, 다층 인쇄 회로 기판 상에 장착하기 위한 다층 랜드 그리드 피드쓰루(land grid feedthrough) 수직 지향 세라믹 캐패시터로서, 상기 조합체는,

복수의 제1 전극층 - 각각의 상기 제1 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부 분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭(extended length tab) 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -,

복수의 상기 제1 전극층과 교대로 적층되고, 그 제1 전극층과 거울상(mirror image)인 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 -,

상기 제1 전극층의 부분들을 덮으며, 상기 복수의 제1 전극층의 각각의 상기 제1 도전층을 전기적으로 접속시키는 제1 도전 말단층 재료; 및

상기 제2 전극층의 부분들을 덮으며, 상기 복수의 제2 전극층의 각각의 상기 제2 도전층을 전기적으로 접속시키는 제2 도전 말단층 재료

를 포함하고,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션은, 각각의 도전층에 대한 각 경로의 효과적 길이를 선택적으로 설정하도록 선택적으로 구성되어, 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해서 상기 제1 도전 말단층으로부터, 상기 컴포넌트에 대해 제어된 등가 직렬 저항을 갖는 각각의 전류 경로를 형성하기 위해 관련 회로 기판과 협력하는 상기 제2 도전 말단층까지 전류 경로가 형성되고,

상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료는, 상기 제1 및 제2 전극층 둘 다의 적어도 하나의 에지의 일 부분을 따라서 그 사이에 갭을 형성하도록 구성되어, 상기 전류 경로가, 상기 컴포넌트의 등가 직렬 인덕턴스를 낮추기 위해, 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해서 상기 제1 도전 말단층으로부터, 각 전류 소거 경로를 형성하기 위해 관련 회로 기판과 협력하는 상기 제2 도전 말단층까지 형성된 전류 루프 영역을 포함하고,

말단층 재료 이격 거리가 상기 갭에서 최소화되어, 상기 갭이 감소됨에 따라 상기 컴포넌트의 등가 직렬 인덕턴스의 감소를 제공하는, 다층 인쇄 회로 기판 상에 장착하기 위한 다층 랜드 그리드 피드쓰루 수직 지향 세라믹 캐패시터.
제27항에 있어서,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션의 길이, 폭, 및 두께 중 적어도 하나는, 상기 컴포넌트에 대한 등가 직렬 저항을 선택적으로 설정하도록 선택적으로 구성되는, 다층 인쇄 회로 기판 상에 장착하기 위한 다층 랜드 그리드 피드쓰루 수직 지향 세라믹 캐패시터.
제27항에 있어서,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션은, 관련된 상기 절연층의 제1 표면의 적어도 2개의 에지까지 각각 연장되도록 선 택적으로 구성되는, 다층 인쇄 회로 기판 상에 장착하기 위한 다층 랜드 그리드 피드쓰루 수직 지향 세라믹 캐패시터.
회로 기판;

제28항에서와 같은 다층 전자 컴포넌트;

상기 회로 기판과 동일측에 형성되고, 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료를 각각 맞물리도록 구성된 복수의 도전 트레이스,

상기 회로 기판 내에 형성된 제1 도전 평면,

상기 회로 기판 내에 형성된 제2 도전 평면, 및

상기 회로 기판을 통해 형성되고, 상기 각각의 제1 및 제2 도전 말단층 재료를 상기 회로 기판 내에 형성된 상기 도전 평면과 커플링하도록 구성된 복수의 도전 비아(via)

를 포함하고,

상기 제1 도전층 재료는 전력 또는 신호 경로 중 하나를 포함하고, 상기 제2 도전층 재료는 접지면을 포함하는 회로 기판 조합체.
제27항에 있어서,

각각의 상기 각각의 절연층 상에 형성되고, 관련된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 격리되며, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 개별적으로 연장하도록 선택적으로 구성되 는 적어도 하나의 에지 탭 부분을 포함하고, 상기 탭 부분 각각은 말단 재료(termination material)의 형성을 위한 에지 핵형성 영역(edge nucleation area)을 제공하는, 다층 인쇄 회로 가판에 탑재하기 위한 다층 랜드 그리드 피드 스루 수직 지향 세라믹 캐패시터.
제27항에 있어서,

각각의 상기 도전층의 주 전극 영역에서 각각의 절연층의 제1 표면의 적어도 하나의 에지로 개별적으로 연장하는 적어도 하나의 제2 연장 길이 탭 커넥션을 더 포함하여, 각각의 각각의 도전층에 이중 액세스를 제공하여 상기 컴포넌트의 비교적 감소된 등가 인덕턴스를 제공하는, 다층 인쇄 회로 가판에 탑재하기 위한 다층 랜드 그리드 피드 스루 수직 지향 세라믹 캐패시터.
제32항에 있어서,

각각의 상기 각각의 절연층 상에 형성되고, 관련된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 격리되며, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 개별적으로 연장하도록 선택적으로 구성되는 적어도 하나의 에지 탭 부분을 더 포함하며, 상기 각각의 탭 부분은 말단 재료의 형성을 위하여 에지 핵형성 영역을 제공하는, 다층 인쇄 회로 가판에 탑재하기 위한 다층 랜드 그리드 피드 스루 수직 지향 세라믹 캐패시터.
제27항에 있어서,

상기 세라믹 캐패시터는 다수의 전극 캐패시터를 디커플링하는 수직 지향 다층 세라믹 이중 캐패시터를 포함하고,

상기 제1 및 제2 전극층은 각각 각각의 상기 각각의 절연층 상에 형성되고, 관련된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 격리되며, 관련된 상기 절연층의 제1 표면의 적어도 2개의 에지를 따라서 개별적으로 연장하도록 선택적으로 구성되는 적어도 2개의 각각의 에지 탭 부분을 더 포함하고, 상기 탭 부분 각각은 말단 재료의 형성을 위하여 에지 핵형성 영역을 제공하고,

상기 다층 전자 컴포넌트는 복수의 각각의 제3 및 제4 전극층을 포함하고, 각각의 제3 전극층은 4개의 에지로 경계를 이루는 제1 및 제2 표면을 구비한 제3 절연층, 상기 제3 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역을 갖는 제3 도전층, 및 상기 제3 도전층 주 전극에서 주 전극 영역으로부터 상기 제3 절연층의 제1 표면의 적어도 두 개의 에지로 연장되느 적어도 두 개의 연장 길이 탭 커넥션을 포함하고, 상기 복수의 제4 전극층 각각은 상기 복수의 제3 전극층이 교대로 적층되고 제3 전극층의 거울상을 포함하고, 각각의 제4 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제4 절연층, 상기 제4 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역을 갖는 제4 도전층, 및 상기 제4 도전층의 주 전극 영역으로부터 상기 제4 절연층의 제1 표면의 적어도 두 개의 에지로 연장되는 적어도 두 개의 각각의 연장 길이 탭 커넥션을 포함하며,

상기 캐패시터는 각각의 상기 각각의 제3 및 제 4 절연층 상에 형성되고, 관련된 상기 각각의 제3 및 제4 도전층의 상기 주 전극 영역으로부터 전기적으로 격리되며, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 개별적으로 연장하도록 선택적으로 구성되는 적어도 하나의 에지 탭 부분을 더 포함하며, 상기 탭 부분 각각은 말단 재료의 형성을 위하여 에지 핵형성 영역을 제공하는,

다층 인쇄 회로 가판에 탑재하기 위한 다층 랜드 그리드 피드 스루 수직 지향 세라믹 캐패시터.
다층 전자 컴포넌트 제조 방법으로서,

복수의 제1 전극층 - 각각의 상기 제1 전극층은, 4개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 - 을 제공하는 단계와,

상기 복수의 제1 전극층의 거울상을 포함하는 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어 도 하나까지 연장됨 - 을 제공하는 단계와,

상기 제1 및 제2 전극층을 각각의 교대하는 층(alternating layer)에 위치시키는 단계와,

상기 제1 전극층의 부분을 커버하고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 접속하는 제1 도전 말단층(termination layer)을 제공하는 단계와,

상기 제2 절연층의 부분을 커버하고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 접속하는 제2 도전 말단층을 제공하는 단계와,

상기 제1 및 제2 도전층 각각의 적어도 하나의 상기 연장 길이 탭 커넥션을 각각의 그 도전층으로 각각의 경로의 유효 길이를 선택적으로 형성하도록 선택적으로 구성하여, 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층과 복수의 제2 전극층을 통해 상기 제2 도전 말단층으로 전류 경로가 형성되며, 상기 제2 도전 말단층은 상기 컴포넌트에 대하여 등가의 직렬 저항을 제어한 각각의 전류 경로를 형성하기 위해 관련 회로 기판과 협력하도록 하는 단계

를 포함하는 다층 전자 컴포넌트 제조 방법.
제35항에 있어서,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션을 선택적으로 구성하는 상기 단계는 길이, 폭 및/또는 두께 중 적어도 하나를 선택적으로 구성하여 상기 컴포넌트에 대한 등가 직렬 저항을 선택적으로 확립하는 단계를 더 포함하는 다층 전자 컴포넌트 제조 방법.
제35항에 있어서,

상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션을 선택적으로 구성하는 상기 단계는 관련된 상기 절연층의 제1 표면의 적어도 2개의 에지로 개별적으로 연장하도록 하도록 탭 커넥션을 선택적으로 구성하는 단계를 더 포함하는 다층 전자 컴포넌트 제조 방법.
제35항에 있어서,

상기 제1 및 제2 전극층 양자의 상기 적어도 하나의 에지의 부분을 따라 사이에 갭(gap)을 형성하여, 상기 전류 경로가 상기 제1 도전 말단층으로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해서 상기 제2 도전 말단층으로 형성되는 전류 루프 영역을 포함하도록 상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료를 구성하여, 각각의 전류 소거 경로를 형성하고, 상기 컴포넌트의 등가 직렬 인덕턴스를 낮추기 위하여 관련된 회로 기판과 협력하도록 하는 단계를 더 포함하는 다층 전자 컴포넌트 제조 방법.
제38항에 있어서,

상기 갭이 감소되는 때에 상기 컴포넌트의 등가 직렬 인덕턴스의 감소를 제공하기 위하여 상기 갭에서 말단층 재료의 이격 거리를 최소화하는 단계를 더 포함 하는 다층 전자 컴포넌트 제조 방법.
제38항에 있어서,

각각의 연장 길이 탭 커넥션이 중복되지 않고서 갭을 최소화하기 위하여 상기 갭에서 말단층 재료의 이격 거리를 최소화하여, 상기 컴포넌트의 고주파수 성능을 향상시키면서 상기 컴포넌트의 등가 직렬 인덕턴스의 상대적인 감소를 제공하는 단계를 더 포함하는 다층 전자 컴포넌트 제조 방법.
제39항에 있어서,

상기 다층 전자 컴포넌트는 수직 지향 다층 세라믹 디커플링 캐패시터를 포함하는 다층 전자 컴포넌트 제조 방법.
회로 기판 조합체 제조 방법으로서,

제41항의 다층 전자 컴포넌트를 제공하는 단계와,

회로 기판을 제공하는 단계와,

상기 회로 기판의 동일측 상에 복수의 도전성 트레이스를 형성하는 단계- 상기 제1 도전 말단층 재료와 상기 제2 도전 말단층 재료에 개별적으로 관련되도록 구성됨 -와,

상기 회로 기판에 제1 도전 평면을 형성하는 단계와,

상기 회로 기판에 제2 도전 평면을 형성하는 단계와,

상기 회로 기판을 통해서 복수의 도전 비아를 형성하는 단계- 상기 각각의 제1 및 제2 도전 말단층 재료를 상기 회로 기판에 형성된 상기 도전 평면과 개별적으로 결합하도록 구성됨 -

를 포함하는 회로 기판 조합체 제조 방법.
제42항에 있어서,

전력 또는 신호 경로 중 하나로서 상기 제1 도전층 재료를 제공하는 단계와,

접지면으로서 상기 제2 도전층 재료를 제공하는 단계

를 포함하는 회로 기판 조합체 제조 방법.
제35항에 있어서,

각각의 상기 각각의 절연층 상에서, 형성되고, 관련된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 격리되며, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 개별적으로 연장하도록 선택적으로 구성되는 적어도 하나의 에지 탭 부분- 상기 탭 부분 각각은 말단 재료의 형성을 위하여 에지 핵형성 영역을 제공함 -를 형성하는 단계를 더 포함하는 다층 전자 컴포넌트 제조 방법.
제44항에 있어서,

상기 적어도 하나의 에지 탭 부분을 형성하는 단계는 관련된 상기 절연층의 제1 표면의 적어도 2개의 에지를 따라 개별적으로 연장하도록 에지 탭 부분을 선택적으로 구성하는 단계를 더 포함하는 다층 전자 컴포넌트 제조 방법.
제44항에 있어서,

상기 적어도 하나의 에지 탭 부분을 형성하는 단계는 관련된 상기 절연층의 제1 표면의 상기 적어도 하나의 연장 길이 탭 커넥션와 개별적으로 병렬로 전기적으로 접속되도록 각각의 에지 탭 부분을 선택적으로 구성하여, 연장 길이 탭 커넥션의 등가 저항을 상대적으로 낮추는 단계를 포함하는 다층 전자 컴포넌트 제조 방법.
제35항에 있어서,

각각의 각각의 도전층에 이중 액세스를 제공하기 위해서 각각의 상기 도전층의 주 전극 영역에서 각각의 절연층의 제1 표면의 적어도 하나의 에지로 개별적으로 연장하는 적어도 하나의 제2 연장 길이 탭 커넥션을 제공하여, 상기 컴포넌트의 상대적으로 감소된 등가 인덕턴스를 제공하는 단계를 더 포함하는 다층 전자 컴포넌트 제조 방법.
제47항에 있어서,

적어도 하나의 에지 탭 부분을 상기 각각의 절연층 상에 형성하며,

관련된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적 으로 격리되고, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 제각기 연장하도록 선택적으로 구성되는 단계를 더 포함하고,

상기 탭 부분 각각은 그 말단 재료의 형성을 위해 에지 핵형성 영역을 제공하는

다층 전자 컴포넌트 제조 방법.
제35항에 있어서,

복수의 전극 캐패시터를 디커플링하는 수직 지향 다층 세라믹 이중 캐패시터로서 상기 다층 전자 컴포넌트를 제공하는 단계;

상기 각각의 절연층 상에 형성된 적어도 2개의 각각의 에지 탭 부분 - 상기 적어도 2개의 각각의 에지 탭 부분은 관련된 상기 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 격리되고, 관련된 상기 절연층의 제1 표면의 적어도 2개의 에지를 따라 제각기 연장하도록 선택적으로 구성되고, 상기 탭 부분 각각은 그 말단 재료의 형성을 위해 에지 핵형성 영역을 제공함 - 에 상기 제1 및 제2 전극층 각각을 제공하는 단계; 및

상기 다층 전자 컴포넌트에 복수의 제3 및 제4 전극층 각각을 제공하는 단계를 포함하며,

상기 각각의 제3 전극층은 4개의 에지로 경계를 이룬 제1 및 제2 표면을 갖는 제3 절연층, 상기 제3 절연층의 상기 제1 표면 부분을 덮고 주 전극 영역을 구비한 제3 도전층, 및 상기 제3 도전층의 주 전극 영역으로부터 상기 제3 절연층의 제1 표면의 적어도 2개의 각각의 에지로 연장되는 적어도 2개의 연장 길이 탭 커넥션을 포함하며,

상기 복수의 제4 전극층 각각은 상기 복수의 제3 전극층과 교대로 적층되고, 그 거울상을 포함하고, 각각의 제4 전극층은 4개의 에지로 경계를 이룬 제1 및 제2 표면을 갖는 제4 절연층, 상기 제4 절연층의 상기 제1 표면 부분을 덮고 주 전극 영역을 구비한 제4 도전층, 및 상기 제4 도전층의 주 전극 영역으로부터 상기 제4 절연층의 제1 표면의 적어도 2개의 에지로 연장되는 적어도 2개의 각각의 연장 길이 탭 커넥션을 포함하는

다층 전자 컴포넌트 제조 방법.
제49항에 있어서,

적어도 하나의 에지 탭 부분을 상기 각각의 제3 및 제4 절연층 상에 형성하며,

관련된 상기 각각의 제3 및 제4 도전층의 상기 주 전극 영역으로부터 전기적으로 격리되고, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 제각기 연장하도록 선택적으로 구성되는 단계를 더 포함고, 상기 탭 부분 각각은 그 말단 재료의 형성을 위해 에지 핵형성 영역을 제공하는

다층 전자 컴포넌트 제조 방법.
다층 인쇄 회로 기판 상에 장착되고 신호 레벨 라인에 대한 유효 필터링 능 력 및 전력 레벨 라인 또는 회로 평면의 디커플링용으로 그 전자 컴포넌트의 등가 직렬 저항을 제어하는 다층 랜드 그리드 피드쓰루 수직 지향 세라믹 캐패시터를 포함하는, 회로 기판과 전자 컴포넌트의 조합체로서,

복수의 제1 전극층 - 각각의 상기 제1 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제1 절연층, 상기 제1 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭(extended length tab) 커넥션을 갖는 제1 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제1 도전층의 주 전극 영역으로부터 상기 제1 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 - 을 제공하는 단계;

복수의 상기 제1 전극층과 교대로 적층되고, 그 제1 전극층과 거울상(mirror image)인 복수의 제2 전극층 - 각각의 상기 제2 전극층은, 네 개의 에지로 경계를 이룬 제1 및 제2 표면을 구비한 제2 절연층, 상기 제2 절연층의 상기 제1 표면의 부분을 덮고 주 전극 영역 및 적어도 하나의 연장 길이 탭 커넥션을 갖는 제2 도전층을 포함하고, 상기 연장 길이 탭 커넥션은 상기 제2 도전층의 주 전극 영역으로부터 상기 제2 절연층의 제1 표면의 적어도 하나의 에지까지 연장됨 - 을 제공하는 단계;

각각의 교대층에 상기 제1 및 제2 전극층을 위치시키는 단계;

상기 제1 전극층의 부분을 덮고 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 접속하는 제1 도전 말단층 재료를 제공하는 단계;

상기 제2 절연층의 부분을 덮고 상기 복수의 제2 전극층 각각의 상기 제2 도 전층을 전기적으로 접속하는 제2 도전 말단층 재료를 제공하는 단계;

상기 제1 도전 말단층 재료 및 상기 제2 도전 말단층 재료를 제각기 맞물리도록 구성된 복수의 도전 트레이스를 상기 회로 기판의 동일측에 형성하는 단계;

제1 도전 평면을 상기 회로 기판에 형성하는 단계;

제2 도전 평면을 상기 회로 기판에 형성하는 단계;

각각의 제1 및 제2 도전 말단층 재료를 상기 회로 기판에 형성된 상기 도전 평면과 제각기 결합하도록 구성된 복수의 도전 비아를 상기 회로 기판을 통해 형성하는 단계;

전력 또는 신호 경로 중 하나로서 상기 제1 도전층 재료를 제공하는 단계;

접지면 평면으로서 상기 제2 도전층 재료를 제공하는 단계; 및

각각의 도전층에 대한 각각의 경로의 효과적인 길이를 선택적으로 설정하기 위해 상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션을 선택적으로 구성하여, 전류 경로가 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제1 도전 말단층으로부터 상기 제2 도전 말단층이 형성되고, 상기 제2 도전 말단층은 상기 컴포넌트 대하여 제어된 등가 직렬 저항을 갖는 각각의 전류 경로를 형성하기 위해 상기 회로 기판과 협력하는 단계

를 포함하는 회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제51항에 있어서,

상기 제1 및 제2 전극층 모두의 상기 적어도 하나의 에지 부분을 따라 그 사 이에 갭을 형성하기 위해 상기 제1 도전 말단층 및 상기 제2 도전 말단층을 구성하여, 전류 루프 영역이 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제1 도전 말단층으로부터 상기 제2 도전 말단층으로 형성되고, 상기 제2 도전 말단층이 각각의 전류 소거 경로를 형성하고, 상기 컴포넌트의 등가 직렬 인덕턴스를 낮추기 위해 상기 도전 트레이스, 상기 도전 비아 및 상기 도전 평면과 협력하고, 상기 말단층 재료의 이격 거리가 상기 갭이 감소됨에 따라 상기 컴포넌트의 등가 직렬 인덕턴스를 감소시키기 위해 상기 갭에서 최소가 되는 단계를 더 포함하는 회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제51항에 있어서,

상기 컴포넌트에 대하여 등가 직렬 저항을 선택적으로 설정하기 위해 상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션의 길이, 폭 및/또는 두께 중 적어도 하나를 선택적으로 구성하는 단계를 더 포함하는

회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제51항에 있어서,

관련된 상기 절연층의 제1 표면의 적어도 2개의 에지로 제각기 연장되도록 상기 각각의 제1 및 제2 도전층의 상기 적어도 하나의 연장 길이 탭 커넥션을 선택적으로 구성하는 단계를 더 포함하는

회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제51항에 있어서,

적어도 하나의 에지 탭 부분을 상기 각각의 절연층 상에 형성하는 단계를 더 포함하며,

상기 적어도 하나의 에지 탭 부분은, 관련된 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 격리되고, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 제각기 연장하도록 선택적으로 구성되고,

상기 탭 부분 각각은 그 말단 재료의 형성을 위해 에지 핵형성 영역을 제공하는

회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제51항에 있어서,

관련된 상기 절연층의 제1 표면의 적어도 2개의 에지를 따라 제각기 연장되도록 상기 적어도 하나의 에지 탭 부분 각각을 선택적으로 구성하는 단계를 더 포함하는

회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제51항에 있어서,

각각의 도전층에 이중 액세스를 제공하고, 상기 컴포넌트의 비교적 감소된 등가 인덕턴스를 제공하기 위해, 상기 도전층 각각의 주 전극 영역으로부터 각각의 절연층의 제1 표면의 적어도 하나의 에지로 제각기 연장되는 적어도 제2의 연장 길이 탭 커넥션을 제공하는 단계를 더 포함하는

회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제51항에 있어서,

적어도 하나의 에지 탭 부분을 상기 각각의 절연층 상에 형성하는 단계를 더 포함하며,

상기 적어도 하나의 에지 탭 부분은, 관련된 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 디커플링되고, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 제각기 연장하도록 선택적으로 구성되고,

상기 탭 부분 각각은 그 말단 재료의 형성을 위해 에지 핵형성 영역을 제공하는

회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제51항에 있어서,

복수의 전극 캐패시터를 디커플링하는 수직 지향 다층 세라믹 이중 캐패시터로서 상기 다층 전자 컴포넌트를 제공하는 단계;

상기 각각의 절연층 상에 형성된 적어도 2개의 각각의 에지 탭 부분 - 상기 적어도 2개의 각각의 에지 탭 부분은 관련된 각각의 제1 및 제2 도전층의 상기 주 전극 영역으로부터 전기적으로 디커플링되고, 관련된 상기 절연층의 제1 표면의 적 어도 2개의 에지를 따라 제각기 연장하도록 선택적으로 구성되고, 상기 탭 부분 각각은 그 말단 재료의 형성을 위해 에지 핵형성 영역을 제공함 - 에 상기 제1 및 제2 전극층 각각을 제공하는 단계; 및

상기 다층 전자 컴포넌트에 복수의 제3 및 제4 전극층 각각을 제공하는 단계를 포함하며,

상기 각각의 제3 전극층은 4개의 에지로 경계를 이룬 제1 및 제2 표면을 갖는 제3 절연층, 상기 제3 절연층의 상기 제1 표면 부분을 덮고 주 전극 영역을 구비한 제3 도전층, 및 상기 제3 도전층의 주 전극 영역으로부터 상기 제3 절연층의 제1 표면의 적어도 2개의 각각의 에지로 연장되는 적어도 2개의 연장 길이 탭 커넥션을 포함하며,

상기 복수의 제4 전극층 각각은 상기 복수의 제3 전극층과 교대로 적층되고, 그 거울상을 포함하고, 각각의 제4 전극층은 4개의 에지로 경계를 이룬 제1 및 제2 표면을 갖는 제4 절연층, 상기 제4 절연층의 상기 제1 표면 부분을 덮고 주 전극 영역을 구비한 제4 도전층, 및 상기 제4 도전층의 주 전극 영역으로부터 상기 제4 절연층의 제1 표면의 적어도 2개의 에지로 연장되는 적어도 2개의 각각의 연장 길이 탭 커넥션을 포함하는

회로 기판과 전자 컴포넌트 조합체의 제조 방법.
제59항에 있어서,

적어도 하나의 에지 탭 부분을 상기 각각의 제3 및 제4 절연층 상에 형성하 는 단계를 더 포함하며,

상기 적어도 하나의 에지 탭 부분은, 관련된 각각의 제3 및 제4 도전층의 상기 주 전극 영역으로부터 전기적으로 디커플링되고, 관련된 상기 절연층의 제1 표면의 적어도 하나의 에지를 따라 제각기 연장하도록 선택적으로 구성되고,

상기 탭 부분 각각은 그 말단 재료의 형성을 위해 에지 핵형성 영역을 제공하는

회로 기판과 전자 컴포넌트 조합체의 제조 방법.