KR101557157B1 - 랜드 그리드 피드쓰루 로우 이에스엘 테크놀로지 - Google Patents

Abstract

신호 및 파워 필터링 기술에 넓게 적용할 수 있는 랜드 그리드 피드쓰루 커패시터 설계를 위한 장치 및 방법을 제공한다. 그와 같은 커패시터 설계는 신호 레벨 및 파워 레벨 환경 둘 다를 수반하는 디커플링 애플리케이션에 이용하기 위한 특성을 제공한다. 그 디바이스를 통해 파워 또는 신호 및 접지 전류 경로에서의 반대 전류 흐름을 수반하는 전류 제거 기법을 통해 낮은 등가 직렬 인덕턴스(ESL)를 제공한다.

랜드 그리드 피드쓰루 커패시터, 디커플링, 전류 제거 기법, 등가 직렬 인덕턴스

Description

랜드 그리드 피드쓰루 로우 이에스엘 테크놀로지{LAND GRID FEEDTHROUGH LOW ESL TECHNOLOGY}

우선권 주장

이 출원은 "LAND GRID FEEDTHROUGH LOW ESL TECHNOLOGY"라는 명칭으로 2007년 4월 13일에 출원한 미국특허 가출원번호 제60/923,388호의 우선권을 주장하고, 그 내용은 참조의 목적으로 본 명세서에 포함한다.

본 발명은 커패시터에 관한 것이다. 특히, 본 발명은 신호 및 파워 필터링 기술에 넓게 적용할 수 있는 수직으로 배향된 다층 세라믹 커패시터(multi-layer ceramic capacitor) 구조에 관한 것이다.

본 발명은 일반적으로는 상대적으로 저비용 및 낮은 등가 직렬 인덕턴스(ESL: Equivalent Series Inductance)를 특징으로 하는 디바이스인 디커플링 커패시터(decoupling capacitor)를 위한 개선된 컴포넌트 설계에 관한 것이다.

전자회로 애플리케이션에서 스위칭 속도가 증가하고 펄스 상승 시간이 감소함에 따라, 인덕턴스를 감소시키는 것은 개선된 시스템 성능을 위한 중대한 제한이 되고 있다. 국부적인 에너지 소스 역할을 하는 디커플링 커패시터에서도 받아들이 기 어려운 전압 스파이크 V=L(di/dt)를 생성할 수 있다. 따라서, di/dt가 매우 클 수 있는 고속 회로에서 잠재적인 전압 스파이크의 크기는 인덕턴스 값 L을 감소시킴으로써만 감소시킬 수 있다.

표준 다층 칩 커패시터와 비교하여 칩 커패시터의 등가 직렬 인덕턴스 또는 ESL을 감소시키기 위한 복수의 방법이 존재할 수도 있다. 마찬가지로, 패턴형 내부 전극 및 저항 페이스트 터미네이션 재료를 사용하여 등가 직렬 저항(ESR: Equivalent Series Resistance)을 처리하기 위한 방법이 존재할 수도 있다. 한 예시적인 방법은 패턴형 내부 전극을 사용한다. ESL을 감소시키기 위한 제1 예시적인 방법은 로우 인덕턴스 칩 커패시터(LICC: low inductance chip capacitor) 설계에 사용하는 것과 같은 역 배치 터미네이션(reverse geometry termination)을 수반한다. 그와 같은 LICC에서 전극은 짧은 쪽 대신 칩의 긴 쪽에서 끝이 난다. 칩 커패시터의 전체 인덕턴스는 칩 커패시터의 길이 대 폭의 비율로 부분적으로 결정되므로, LICC 역 배치 터미네이션에서는 종래의 MLC 칩으로부터 6 팩터만큼 인덕턴스가 감소한다.

인터디지테이트형 커패시터(IDC: interdigitated capacitor)는 커패시터 인덕턴스를 줄이기 위한 또 다른 방법을 포함한다. IDC는, 메인 부분과 커패시터 주변에 형성한 개별 터미네이션에 연결하는 복수의 탭 부분을 구비한 전극을 포함한다. 복수의 그와 같은 터미네이션은 디바이스의 기생 인덕턴스 감소를 도울 수 있다. 인터디지테이트형 커패시터의 예는 미국특허번호 제6,243,253호(DuPre et al.)에 개시되어 있다.

커패시터 인덕턴스를 줄이는 데 이용하는 또 다른 기술은 커패시터 전극의 상호 인덕턴스 팩터를 최소화하는 교류 경로의 설계를 수반한다. AVX Corporation이 제조하여 판매하는 것과 같은 로우 인덕턴스 칩 어레이(LICA: low inductance chip array)는 양극으로부터 흐르는 충전 전류가 인접한 음극을 따라 반대 방향이 되도록 볼 그리드 어레이 다층 커패시터(ball grid array multilayer capacitor)를 구성함으로써 상호 인덕턴스를 최소화한다. LICA 기술을 이용하면 전극의 낮은 애스펙트비에 의해 낮은 인덕턴스 값을 얻고, 인덕턴스와, 실장 면에 대한 전극의 수직 비를 제거하기 위한 전극 탭의 배열을 얻는다.

인덕턴스를 최소화하는 데 이용하는 역 전류 경로가 있는 인접 전극을 포함하는 추가 참고문헌으로는 미국특허 공개번호 제2005/0047059호(Togashi et al.) 및 미국특허번호 제6,292,351호(Ahiko et al.)가 있다. 그와 같은 참고문헌 둘 다는 실장 면에 관련된 전극의 수직 비를 또한 이용한다. 수직으로 배향된 위치에 사용하기 위한 전극을 개시하고 있는 추가 참고문헌으로는 미국특허번호 제5,517,385호(Galvagni et al.), 제4,831,494호(Arnold et al.) 및 제6,885,544호(Kim et al.)가 있다.

부분적으로 용량성 디바이스를 포함하는 집적회로 패키지에서 인덕턴스를 감소시키는 특징을 개시하고 있는 공지된 참고문헌으로는 미국특허번호 제6,483,692호(Figueroa et al.)가 있다. 그와 같은 참고문헌은 인덕턴스는 회로 기판 "루프 영역" 또는 전류가 흘러야 하는 전기적 거리(또는 스팬)에 관련된다는 점을 인식한다. Figueroa et al.에서는 바람직하게는 그와 같은 루프 영역을 최소화하여 인덕 턴스 레벨을 감소시킨다. 감소한 인덕턴스 및 저항 레벨을 특징으로 하는 더욱 신뢰할 수 있는 연결인 것으로 여겨지는 더 큰 표면 영역을 제공하는 확장형 표면 랜드가 Figeuroa et al.에서 또한 제공되고 있다.

미국특허번호 제6,661,640호(Togashi)는 디바이스 터미네이션의 표면 영역을 최대화함으로써 디커플링 커패시터의 ESL을 감소시키기 위한 특징을 또한 개시하고 있다. 미국특허번호 제6,917,510호(Prymak)는 전극 간의 좁은 갭이 되도록 형성되는 단자 연장부를 사용한 커패시터 실시예를 개시하고 있다. 미국특허번호 제6,822,847호(Devoe et al.)의 엔드 전극은 커패시터 보디의 중심 부분에 있는 얇은 분리 라인을 제외한 모두를 또한 덮는다.

컴포넌트 인덕턴스를 감소시키기 위한 특징을 포함하는 또 다른 공지된 참고문헌으로는 다층 커패시터에서 상부 전극에 대하여 일반적으로 낮은 인덕턴스 연결을 형성하는 데 도전성 비아를 사용하는 미국특허번호 제6,757,152호(Galvagni et al.)가 있다.

로우 인덕턴스 다층 전자 디바이스의 양상을 처리할 수도 있는 추가 배경기술 참고문헌으로는 미국특허번호 제6,576,497호(Ahiko et al.) 및 제3,444,436호(Coda)뿐만 아니라 미국특허 공개번호 제2004/0184202호(Togashi et al.)가 있다.

다층 전자 컴포넌트 및 그 제조를 위한 관련 방법의 분야에 다양한 양상 및 다른 특징이 알려져 있지만, 일반적으로 본 명세서에서 논의하는 이슈 모두를 처리하는 설계는 알려져 있지 않다. 상술한 미국특허 및 공개된 미국특허출원 모두의 내용은 참조의 목적으로 본 명세서에 완전히 포함되어 있다.

배경기술에서 기술하고, 본 발명이 처리하는 특징의 관점에서, 인덕턴스를 감소시키기 위한 개선된 장치 및 방법은 개발되고 있는 다층 세라믹 커패시터이다.

예시적인 구성에서는, 넓은 범위의 커패시턴스 값 및 신호 레벨 라인에 대한 효과적인 필터링 능력뿐만 아니라 파워 레벨 라인 또는 회로 면의 디커플링을 제공하는 크기로 만들 수도 있는 수직으로 배향된 커패시터 구조를 제공한다.

더욱 간단한 형태 중 하나에서는, 전류 제거 기법을 이용함으로써 낮은 ESL을 제공하는 다층 수직 배향된 세라믹 커패시터 구조를 제공한다.

이 타입의 디바이스의 또 다른 긍정적인 양상은, 회로 기판 위에 디바이스를 분산 배치할 수 있는 상대적으로 작은 디바이스가 되도록 본 기술에 따라 커패시터를 제공할 수도 있다는 점이다.

본 발명의 한 실시예의 양상에 따르면, 디바이스 내 전류 제거를 최적화하여 ESL을 최소화하는 방법을 제공한다.

본 발명의 다른 실시예의 양상에 따르면, 디커플링 애플리케이션을 위한 특성이 있는 랜드 그리드 피드쓰루 커패시터를 제공하는 방법을 개발한다.

본 발명의 또 다른 실시예의 양상에 따르면, 랜드 그리드 어레이(LGA: land grid array) 및 FCT(fine copper termination) 기술에 기초한 수직 배향된 디바이스를 제공하는 장치 및 관련 방법을 개발한다.

본 발명의 또 다른 실시예의 양상에 따르면, 상대적으로 높은 커패시턴스 값 을 디바이스에 제공하는 장치 및 방법을 개발한다.

한 예시적인 실시예는 복수의 제1 및 제2 전극층과, 제1 및 제2 도전 터미네이션층 물질을 포함하는 다층 전자 컴포넌트에 관한 것이다. 바람직하게는, 각각의 제1 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제1 유전체층과, 상기 제1 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 각 코너의 적어도 일부로 연장하는 제1 도전층을 포함한다. 바람직하게는, 상기 복수의 제2 전극층은 상기 복수의 제1 전극층과 교번하여 적층되는데, 각각의 제2 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제2 유전체층과, 상기 제2 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 코너 사이에 위치하며, 상기 제2 유전체층의 2개의 대향하는 에지의 적어도 일부로 연장하는 제2 도전층을 포함한다. 상기 제1 도전 터미네이션층 물질은 바람직하게는 상기 제1 전극층의 각각의 코너 쌍을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 연결하는 반면, 상기 제2 도전 터미네이션층 물질은 상기 제1 유전체층의 상기 코너 사이에 위치한 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 일부를 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 연결한다. 바람직하게는, 상기 제1 도전 터미네이션층 물질 및 상기 제2 도전 터미네이션층 물질은 상기 제1 및 제2 전극층 모두의 적어도 하나의 에지의 일부를 따라 그 사이에 갭을 형성하도록 구성되고, 이로 인해, 상기 제1 도전 터미네이션층으로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제2 도전 터미네이션층까지 전류 루프 영역 - 상기 전류 루프 영역은 관련 회로 기판과 작용하여 각각의 전류 제거 경로를 형성하여 상기 컴포넌트의 등가 직렬 인덕턴스를 낮춤 - 이 형성된다.

상술한 실시예의 다른 형태에서, 바람직하게는 상기 제1 도전 터미네이션층 물질은 상기 제1 전극층의 상기 각각의 코너 쌍을 덮는 각각의 제1 도전 터미네이션층을 포함한다. 상술한 실시예의 또 다른 형태에서, 상기 제2 도전층 각각은 바람직하게는 상기 제2 유전체층 각각의 상기 2개의 대향하는 에지의 적어도 2개의 각 부분으로 연장하고, 상기 제2 도전 터미네이션층 물질은 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 적어도 2개의 각 부분을 덮는 각각의 제2 도전 터미네이션층을 포함한다.

회로 기판 콤비네이션의 다른 예시적인 실시예에서, 그와 같은 콤비네이션은 상술한 예시적인 다층 전자 컴포넌트를 포함할 수도 있고, 상기 회로 기판과 동일한 쪽에 형성되는 적어도 4개의 도전성 트레이스 - 상기 도전성 트레이스의 바깥 쌍은 상기 다층 전자 컴포넌트의 상기 각각의 제1 도전 터미네이션층과 동일한 간격을 갖도록 구성되고, 상기 도전성 트레이스의 안쪽 쌍은 상기 다층 전자 컴포넌트의 상기 각각의 제2 도전 터미네이션층과 동일한 간격을 갖도록 구성됨 - 와, 상기 회로 기판에 형성되는 분할된 제1 도전면과, 상기 회로 기판에 형성되는 분할된 제2 도전면과, 상기 회로 기판을 통해 형성되고, 상기 제1 도전층의 세그먼트를 상기 각각의 제1 도전 터미네이션층에 각각 연결하도록 구성되는 제1 쌍의 도전성 비아와, 상기 회로 기판을 통해 형성되고, 상기 제2 도전층을 상기 각각의 제2 도전 터미네이션층에 각각 연결하도록 구성되는 제2 쌍의 도전성 비아를 포함할 수도 있다. 그와 같은 콤비네이션의 어떤 예시적인 실시예에서, 바람직하게는 상기 제1 도전층은 파워 또는 신호 경로 중 하나를 포함할 수도 있고, 상기 제2 도전층은 접지면을 포함할 수도 있다.

본 예시적인 다층 전자 컴포넌트의 또 다른 예시적인 실시예에서, 상기 갭이 감소함에 따라 상기 컴포넌트의 등가 직렬 인덕턴스가 감소하도록 상기 갭에서 단자 간격이 최소화될 수도 있다.

본 예시적인 다층 전자 컴포넌트의 또 다른 예시적인 실시예에서, 상기 제1 및 제2 유전체층 각각의 상기 4개 에지는 2개의 대향하는 상대적으로 긴 에지 및 2개의 대향하는 상대적으로 짧은 에지를 포함할 수도 있고, 상기 도전 터미네이션층 물질은 상기 상대적으로 긴 에지 중 적어도 하나를 따라 형성될 수도 있고, 이로 인해 상기 다층 전자 컴포넌트는 상기 상대적으로 긴 에지 중 상기 적어도 하나를 따라 기판상에 실장되도록 구성될 수도 있다. 그와 같은 장치의 또 다른 대안에서, 상기 도전 터미네이션층 물질은 상기 상대적으로 긴 에지 중 적어도 다른 에지를 따라 또한 형성되어 다른 전기 컴포넌트를 상기 다층 전자 컴포넌트에 실장하기 위한 터미네이션 랜드가 제공된다.

또 다른 예시적인 실시예는 다층 인쇄 회로 기판상에 실장되는 4 단자 다층 랜드 그리드 피드쓰루 수직 배향 세라믹 커패시터를 포함하고, 신호 레벨 라인에 대한 효과적인 필터링 능력 및 파워 레벨 라인 또는 회로 면의 디커플링을 제공하고, 전류 제거 기법을 이용함으로써 낮은 등가 직렬 인덕턴스를 제공하는 회로 기 판 및 전자 컴포넌트 콤비네이션에 관한 것이다. 그와 같은 예시적인 콤비네이션은, 복수의 제1 전극층 - 각각의 제1 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제1 유전체층과, 상기 제1 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 각 코너의 적어도 일부로 연장하는 제1 도전층을 포함함 - 과, 상기 복수의 제1 전극층과 교번하여 적층되는 복수의 제2 전극층 - 각각의 제2 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제2 유전체층과, 상기 제2 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 코너 사이에 위치하며, 상기 제2 유전체층의 2개의 대향하는 에지의 적어도 2개의 각 부분으로 연장하는 제2 도전층을 포함함 - 과, 상기 제1 전극층의 각각의 코너 쌍을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 연결하는 각각의 제1 도전 터미네이션층과, 상기 제1 유전체층의 상기 코너 사이에 위치한 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 적어도 2개의 각 부분을 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 연결하는 각각의 제2 도전 터미네이션층과, 상기 회로 기판의 동일한 쪽에 형성되는 적어도 4개의 도전성 트레이스 - 상기 도전성 트레이스의 바깥 쌍은 상기 다층 전자 컴포넌트의 상기 각각의 제1 도전 터미네이션층과 동일한 간격을 갖고 전기적으로 연결되도록 구성되고, 상기 도전성 트레이스의 안쪽 쌍은 상기 다층 전자 컴포넌트의 상기 각각의 제2 도전 터미네이션층과 동일한 간격을 갖고 전기적으로 연결되도록 구성됨 - 와, 상기 회로 기판에 형성되고, 파워 또는 신호 경로 중 하나를 포함하는 분할된 제1 도전면과, 상기 회로 기판에 형성되고, 접지면을 포함하는 분할된 제2 도 전면과, 상기 회로 기판을 통해 형성되고, 상기 제1 도전층의 세그먼트를 상기 각각의 제1 도전 터미네이션층에 각각 연결하도록 구성되는 제1 쌍의 도전성 비아와, 상기 회로 기판을 통해 형성되고, 상기 제2 도전층을 상기 각각의 제2 도전 터미네이션층에 각각 연결하도록 구성되는 제2 쌍의 도전성 비아를 더 포함할 수도 있고, 상기 제1 도전 터미네이션층 및 상기 제2 도전 터미네이션층은 상기 제1 및 제2 전극층 모두의 상기 적어도 하나의 에지의 일부를 따라 그 사이에 각각의 갭을 형성하도록 구성되고, 이로 인해, 상기 제1 도전 터미네이션층으로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제2 도전 터미네이션층까지 전류 루프 영역 - 상기 전류 루프 영역은 상기 도전성 트레이스, 상기 도전성 비아 쌍 및 상기 도전면과 작용하여 각각의 전류 소거 경로를 형성하여 상기 컴포넌트의 등가 직렬 인덕턴스를 낮춤 - 이 형성된다.

또 다른 예시적인 실시예는 신호 레벨 라인에 대한 효과적인 필터링 능력 및 파워 레벨 라인 또는 회로 면의 디커플링을 제공하고, 전류 제거 기법을 이용함으로써 낮은 등가 직렬 인덕턴스를 제공하는, 다층 인쇄 회로 기판상에 실장되는 4 단자 다층 랜드 그리드 피드쓰루 수직 배향 세라믹 커패시터에 관한 것일 수도 있다. 그와 같은 예시적인 콤비네이션은 복수의 제1 전극층 - 각각의 제1 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제1 유전체층과, 상기 제1 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 각 코너의 적어도 일부로 연장하는 제1 도전층을 포함함 - 과, 상기 복수의 제1 전극층과 교번하여 적층되는 복수의 제2 전극층 - 각각의 제2 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제2 유전체층과, 상기 제2 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 코너 사이에 위치하며, 상기 제2 유전체층의 2개의 대향하는 에지의 적어도 2개의 각 부분으로 연장하는 제2 도전층을 포함함 - 과, 상기 제1 전극층의 각각의 코너 쌍을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 연결하는 각각의 제1 도전 터미네이션층과, 상기 제1 유전체층의 상기 코너 사이에 위치한 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 적어도 2개의 각 부분을 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 연결하는 각각의 제2 도전 터미네이션층을 더 포함할 수도 있다. 그와 같은 예시적인 실시예에서, 상기 제1 도전 터미네이션층 및 상기 제2 도전 터미네이션층은 상기 제1 및 제2 전극층 모두의 상기 적어도 하나의 에지의 일부를 따라 그 사이에 각각의 갭을 형성하도록 구성되고, 이로 인해, 상기 제1 도전 터미네이션층으로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제2 도전 터미네이션층까지 전류 루프 영역 - 상기 전류 루프 영역은 관련 회로 기판과 작용하여 각각의 전류 제거 경로를 형성하여 상기 커패시터의 등가 직렬 인덕턴스를 낮춤 - 이 형성된다.

또 다른 예시적인 실시예는 다층 인쇄 회로 기판상에 실장되는 다층 랜드 그리드 피드쓰루 수직 배향 세라믹 커패시터를 포함하고, 신호 레벨 라인에 대한 효과적인 필터링 능력 및 파워 레벨 라인 또는 회로 면의 디커플링을 제공하고, 전류 제거 기법을 이용함으로써 낮은 등가 직렬 인덕턴스를 제공하는 회로 기판 및 전자 컴포넌트 콤비네이션에 관한 것일 수도 있고, 그와 같은 콤비네이션은, 복수의 제1 전극층 - 각각의 제1 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제1 유전체층과, 상기 제1 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 각 코너의 적어도 일부로 연장하는 제1 도전층을 포함함 - 과, 상기 복수의 제1 전극층과 교번하여 적층되는 복수의 제2 전극층 - 각각의 제2 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제2 유전체층과, 상기 제2 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 코너 사이에 위치하며, 상기 제2 유전체층의 2개의 대향하는 에지의 적어도 일부로 연장하는 제2 도전층을 포함함 - 과, 상기 제1 전극층의 각각의 코너 쌍을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 연결하는 제1 도전 터미네이션층 물질과, 상기 제1 유전체층의 상기 코너 사이에 위치한 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 일부를 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 연결하는 제2 도전 터미네이션층 물질과, 상기 회로 기판의 동일한 쪽에 형성되는 적어도 4개의 도전성 트레이스 - 상기 도전성 트레이스의 바깥 쌍은 상기 다층 전자 컴포넌트의 상기 제1 도전 터미네이션층 물질과 정렬되는 간격을 갖고 전기적으로 연결되도록 구성되고, 상기 도전성 트레이스의 안쪽 쌍은 상기 다층 전자 컴포넌트의 상기 제2 도전 터미네이션층 물질과 정렬되는 간격을 갖고 전기적으로 연결되도록 구성됨 - 와, 상기 회로 기판에 형성되고, 파워 또는 신호 경로 중 하나를 포함하는 분할된 제1 도전면과, 상기 회로 기판에 형성되고, 접지면을 포함하는 분할된 제2 도전면과, 상기 회로 기판을 통해 형성되고, 상기 제1 도전층의 세그먼트를 상기 제1 도전 터미네이션층 물질에 각각 연결하도록 구 성되는 제1 쌍의 도전성 비아와, 상기 회로 기판을 통해 형성되고, 상기 제2 도전층을 상기 제2 도전 터미네이션층 물질에 각각 연결하도록 구성되는 제2 쌍의 도전성 비아를 더 포함하고, 상기 제1 도전 터미네이션층 물질 및 상기 제2 도전 터미네이션층 물질은 상기 제1 및 제2 전극층 모두의 적어도 하나의 에지의 일부를 따라 그 사이에 적어도 하나의 갭을 형성하도록 구성되고, 이로 인해 상기 제1 도전 터미네이션층 물질로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제2 도전 터미네이션층 물질까지 전류 루프 영역 - 상기 전류 루프 영역은 상기 도전성 트레이스, 상기 도전성 비아 쌍 및 상기 도전면과 작용하여 각각의 전류 제거 경로를 형성하여 상기 컴포넌트의 등가 직렬 인덕턴스를 낮춤 - 이 형성된다.

예시적인 실시예들은 대응 방법에 관한 것이다. 한 예시적인 방법은 다층 전자 컴포넌트 제조 방법에 관한 것으로서, 복수의 제1 전극층을 제공하는 단계 - 각각의 제1 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제1 유전체층과, 상기 제1 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 각 코너의 적어도 일부로 연장하는 제1 도전층을 포함함 - 와, 상기 복수의 제1 전극층과 교번하여 적층되는 복수의 제2 전극층을 제공하는 단계 - 각각의 제2 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제2 유전체층과, 상기 제2 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 코너 사이에 위치하며, 상기 제2 유전체층의 2개의 대향하는 에지의 적어도 일부로 연장하는 제2 도전층을 포함함 - 와, 상기 제1 및 제2 복수의 전극층을 각각의 교번층에 배치하는 단계와, 상기 제1 전극층의 각각의 코너 쌍을 덮고, 상기 복수의 제1 전극 층 각각의 상기 제1 도전층을 전기적으로 연결하는 제1 도전 터미네이션층 물질을 제공하는 단계와, 상기 제1 유전체층의 상기 코너 사이에 위치한 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 일부를 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 연결하는 제2 도전 터미네이션층 물질을 제공하는 단계와, 상기 제1 및 제2 전극층 모두의 상기 적어도 하나의 에지의 일부를 따라 그 사이에 갭을 형성하도록 상기 제1 도전 터미네이션층 물질 및 상기 제2 도전 터미네이션층 물질을 구성하는 단계와, 상기 제1 도전 터미네이션층으로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제2 도전 터미네이션층까지 전류 루프 영역 - 상기 전류 루프 영역은 관련 회로 기판과 작용하여 각각의 전류 제거 경로를 형성하여 상기 컴포넌트의 등가 직렬 인덕턴스를 낮춤 - 을 형성하는 단계를 포함한다.

회로 기판 콤비네이션을 제조하는 예시적인 방법은 상술한 예시적인 방법에 따라 다층 전자 컴포넌트를 제공하는 단계와, 상기 회로 기판의 동일한 쪽에 형성되는 적어도 4개의 도전성 트레이스를 제공하는 단계 - 상기 도전성 트레이스의 바깥 쌍은 상기 다층 전자 컴포넌트의 상기 각각의 제1 도전 터미네이션층과 동일한 간격을 갖도록 구성되고, 상기 도전성 트레이스의 안쪽 쌍은 상기 다층 전자 컴포넌트의 상기 각각의 제2 도전 터미네이션층과 동일한 간격을 갖도록 구성됨 - 와, 상기 회로 기판에 형성되는 분할된 제1 도전면을 제공하는 단계와, 상기 회로 기판에 형성되는 분할된 제2 도전면을 제공하는 단계와, 상기 회로 기판을 통해 형성되고, 상기 제1 도전층의 세그먼트를 상기 각각의 제1 도전 터미네이션층에 각각 연 결하도록 구성되는 제1 쌍의 도전성 비아를 제공하는 단계와, 상기 회로 기판을 통해 형성되고, 상기 제2 도전층을 상기 각각의 제2 도전 터미네이션층에 각각 연결하도록 구성되는 제2 쌍의 도전성 비아를 제공하는 단계를 포함한다.

또 다른 예시적인 방법은 다층 인쇄 회로 기판상에 실장되는 4 단자 다층 랜드 그리드 피드쓰루 수직 배향 세라믹 커패시터를 포함하고, 신호 레벨 라인에 대한 효과적인 필터링 능력 및 파워 레벨 라인 또는 회로 면의 디커플링을 제공하고, 전류 제거 기법을 이용함으로써 낮은 등가 직렬 인덕턴스를 제공하는 회로 기판 및 전자 컴포넌트 콤비네이션 제조 방법에 관한 것이다. 그와 같은 예시적인 방법은 바람직하게는 복수의 제1 전극층을 제공하는 단계 - 각각의 제1 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제1 유전체층과, 상기 제1 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 각 코너의 적어도 일부로 연장하는 제1 도전층을 포함함 - 와, 상기 복수의 제1 전극층과 교번하여 적층되는 복수의 제2 전극층을 제공하는 단계 - 각각의 제2 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제2 유전체층과, 상기 제2 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 코너 사이에 위치하며, 상기 제2 유전체층의 2개의 대향하는 에지의 적어도 2개의 각 부분으로 연장하는 제2 도전층을 포함함 -와, 상기 제1 및 제2 복수의 전극층을 각각의 교번층에 배치하는 단계와, 상기 제1 전극층의 각각의 코너 쌍을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 연결하는 각각의 제1 도전 터미네이션층을 제공하는 단계와, 상기 제1 유전체층의 상기 코너 사이에 위치한 상기 제2 유전체층의 상기 2개의 대향 하는 에지의 상기 적어도 2개의 각 부분을 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 연결하는 각각의 제2 도전 터미네이션층을 제공하는 단계와, 상기 회로 기판의 동일한 쪽에 형성되는 적어도 4개의 도전성 트레이스를 제공하는 단계 - 상기 도전성 트레이스의 바깥 쌍은 상기 다층 전자 컴포넌트의 상기 각각의 제1 도전 터미네이션층과 동일한 간격을 갖고 전기적으로 연결되도록 구성되고, 상기 도전성 트레이스의 안쪽 쌍은 상기 다층 전자 컴포넌트의 상기 각각의 제2 도전 터미네이션층과 동일한 간격을 갖고 전기적으로 연결되도록 구성됨 - 와, 상기 회로 기판에 형성되고, 파워 또는 신호 경로 중 하나를 포함하는 분할된 제1 도전면을 제공하는 단계와, 상기 회로 기판에 형성되고, 접지면을 포함하는 분할된 제2 도전면을 제공하는 단계와, 상기 회로 기판을 통해 형성되고, 상기 제1 도전층의 세그먼트를 상기 각각의 제1 도전 터미네이션층에 각각 연결하도록 구성되는 제1 쌍의 도전성 비아를 제공하는 단계와, 상기 회로 기판을 통해 형성되고, 상기 제2 도전층을 상기 각각의 제2 도전 터미네이션층에 각각 연결하도록 구성되는 제2 쌍의 도전성 비아를 제공하는 단계와, 상기 제1 및 제2 전극층 모두의 상기 적어도 하나의 에지의 일부를 따라 그 사이에 각각의 갭을 형성하도록 상기 제1 도전 터미네이션층 및 상기 제2 도전 터미네이션층을 구성하는 단계와, 상기 제1 도전 터미네이션층으로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제2 도전 터미네이션층까지 전류 루프 영역 - 상기 전류 루프 영역은 상기 도전성 트레이스, 상기 도전성 비아 쌍 및 상기 도전면과 작용하여 각각의 전류 제거 경로를 형성하여 상기 컴포넌트의 등가 직렬 인덕턴스를 낮춤 - 을 형성하는 단계 를 포함한다.

본 발명의 추가 목적 및 장점은 본 명세서의 상세한 설명으로부터 설명하고, 본 기술분야의 당업자에게 명백해질 것이다. 또한, 구체적으로 예시, 참조 및 논의한 특징 및 구성요소에 대한 수정물 및 변형물은 본 발명의 사상 및 범위를 벗어나지 않으면서 본 발명의 다양한 실시예 및 이용에 실행할 수도 있다는 점을 인식해야 한다. 변형물은 예시, 참조 또는 논의한 것에 대한 동등한 수단, 특징 또는 스텝과, 다양한 부분, 특징, 스텝 등의 기능, 작용 또는 위치적인 반전을 포함할 수도 있지만, 이에 한정하지 않는다.

또한, 본 발명의 상이한 실시예뿐만 아니라 상이한 바람직한 실시예는 개시하고 있는 특징, 스텝 또는 구성요소 또한 그 균등물(도면에 명확히 도시하지 않거나 그와 같은 도면의 상세한 설명에서 설명하지 않은 특징, 부분 또는 스텝의 조합 또는 구성을 포함함)의 다양한 조합 또는 구성을 포함할 수도 있다는 점을 이해하게 된다. 요약 부분에서 명확히 표현하지 않은 본 발명의 추가 실시예는 상술한 요약된 목적에서 참조한 특징, 컴포넌트 또는 스텝 및/또는 이 출원에서 논의하는 다른 특징, 컴포넌트 또는 스텝의 양상의 다양한 조합을 포함할 수도 있다. 본 기술분야의 당업자는 본 명세서의 나머지 부분을 검토함으로써 그와 같은 실시예의 특징 및 양상을 더욱 이해하게 된다.

본 발명의 최상의 모드를 포함하고, 본 기술분야의 당업자를 위한 본 발명의 내용은 첨부한 도면을 참조하여 본 명세서에서 설명한다.

본 명세서 및 첨부한 도면을 통한 참조부호의 반복적인 이용은 본 발명의 동일하거나 비슷한 특징 또는 구성요소를 나타낸다.

본 발명의 요약 부분에서 기술한 바와 같이, 본 발명은 인덕턴스를 감소시키기 위한 개선된 장치 및 방법은 다층 세라믹 커패시터에 있다는 점에 특히 관련이 있다.

공지된 기술 양상의 선택된 조합은 본 발명의 복수의 상이한 실시예에 대응한다. 본 명세서에서 제공하고 논의하는 각 예시적인 실시예는 본 발명을 한정하도록 기록해서는 안 된다는 점을 알아야 한다. 한 실시예의 부분으로서 예시 또는 기술하는 특징 또는 스텝은 또 다른 실시예의 양상과 조합하여 또 다른 실시예를 제공하는 데 이용할 수도 있다. 추가로, 어떤 특징은 동일하거나 비슷한 기능을 수행하는 것으로 확실하게 언급하지 않은 비슷한 디바이스 또는 특징과 상호교환할 수도 있다.

이제, 로우 ESL 커패시터의 바람직한 실시예에 대하여 상세하게 기술한다. 도면을 참조하면, 도 1은 다양한 기술에 기초한 로우 ESL 디바이스의 개발 진행의 그래픽 표현이다. 알 수 있는 바와 같이, LICC 및 IDC 커패시터 구성을 포함하는 기술은 성숙 제품 디바이스에서 ESL을 감소시키는 표준 기법을 이용하여 지속적으로 개선되고 있다. 본 기술을 따르고, 특히 2, 4 및 8 단자 랜드 그리드 어레이 구성과 FCT(fine copper termination) 기법을 함께 이용하여 구성한 것과 같은 신생 제품은 ESL에서의 또 다른 감소를 달성하고 있다.

이제, 도 2를 참조하면, 특히 럼프형 ESL(lumped ESL)을 나타내는 로우 인덕 턴스 MLCC 컴포넌트에 대한 일반적인 인덕턴스 트렌드 대 상이한 크기의 복수의 예시적인 LGA 커패시터 실시예에 대한 제거 루프 폭의 그래픽 비교를 예시한다. 전류 제거 루프와 관련된 양상은 ESL에 상당한 영향을 미친다. 도 2로부터 알 수도 있는 바와 같이, 전체 루프 크기가 감소함에 따라 디바이스의 ESL이 감소한다. 형성된 전류 루프를 본 기술에 따라 구성한 디바이스와 비교하는 그와 같은 효과의 또 다른 예시는 이하에서 충분히 후술하는 도 4a 및 5a에서 보게 된다.

도 3을 참조하면, 랜드 그리드 어레이(LGA) 등가 직렬 인덕턴스(ESL) 대 전극 스팬 길이의 그래픽 비교를 예시한다. 도 3의 그래픽 표현처럼, 전체 전극 스팬에서의 변화는 ESL에 상당한 영향을 미친다는 점을 알 수도 있다.

전체적으로 도 4 및 5로 각각 나타낸 도 4a, 4b, 4c, 5a, 5b 및 5c를 참조하면, 도 4의 경우에는 도 5에 예시한 바와 같은 본 발명의 기술과 비교하여 공지된 구성(400)을 예시하고 있다. 우선, 도 4b 및 5b에서 알 수도 있는 바와 같이, 제1 전극(410 및 510) 및 제2 전극(412 및 512) 쌍에 대응하는 각 디바이스에 대한 개별 전극 설계가 예시되어 있다. 또한, 도 4c 및 5c에서 알 수도 있는 바와 같이, 그와 같은 개별 전극 쌍은 다층 디바이스를 제공하도록 적층할 수도 있다. 도 4c 및 5c 각각은 전극의 세 개 적층 쌍을 예시하지만, 이는 예시적일 뿐이고, 실제로는 성숙 제품에서 다른 수의 그와 같은 쌍 또는 더욱 많은 그와 같은 쌍이 존재할 수도 있다는 점을 인식해야 한다.

이제, 도 4a 및 5a를 참조하면, 각 디바이스에 개별적으로 형성된 전류 루프를 더욱 충분히 예시하기 위하여 커패시터(400 및 500)는 인쇄 회로 기판(420 및 520)에 각각 실장되어 있다. 우선, 공지된 다층 인쇄 회로 기판(420)에 대하여, 커패시터(400)는 제1 도전면(422) 및 접지면(424)이 마련되어 있는 다층 인쇄 회로 기판(420)에 실장되어 있다. 제1 도전면(422)은 디바이스가 동작하는 환경에 따라 신호면 또는 파워면에 대응할 수도 있다. 도전성 트레이스(442 및 444) 및 비아 연결부(432 및 434)는 예시한 바와 같이 커패시터(400)를 도전면(422) 및 접지면(424)에 전기적으로 연결하도록 제공되어 있다. 디바이스(400)를 통한 전류 흐름은 전류 루프(450)를 형성하는데, 그 크기는 도 2에 이미 예시한 바와 같이 변할 수도 있는 정확한 전극 구성에 좌우된다. 그와 같은 변화는 디바이스 ESL에 상당한 영향을 미친다.

이제, 도 5a, 5b 및 5c를 참조하면, 커패시터(500)는 다층 인쇄 회로 기판(520)에 실장하고, 본 기술에 따라 구성하고, 비교를 위하여 도 4a, 4b 및 4c의 공지된 구성과 비슷하게 예시하고 있다는 점을 알게 된다. 도 5b는 도 4b의 전극 쌍(410 및 412)과 비슷한 전극 쌍(510 및 512)을 예시한다. 비슷한 방식으로, 도 5c는 도 4c에 예시한 스택과 비슷한 세 개 세트의 전극 쌍(510 및 512)의 스택을 예시한다. 도 4c에서처럼, 도 5c에 예시한 전극 스택은 단지 예시적일 뿐이고, 실제로는 현재 예시한 것보다 많은 스택형 층에 대응할 수도 있다는 점을 인식해야 한다.

이제, 도 5a를 참조하면, 본 기술에 따라 구성한 다층 커패시터(500)가 다층 인쇄 회로 기판(520)에 실장되어 있다. 인쇄 회로 기판(520)은, 분리 부분(522 및 522')으로 분리할 수도 있는 제1 도전면과, 분리 부분(544 및 544')으로 분리할 수 도 있는 접지면을 포함한다. 도전면 부분(522)은 비아(532)를 통해 제1 전극(510)의 제1 탭 부분(510a)(도 5b)에 연결할 수도 있는 반면 도전면 부분(522')은 비아(532')를 통해 제1 전극(510)의 제2 탭 부분(510b)(도 5b)에 연결할 수도 있다.

비슷한 방식으로, 접지면은 분리 부분(544 및 544')으로 분리할 수도 있다. 접지면 부분(544)은 비아(534)를 통해 제2 전극(512)의 제1 탭 부분(512a)(도 5b)에 연결할 수도 있는 반면 접지면 부분(544')은 비아(534')를 통해 제2 전극(512)의 제2 탭 부분(512b)(도 5b)에 연결할 수도 있다. 그와 같은 연결은 커패시터(500)를 통한 반대 방향 전류 흐름을 제공하는 전류 흐름 경로(550 및 552)가 된다. 본 기술에 따르면, 그와 같은 반대 전류 흐름 경로는 ESL에서의 상당한 감소를 제공하는 전류 제거 효과를 커패시터(500)에 제공한다.

이제, 도 6a∼6d, 7a∼7d 및 8a∼8d를 참조하면, 본 기술의 복수의 상이한 예시적인 실시예가 예시되어 있다. 도 6a∼6d의 내용은 이미 기술한 바와 같은 도 5a∼5c의 내용과 일반적으로 대응한다. 도 6b는, 도 6a에서 부분적으로 잘라낸 사시도로 예시한 바와 같이 커패시터(600)를 형성하는 제1 표면(614a) 및 제2 표면(614b)을 갖는 절연층(614)을 통해 분리되어 도 6b에 예시한 바와 같이 적층할 수도 있는 한 쌍의 전극을 형성하는 제1 전극(610) 및 제2 전극(612)을 예시하고 있다는 점에서 실질적으로 도 5b의 복사이다. 도 6c, 7c 및 8c 각각에서 예시된 개별 전극의 크기는 스택형 표현의 개별 크기와 동일하지 않다는 점을 인식해야 한다.

도 7a, 7b, 7c 및 7d를 참조하면, 그와 같은 도면은 전기적 컨텍스트가 표준 피드쓰루 커패시터와 비슷하다는 점에서 본 발명의 3 단자 랜드 그리드 피드쓰루 커패시터(700) 실시예를 나타낸다. 도 8a, 8b, 8c 및 8d는, 그와 같은 예시적인 실시예는 이미 기술한 바와 같이 갭 크기가 감소함에 따라 ESL에서의 감소를 제공하는 갭(820 및 822)에서 최소화된 단자 간격을 제공한다는 점에서 도 2 및 4a, 4b 및 4c에 예시한 공지된 구성과 비슷한 메커니즘을 제공하는 본 발명의 예시적인 로우 인덕턴스 랜드 그리드 피드쓰루 커패시터(800) 실시예를 나타낸다. 그와 같은 갭의 폭은 본 발명에 따라 변할 수도 있지만, 한 예시적인 실시예에서 그와 같은 갭은 약 100과 400 마이크론 사이의 범위이다. 다른 예시적인 실시예에서 그와 같은 갭은 약 250 마이크론일 수도 있다.

본 발명은 구체적인 실시예에 관하여 상세하게 기술하지만, 본 기술분야의 숙련자는 상술한 내용으로부터 그와 같은 실시예의 대안물, 변경물 및 등가물을 쉽게 제공할 수도 있다는 점을 인식하게 된다. 예를 들어, 본 발명에 따른 다양한 실시예에 다양한 재료를 사용할 수도 있다. 예를 들어, 상술한 도전성 층은 백금, 니켈, 구리 및 팔라듐-은 합금으로 구성하는 그룹으로부터 선택할 수도 있는 반면 유전체 층은 티탄산바륨, 산화 아연, 저 연소 글래스가 있는 알루미늄, 세라믹, 글래스-본드형 재료 및 유기 에폭시로 구성하는 그룹으로부터 선택할 수도 있다. 따라서, 본 발명의 범위는 한정보다는 예시적이고, 본 발명은 본 기술분야의 당업자에게 쉽게 명백해지는 바와 같이 본 발명에 대한 그와 같은 수정물, 변경물 및/또는 추가물을 제외하지 않는다.

도 1은 본 기술에 대한 비교를 예시하는 다양한 기술에 기초한 로우 ESL 디바이스의 개발 진행의 그래픽 표현이다.

도 2는 특히 럼프형 ESL(lumped ESL) 값을 나타내는 로우 인덕턴스 MLCC 컴포넌트에 대한 일반적인 인덕턴스 트렌드 대 상이한 크기의 복수의 예시적인 LGA 커패시터 실시예에 대한 제거 루프 폭의 그래픽 비교를 예시한다.

도 3은 랜드 그리드 어레이(LGA) 등가 직렬 인덕턴스(ESL) 대 전극 스팬 길이의 그래픽 비교를 제공한다.

도 4a 내지 4c는 다층 인쇄 회로 기판에 실장되는 본 기술에 따른 예시적인 수직 전극 커패시터 실시예에 대한 전류 루프의 구성 및 양상을 각각 도시한다.

도 5a 내지 5c는 다층 인쇄 회로 기판에 실장되는 본 기술에 따른 예시적인 네 개 터미널 랜드 그리드 피드쓰루(LGF) 커패시터에 대한 전류 루프의 구성 및 양상을 각각 도시한다.

도 6a, 7a 및 8a는 본 기술에 따라 구성한 랜드 그리드 피드쓰루 커패시터의 제1, 제2 및 제3 실시예의 부분적인 절단 사시도를 각각 도시한다.

도 6b, 7b 및 8b는 본 기술에 따라 구성한 랜드 그리드 피드쓰루 커패시터의 제1, 제2 및 제3 실시예의 탭 및 내부 전극 구성의 (동일한 외형) 상면도 및 하면도를 각각 도시한다.

도 6c, 7c 및 8c는 본 기술에 따라 구성한 랜드 그리드 피드쓰루 커패시터의 제1, 제2 및 제3 실시예의 내부 전극 구성을 각각 도시한다.

도 6d, 7d 및 8d는 본 기술에 따라 구성한 랜드 그리드 피드쓰루 커패시터의 제1, 제2 및 제3 실시예의 전극 관계를 도시하는 전극 평면에 대한 단면도를 각각 도시한다.

Claims (32)

1. 다층 전자 컴포넌트로서,

   복수의 제1 전극층 - 각각의 제1 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제1 유전체층과, 상기 제1 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 각 코너의 적어도 일부로 연장하는 제1 도전층을 포함함 - 과,

   상기 복수의 제1 전극층과 교번하여 적층되는 복수의 제2 전극층 - 각각의 제2 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제2 유전체층과, 상기 제2 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 코너 사이에 위치하며, 상기 제2 유전체층의 2개의 대향하는 에지의 적어도 일부로 연장하는 제2 도전층을 포함함 - 과,

   상기 제1 전극층의 각각의 코너 쌍을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 연결하는 제1 도전 터미네이션층 물질과,

   상기 제1 유전체층의 상기 코너 사이에 위치한 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 일부를 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 연결하는 제2 도전 터미네이션층 물질

   을 포함하고,

   상기 제1 도전 터미네이션층 물질 및 상기 제2 도전 터미네이션층 물질은 상기 제1 및 제2 전극층 모두의 적어도 하나의 에지의 일부를 따라 그 사이에 갭을 형성하도록 구성되고,

   이로 인해, 상기 제1 도전 터미네이션층으로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제2 도전 터미네이션층까지 전류 루프 영역 - 상기 전류 루프 영역은 관련 회로 기판과 작용하여 각각의 전류 제거 경로를 형성하여 상기 컴포넌트의 등가 직렬 인덕턴스를 낮춤 - 이 형성되고,

   상기 제1 및 제2 유전체층 각각의 상기 4개 에지는 2개의 대향하는 상대적으로 긴 에지 및 2개의 대향하는 상대적으로 짧은 에지를 포함하고, 상기 도전 터미네이션층 물질은 상기 상대적으로 긴 에지 중 적어도 하나를 따라 형성되고, 이로 인해 상기 다층 전자 컴포넌트는 상기 상대적으로 긴 에지 중 상기 적어도 하나를 따라 기판상에 실장되도록 구성될 수도 있는 다층 전자 컴포넌트.
2. 제1항에 있어서,

   상기 제1 도전 터미네이션층 물질은 상기 제1 전극층의 상기 각각의 코너 쌍을 덮는 각각의 제1 도전 터미네이션층을 포함하는 다층 전자 컴포넌트.
3. 제2항에 있어서,

   상기 제2 도전층 각각은 상기 제2 유전체층 각각의 상기 2개의 대향하는 에지의 적어도 2개의 각 부분으로 연장하고,

   상기 제2 도전 터미네이션층 물질은 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 적어도 2개의 각 부분을 덮는 각각의 제2 도전 터미네이션층을 포함하는 다층 전자 컴포넌트.
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6. 제1항에 있어서,

   상기 갭이 감소함에 따라 상기 컴포넌트의 등가 직렬 인덕턴스가 감소하도록 상기 갭에서 단자 간격이 최소화되는 다층 전자 컴포넌트.
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8. 제1항에 있어서,

   상기 도전 터미네이션층 물질은 상기 상대적으로 긴 에지 중 적어도 다른 에지를 따라 또한 형성되어 다른 전기 컴포넌트를 상기 다층 전자 컴포넌트에 실장하기 위한 터미네이션 랜드가 제공되는 다층 전자 컴포넌트.
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13. 신호 레벨 라인에 대한 효과적인 필터링 능력 및 파워 레벨 라인 또는 회로 면의 디커플링을 제공하고, 전류 제거 기법을 이용함으로써 낮은 등가 직렬 인덕턴스를 제공하는, 다층 인쇄 회로 기판상에 실장되는 4 단자 다층 랜드 그리드 피드쓰루 수직 배향 세라믹 커패시터로서,

    상기 세라믹 커패시터는,

    복수의 제1 전극층 - 각각의 제1 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제1 유전체층과, 상기 제1 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 각 코너의 적어도 일부로 연장하는 제1 도전층을 포함함 - 과,

    상기 복수의 제1 전극층과 교번하여 적층되는 복수의 제2 전극층 - 각각의 제2 전극층은 4개 에지에 의해 경계 지어진 제1 및 제2 표면을 갖는 제2 유전체층과, 상기 제2 유전체층의 상기 제1 표면의 일부를 덮고, 상기 제1 유전체층의 코너 사이에 위치하며, 상기 제2 유전체층의 2개의 대향하는 에지의 적어도 2개의 각 부분으로 연장하는 제2 도전층을 포함함 - 과,

    상기 제1 전극층의 각각의 코너 쌍을 덮고, 상기 복수의 제1 전극층 각각의 상기 제1 도전층을 전기적으로 연결하는 각각의 제1 도전 터미네이션층과,

    상기 제1 유전체층의 상기 코너 사이에 위치한 상기 제2 유전체층의 상기 2개의 대향하는 에지의 상기 적어도 2개의 각 부분을 덮고, 상기 복수의 제2 전극층 각각의 상기 제2 도전층을 전기적으로 연결하는 각각의 제2 도전 터미네이션층

    을 포함하고,

    상기 제1 도전 터미네이션층 및 상기 제2 도전 터미네이션층은 상기 제1 및 제2 전극층 모두의 상기 적어도 하나의 에지의 일부를 따라 그 사이에 각각의 갭을 형성하도록 구성되고,

    이로 인해, 상기 제1 도전 터미네이션층으로부터 상기 복수의 제1 전극층 및 복수의 제2 전극층을 통해 상기 제2 도전 터미네이션층까지 전류 루프 영역 - 상기 전류 루프 형성 영역은 관련 회로 기판과 작용하여 각각의 전류 제거 경로를 형성하여 상기 커패시터의 등가 직렬 인덕턴스를 낮춤 - 이 형성되고,

    상기 제1 및 제2 유전체층 각각의 상기 4개 에지는 2개의 대향하는 상대적으로 긴 에지 및 2개의 대향하는 상대적으로 짧은 에지를 포함하고, 상기 도전 터미네이션층은 상기 상대적으로 긴 에지 중 적어도 하나를 따라 형성되고, 이로 인해 상기 커패시터는 상기 상대적으로 긴 에지 중 상기 적어도 하나를 따라 기판상에 실장되도록 구성될 수도 있는 커패시터.
14. 제13항에 있어서,

    상기 갭이 감소함에 따라 상기 커패시터의 등가 직렬 인덕턴스가 감소하도록 상기 각각의 갭에서 단자 간격이 최소화되는 커패시터.
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16. 제13항에 있어서,

    상기 도전 터미네이션층은 상기 상대적으로 긴 에지 중 적어도 다른 에지를 따라 형성되어 다른 전기 컴포넌트를 상기 커패시터에 실장하기 위한 터미네이션 랜드가 제공되는 커패시터.
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