JPH0817675A

JPH0817675A - チップ型積層セラミックコンデンサ

Info

Publication number: JPH0817675A
Application number: JP6143148A
Authority: JP
Inventors: Yukihiro Nishi; 幸宏西; Koichi Hashimoto; 浩一橋本
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1994-06-24
Filing date: 1994-06-24
Publication date: 1996-01-19

Abstract

(57)【要約】【構成】誘電体磁器層と長方形状の内部電極10ａ、10
ｂとを積層して形成したコンデンサ部11を有するチップ
本体９と、チップ本体９の内部電極10ａ、10ｂと平行な
端面に形成した端子電極12ａ、12ｂとから成るチップ型
積層セラミックコンデンサ８において、内部電極10ａ、
10ｂの短辺の長さＡと長辺の長さＢとの比Ａ／Ｂを 0.5
以下とすると共に、内部電極10ａ、10ｂの中央部に複数
のビアホール13ａ、13ｂを列状に配設し、端子電極12
ａ、12ｂと内部電極10ａ、10ｂとを一つおきのビアホー
ル13ａ、13ｂを介して接続する。【効果】インダクタンスを非常に小さくでき、高速で
スイッチングするデジタル回路等に組み込まれるデカッ
プリングコンデンサに好適なチップ型積層セラミックコ
ンデンサとなる。また、高速化された回路モジュールに
おいてもノイズ発生による電圧レベルの変動に起因する
誤動作を引き起こさない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低インダクタンスのチ
ップ型積層セラミックコンデンサに関し、詳細には、非
常に高速でスイッチングする集積回路等に組み込まれ
る、デカップリングセラミックコンデンサに関するもの
である。

【０００２】

【従来の技術】近年、デジタル回路の高速化、高集積化
が急速に進展しており、それに伴い、、デジタル回路中
で同時にいくつかのスイッチングが行なわれるようにな
っている。その際、回路素子のインダクタンスが大きい
と、それに起因してデジタル回路中の電圧が変動するた
めに、回路が誤動作を起こしたり、回路の性能を制限し
てしまうことがあった。この電圧の変動は、回路中の電
流または電圧の大きさとその立ち上がり時間、及び半導
体素子である集積回路（ＩＣ）の持つインダクタンスの
大きさに依存している。

【０００３】上記の電圧変動の対策として、半導体素子
に並列にコンデンサを付加して、スイッチングにより電
圧が変動しても、常に半導体素子にかかる電圧を安定化
することが行なわれている。このような用途のコンデン
サをデカップリングコンデンサと言う。デカップリング
コンデンサには、そのインダクタンスが非常に小さいこ
とが要求され、通常は 0.2ｎＨ以下であることが必要と
されている。

【０００４】従来、面実装タイプのチップ型積層セラミ
ック（磁器）コンデンサとしては、特開昭59-914号等に
開示されたチップ型積層セラミックコンデンサが知られ
ている。図３（ａ）及び（ｂ）は、そのようなチップ型
コンデンサの構成を示すもので、同図（ａ）は横断面図
であり、（ｂ）は縦断面図である。

【０００５】図３（ａ）及び（ｂ）に示したチップ型積
層セラミックコンデンサ１は、誘電体磁器からなるチッ
プ本体２の内部に、第１の内部電極３ａと第２の内部電
極３ｂとが誘電体磁器を介して交互に積層されて、コン
デンサ部（容量発生部）４が形成されている。チップ本
体２の左右の端面には、外部の電気回路基板の配線に接
続するための基板用電極として、厚み50〜100 μｍの端
子電極５ａ、５ｂが形成され、内部電極３ａ、３ｂの一
端がそれぞれ接続されている。そして、端子電極５ａ、
５ｂが半田等で回路基板の配線と接続されて、面実装さ
れる。

【０００６】このようなセラミックコンデンサ１におい
ては、図３（ａ）において端子電極に直交する方向の内
部電極の長さＣと、端子電極に平行な方向の内部電極の
長さＤとの比Ｃ／Ｄが大きくなる程、インダクタンスが
大きくなることが知られている。図３に示した従来のセ
ラミックコンデンサ１では、Ｃ／Ｄが通常 1.5以上と大
きく最小でも 0.8程度であったため、インダクタンスが
1.0ｎＨ以上と大きくなっていた。

【０００７】これに対し、例えば、図４（ａ）及び
（ｂ）にそれぞれ横断面図及び縦断面図で示すような構
成のチップ型積層セラミックコンデンサ６が開発されて
いる。なお、同図において、図３と同様の箇所には同じ
符号を付してある。このセラミックコンデンサ６は、内
部電極３ａ、３ｂの端子電極５ａ、５ｂに直交する方向
の内部電極の長さＣと、端子電極に平行な方向の内部電
極の長さＤとの比Ｃ／Ｄを0.25〜 0.7とすることによ
り、発生するインダクタンスを 0.7ｎＨ程度に抑制する
ことができるものである。

【０００８】また、特開昭63-307715 号には、図５
（ａ）及び（ｂ）にそれぞれ横断面図及び縦断面図で示
すような構成のチップ型積層セラミックコンデンサ７が
開示されている。このセラミックコンデンサ７において
は、誘電体磁器からなるチップ本体２の第１の角へ向か
って延びて外部に露出する耳片部と本体部とを有する第
１の内部電極３ａと、誘電体磁器の第２の角へ向かって
延びて外部に露出する耳片部と本体部とを有する第２の
内部電極３ｂとが誘電体磁器を介して交互に積層され
て、コンデンサ部４が形成されている。そして、各耳片
部同士が外部で端子電極５ａ、５ｂにより接続されて、
コンデンサ７を形成している。このような構成として、
内部電極を流れる電流が、誘電体磁器層を介して隣接す
る対向した第１の内部電極３ａ及び第２の内部電極３ｂ
中をほぼ反対方向に流れるようにし、それにより内部電
極中を流れる電流による磁界を相殺して、相互インダク
タンスを減少させるものである。このセラミックコンデ
ンサ７における内部電極３ａ、３ｂの端子電極５ａ、５
ｂに直交する方向の内部電極の長さＣと、端子電極に平
行な方向の内部電極の長さＤとの比Ｃ／Ｄは、2.0 程度
である。

【０００９】

【発明が解決しようとする課題】しかしながら、上記図
３に示したセラミックコンデンサ１においては、内部電
極の長さの比Ｃ／Ｄが 0.8以上と大きいため、内部電極
の自己インダクタンスが大きいという問題点があった。
また、隣接した内部電極３ａ及び内部電極３ｂ中を流れ
る入力電流と出力電流とが、同方向に流れるため、内部
電極間で生じる相互インダクタンスが大きくなるという
問題点もあった。そのため、コンデンサの持つ総合イン
ダクタンスが 1.0ｎＨ以上に大きくなるという問題点が
あり、上記デカップリングコンデンサには使用できなか
った。

【００１０】また、図４に示したセラミックコンデンサ
６では、内部電極３ａ、３ｂの長さの比Ｃ／Ｄを0.25程
度にまで小さくできるため、内部電極の自己インダクタ
ンスは小さくなる。しかし、隣接した内部電極３ａ及び
内部電極３ｂ中を流れる入力電流と出力電流とが、同方
向に流れるため、内部電極間で生じる相互インダクタン
スが大きくなるという問題点があった。そのため、コン
デンサの持つ総合インダクタンスが 0.7ｎＨ以上と大き
くなるという問題点があり、上記デカップリングコンデ
ンサには使用できなかった。

【００１１】さらに、特開昭63-307715 号に開示された
図５のセラミックコンデンサ７にも、隣接する対向した
内部電極３ａ及び３ｂ中を流れる電流が反対方向に流れ
ることにより、相互インダクタンスは小さくなるもの
の、そのような効果を維持しつつ内部電極３ａ、３ｂの
長さの比Ｃ／Ｄを小さくすることが静電容量との関係で
難しく、 2.0程度と大きいため、内部電極の自己インダ
クタンスが大きくなってしまうという問題点があった。
そのため、コンデンサの持つ総合インダクタンスが 0.5
ｎＨ以上と大きくなるという問題点があり、やはり上記
デカップリングコンデンサには使用できなかった。

【００１２】本発明は、上記事情に鑑みて本発明者等が
鋭意研究を進めた結果完成したもので、その目的は、自
己インダクタンス及び相互インダクタンスを共に低減
し、極めて低インダクタンスとしたチップ型積層セラミ
ックコンデンサを提供することにある。

【００１３】また、本発明の目的は、高速化、高集積化
されたデジタル回路の半導体素子に並列に付加するデカ
ップリングコンデンサに好適な、極めて低インダクタン
スとしたチップ型積層セラミックコンデンサを提供する
ことにある。

【００１４】さらに、本発明の目的は、非常に高速化さ
れた回路モジュールにおいてもノイズ発生による電圧レ
ベルの変動に起因する誤動作を引き起こさない、極めて
低インダクタンスとした面実装タイプのチップ型積層セ
ラミックコンデンサを提供することにある。

【００１５】

【課題を解決するための手段】本発明のチップ型積層セ
ラミックコンデンサは、誘電体磁器層と長方形状の内部
電極とを交互に積層して形成されたコンデンサ部を有す
るチップ本体と、そのチップ本体の前記内部電極と平行
な端面に形成された端子電極とから成るチップ型積層セ
ラミックコンデンサであって、前記内部電極の短辺の長
さをＡとし長辺の長さをＢとしたときの比Ａ／Ｂを０．
５以下とするとともに、前記内部電極の中央部に長辺方
向に沿って複数のビアホールを列状に配設し、前記端子
電極と内部電極とを一つおきのビアホールを介して接続
したことを特徴とするものである。

【００１６】

【作用】本発明のチップ型積層セラミックコンデンサ
は、誘電体磁器層と長方形状の内部電極とを交互に積層
して形成されたコンデンサ部において、内部電極の短辺
の長さをＡとし長辺の長さをＢとしたときの比Ａ／Ｂを
0.5以下とすることにより、コンデンサに生じる自己イ
ンダクタンスを小さくすることができる。

【００１７】また、本発明のチップ型積層セラミックコ
ンデンサは、チップ本体の内部電極と平行な対向する主
面上、即ち端面に、内部電極と平行になるように端子電
極を形成し、この端子電極とそれに接続される内部電極
とをビアホールを介して接続している。それにより、内
部電極の形状における長さの比Ａ／Ｂを比較的自由に設
計でき、容易に 0.5以下にすることができる。そのた
め、内部電極の持つ自己インダクタンスを小さくでき
る。

【００１８】さらに、複数のビアホールを長方形状の内
部電極の短辺方向の中央部に長辺方向に沿って列状に配
設し、一方の主面上の端子電極とそれに接続される複数
の内部電極とを、及び他方の主面上の端子電極とそれに
接続される複数の内部電極とを、それぞれ列状に配設し
た一つおきのビアホールを介して接続する構成とする。
ここで、これら両者の内部電極は交互に積層されてお
り、一方の端子電極と内部電極とを接続するビアホール
は、他方の内部電極を貫通している。

【００１９】このような構成とすることにより、誘電体
磁器層を挟んで相対した内部電極の中でビアホール列と
内部電極の長辺との間を流れる電流が、ビアホール列の
両側においてそれぞれ反対方向に流れるようになる。そ
のため、内部電極間に発生する相互インダクタンスを低
減させることができるので、セラミックコンデンサに生
じる総合インダクタンスを極めて小さくすることができ
る。

【００２０】従って、本発明のチップ型積層セラミック
コンデンサであれば、極めて低インダクタンスのチップ
型積層セラミックコンデンサとなり、高速化、高集積化
されたデジタル回路の半導体素子に並列に付加するデカ
ップリングコンデンサに好適で、非常に高速化された回
路モジュールにおいてもノイズ発生による電圧レベルの
変動に起因する誤動作を引き起こさない、面実装タイプ
のチップ型積層セラミックコンデンサを提供することが
できる。

【００２１】

【実施例】以下、本発明のチップ型積層セラミックコン
デンサを、実施例に基づいて詳述する。図１（ａ）及び
（ｂ）は本発明の一実施例を示すもので、同図（ａ）は
本発明のチップ型積層セラミックコンデンサ８の横断面
図である。また、同図（ｂ）はその縦断面図であり、図
の中央付近の破断線の両側で異なる断面を表わしてい
る。これらの図において、９はコンデンサ部を有するチ
ップ本体であり、多数の誘電体磁器層を積層して構成さ
れている。

【００２２】このチップ本体９内には、チップ本体９を
構成する誘電体磁器層の間に長方形状の内部電極10ａ、
10ｂを介装して、コンデンサ部11を形成している。ここ
で、図１（ａ）及び（ｂ）におけるＡは長方形状の内部
電極10ａ、10ｂの短辺の長さを示し、Ｂは同じく長辺の
長さを示している。そして、本発明のチップ型積層セラ
ミックコンデンサ８においては、内部電極10ａ、10ｂの
短辺と長辺の長さの比Ａ／Ｂを 0.5以下としている。

【００２３】また、チップ本体９の内部電極10ａ、10ｂ
と平行な対向する主面上、即ち端面には、内部電極と平
行になるように、端子電極12ａ、12ｂを形成している。

【００２４】そして、長方形状の内部電極10ａ、10ｂの
短辺方向のほぼ中央部には、端子電極12ａ、12ｂと内部
電極10ａ、10ｂとを接続するための導体を内部に充填し
た、複数のビアホール13ａ、13ｂを長辺方向に沿って列
状に配設している。これらのビアホール13ａ、13ｂは、
一つおきにチップ本体９の端面において端子電極12ａ又
は12ｂに接続しており、端子電極12ａに接続したビアホ
ール13ａは、コンデンサ部11において内部電極10ａに順
次接続されていて、他方、端子電極12ｂに接続したビア
ホール13ｂは、内部電極10ｂに順次接続されている。

【００２５】ここで、内部電極10ａ同士を接続する各ビ
アホール13ａは、他方の内部電極10ｂを貫通している
が、この各ビアホール13ａの回りの各内部電極10ｂに、
電極膜を形成しないブランク部を設けることにより空隙
を確保して、各ビアホール13ａと各内部電極10ｂとの間
を絶縁している。また、内部電極10ｂ同士を接続する各
ビアホール13ｂと、それらが貫通する各内部電極10ａと
の間も、同様にして絶縁している。

【００２６】このように、端子電極12ａと各内部電極10
ａとを一つおきのビアホール13ａによって、また端子電
極12ｂと各内部電極10ｂとを同じく一つおきのビアホー
ル13ｂによって、それぞれ接続することにより、誘電体
磁器層を介して隣接して対向した内部電極10ａと内部電
極10ｂの中を流れる充電電流や放電電流などの電流は、
図２に示すように、ビアホール13ａ、13ｂの列の両側に
おいて、それぞれほぼ反対方向に流れるようになる。

【００２７】図２（ａ）及び（ｂ）は、図１に示した本
発明のチップ型積層セラミックコンデンサ９の内部電極
10ａ、10ｂ中を流れる電流の向きを示す縦断面図及び横
断面図であり、図１と同様の箇所には同じ符号を付して
ある。

【００２８】図２（ａ）及び（ｂ）においては、電流の
向きとして、一方の端子電極12ａからビアホール13ａ及
び内部電極10ａを通り、誘電体磁器層を介して内部電極
10ｂからビアホール13ｂを通って他方の端子電極12ｂへ
と流れる場合を示している。そして、図中の実線の矢印
は、端子電極12ａからビアホール13ａを通って内部電極
10ａの中を流れる電流の主な向きを表わし、破線の矢印
は、内部電極10ｂの中を流れて、ビアホール13ｂを通っ
て端子電極12ｂへと流れる電流の主な向きを表わしてい
る。なお、電流がこれとは逆に、端子電極12ｂから端子
電極12ａへと流れる場合には、各々の矢印の向きは逆向
きとなる。

【００２９】本発明の構成のチップ型積層セラミックコ
ンデンサ８であれば、図２（ａ）及び（ｂ）に示したよ
うに、誘電体磁器層を挟んで相対した内部電極10ａと10
ｂとの中で、ビアホール13ａ、13ｂの列と内部電極10
ａ、10ｂの長辺との間を内部電極10ａ、10ｂの短辺に平
行な方向に流れる電流が、ビアホール13ａ、13ｂ列の両
側においてそれぞれほぼ反対方向に流れるようになる。
そのため、内部電極10ａ、10ｂ間に生じる相互インダク
タンスが相殺され、コンデンサの総合インダクタンスを
低減させることができる。

【００３０】また、上記構成のチップ型積層セラミック
コンデンサ８では、端子電極12ａ、12ｂを、チップ本体
９の内部電極10ａ、10ｂと平行な対向する主面上、即ち
端面に、内部電極10ａ、10ｂと平行になるように形成す
ることによって、端子電極12ａ、12ｂ間に発生する相互
インダクタンスも低減することができる。

【００３１】さらに、上記構成であれば、長方形状の内
部電極10ａ、10ｂの形状を比較的自由に設計できるの
で、内部電極10ａ、10ｂの短辺と長辺の長さの比Ａ／Ｂ
を容易に 0.5以下とすることができ、それによって、コ
ンデンサ部11に発生する自己インダクタンスを小さくす
ることができる。

【００３２】そして、内部電極10ａ、10ｂの中央部に列
状に配設した複数のビアホール13ａ、13ｂの一つおきに
よって端子電極12ａ、12ｂと内部電極10ａ、10ｂとを接
続し、相対する内部電極10ａ、10ｂ間でそれらの中を電
流が反対方向に流れるようにすることによって、内部電
極10ａ、10ｂ間で発生する相互インダクタンスを低減で
きる。

【００３３】以上により、チップ型積層セラミックコン
デンサ８に生じるインダクタンスを0.2ｎＨ以下と非常
に小さく抑制することができ、高速化、高集積化された
デジタル回路の半導体素子に並列に付加するデカップリ
ングコンデンサに好適となり、スイッチングにより電圧
が変動しても、常に半導体素子にかかる電圧を安定化す
ることが可能となる。また、非常に高速でスイッチング
する回路モジュールに使用した場合においても、ノイズ
発生による電圧レベルの変動に起因する回路の誤動作を
生じることがなくなる。

【００３４】なお、図１及び図２においてはビアホール
を奇数個配列した例を示したが、ビアホールを偶数個配
列して、内部電極と端子電極とを同数のビアホールによ
って接続してもよいことは、言うまでもない。

【００３５】チップ本体９を構成する誘電体磁器層に
は、種々の誘電体材料を用いることができ、例えば、Ｂ
ａＴｉＯ₃、ＬａＴｉＯ₃、ＣａＴｉＯ₃、ＮｄＴｉＯ
₃、ＭｇＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＺｒＯ₃、Ｓｒ
ＳｎＯ₃、ＢａＴｉＯ₃にＮｂ₂Ｏ₅、Ｔａ₂Ｏ₅、Ｚ
ｎＯ、ＣｏＯ等を添加した組成物、ＢａＴｉＯ₃の構成
原子であるＢａをＣａで、ＴｉをＺｒやＳｎで部分的に
置換した固溶体等のチタン酸バリウム系材料や、Ｐｂ
（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃、Ｐｂ（Ｆｅ，Ｎｄ，Ｎｂ）
Ｏ₃系ペロブスカイト型構造化合物、Ｐｂ（Ｍｇ_1/3Ｎ
ｂ_2/3）Ｏ₃−ＰｂＴｉＯ₃等の２成分系組成物、Ｐｂ
（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃−ＰｂＴｉＯ₃−Ｐｂ（Ｍｇ
_1/2Ｗ_1/2）Ｏ₃、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃−Ｐ
ｂ（Ｚｎ_1/3Ｎｂ_2/3）Ｏ₃−ＰｂＴｉＯ₃、Ｐｂ（Ｍ
ｇ_1/3Ｎｂ_2/3）Ｏ₃−Ｐｂ（Ｚｎ_1/ ₃Ｎｂ_2/3）Ｏ₃
−Ｐｂ（Ｓｍ_1/2Ｎｂ_1/2）Ｏ₃等の３成分系組成物、
あるいはそれらにＭｎＯ、ＭｎＯ₂、ＣｕＯ、ＢａＴｉ
Ｏ₃等を添加したもの等の鉛系リラクサー材料などが挙
げられる。チップ本体９の形成に際しては、これらの誘
電体粉末をバインダーと十分に混合したスリップからセ
ラミックグリーンシートに成形したものを使用する。

【００３６】内部電極10ａ、10ｂを形成する材料として
は、例えばＰｄ、Ａｇ、Ｐｔ、Ｎｉ、Ｃｕ、Ｐｂ及びそ
れらの合金が挙げられる。内部電極10ａ、10ｂの形成に
当たっては、このような電極材料粉末をバインダーと混
合粉砕してペースト状にした導電性ペーストが用いられ
る。この導電性ペーストを、スクリーン印刷法などによ
ってセラミックグリーンシート上に内部電極パターンと
して印刷して、積層、圧着、焼成することにより、所望
の内部電極10ａ、10ｂを形成する。

【００３７】また、端子電極12ａ、12ｂを形成する材料
は、内部電極10ａ、10ｂと同様であり、必要に応じてガ
ラスフリットなどを添加して、導電性ペーストとしてチ
ップ本体９の端面に塗布し、焼成することにより、所望
の端子電極12ａ、12ｂを形成する。あるいは、スパッタ
リング等の薄膜形成法による導体膜によって形成しても
よい。また、このようにして形成した電極膜に、さらに
メッキ法によりＮｉ、Ｎｉ−Ｓｎ、Ａｕ等のメッキ膜を
析出させてもよい。

【００３８】端子電極12ａ、12ｂは、チップ本体９の内
部電極10ａ、10ｂと平行な対向する主面（端面）上に、
内部電極10ａ、10ｂとそれぞれ平行になるように形成さ
れる。そして、内部電極10ａ、10ｂのほぼ中央部に列状
に形成される複数のビアホール13ａ、13ｂの一つおきと
それぞれ接続する。この端子電極12ａ、12ｂの厚さは、
20μｍ以下とすると、コンデンサのインダクタンスがさ
らに低下するといった点で好ましい。そして、端子電極
12ａ、12ｂの各々は、半導体素子や外部の回路モジュー
ルに、接続リードや接続ワイヤ、基板上の接続ランドな
どを介して、ワイヤボンディングや半田などを用いて接
続される。

【００３９】ビアホール13ａ、13ｂは、長方形状の内部
電極10ａ、10ｂの短辺方向のほぼ中央部に、長辺方向に
沿って列状に複数形成する。この列は、必ずしも一直線
状である必要はなく、ビアホール13ａ、13ｂ間距離が 2
00μｍ以下の範囲で、千鳥状（ジグザグ状）に配置して
もよい。そのように千鳥状に配置すると、同じ長さの内
部電極中により多くのビアホールを配列できるので、内
部電極と端子電極との接続をより低抵抗で確実に行なえ
るとともに、隣接する内部電極中を流れる電流の向きを
反対方向に揃えやすくなって、相互インダクタンスをよ
り低減できるという利点もある。

【００４０】ビアホール13ａ、13ｂの形成に当たって
は、まずセラミックグリーンシートの所定の位置に、後
から印刷する内部電極パターンのほぼ中央部に長辺方向
に沿って列状に並ぶように、穴加工（スルーホール加
工）を施す。この穴加工は、ＭＰＳ（マルチ・パンチン
グ・システム）装置などを使用して行なう。

【００４１】次に、スルーホールを形成したグリーンシ
ート上に、導電性ペーストを所定の内部電極パターン形
状に印刷する。この内部電極パターンには、端子電極12
ａに接続される内部電極10ａとなるパターンと、端子電
極12ｂに接続される内部電極10ｂとなるパターンとの２
種類を用いる。

【００４２】これら内部電極パターンの印刷に際して
は、端子電極と接続するためのビアホールとなるスルー
ホール部分には、導電性ペーストの一部がスルーホール
の淵に掛かるように、スルーホールの径と同じ程度の大
きさの中抜きを施して印刷する。一方、接続しないビア
ホールとなるスルーホール部分には、内部電極とビアホ
ールとの電気的な導通を避けて絶縁性を確保するため、
スルーホール端部から所定のマージン（間隙）を設定し
て印刷する。このマージンは、印刷あるいは積層時のず
れを見込んで設定されるが、通常は 150μｍより小さく
なると絶縁不良を起こし易い傾向があるため、それ以上
に設定することが好ましい。

【００４３】但しこの数値は、内部電極パターンの印刷
精度や印刷後のグリーンシートの積層精度、誘電体及び
内部電極の材質の選定、ビアホール形成の際の導体のに
じみ等により異なるため、それらに応じて適宜選択すれ
ば良い。なお、スルーホール即ちビアホールの形状及び
上記所定のマージンの形状は必ずしも円形である必要は
なく、所望の特性を有すれば、三角形、四角形、六角形
等の多角形や楕円形などの種々の形状であってもよい。

【００４４】次いで、上記のスルーホール加工と内部電
極パターン印刷を施したグリーンシートを、２種類の内
部電極パターンが交互に積層されてコンデンサ部11が形
成されるように、所定数積層する。即ち、誘電体磁器層
を介して重なり合う内部電極が、交互に互いに隣り合う
ビアホールに導通するように積層する。その後、互いに
繋がって細長い空洞を形成したスルーホール部に、端子
電極12ａ、12ｂと内部電極10ａ、10ｂとを接続するため
の導体を、スクリーン印刷、エッチングプレート印刷な
どの方法によって充填する。この導体の材料は、安定し
て電気的導通を確保できれば特に限定はないが、内部電
極10ａ、10ｂと同種の材料を用いると、焼成時の収縮の
違いによる接続不良が発生せず、接続部が一体化して良
好な導通特性が得られる点で好ましい。

【００４５】このようにして導体が充填されたスルーホ
ールは、焼成後に、端子電極12ａ、12ｂと内部電極10
ａ、10ｂとを接続するビアホール13ａ、13ｂとなる。な
お、ビアホール13ａ、13ｂの長さは、インダクタンスの
発生に関与し、ビアホールが長くなるに従ってビアホー
ルの持つ自己インダクタンスが増加するため、なるべく
短くすることが好ましい。

【００４６】そして、必要に応じてチップ本体９の端部
のブランク層となるセラミックグリーンシートを積層
し、熱圧着した後で所定のサイズに切断し、脱バインダ
ーを行ない、焼成する。

【００４７】焼成後に、バレル研磨を行なってチップ本
体９の角面を研磨した後、チップ本体９の端面に端部が
露出しているビアホール13ａ、13ｂに対して、それぞれ
端子電極12ａ、12ｂを形成する。この端子電極12ａ、12
ｂは、互いに隣り合うビアホール13ａ、13ｂとそれぞれ
接続されるように形成することにより、一方の端子電極
12ａ又は12ｂに対して一つおきのビアホール13ａ又は13
ｂが接続される形となる。この端子電極12ａ、12ｂは、
前述のように導電性ペーストを用いて形成してもよく、
あるいはスパッタリング等の薄膜形成法によって形成し
てもよい。

【００４８】以下に、本発明のチップ型積層セラミック
コンデンサの具体例を示す。〔例１〕まず、誘電体磁器層の材料として、ＰＭＮ（Ｐ
ｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃）を主成分とする鉛系リラ
クサー材料粉末を用意し、分散剤と水とアクリル系樹脂
のバインダーとを加えて混合し、得られたスリップを用
いて、ドクターブレード法によって厚さ50μｍのセラミ
ックグリーンシートを成形した。

【００４９】このセラミックグリーンシートの所定の位
置に、ＭＰＳ装置を使用して、後から印刷する内部電極
パターンの中央部に長辺方向に沿って１列に並ぶよう
に、直径 120μｍのスルーホールを 250μｍ間隔で、図
１のように７個加工した。

【００５０】このスルーホール加工を施したグリーンシ
ートに、Ａｇ又はＡｇ／Ｐｄ粉末に有機ビヒクルを添加
して混合した導電性ペーストを用いて、スクリーン印刷
法により、長方形状の内部電極パターンを印刷した。こ
の内部電極パターンの寸法は、内部電極の短辺の長さＡ
＝ 0.8ｍｍ、長辺の長さＢ＝ 3.2ｍｍ、短辺と長辺の長
さの比Ａ／Ｂ＝0.25となり、厚さが８〜10μｍとなるよ
うにした。また、ビアホールと接続する部分には、導電
性ペーストの一部がスルーホールの淵に掛かるように、
スルーホール径と同じ直径 120μｍの中抜きを設け、ビ
アホールと接続しない部分には、スルーホールの周囲に
それぞれ 150μｍのマージンを取り、直径 420μｍの中
抜きを設けた。

【００５１】次いで、隣り合うビアホールに交互に導通
するように、２種類の内部電極パターンを印刷したグリ
ーンシートを、交互に５枚ずつ計10枚積層した後、細長
い空洞となったスルーホールに、内部電極と同じＡｇ又
はＡｇ／Ｐｄからなる導電性ペーストを充填した。これ
により、チップ型積層セラミックコンデンサの静電容量
の目標値が10ｎＦとなるように設計している。

【００５２】このように積層したグリーンシートを、熱
圧着して一体化した後、長さ4.15ｍｍ、幅1.55ｍｍのチ
ップに切断した。これを乾燥機により 300℃で脱バイン
ダーした後、 880〜930 ℃、 2.0時間の条件で焼成し
て、長さ 3.2ｍｍ、幅 1.6ｍｍ、厚さ 1.2ｍｍのチップ
本体を作製した。

【００５３】このチップ本体をバレル研磨にかけて角面
を研磨した後、ビアホールの端部が露出した端面に、Ａ
ｇ粉末にガラスフリット及び有機ビヒクルを混合した導
電性ペーストを、端子電極として 100μｍの厚さで塗布
した。これを乾燥後に、 600〜700 ℃、５分間の条件で
焼成して端子電極を形成し、チップ型積層セラミックコ
ンデンサ試料Ａを得た。

【００５４】このようにして得た試料Ａの総合インダク
タンスを、以下のようにして求めた。測定器としてＹＨ
Ｐ4274Ａを用い、周波数１ｋＨｚ、電圧１Ｖの時の静電
容量を測定した。次いで、測定器としてＹＨＰ4191Ａを
用い、共振周波数を測定した。そして、共振周波数ｆ₀
と静電容量Ｃ、インダクタンスＬの関係式ｆ₀＝１／２
π√（Ｌ・Ｃ）より、コンデンサのインダクタンスを算
出した。その結果、試料Ａの静電容量Ｃは 10.05ｎＦ、
共振周波数ｆ₀は 144.9ＭＨｚであり、総合インダクタ
ンスＬは0.12ｎＨと非常に小さいものであった。

【００５５】これに対し、比較例として、図３並びに図
４、図５に示した構造のチップ型積層セラミックコンデ
ンサ（長さ 3.2ｍｍ、幅 1.6ｍｍ、厚さ 1.2ｍｍ）を作
製して、同様に総合インダクタンスを測定した。ここ
で、各コンデンサ試料における内部電極の長さの比Ｃ／
Ｄは、図３のコンデンサ試料Ｂは1.58、図４のコンデン
サ試料Ｃは0.34、図５のコンデンサ試料Ｄは1.76であっ
た。また、いずれのコンデンサ試料も、静電容量の目標
値は10ｎＦとした。これらの測定結果を、試料Ａの結果
と共に表１にまとめた。

【００５６】

【表１】

【００５７】表１の結果より、本発明のチップ型積層セ
ラミックコンデンサが極めて低インダクタンスであり、
総合インダクタンスを 0.2ｎＨ以下と小さくできること
が確認できた。

【００５８】〔例２〕次に、〔例１〕と同様にしてセラ
ミックコンデンサ試料を作製するに当り、内部電極の短
辺の長さＡ及び長辺の長さＢを変えて、表２に示すよう
に短辺と長辺の長さの比Ａ／Ｂの異なる試料Ｅ〜Ｋを得
た。これらについて〔例１〕と同様にして総合インダク
タンスを求めたところ、表２に示す結果が得られた。

【００５９】

【表２】

【００６０】表２の結果より、内部電極の短辺と長辺の
長さの比Ａ／Ｂが 0.5以下のコンデンサ試料Ｅ〜Ｇであ
れば、インダクタンスを 0.2ｎＨ以下と非常に小さく抑
制できることが確認できた。また、内部電極の短辺と長
辺の長さの比が、従来の構成のチップ型積層セラミック
コンデンサと同じであっても、本発明の構成であれば、
より低インダクタンスとできることが分かる。

【００６１】〔例３〕次に、〔例１〕と同様にしてセラ
ミックコンデンサ試料を作製するに当り、内部電極を接
続するビアホールの合計数を、２個、４個及び６個に変
えた。これらのビアホールは、試料Ａの７個のビアホー
ルと両端の位置が同じになるようにし、その間で内部電
極パターンの中央部に長辺方向に沿って１列に並ぶよう
に、等間隔に配置した。そして、ビアホールが２個の場
合は、両端の１つずつが第１パターンと第２パターンの
それぞれの内部電極と端子電極とを接続するように、ま
た、４個及び６個の場合はその間で１つおきにそれぞれ
の内部電極と端子電極とを接続するようにした。このよ
うにして、それぞれ試料Ｌ、Ｍ及びＮを得た。

【００６２】これらについて〔例１〕と同様にして総合
インダクタンスを求めたところ、表３に示した結果が得
られた。なお、表３には、試料Ａの結果も併記した。

【００６３】

【表３】

【００６４】表３の結果より、本発明のチップ型積層セ
ラミックコンデンサにおいては、試料Ｍ、Ｎ及びＡのよ
うにビアホールの合計数を４個以上に設定することが、
インダクタンスの低減のために好ましいことが分かる。
これは、ビアホールの数が減少すると、内部電極中の電
流の流れにおいて内部電極の長辺方向の成分が大きくな
るために、コンデンサの自己インダクタンスが増加して
くるためと考えられる。

【００６５】また、ＥＳＲ（等価直列抵抗）を低く抑え
る点からも、ビアホールは、好ましくは合計で４個以上
の多数設けることが良いと考えられる。

【００６６】〔例４〕次に、〔例１〕と同様にしてセラ
ミックコンデンサ試料を作製するに当り、内部電極を接
続するビアホールの配置を、１列の直線状から、千鳥状
の配置に変化させた。その際、ビアホールの径及び内部
電極の長辺方向の間隔は試料Ａと同じとし、短辺方向の
間隔を表４に示すように0.05ｍｍ〜0.25ｍｍにおいて５
段階に変えたものを作製して、それぞれ試料Ｏ〜Ｓを得
た。

【００６７】これらについて〔例１〕と同様にして総合
インダクタンスを求めたところ、表４に示した結果が得
られた。なお、表４には、試料Ａの結果も併記した。

【００６８】

【表４】

【００６９】表４の結果より、本発明のチップ型積層セ
ラミックコンデンサにおいては、ビアホールを千鳥状に
配置する場合、試料Ａ及びＯ〜Ｒのように内部電極の短
辺方向の間隔を0.20ｍｍ以下に設定することが、インダ
クタンスの低減のために好ましいことか分かる。これ
は、ビアホールを千鳥状に配置すると、内部電極の中央
部分の相互インダクタンスが増加するために、全体とし
てのインダクタンスが増加するためと考えられる。

【００７０】しかし、ビアホールを千鳥状に配置する
と、同じ長さの内部電極中により多くのビアホールを配
列できるので、内部電極と端子電極との接続をより低抵
抗で確実に行なえるとともに、隣接する内部電極中を流
れる電流の向きを反対方向に揃えやすくなって相互イン
ダクタンスをより低減できる、という点で有利となる。
従って、その場合のビアホールの配置間隔は、インダク
タンスとの兼ね合いで設定することが望ましい。

【００７１】〔例５〕次に、〔例１〕と同様にしてセラ
ミックコンデンサ試料を作製するに当り、端子電極の厚
さを変えた。塗布した導電性ペーストの厚さを変えて、
端子電極の厚さを表５に示すように10〜150 μｍの間で
４段階に変えたものを作製し、それぞれ試料Ｔ〜Ｗを得
た。

【００７２】これらについて〔例１〕と同様にして総合
インダクタンスを求めたところ、表５に示した結果が得
られた。なお、表５には、試料Ａの結果も併記した。

【００７３】

【表５】

【００７４】表５の結果より、本発明のチップ型積層セ
ラミックコンデンサにおいては、端子電極の厚さは特に
大きな影響を与えていないが、望ましくは20μｍ以下と
することで、インダクタンスを更に低く抑えられること
が分かった。

【００７５】

【発明の効果】以上詳述したように、本発明のチップ型
積層セラミックコンデンサによれば、コンデンサに発生
する自己インダクタンス及び相互インダクタンスを共に
非常に小さく抑制することができ、極めて低インダクタ
ンスのチップ型積層セラミックコンデンサを提供するこ
とができた。

【００７６】また、本発明のチップ型積層セラミックコ
ンデンサによれば、高速化、高集積化されたデジタル回
路の半導体素子に並列に付加するデカップリングコンデ
ンサに好適な、極めて低インダクタンスのチップ型積層
セラミックコンデンサを提供することができた。

【００７７】さらに、本発明のチップ型積層セラミック
コンデンサによれば、高速化された回路モジュールにお
いても、ノイズ発生による電圧レベルの変動に起因する
誤動作を引き起こさない、極めて低インダクタンスの面
実装タイプのチップ型積層セラミックコンデンサを提供
することができた。

【００７８】そのため、高速化、高集積化されたデジタ
ル回路の半導体素子の動作、あるいは高速化された回路
モジュールの動作を安定化することが可能となり、デジ
タル回路のさらなる高速化に対応できるようになる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、それぞれ本発明のチップ
型積層セラミックコンデンサの構成例を示す横断面図及
び縦断面図である。

【図２】（ａ）及び（ｂ）は、それぞれ本発明のチップ
型積層セラミックコンデンサの構成例における電流の向
きを説明する縦断面図及び横断面図である。

【図３】（ａ）及び（ｂ）は、それぞれ従来のチップ型
積層セラミックコンデンサの構成を示す横断面図及び縦
断面図である。

【図４】（ａ）及び（ｂ）は、それぞれ従来の他のチッ
プ型積層セラミックコンデンサの構成を示す横断面図及
び縦断面図である。

【図５】（ａ）及び（ｂ）は、それぞれ従来の他のチッ
プ型積層セラミックコンデンサの構成を示す横断面図及
び縦断面図である。

【符号の説明】

１、６、７、８・・・・・・・チップ型積層セラミック
コンデンサ２、９・・・・・・・・・・・チップ本体３ａ、３ｂ、10ａ、10ｂ・・・内部電極４、１１・・・・・・・・・・コンデンサ部５ａ、５ｂ、12ａ、12ｂ・・・端子電極 13ａ、13ｂ・・・・・・・・・ビアホール

Claims

【特許請求の範囲】

【請求項１】誘電体磁器層と長方形状の内部電極とを
交互に積層して形成されたコンデンサ部を有するチップ
本体と、該チップ本体の前記内部電極と平行な端面に形
成された端子電極とから成るチップ型積層セラミックコ
ンデンサであって、前記内部電極の短辺の長さをＡとし
長辺の長さをＢとしたときの比Ａ／Ｂを０．５以下とす
るとともに、前記内部電極の中央部に長辺方向に沿って
複数のビアホールを列状に配設し、前記端子電極と内部
電極とを一つおきのビアホールを介して接続したことを
特徴とするチップ型積層セラミックコンデンサ。