JP2021082685A - セラミック電子部品およびその製造方法 - Google Patents

Abstract

【課題】セラミック電子部品と回路基板との接合強度を確保することができるセラミック電子部品およびその製造方法を提供する。【解決手段】積層セラミックコンデンサ１００において、セラミックを主成分とする誘電体層１１と、内部電極層１２と、が交互に積層された積層構造と、積層構造の積層方向の上面及び下面に設けられたカバー層１３と、を備え、略直方体形状を有し、積層された複数の内部電極層が交互に対向する２端面に露出するように形成された積層チップ１０と、２端面から、積層チップの４側面にかけて形成された１対の外部電極２０ａ、２０ｂと、を備える。外部電極は、積層方向において対向する２側面と他の２側面とのいずれか一方の２側面の少なくとも一方に凹部２４を有し、他方の２側面には凹部を有さない。【選択図】図１

Description

本発明は、セラミック電子部品およびその製造方法に関する。

電子機器の小型化及び高性能化に伴い、回路基板における積層セラミックコンデンサ等の電子部品の実装スペースを縮小するため、外部電極の端面への半田の濡れ上がりにより形成される半田フィレットの形状制御（例えば、特許文献１及び２）や、ランドパターンの縮小（例えば、特許文献３及び４）が提案されている。

特開２０１３−０２６３９２号公報 特開２０１７−１０３３２１号公報 特開２０１４−０８６６０６号公報 特開２０１６−２１９６２４号公報 特開２０１３−０１２５６１号公報

特許文献１〜４に記載の技術では、積層セラミックコンデンサ及び回路基板における半田の接合面積が小さくなってしまうため、積層セラミックコンデンサと回路基板との接合強度が低下することが懸念される。

そこで、例えば、特許文献５に示すように、外部電極の周面に凹部を形成することによって、積層セラミックコンデンサ及び回路基板との間に存在する半田の量を増やし、積層セラミックコンデンサと回路基板との接合強度を高めることが考えられる。

特許文献５では、外部電極形成用の導電ペーストのバインダ量を調整することで、外部電極の周面に凹部を形成している。この場合、所定の深さを有する凹部を安定して形成することができず、完成品によっては十分な接合強度が得られない場合がある。

本発明は、上記課題に鑑みなされたものであり、セラミック電子部品と回路基板との接合強度を確保することができるセラミック電子部品およびその製造方法を提供することを目的とする。

本発明に係るセラミック電子部品は、セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備え、略直方体形状を有し、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成された積層チップと、前記２端面から、前記積層チップの４側面にかけて形成された１対の外部電極と、を備え、前記外部電極は、前記積層方向において対向する２側面と他の２側面とのいずれか一方の２側面の少なくとも一方に凹部を有し、他方の２側面には凹部を有さない、ことを特徴とする。

上記セラミック電子部品において、前記外部電極は、前記積層方向において対向する２側面の少なくとも一方に凹部を有し、前記他の２側面には凹部を有さないとしてもよい。

上記セラミック電子部品において、前記外部電極は、前記他の２側面の少なくとも一方に凹部を有し、前記積層方向において対向する２側面には凹部を有さないとしてもよい。

上記セラミック電子部品において、前記凹部の周縁において、前記外部電極が前記凹部を有する前記積層チップの側面から最も遠い頂点と前記外部電極が前記凹部を有する前記積層チップの側面に最も近い頂点とを結んだ直線の中点と、前記外部電極が前記凹部を有する前記積層チップの側面との距離をｔとし、前記凹部が最も深くなる点と前記中点との距離をｄとした場合に、Ｘ＝ｄ／ｔで表される凹みレベルＸが、２５％以上７５％以下であるとしてもよい。

上記セラミック電子部品において、前記凹部が形成されている面が、回路基板への実装面となるとしてもよい。

上記セラミック電子部品は、前記セラミック電子部品が有する６面のうち、前記凹部が形成されている面を除く５面を覆う被覆部を備えていてもよい。

本発明に係るセラミック電子部品の製造方法は、セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層し、最外層をカバーシートとし、積層された複数の内部電極層形成用導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成し、前記セラミック積層体の前記２端面から、前記セラミック積層体の４側面にかけて金属ペーストを塗布し、前記セラミック積層体の積層方向及び前記２端面の対向方向に直交する方向において対向する２側面の少なくとも一方の側面上の前記金属ペーストに凹部を形成し、前記積層方向において対向する２側面上の前記金属ペーストには凹部を形成せず、前記金属ペーストと前記セラミック積層体とを同時に焼成する、ことを特徴とする。

上記セラミック電子部品の製造方法において、前記カバーシートの密度は、前記セラミック誘電体層グリーンシートの密度よりも小さい、こととしてもよい。

本発明に係るセラミック電子部品の製造方法は、セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層することによって積層構造を形成し、前記積層構造の積層方向の上面及び下面にカバーシートを配置し、前記積層構造をカットすることによって、内部電極層が１つおきに露出する２端面と、前記内部電極層の全てが露出する２側面とを形成し、前記内部電極層の全てが露出する２側面に、サイドマージンシートを配置することによって、積層された複数の内部電極層形成用導電ペーストが交互に対向する２端面に露出する、略直方体形状のセラミック積層体を形成し、前記セラミック積層体の前記２端面から、前記セラミック積層体の４側面にかけて金属ペーストを塗布し、前記積層方向において対向する２側面の少なくとも一方の側面上の前記金属ペーストに凹部を形成し、前記４側面のうち前記対向する２側面以外の側面上の前記金属ペーストには凹部を形成せず、前記金属ペーストと前記セラミック積層体とを同時に焼成する、ことを特徴とする。

上記セラミック電子部品の製造方法において、前記サイドマージンシートの密度は、前記カバーシートの密度よりも小さい、こととしてもよい。

本発明によれば、セラミック電子部品と回路基板との接合強度を確保することができる。

第１実施形態に係る積層セラミックコンデンサの部分断面斜視図である。 図２（Ａ）は、図１のＣ−Ｃ線の部分断面図であり、図２（Ｂ）は、図１のＣ−Ｃ線断面図である。 図３（Ａ）は、図１のＡ−Ａ線断面図であり、図３（Ｂ）は、図１のＢ−Ｂ線断面図である。 図４は、凹みレベルＸについて説明するための図である。 図５は、第１実施形態に係る積層セラミックコンデンサを基板の実装面に実装した状態を示す図である。 図６は、第１実施形態に係る積層セラミックコンデンサの製造方法を例示するフローチャートである。 図７（Ａ）〜図７（Ｃ）は、凹部が形成されるメカニズムについて説明する図である。 図８は、第２実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。 図９（Ａ）は、図８のＡ−Ａ線断面図であり、図９（Ｂ）は、図８のＣ−Ｃ線断面図である。 図１０は、第２実施形態に係る積層セラミックコンデンサを基板の実装面に実装した状態を示す図である。 図１１は、第２実施形態に係る積層セラミックコンデンサの製造方法を例示するフローチャートである。 図１２（Ａ）は、変形例に係る積層セラミックコンデンサの斜視図であり、図１２（Ｂ）は、図１２（Ａ）のＣ−Ｃ線断面図である。 図１３は、変形例に係る積層セラミックコンデンサの製造方法を例示するフローチャートである。 図１４（Ａ）〜図１４（Ｄ）は、変形例に係る積層セラミックコンデンサの製造方法を説明するための図である。 図１５は、実施例及び変形例における凹みレベルの設計値に対する凹みレベルの実測値を示すグラフである。 図１６は、凹みレベルＸに対する接合強度を示すグラフである。 図１７は、露出部の長さについて説明するための図である。 図１８は、異なる露出部の長さにおける、凹みレベルＸと接合強度との関係を示すグラフである。

以下、図面を参照しつつ、実施形態について説明する。

（第１実施形態）
まず、積層セラミックコンデンサについて説明する。図１は、第１実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図１で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面を側面と称する。外部電極２０ａ，２０ｂは、４つの側面に延在している。ただし、外部電極２０ａ，２０ｂは、４つの側面において互いに離間している。

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。また、積層チップ１０において、４つの側面のうち、誘電体層１１と内部電極層１２との積層方向（以下、積層方向と称する。）の上面と下面とに対応する２側面は、カバー層１３によって形成されている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の主成分材料は、誘電体層１１の主成分材料と同じである。

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３−αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ−ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１−ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。誘電体層１１の平均厚みは、例えば、１μｍ以下である。

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を主成分として用いてもよい。内部電極層１２の平均厚みは、例えば、１μｍ以下である。

図２（Ａ）は、外部電極２０ｂの断面図であり、図１のＣ−Ｃ線の部分断面図である。積層チップ１０の表面においては、主としてセラミック材料が露出している。したがって、積層チップ１０の表面に下地層無しでめっき層を形成することは困難である。そこで、図２（Ａ）で例示するように、外部電極２０ｂは、積層チップ１０の表面に形成された下地導体層２１上に、めっき層が形成された構造を有する。めっき層は、下地導体層２１に接して覆う第１めっき層２２と、第１めっき層２２に接して覆う第２めっき層２３とを備える。下地導体層２１と第１めっき層２２との間に、下地めっき層を備えてもよい。下地導体層２１は、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛），Ａｇ，Ａｕ，Ｐｄ，Ｐｔなどの金属、またはこれらの２以上の合金（例えば、ＣｕとＮｉとの合金）を主成分とし、下地導体層２１の緻密化のためのガラス成分、下地導体層２１の焼結性を制御するための共材、などのセラミックを含んでいる。ガラス成分は、Ｂａ（バリウム），Ｓｒ（ストロンチウム），Ｃａ（カルシウム），Ｚｎ，Ａｌ，Ｓｉ（ケイ素），Ｂ（ホウ素）等の酸化物である。共材は、例えば、セラミック誘電体層１１の主成分と同じ材料を主成分とするセラミック成分である。めっき層は、Ｃｕ，Ｎｉ，Ａｌ，Ｚｎ，Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。

図２（Ｂ）は、図１のＣ−Ｃ線断面図であり、図３（Ａ）は、図１のＡ−Ａ線断面図であり、図３（Ｂ）は、図１のＢ−Ｂ線断面図である。図３（Ａ）に示すように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの部分をサイドマージン部１６と称する。すなわち、サイドマージン部１６は、誘電体層１１と内部電極層１２とが積層された積層構造において、積層された複数の内部電極層１２が積層チップ１０の２側面側に延びた端部を覆うように設けられた部分である。

図１、図２（Ｂ）、図３（Ａ）、及び図３（Ｂ）に示すように、外部電極２０ａ，２０ｂはそれぞれ、積層方向において対向する２側面以外の２側面の少なくとも一方に凹部２４を有し、積層チップ１０の積層方向において対向する２側面（上面及び下面）には凹部２４を有さない。ここで、凹部２４を有さないとは、外部電極２０ａ，２０ｂの厚みｔに対する凹部２４の深さｄの割合を凹みレベルＸ（＝（ｄ／ｔ）×１００［％］）と定義した場合に、凹みレベルＸが２５％未満であることを意味する。なお、外部電極２０ａ，２０ｂの厚みｔは、図４に示すように、凹部２４の周縁において、外部電極２０ａ，２０ｂが凹部２４を有する積層チップ１０の側面から最も遠い頂点Ｐ１と積層チップ１０の側面に最も近い頂点Ｐ２とを結んだ直線の中点ＣＰと、積層チップ１０の側面との間の距離である。また、凹部２４の深さｄは、中点ＣＰと凹部２４が最も深くなる点（外部電極２０ａ，２０ｂが最も薄くなる点）との距離である。異なる特性（例えば密度）を有する材料が用いられたサイドマージン部１６とカバー層１３とからなる側面上の外部電極２０ａ，２０ｂに凹部２４が形成されているため、凹部２４は、所望の凹みレベルＸを有することができる。積層チップ１０の積層方向の側面（積層方向における上面及び下面）は、特性が均一のカバー層１３からなるため、所望の凹みレベルＸを有する凹部２４を形成することは難しい。

本第１実施形態に係る積層セラミックコンデンサ１００によれば、積層チップ１０の４側面にかけて形成された１対の外部電極２０ａ，２０ｂは、積層チップ１０の積層方向において対向する２側面と他の２側面とのいずれか一方の２側面（第１実施形態では、他の２側面）の少なくとも一方に凹部２４を有し、他方の２側面（第１実施形態では、積層方向において対向する２側面）には、凹部２４を有さない。図５に示すように、凹部２４を回路基板に対向させた状態で、積層セラミックコンデンサ１００を回路基板Ｓの実装面１０１に半田付け（実装）することで、凹部２４によって、積層セラミックコンデンサ１００及び回路基板Ｓとの間に存在する半田Ｈの量を、凹部２４を有さない場合と比較して多くすることができるので、積層セラミックコンデンサ１００と回路基板Ｓとの間の接合強度を確保することができる。

なお、凹みレベルＸが小さくなるほど、凹部２４の深さｄが小さくなるため、積層セラミックコンデンサ１００を回路基板に実装する際に半田Ｈの量が少なくなり、所定の接合強度が確保できない可能性がある。そこで、凹みレベルＸは、２５％以上が好ましい。一方、凹みレベルＸが大きすぎると、外部電極２０ａ，２０ｂの厚みが不足し、素体が露出したり、信頼性が低下するおそれがある。したがって、凹みレベルＸは、７５％以下が好ましい。

なお、積層セラミックコンデンサ１００の外部電極２０ａ，２０ｂは、最も薄い部分における外部電極２０ａ，２０ｂの厚みが所定値以上に確保されていれば、２端面に凹部を有していてもよい。

次に、第１実施形態に係る積層セラミックコンデンサ１００の製造方法について説明する。図６は、第１実施形態に係る積層セラミックコンデンサ１００の製造方法を示すフローチャートである。

（原料粉末作製工程）
まず、誘電体層１１の主成分であるセラミック材料の粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホロミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ，Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉの酸化物もしくはガラスが挙げられる。例えば、まず、セラミック材料の粉末に添加化合物を含む化合物を混合して仮焼を行う。続いて、得られたセラミック材料の粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック材料の粉末を調製する。

（積層工程）
次に、得られたセラミック材料の粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み１．０μｍ以下の帯状の誘電体グリーンシートを塗工して乾燥させる。

次に、誘電体グリーンシートの表面に、内部電極層形成用導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層１２のパターンを配置する。内部電極層形成用導電ペーストは、内部電極層１２の主成分金属と、バインダと、溶剤と、必要に応じてその他助剤とを含んでいる。バインダおよび溶剤は、上記したセラミックスラリーと異なるものを使用することが好ましい。また、内部電極層形成用導電ペーストには、共材として、誘電体層１１の主成分であるセラミック材料を分散させてもよい。

次に、内部電極層パターンが印刷された誘電体グリーンシートを所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシートを、基材を剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極に交互に引き出されるように、所定層数（例えば２００〜５００層）だけ積層する。

積層したパターン形成シートの上下にカバー層１３となるカバーシートを圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。このとき、サイドマージン部１６を形成する誘電体グリーンシートの密度よりも密度が小さいカバーシートを用いる。これにより、略直方体形状のセラミック積層体が得られる。

（塗布工程）
積層工程で得られたセラミック積層体を、２５０〜５００℃のＮ_２雰囲気中で脱バインダした後に、図７（Ａ）に示すように、セラミック積層体の両端面から４側面にかけて、外部電極２０ａ，２０ｂの下地導体層２１となる金属ペースト２１ａをディップ法等で塗布して乾燥させる。

このとき、図７（Ｂ）に示すように、カバー層１３となるカバーシート１３ａの密度が、サイドマージン部１６を形成する誘電体グリーンシート１１ａの密度よりも低いため、金属ペースト２１ａ中の水分は、サイドマージン部１６への浸透速度（矢印ＡＲ２参照）よりも速い浸透速度で、カバーシート１３ａへ浸透する（矢印ＡＲ１参照）。この結果、金属ペースト２１ａは、カバーシート１３ａ側（外側）から乾燥し、収縮する。これにより、矢印ＡＲ３に示すように、中央部のまだ乾燥していない金属ペースト２１ａが外側（カバーシート１３ａ側）に引っ張られる。これにより、乾燥していない金属ペースト２１ａの端部の溶剤濃度が減少し、表面張力が高くなる。そのため、図７（Ｃ）に示すように、中央部からの物質移動によって、乾燥していない金属ペースト２１ａの端部が厚くなり、中央部が凹み、凹部２４が形成される。このように、カバーシート１３ａと誘電体グリーンシート１１ａとに、特性が異なる材料を用いることができるため、カバーシート１３ａと誘電体グリーンシート１１ａとの間の特性の違いを利用して、カバーシート１３ａと誘電体グリーンシート１１ａとから形成される側面上の外部電極２０ａ，２０ｂには、所望の凹みレベルＸを有する凹部２４を形成することが可能となる。一方、セラミック積層体の積層方向の上面及び下面はカバーシート１３ａにより形成されるため、特性の違いを利用して凹部２４を形成することができず、所望の凹みレベルＸを有する凹部２４を形成することは難しい。

（焼成工程）
その後、金属ペーストとセラミック積層体とを、例えば、Ｈ_２が１．５体積％程度の還元雰囲気中において、９００℃〜１０５０℃程度の温度で２時間程度焼成する。これにより、誘電体層１１および内部電極層１２の焼成と、下地導体層２１の焼き付けとを同時に行うことができ、積層セラミックコンデンサ１００の半製品を得ることができる。

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃〜１０００℃で再酸化処理を行ってもよい。

（めっき層形成工程）
次に、半製品の下地導体層２１上に、電解めっきにより第１めっき層２２を形成する。さらに、第１めっき層２２上に、電解めっきにより第２めっき層２３を形成する。

以上説明したように、図６に示す第１実施形態に係る積層セラミックコンデンサ１００の製造方法によれば、積層チップ１０の２端面から４側面にかけて形成された外部電極２０ａ，２０ｂが、積層チップ１０の積層方向において対向する２側面以外の２側面の少なくとも一方に凹部２４を有し、積層チップ１０の積層方向において対向する２側面には、凹部２４を有さない積層セラミックコンデンサ１００を製造することができる。凹部２４を回路基板に対向させた状態で、積層セラミックコンデンサ１００を回路基板の実装面に半田付け（実装）することで、凹部２４によって、積層セラミックコンデンサ１００及び回路基板との間に存在する半田の量を、凹部２４を有さない場合と比較して多くすることができるので、積層セラミックコンデンサ１００と回路基板との間の接合強度を確保することができる。なお、セラミック積層体の４側面のうち対向する２側面以外の側面上の金属ペーストには凹部２４を形成しないとは、凹みレベルＸが２５％以上となる凹部２４を形成しないとの意味である。

また、第１実施形態において、カバーシート１３ａの密度は、誘電体グリーンシート１１ａの密度よりも小さい。これにより、カバーシート１３ａと誘電体グリーンシート１１ａに同じ材料を使用し、下地導体層形成用導電ペースト中のバインダ量を調整することによって凹部２４を形成する場合と比較して、所定の接合強度を確保するのに十分な深さを有する凹部２４を安定して形成することができる。したがって、積層セラミックコンデンサ１００と回路基板との間の接合強度を確保することができる。

（第２実施形態）
図８は、第２実施形態に係る積層セラミックコンデンサ１００Ａの部分断面斜視図である。図９（Ａ）は、図８のＡ−Ａ線断面図であり、図９（Ｂ）は、図８のＣ−Ｃ線断面図である。

積層セラミックコンデンサ１００Ａは、積層チップ１０において、４つの側面のうち、積層方向において対向する２側面（積層方向における上面及び下面）の少なくとも一方に凹部２４が形成され、他の２側面には凹部２４が形成されていない点が、積層セラミックコンデンサ１００（図１参照）と異なる。なお、凹部２４が形成されていないとは、第１実施形態において説明した凹みレベルＸが２５％未満であることをいう。

図９（Ａ）に示すように、積層セラミックコンデンサ１００Ａでは、積層チップ１０において、積層方向において対向する２側面は、カバー層１３とサードマージン部１６とによって形成されている。一方、積層チップ１０において、他の２側面は、サイドマージン部１６によって形成されている。異なる特性（例えば密度）を有する材料が用いられたサイドマージン部１６とカバー層１３とからなる側面（積層方向における上面及び下面）上の外部電極２０ａ，２０ｂに凹部２４が形成されているため、凹部２４は、所望の凹みレベルＸを有することができる。一方、積層チップ１０の２端面の対向方向及び積層方向に直交する方向の２側面は、特性が均一のサイドマージン部１６からなるため、所望の凹みレベルＸを有する凹部２４を形成することは難しい。他の構成は、積層セラミックコンデンサ１００と同様であるため、詳細な説明を省略する。

本第２実施形態に係る積層セラミックコンデンサ１００Ａによれば、積層チップ１０の４側面にかけて形成された１対の外部電極２０ａ，２０ｂは、積層方向において対向する２側面と他の２側面とのいずれか一方の２側面（第２実施形態では、積層方向において対向する２側面）の少なくとも一方に凹部２４を有し、他方の２側面（第２実施形態では、２端面の対向方向及び積層方向に直交する方向において対向する２側面）には、凹部２４を有さない。図１０に示すように、凹部２４を回路基板に対向させた状態で、積層セラミックコンデンサ１００Ａを回路基板Ｓの実装面１０１に半田付け（実装）することで、凹部２４によって、積層セラミックコンデンサ１００及び回路基板Ｓとの間に存在する半田Ｈの量を、凹部２４を有さない場合と比較して多くすることができるので、積層セラミックコンデンサ１００Ａと回路基板Ｓとの間の接合強度を確保することができる。

なお、積層セラミックコンデンサ１００Ａにおいても、外部電極２０ａ，２０ｂは、最も薄い部分における外部電極２０ａ，２０ｂの厚みが所定値以上に確保されていれば、２端面に凹部を有していてもよい。

次に、第２実施形態に係る積層セラミックコンデンサ１００Ａの製造方法について説明する。図１１は、第２実施形態に係る積層セラミックコンデンサ１００Ａの製造方法を示すフローチャートである。なお、図６に示した積層セラミックコンデンサ１００の製造方法と異なる点についてのみ説明し、その他については詳細な説明を省略する。

（原料粉末作製工程）
原料粉末作製工程では、サイドマージン部１６を形成するためのサイドマージン材料を用意する。誘電体層１１を形成するための誘電体材料の作製工程と同様の工程により得られたチタン酸バリウムのセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｎ，Ｖ，Ｃｒ，希土類元素の酸化物、並びに、Ｃｏ，Ｎｉ，Ｌｉ，Ｂ，Ｎａ，ＫおよびＳｉの酸化物もしくはガラスが挙げられる。

（積層工程）
誘電体グリーンシートの表面に、内部電極層形成用導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層１２のパターンを配置する。次に、内部電極層１２のパターンが印刷された誘電体グリーンシートを所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシートを、基材を剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極に交互に引き出されるように、所定層数（例えば２００〜５００層）だけ積層する。次に、上下にカバー層１３となるカバーシートを積層し、圧着する。その後、得られた積層体を、所定寸法にカットして、内部電極層１２のパターンが１つおきに露出する２端面と、全ての内部電極層１２のパターンが露出する２側面とを有する積層体を形成する。

（サイドマージン部形成工程）
サイドマージン材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば帯状のサイドマージンシートを塗工して乾燥させる。積層体の全ての内部電極層１２のパターンが露出する２側面にサイドマージン部１６となるサイドマージンシートを貼り付ける。このとき、カバーシートよりも密度が小さいサイドマージンシートを用いることで、カバーシートとサイドマージンシートとから形成される側面上の外部電極２０ａ，２０ｂには、所望の凹みレベルＸを有する凹部２４を形成することが可能となる。

以上、図１１に示す第２実施形態に係る積層セラミックコンデンサ１００Ａの製造方法によれば、積層チップ１０の２端面から４側面にかけて形成された外部電極２０ａ，２０ｂが、積層方向において対向する２側面の少なくとも一方に凹部２４を有し、他の２側面（２端面の対向方向及び積層チップ１０の積層方向と直交する方向において対向する２側面）には、凹部２４を有さない積層セラミックコンデンサ１００Ａを製造することができる。凹部２４を回路基板に対向させた状態で、積層セラミックコンデンサ１００Ａを回路基板の実装面に半田付け（実装）することで、凹部２４によって、積層セラミックコンデンサ１００Ａ及び回路基板との間に存在する半田の量を、凹部２４を有さない場合と比較して多くすることができるので、積層セラミックコンデンサ１００Ａと回路基板との間の接合強度を確保することができる。なお、セラミック積層体の４側面のうち対向する２側面以外の側面上の金属ペーストには凹部２４を形成しないとは、凹みレベルＸが２５％以上となる凹部２４を形成しないとの意味である。

また、本実施形態に係る製造方法において、サイドマージンシートの密度は、カバーシート１３ａの密度よりも小さい。これにより、下地導体層形成用導電ペースト中のバインダ量を調整することによって凹部２４を形成する場合と比較して、所定の接合強度を確保するのに十分な深さを有する凹部２４を安定して形成することができる。したがって、積層セラミックコンデンサ１００Ａと回路基板との間の接合強度を確保することができる。また、サイドマージン部１６に、誘電体層１１となるセラミック誘電体層グリーンシートとは異なる組成のサイドマージンシートを使用することができるため、カバーシート及びサイドマージンシートの材料選択の自由度が向上する。

上記第１及び第２実施形態に係る製造方法では、カバーシートの密度をセラミック誘電体層グリーンシートの密度よりも小さくする、あるいは、サイドマージンシートの密度をカバーシートの密度よりも小さくすることによって、凹部２４を形成していたが、これに限られるものではない。金属ペーストとセラミック積層体とを焼成する前に凹部２４が形成できるのであれば、例えば、表面処理等の他の方法によって凹部２４を形成してもよい。

（変形例）
図１２（Ａ）は、変形例に係る積層セラミックコンデンサ１００Ｂの斜視図であり、図１２（Ｂ）は、図１２（Ａ）におけるＣ−Ｃ線断面図である。変形例に係る積層セラミックコンデンサ１００Ｂは、積層セラミックコンデンサ１００と、被覆部６０と、を備える。なお、積層セラミックコンデンサ１００の代わりに、積層セラミックコンデンサ１００Ａを用いてもよい。

被覆部６０は、例えば、樹脂製であり、積層セラミックコンデンサ１００の６面のうち、凹部２４が形成された２面のいずれか一方の面を除いた５面を覆っている。したがって、積層セラミックコンデンサ１００Ｂには、図１２（Ｂ）に示すように、積層セラミックコンデンサ１００の外部電極２０ａ，２０ｂが被覆部６０に覆われずに露出する露出部２５ａ，２５ｂが形成されている。

被覆部６０を形成する樹脂としては、例えば、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、アミノ樹脂等の熱硬化性樹脂や、ラジカル重合型やカチオン重合型当の紫外線硬化性樹脂などが選択可能である。本実施形態では、熱硬化性樹脂を用いて被覆部６０が形成されているものとする。図１２（Ａ）では、被覆部６０が透明または半透明の樹脂で形成されている例を示しているが、被覆部６０は、不透明の樹脂で形成されていても着色されていてもよい。

変形例に係る積層セラミックコンデンサ１００Ｂによれば、積層セラミックコンデンサ１００が有する６面のうち、凹部２４が形成されている面を除く５面を覆う被覆部６０を備える。外部電極２０ａ，２０ｂにおいて被覆部６０に覆われた領域には、半田が濡れ上がることできない。このため、半田の濡れ上がり量が小さくなり、実装スペースを縮小することができる。また、被覆部６０によって半田の濡れ上がり量が小さくなると、接合強度が低下することが懸念されるが、積層セラミックコンデンサ１００Ｂは、回路基板への実装面に凹部２４が形成されているため、凹部２４が形成されていない場合と比較して積層セラミックコンデンサ１００Ｂと回路基板との間に存在する半田の量を多くすることができ、接合強度を確保することができる。さらに、凹部２４が形成されている面を除く５面が被覆部６０に覆われているため、積層セラミックコンデンサ１００Ｂの回路基板への実装面を特定することが容易である。

次に、変形例に係る積層セラミックコンデンサ１００Ｂの製造方法について説明する。図１３は、積層セラミックコンデンサ１００Ｂの製造方法を示すフローチャートである。

（テープ貼付工程）
図１４（Ａ）に示すように、図６又は図１１の製造方法で製造した積層セラミックコンデンサ１００において、外部電極２０ａ，２０ｂに凹部２４が形成された２面のうちいずれか一方の面をテープＴに張り付ける。

（樹脂被覆工程）
テープＴに貼り付けた積層セラミックコンデンサ１００を未硬化樹脂６０ａで被覆する。例えば、図１４（Ｂ）に示すように、テープＴの積層セラミックコンデンサ１００が貼り付けられた面とは反対側の面を保持板Ｆに固定し、積層セラミックコンデンサ１００が下側を向くように保持板Ｆを配置し、未硬化樹脂６０ａを収容する浴槽に積層セラミックコンデンサ１００を対向させる。次に、図１４（Ｃ）に示すように、保持板Ｆを下方に移動させて、積層セラミックコンデンサ１００を未硬化樹脂６０ａに浸漬させる。このとき、テープＴが未硬化樹脂６０ａに接触しないようにする。その後、図１４（Ｄ）に示すように、積層セラミックコンデンサ１００を上方に引き上げる。これにより、積層セラミックコンデンサ１００の表面に未硬化樹脂６０ａが付着し、積層セラミックコンデンサ１００が未硬化樹脂６０ａによって被覆される。

（硬化工程）
未硬化樹脂６０ａを仮硬化させた後、積層セラミックコンデンサ１００をテープＴから剥離する。その後、仮硬化させた樹脂を本硬化させる。以上の工程によって、変形例に係る積層セラミックコンデンサ１００Ｂが得られる。

なお、上記実施形態及び変形例においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したいが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。

実施形態に係る積層セラミックコンデンサを作製し、凹みレベルＸのバラツキについて調べた。

（実施例１〜３）
実施例１〜３では、カバーシートの密度をサイドマージン部１６を形成するセラミック誘電体グリーンシートの密度よりも小さくすることによって、外部電極２０ａ，２０ｂの２側面に凹部２４を有する積層セラミックコンデンサ１００を作製した。凹みレベルＸの設計値を２５、５０、及び７５とした積層セラミックコンデンサ１００をそれぞれ１００個作製した。積層セラミックコンデンサ１００は、長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍである。

比較例１〜３では、誘電体グリーンシートの密度とカバーシートの密度とを同一とし、下地導体層形成用の金属ペーストのバインダ量を変更することで、外部電極２０ａ，２０ｂの４側面に凹部２４を形成した。凹みレベルＸの設計値を２５、５０、及び７５とした積層セラミックコンデンサをそれぞれ１００個作製した。なお、比較例１〜３では、４側面に形成された凹部２４のうち、積層方向の上面に形成された凹部２４の凹みレベルＸを計測した。積層方向の上面に形成される凹部２４の凹みレベルＸが設計値にとなるように、下地導体層形成用の金属ペーストのバインダ量を変更したからである。

表１は、凹みレベルＸの設計値に対する、凹みレベルＸの実測値を示す。図１５は、凹みレベルＸの設計値に対する凹みレベルＸの実測値のばらつきを示すグラフである。

表１及び図１５に示すように、カバーシートの密度をサイドマージン部１６の密度よりも低くすることによって、外部電極２０ａ，２０ｂの２側面に凹部２４を形成することにより、凹みレベルＸの設計値に対するばらつきを小さくすることができることがわかる。すなわち、所望の凹みレベルＸを有する凹部２４を安定して形成することができることがわかった。一方、比較例１〜３では、凹みレベルＸの設計値に対するばらつきが大きく、下地導体層形成用の金属ペーストのバインダ量を変更することで凹部２４を形成すると、不良品率が高くなることが懸念される。

（実施例４）
誘電体グリーンシートの密度とカバーシートの密度との密度差を変えることによって、凹みレベルＸが異なる積層セラミックコンデンサ１００を作製した。作製した積層セラミックコンデンサ１００を、凹部２４を回路基板に対向させるようにして回路基板に半田付けし、プッシュプルゲージにて積層セラミックコンデンサ１００と回路基板との接合強度を測定した。積層セラミックコンデンサ１００は、長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍである。

図１６は、凹みレベルＸと接合強度との関係を示すグラフである。図１６に示すように、凹みレベルＸが増加するにつれて接合強度が増加する傾向が確認できる。凹部２４が形成されていない場合（凹みレベルＸ＝０％）の接合強度と比較して、凹みレベルＸが２５％では、接合強度が約５％上昇し、凹みレベルＸが５０％では、接合強度が約１６％上昇し、凹みレベルＸが７５％では、接合強度が約３７％上昇した。また、凹みレベルＸが２５％未満となると、接合強度を増加させる効果がほとんどないことがわかった。

（実施例５〜１６）
図１４（Ｃ）に示す積層セラミックコンデンサ１００を未硬化樹脂６０ａに浸漬させるときの、未硬化樹脂６０ａの表面とテープＴとの距離を変えることによって、露出部２５ａ，２５ｂの長さを変え、変形例に係る積層セラミックコンデンサ１００Ｂを作製した。露出部２５ａ，２５ｂの長さは、図１７に示すように、積層チップ１０の側面から被覆部６０の端部までの距離Ｌとした。

実施例５〜７では、凹みレベルＸの設計値を２５％，５０％、７５％として得られた凹みレベルＸが異なる積層セラミックコンデンサ１００に被覆部６０を形成し、露出部２５ａ，２５ｂの長さを３０μｍとした。実施例８〜１０では、凹みレベルＸの設計値を２５％，５０％、７５％として得られた凹みレベルＸが異なる積層セラミックコンデンサ１００に被覆部６０を形成し、露出部２５ａ，２５ｂの長さを５０μｍとした。実施例１１〜１３では、凹みレベルＸの設計値を２５％，５０％、７５％として得られた凹みレベルＸが異なる積層セラミックコンデンサ１００に被覆部６０を形成し、露出部２５ａ，２５ｂの長さを１００μｍとした。実施例１４〜１６では、凹みレベルＸの設計値を２５％，５０％、７５％として得られた凹みレベルＸが異なる積層セラミックコンデンサ１００に被覆部６０を形成し、露出部２５ａ，２５ｂの長さを１５０μｍとした。

（比較例４〜７）
比較例４〜７では、凹部２４を形成していない、すなわち、凹みレベルＸが０％の積層セラミックコンデンサ１００に被覆部６０を形成し、露出部２５ａ，２５ｂの長さをそれぞれ３０μｍ、５０μｍ、１００μｍ、及び１５０μｍとした。

作製した積層セラミックコンデンサ１００Ｂを、凹部２４を回路基板に対向させるようにして回路基板に半田付けし、プッシュプルゲージにて積層セラミックコンデンサ１００Ｂと回路基板との接合強度を測定した。積層セラミックコンデンサ１００Ａは、長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍである。

表２及び図１８は、各露出部の長さに対する凹みレベルＸと接合強度との関係を示している。

表２及び図１８から明らかなように、凹みレベルＸが高いほど、接合強度が高くなる傾向が確認できる。また、凹みレベルＸが２５％以上になると、接合強度が高くなることが確認できる。

凹部２４を有さない積層セラミックコンデンサに被覆部６０を付与する場合、積層セラミックコンデンサが小形状（特に低背品）であると、製造装置の精度によっては、製造歩留まりを低下させてしまう恐れがある。具体的には、積層セラミックコンデンサが被覆部６０によって目標値よりも多く覆われてしまい、半田の濡れ上がりを抑制しつつ、回路基板との接合強度を確保できる露出部２５ａ，２５ｂの長さ（例えば、５０〜１５０μｍ）に対して、製造された積層セラミックコンデンサの露出部２５ａ，２５ｂの長さが短くなってしまった場合（例えば、５０μｍ未満）、積層セラミックコンデンサと回路基板との接合強度が基準値以下となってしまう。したがって、露出部２５ａ，２５ｂの長さが下限値を下回ったものは、不良品として処理しなければならない。一方、変形例に係る積層セラミックコンデンサ１００Ａでは、凹部２４を有するため、露出部２５ａ，２５ｂの長さが目標値よりも短くなっても、接合強度を確保することができる。そのため、歩留まりの低下を抑制することができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１６ サイドマージン部
２０ａ，２０ｂ 外部電極
２１ 下地導体層
２４ 凹部
６０ 被覆部
１００，１００Ａ，１００Ｂ 積層セラミックコンデンサ

Claims (10)

1. セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備え、略直方体形状を有し、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成された積層チップと、
   前記２端面から、前記積層チップの４側面にかけて形成された１対の外部電極と、を備え、
   前記外部電極は、前記積層方向において対向する２側面と他の２側面とのいずれか一方の２側面の少なくとも一方に凹部を有し、他方の２側面には凹部を有さない、
   ことを特徴とするセラミック電子部品。
2. 前記外部電極は、前記積層方向において対向する２側面の少なくとも一方に凹部を有し、前記他の２側面には凹部を有さない、
   ことを特徴とする請求項１に記載のセラミック電子部品。
3. 前記外部電極は、前記他の２側面の少なくとも一方に凹部を有し、前記積層方向において対向する２側面には凹部を有さない、
   ことを特徴とする請求項１に記載のセラミック電子部品。
4. 前記凹部の周縁において、前記外部電極が前記凹部を有する前記積層チップの側面から最も遠い頂点と前記外部電極が前記凹部を有する前記積層チップの側面に最も近い頂点とを結んだ直線の中点と、前記外部電極が前記凹部を有する前記積層チップの側面との距離をｔとし、前記凹部が最も深くなる点と前記中点との距離をｄとした場合に、Ｘ＝ｄ／ｔで表される凹みレベルＸが、２５％以上７５％以下である、
   ことを特徴とする請求項１から３のいずれか１項記載のセラミック電子部品。
5. 前記凹部が形成されている面が、回路基板への実装面となる、
   ことを特徴とする請求項１から４のいずれか１項記載のセラミック電子部品。
6. 前記セラミック電子部品が有する６面のうち、前記凹部が形成されている面を除く５面を覆う被覆部を備える、
   請求項１から５のいずれか１項記載のセラミック電子部品。
7. セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層し、最外層をカバーシートとし、積層された複数の内部電極層形成用導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成し、
   前記セラミック積層体の前記２端面から、前記セラミック積層体の４側面にかけて金属ペーストを塗布し、
   前記セラミック積層体の積層方向及び前記２端面の対向方向に直交する方向において対向する２側面の少なくとも一方の側面上の前記金属ペーストに凹部を形成し、前記積層方向において対向する２側面上の前記金属ペーストには凹部を形成せず、
   前記金属ペーストと前記セラミック積層体とを同時に焼成する、
   ことを特徴とするセラミック電子部品の製造方法。
8. 前記カバーシートの密度は、前記セラミック誘電体層グリーンシートの密度よりも小さい、
   ことを特徴とする請求項７記載のセラミック電子部品の製造方法。
9. セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層することによって積層構造を形成し、
   前記積層構造の積層方向の上面及び下面にカバーシートを配置し、
   前記積層構造をカットすることによって、内部電極層が１つおきに露出する２端面と、前記内部電極層の全てが露出する２側面とを形成し、
   前記内部電極層の全てが露出する２側面に、サイドマージンシートを配置することによって、積層された複数の内部電極層形成用導電ペーストが交互に対向する２端面に露出する、略直方体形状のセラミック積層体を形成し、
   前記セラミック積層体の前記２端面から、前記セラミック積層体の４側面にかけて金属ペーストを塗布し、
   前記積層方向において対向する２側面の少なくとも一方の側面上の前記金属ペーストに凹部を形成し、前記４側面のうち前記対向する２側面以外の側面上の前記金属ペーストには凹部を形成せず、
   前記金属ペーストと前記セラミック積層体とを同時に焼成する、
   ことを特徴とするセラミック電子部品の製造方法。
10. 前記サイドマージンシートの密度は、前記カバーシートの密度よりも小さい、
    ことを特徴とする請求項９記載のセラミック電子部品の製造方法。
    

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