JP2017103321A - 電子部品及びその製造方法、並びに回路基板 - Google Patents
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Abstract
【課題】半田による充分な接合強度を確保しつつ、実装スペースを縮小可能な電子部品を提供する。【解決手段】電子部品は、チップと、被覆部と、露出部と、を具備する。上記チップは、第１軸方向を向いた第１及び第２端面と、上記第１軸と直交する第２軸方向を向いた第１及び第２主面と、上記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、上記第１及び第２端面をそれぞれ覆い、上記第１及び第２主面並びに上記第１及び第２側面にそれぞれ延出する第１及び第２外部電極と、を有する。上記被覆部は、上記チップを上記第１主面側から上記第２主面側に向けて覆う。上記露出部は、上記チップの上記第２主面側に設けられ、上記第１及び第２外部電極が上記被覆部に覆われずに露出する領域であって、上記第１及び第２端面と上記第１及び第２側面とを接続する稜部に沿って上記第１主面側に突出する。【選択図】図１
Description
本発明は、一対の外部電極を有する電子部品及びその製造方法、並びに回路基板に関する。
積層セラミックコンデンサなどの電子部品は、例えばリフロー炉などを用いて回路基板の配線パターンに半田付けされた状態で電子機器に組み込まれる。近年、電子機器の小型化及び高性能化に伴い、回路基板における各電子部品の実装スペースの縮小が望まれている。
特許文献１には、回路基板における電子部品（積層セラミックコンデンサ）の実装スペースを縮小可能な技術が開示されている。この電子部品では、回路基板に対向させられる対向面が粘着保持された状態で、対向面以外の５面が樹脂によってコーティングされる。これにより、この電子部品は、対向面以外の５面に半田が接合しない構成となっている。
したがって、上記文献に係る技術では、電子部品の対向面が回路基板に半田付けされる際に、半田が対向面から濡れ上がらない。このため、回路基板に沿った半田の濡れ広がりが抑制される。これにより、回路基板における電子部品の実装スペースを縮小することができる。
しかしながら、上記文献に係る技術では、電子部品及び回路基板における半田の接合面積がいずれも小さくなる。これにより、電子部品と回路基板との接合強度が低下するため、高い信頼性が得られにくくなる。このため、積層セラミックコンデンサと回路基板との充分な接合強度を確保しつつ、実装スペースを縮小可能な技術が求められる。
以上のような事情に鑑み、本発明の目的は、半田による充分な接合強度を確保しつつ、実装スペースを縮小可能な電子部品及びその製造方法、並びに回路基板を提供することにある。
上記目的を達成するため、本発明の一形態に係る電子部品は、チップと、被覆部と、露出部と、を具備する。
上記チップは、第１軸方向を向いた第１及び第２端面と、上記第１軸と直交する第２軸方向を向いた第１及び第２主面と、上記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、上記第１及び第２端面をそれぞれ覆い、上記第１及び第２主面並びに上記第１及び第２側面にそれぞれ延出する第１及び第２外部電極と、を有する。
上記被覆部は、上記チップを上記第１主面側から上記第２主面側に向けて覆う。
上記露出部は、上記チップの上記第２主面側に設けられ、上記第１及び第２外部電極が上記被覆部に覆われずに露出する領域であって、上記第１及び第２端面と上記第１及び第２側面とを接続する稜部に沿って上記第１主面側に突出する。
上記チップは、第１軸方向を向いた第１及び第２端面と、上記第１軸と直交する第２軸方向を向いた第１及び第２主面と、上記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、上記第１及び第２端面をそれぞれ覆い、上記第１及び第２主面並びに上記第１及び第２側面にそれぞれ延出する第１及び第２外部電極と、を有する。
上記被覆部は、上記チップを上記第１主面側から上記第２主面側に向けて覆う。
上記露出部は、上記チップの上記第２主面側に設けられ、上記第１及び第２外部電極が上記被覆部に覆われずに露出する領域であって、上記第１及び第２端面と上記第１及び第２側面とを接続する稜部に沿って上記第１主面側に突出する。
この構成では、第１及び第２外部電極の第２主面側に、被覆部で覆われていない露出部が形成される。
この電子部品の基板への実装時には、第２主面を基板に対向させた状態で、第１及び第２外部電極の露出部が基板に半田付けされる。このとき、第１及び第２外部電極における半田の濡れ上がりが被覆部によってブロックされ、半田が第１及び第２外部電極の露出部に留まる。
このように、この電子部品では、第１及び第２外部電極における半田の濡れ上がり量が抑制されるため、基板における半田の濡れ広がり量も抑制される。これにより、電子部品の実装スペースの縮小が実現される。
また、この電子部品では、第２主面側の４つの隅部において第１及び第２外部電極の露出部の表面積が大きくなる。したがって、この電子部品は、４つの隅部において半田を介して基板に強固に接合されるため、基板に対する高い接合強度が得られる。
この電子部品の基板への実装時には、第２主面を基板に対向させた状態で、第１及び第２外部電極の露出部が基板に半田付けされる。このとき、第１及び第２外部電極における半田の濡れ上がりが被覆部によってブロックされ、半田が第１及び第２外部電極の露出部に留まる。
このように、この電子部品では、第１及び第２外部電極における半田の濡れ上がり量が抑制されるため、基板における半田の濡れ広がり量も抑制される。これにより、電子部品の実装スペースの縮小が実現される。
また、この電子部品では、第２主面側の４つの隅部において第１及び第２外部電極の露出部の表面積が大きくなる。したがって、この電子部品は、４つの隅部において半田を介して基板に強固に接合されるため、基板に対する高い接合強度が得られる。
上記被覆部は、上記第１主面の全領域を覆い、上記第２主面の全領域を露出させてもよい。
この構成では、ディップコーティング法によって被覆部を容易に形成可能である。
この構成では、ディップコーティング法によって被覆部を容易に形成可能である。
上記被覆部は、上記第１主面上に、上記第２軸に垂直な平坦面を有していてもよい。
この電子部品では、実装時に基板に対向させられる第２主面とは反対の第１主面側に被覆部の平坦面が設けられる。したがって、この電子部品の実装時には、被覆部の平坦面を吸着保持した状態で、電子部品の第２主面を基板に対向させることができる。このように、この電子部品は容易に実装可能である。
この電子部品では、実装時に基板に対向させられる第２主面とは反対の第１主面側に被覆部の平坦面が設けられる。したがって、この電子部品の実装時には、被覆部の平坦面を吸着保持した状態で、電子部品の第２主面を基板に対向させることができる。このように、この電子部品は容易に実装可能である。
上記チップは、上記第１外部電極に接続された第１内部電極と、上記第２外部電極に接続された第２内部電極と、を更に有し、上記第１及び第２内部電極が上記第２軸に沿って交互に配置されていてもよい。
この構成では、実装スペースを縮小可能な積層セラミックコンデンサが得られる。
この構成では、実装スペースを縮小可能な積層セラミックコンデンサが得られる。
本発明の一形態に係る電子部品の製造方法では、第１軸方向を向いた第１及び第２端面と、上記第１軸と直交する第２軸方向を向いた第１及び第２主面と、上記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、上記第１及び第２端面をそれぞれ覆い、上記第１及び第２主面並びに上記第１及び第２側面にそれぞれ延出する第１及び第２外部電極と、を有するチップが準備される。
上記チップを上記第１主面側から上記第２主面側に向けて未硬化樹脂に浸漬させることにより、上記第２主面側において上記第１及び第２外部電極が露出するように上記チップが上記未硬化樹脂で覆われる。
上記チップを覆う上記未硬化樹脂が硬化させられる。
上記未硬化樹脂の上記第１主面上の部分に、上記第２軸に垂直な平坦面が形成されてもよい。
この構成では、ディップコーティング法によって被覆部を形成することができるため、半田による充分な接合強度を確保しつつ、実装スペースを縮小可能な電子部品を容易に製造することができる。
また、未硬化樹脂に平坦面を設けることにより、容易に実装可能な電子部品が得られる。
上記チップを上記第１主面側から上記第２主面側に向けて未硬化樹脂に浸漬させることにより、上記第２主面側において上記第１及び第２外部電極が露出するように上記チップが上記未硬化樹脂で覆われる。
上記チップを覆う上記未硬化樹脂が硬化させられる。
上記未硬化樹脂の上記第１主面上の部分に、上記第２軸に垂直な平坦面が形成されてもよい。
この構成では、ディップコーティング法によって被覆部を形成することができるため、半田による充分な接合強度を確保しつつ、実装スペースを縮小可能な電子部品を容易に製造することができる。
また、未硬化樹脂に平坦面を設けることにより、容易に実装可能な電子部品が得られる。
上記未硬化樹脂を硬化させることは、上記未硬化樹脂を仮硬化させて仮硬化樹脂とすることと、上記仮硬化樹脂を本硬化させることと、を含んでもよい。
この場合、テープに貼り付けられた上記チップが準備されてもよい。
上記仮硬化樹脂で覆われた上記チップを上記テープから剥離させてもよい。
これらの構成では、単一のテープに貼り付けられた複数のチップに対して同時に未硬化樹脂を設けることができる。これにより、電子部品をより効率的に製造可能となる。
また、チップをテープから剥離させる前に未硬化樹脂を仮硬化させることによって、テープから剥離させたチップ同士が粘着することを防止することができる。
この場合、テープに貼り付けられた上記チップが準備されてもよい。
上記仮硬化樹脂で覆われた上記チップを上記テープから剥離させてもよい。
これらの構成では、単一のテープに貼り付けられた複数のチップに対して同時に未硬化樹脂を設けることができる。これにより、電子部品をより効率的に製造可能となる。
また、チップをテープから剥離させる前に未硬化樹脂を仮硬化させることによって、テープから剥離させたチップ同士が粘着することを防止することができる。
本発明の一形態に係る回路基板は、実装面を有する基板と、上記実装面に実装された電子部品と、を具備する。
上記電子部品は、チップと、被覆部と、露出部と、を有する。
上記チップは、第１軸方向を向いた第１及び第２端面と、上記第１軸と直交する第２軸方向を向いた第１及び第２主面と、上記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、上記第１及び第２端面をそれぞれ覆う第１及び第２外部電極と、を有する。
上記被覆部は、上記チップを上記第１主面側から上記第２主面側に向けて覆う。
上記露出部は、上記チップの上記第２主面側に設けられ、上記第１及び第２外部電極が上記被覆部に覆われずに露出する領域であって、上記第１及び第２端面と上記第１及び第２側面とを接続する稜部に沿って上記第１主面側に突出する。
上記電子部品では、上記第２主面が上記実装面に対向して配置され、上記第１及び第２外部電極が上記露出部において上記実装面に半田付けされている。
この構成により、電子部品の実装スペースが縮小され、小型化及び高集積化が可能な回路基板を提供することができる。また、この回路基板では、基板と電子部品との半田による充分な接合強度を確保することができるため、高い信頼性が得られる。
上記電子部品は、チップと、被覆部と、露出部と、を有する。
上記チップは、第１軸方向を向いた第１及び第２端面と、上記第１軸と直交する第２軸方向を向いた第１及び第２主面と、上記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、上記第１及び第２端面をそれぞれ覆う第１及び第２外部電極と、を有する。
上記被覆部は、上記チップを上記第１主面側から上記第２主面側に向けて覆う。
上記露出部は、上記チップの上記第２主面側に設けられ、上記第１及び第２外部電極が上記被覆部に覆われずに露出する領域であって、上記第１及び第２端面と上記第１及び第２側面とを接続する稜部に沿って上記第１主面側に突出する。
上記電子部品では、上記第２主面が上記実装面に対向して配置され、上記第１及び第２外部電極が上記露出部において上記実装面に半田付けされている。
この構成により、電子部品の実装スペースが縮小され、小型化及び高集積化が可能な回路基板を提供することができる。また、この回路基板では、基板と電子部品との半田による充分な接合強度を確保することができるため、高い信頼性が得られる。
半田による充分な接合強度を確保しつつ、実装スペースを縮小可能な電子部品及びその製造方法、並びに回路基板を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１の全体構成］
図１は、本発明の一実施形態に係る積層セラミックコンデンサ１の斜視図である。
積層セラミックコンデンサ１は、チップ１０と、被覆部２０と、を具備する。
図１は、本発明の一実施形態に係る積層セラミックコンデンサ１の斜視図である。
積層セラミックコンデンサ１は、チップ１０と、被覆部２０と、を具備する。
チップ１０は、積層セラミックコンデンサ１の本体部として構成される。被覆部２０は、樹脂からなり、チップ１０をＺ軸方向上方から下方に向けて覆い、Ｚ軸方向下方が開口している。
チップ１０は、積層セラミックコンデンサ１としてのすべての機能を備え、単体でコンデンサとして利用することも可能である。しかしながら、積層セラミックコンデンサ１では、チップ１０単体よりも実装スペースを縮小させるために、被覆部２０が設けられている。
また、被覆部２０は、チップ１０を保護する機能も有し、外部衝撃などによってチップ１０に損傷が加わることを防止するとともに、積層セラミックコンデンサ１の耐湿性を向上させる。
チップ１０は、積層セラミックコンデンサ１としてのすべての機能を備え、単体でコンデンサとして利用することも可能である。しかしながら、積層セラミックコンデンサ１では、チップ１０単体よりも実装スペースを縮小させるために、被覆部２０が設けられている。
また、被覆部２０は、チップ１０を保護する機能も有し、外部衝撃などによってチップ１０に損傷が加わることを防止するとともに、積層セラミックコンデンサ１の耐湿性を向上させる。
被覆部２０を形成する樹脂は、被覆部２０に求められる性能などに応じて適宜選択可能であり、例えば、積層セラミックコンデンサ１が組み込まれる電子機器の製造プロセスや使用環境に応じて選択される。一例として、電子機器の製造プロセスにおいて積層セラミックコンデンサ１が薬液に晒される場合には、当該薬液に対する耐性の高い樹脂が選択される。
被覆部２０を形成する樹脂としては、例えば、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、アミノ樹脂等の熱硬化性樹脂や、ラジカル重合型やカチオン重合型等の紫外線硬化性樹脂などが選択可能である。本実施形態では、熱硬化性樹脂を用いて被覆部２０が形成される。
被覆部２０を形成する樹脂としては、例えば、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、アミノ樹脂等の熱硬化性樹脂や、ラジカル重合型やカチオン重合型等の紫外線硬化性樹脂などが選択可能である。本実施形態では、熱硬化性樹脂を用いて被覆部２０が形成される。
なお、図１等では、被覆部２０が透明又は半透明の樹脂で形成され、被覆部２０を透過してチップ１０が視認可能である。
しかしながら、被覆部２０は、不透明の樹脂で形成されていても、着色されていてもよい。これらの場合には、チップ１０の被覆部２０に覆われている部分は視認することができない。
しかしながら、被覆部２０は、不透明の樹脂で形成されていても、着色されていてもよい。これらの場合には、チップ１０の被覆部２０に覆われている部分は視認することができない。
図２は、積層セラミックコンデンサ１から被覆部２０を省いて示す、チップ１０単体の斜視図である。
チップ１０は、素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。素体１１は、Ｚ軸方向を向いた主面Ｍ１，Ｍ２、Ｘ軸方向を向いた端面Ｅ１，Ｅ２、及びＹ軸方向を向いた側面Ｓ１，Ｓ２の６つの面を有する６面体として構成される。第１外部電極１４は素体１１の第１端面Ｅ１を覆い、第２外部電極１５は素体１１の第２端面Ｅ２を覆っている。
チップ１０は、素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。素体１１は、Ｚ軸方向を向いた主面Ｍ１，Ｍ２、Ｘ軸方向を向いた端面Ｅ１，Ｅ２、及びＹ軸方向を向いた側面Ｓ１，Ｓ２の６つの面を有する６面体として構成される。第１外部電極１４は素体１１の第１端面Ｅ１を覆い、第２外部電極１５は素体１１の第２端面Ｅ２を覆っている。
素体１１は全体的に丸みを帯びた形状であってもよく、主面Ｍ１，Ｍ２、端面Ｅ１，Ｅ２、及び側面Ｓ１，Ｓ２が厳密に区分されていなくても構わない。
より具体的に、素体１１の主面Ｍ１，Ｍ２、端面Ｅ１，Ｅ２、及び側面Ｓ１，Ｓ２はいずれも、少なくとも上記の各軸に垂直な部分を含んでいればよく、平面であっても曲面であってもよい。また、素体１１の各面を接続する稜部が面取りされていてもよい。
より具体的に、素体１１の主面Ｍ１，Ｍ２、端面Ｅ１，Ｅ２、及び側面Ｓ１，Ｓ２はいずれも、少なくとも上記の各軸に垂直な部分を含んでいればよく、平面であっても曲面であってもよい。また、素体１１の各面を接続する稜部が面取りされていてもよい。
素体１１は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１として大きい容量を得るためには、素体１１が高誘電率の誘電体セラミックスによって形成されていることが好ましい。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体を用いることができる。
外部電極１４，１５は、良導体により形成される。外部電極１４，１５を形成する良導体としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金を用いることができる。外部電極１４，１５は、単層構造であっても複層構造であってもよい。複層構造は、例えば、下地膜と表面膜との２層構造や、下地膜と中間膜と表面膜との３層構造として構成されていてもよい。
下地膜は、例えば、ニッケル、銅、パラジウム、白金、銀、金などを主成分とする金属や合金の焼き付け膜とすることができる。
中間膜は、例えば、白金、パラジウム、金、銅、ニッケルなどを主成分とする金属や合金のメッキ膜とすることができる。
表面膜は、例えば、銅、錫、パラジウム、金、亜鉛などを主成分とする金属や合金のメッキ膜とすることができる。
中間膜は、例えば、白金、パラジウム、金、銅、ニッケルなどを主成分とする金属や合金のメッキ膜とすることができる。
表面膜は、例えば、銅、錫、パラジウム、金、亜鉛などを主成分とする金属や合金のメッキ膜とすることができる。
図３及び図４は、積層セラミックコンデンサ１を示す図である。図３は積層セラミックコンデンサ１を第２側面Ｓ２側から示し、図４は積層セラミックコンデンサ１を第１端面Ｅ１側から示している。
被覆部２０は、チップ１０のＺ軸方向下部以外の全領域を覆っている。つまり、被覆部２０は、第１主面Ｍ１、端面Ｅ１，Ｅ２、及び側面Ｓ１，Ｓ２の５つの面を覆い、第２主面Ｍ２を露出させている。これにより、外部電極１４，１５のＺ軸方向下側には、被覆部２０に覆われずに露出する露出部１４ａ，１５ａが形成される。
積層セラミックコンデンサ１の基板１００の実装面１０１（図９，１０参照）への実装時には、第２主面Ｍ２が実装面１０１に対向させられた状態で、外部電極１４，１５の露出部１４ａ，１５ａが半田Ｈを介して実装面１０１に接続される。
このため、基板１００の実装面１０１に実装される前の積層セラミックコンデンサ１は、実装機の吸着ノズルに吸着保持される第１主面Ｍ１側をＺ軸方向上向きに、そして基板１００の実装面１０１に対向させられる第２主面Ｍ２をＺ軸方向下向きに配置される必要がある。
このため、基板１００の実装面１０１に実装される前の積層セラミックコンデンサ１は、実装機の吸着ノズルに吸着保持される第１主面Ｍ１側をＺ軸方向上向きに、そして基板１００の実装面１０１に対向させられる第２主面Ｍ２をＺ軸方向下向きに配置される必要がある。
この点、積層セラミックコンデンサ１は、第２主面Ｍ２以外の、第１主面Ｍ１、端面Ｅ１，Ｅ２、及び側面Ｓ１，Ｓ２の５つの面がいずれも被覆部２０に覆われている。
これにより、積層セラミックコンデンサ１では、第２主面Ｍ２の向きを容易に視認可能となる。したがって、実装前において積層セラミックコンデンサ１の向きを目視や自動（画像処理など）で検査する際に、第２主面Ｍ２がＺ軸方向下方を向いていない積層セラミックコンデンサ１をより簡単かつ確実に検出することが可能である。
これにより、積層セラミックコンデンサ１では、第２主面Ｍ２の向きを容易に視認可能となる。したがって、実装前において積層セラミックコンデンサ１の向きを目視や自動（画像処理など）で検査する際に、第２主面Ｍ２がＺ軸方向下方を向いていない積層セラミックコンデンサ１をより簡単かつ確実に検出することが可能である。
また、被覆部２０の第１主面Ｍ１上には、Ｚ軸に垂直な平坦面Ｆが形成されている。
これにより、実装時の積層セラミックコンデンサ１では、Ｚ軸方向上方に向けられた第１主面Ｍ１上の平坦面Ｆが実装機の吸着ノズルによって良好に吸着保持されることが可能となる。被覆部２０の平坦面Ｆを吸着保持した吸着ノズルは、積層セラミックコンデンサ１の第２主面Ｍ２を基板１００の実装面１０１の任意の位置に対向させることが可能である。
このように、積層セラミックコンデンサ１では、被覆部２０が設けられていても、被覆部２０が設けられていない場合と同様に実装可能である。
これにより、実装時の積層セラミックコンデンサ１では、Ｚ軸方向上方に向けられた第１主面Ｍ１上の平坦面Ｆが実装機の吸着ノズルによって良好に吸着保持されることが可能となる。被覆部２０の平坦面Ｆを吸着保持した吸着ノズルは、積層セラミックコンデンサ１の第２主面Ｍ２を基板１００の実装面１０１の任意の位置に対向させることが可能である。
このように、積層セラミックコンデンサ１では、被覆部２０が設けられていても、被覆部２０が設けられていない場合と同様に実装可能である。
更に、被覆部２０は、端面Ｅ１，Ｅ２と側面Ｓ１，Ｓ２とを接続する４つの稜部においてＺ軸方向上方に後退している。つまり、端面Ｅ１，Ｅ２及び側面Ｓ１，Ｓ２に沿った被覆部２０における平坦面ＦからＺ軸方向下方に延びる寸法を比較すると、稜部における寸法ｔ１が、稜部以外の部分における寸法ｔ０よりも小さい。
このため、積層セラミックコンデンサ１のＺ軸方向下側の４つの隅部Ｃでは、外部電極１４，１５の露出部１４ａ，１５ａが、第１主面Ｍ１側に突出し、Ｚ軸方向の比較的高い位置まで延びている。つまり、積層セラミックコンデンサ１では、隅部Ｃにおいて外部電極１４，１５が大きく露出している。
このため、積層セラミックコンデンサ１のＺ軸方向下側の４つの隅部Ｃでは、外部電極１４，１５の露出部１４ａ，１５ａが、第１主面Ｍ１側に突出し、Ｚ軸方向の比較的高い位置まで延びている。つまり、積層セラミックコンデンサ１では、隅部Ｃにおいて外部電極１４，１５が大きく露出している。
図５〜７は、積層セラミックコンデンサ１の断面図である。図５は、図１のＡ−Ａ'線に沿ったＸＺ平面に平行な断面を示している。図６は、図１のＢ−Ｂ'線に沿ったＸＹ平面に平行な断面を示している。図７は、図１のＣ−Ｃ'線に沿った主面Ｍ１，Ｍ２の対角線を含む断面を示している。
図７に示す積層セラミックコンデンサ１の断面は、第１端面Ｅ１と第１側面Ｓ１とを接続する稜部、及び第２端面Ｅ２と第２側面Ｓ２とを接続する稜部に沿った断面である。したがって、図７には隅部Ｃが現れており、図７における被覆部２０のＺ軸方向の寸法ｔ１は、図５及び図６における被覆部２０のＺ軸方向の寸法ｔ０よりも小さい。
図７に示す積層セラミックコンデンサ１の断面は、第１端面Ｅ１と第１側面Ｓ１とを接続する稜部、及び第２端面Ｅ２と第２側面Ｓ２とを接続する稜部に沿った断面である。したがって、図７には隅部Ｃが現れており、図７における被覆部２０のＺ軸方向の寸法ｔ１は、図５及び図６における被覆部２０のＺ軸方向の寸法ｔ０よりも小さい。
引き続き、図５〜７を参照してチップ１０の詳細な構成について説明する。
チップ１０の素体１１は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。内部電極１２，１３は、誘電体セラミックスの層を挟んで、Ｚ軸方向に沿って交互に配置されている。第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から離間している。第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から離間している。
内部電極１２，１３は、それぞれ良導体により形成され、積層セラミックコンデンサ１の内部電極として機能する。当該良導体としては、例えばニッケル、銅、パラジウム、白金、銀、金、又はこれらの合金を含む金属材料を用いることができる。
チップ１０の素体１１は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。内部電極１２，１３は、誘電体セラミックスの層を挟んで、Ｚ軸方向に沿って交互に配置されている。第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から離間している。第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から離間している。
内部電極１２，１３は、それぞれ良導体により形成され、積層セラミックコンデンサ１の内部電極として機能する。当該良導体としては、例えばニッケル、銅、パラジウム、白金、銀、金、又はこれらの合金を含む金属材料を用いることができる。
このようなチップ１０の構成により、積層セラミックコンデンサ１では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数の誘電体セラミックスの層に電圧が加わる。これにより、積層セラミックコンデンサ１では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
なお、チップ１０の構成は、特定の構成に限定されず、公知の構成を適宜採用可能である。例えば、内部電極１２，１３の枚数は、積層セラミックコンデンサ１に求められるサイズや性能に応じて、適宜決定可能である。
なお、チップ１０の構成は、特定の構成に限定されず、公知の構成を適宜採用可能である。例えば、内部電極１２，１３の枚数は、積層セラミックコンデンサ１に求められるサイズや性能に応じて、適宜決定可能である。
［積層セラミックコンデンサ１の実装］
積層セラミックコンデンサ１は、半田Ｈを用いて基板１００の実装面１０１に実装される。基板１００には、必要に応じ、積層セラミックコンデンサ１以外にも様々な電子部品を実装することが可能である。基板１００は、積層セラミックコンデンサ１などの電子部品と一体として単一の回路基板を構成する。
積層セラミックコンデンサ１は、半田Ｈを用いて基板１００の実装面１０１に実装される。基板１００には、必要に応じ、積層セラミックコンデンサ１以外にも様々な電子部品を実装することが可能である。基板１００は、積層セラミックコンデンサ１などの電子部品と一体として単一の回路基板を構成する。
図８は、本実施形態の参考例として、被覆部２０を設けていないチップ１０単体を基板１００の実装面１０１に実装した状態を示している。
図８に示すチップ１０は、外部電極１４，１５において半田Ｈによって基板１００の実装面１０１に接続されている。半田Ｈは、チップ１０の外部電極１４，１５のＺ軸方向上端部の第１主面Ｍ１付近まで濡れ上がり、フィレットを形成している。
図８に示すチップ１０は、外部電極１４，１５において半田Ｈによって基板１００の実装面１０１に接続されている。半田Ｈは、チップ１０の外部電極１４，１５のＺ軸方向上端部の第１主面Ｍ１付近まで濡れ上がり、フィレットを形成している。
半田Ｈは、外部電極１４，１５における濡れ上がり量が大きいほど、基板１００の実装面１０１に沿って広く濡れ広がる。この点、図８に示すチップ１０単体では、外部電極１４，１５におけるにおける半田Ｈの濡れ上がり量が大きいため、基板１００の実装面１０１における半田Ｈの濡れ広がり量も大きくなる。
このように、チップ１０単体を基板１００の実装面１０１に実装する場合には、基板１００の実装面１０１における半田Ｈの濡れ広がり量を考慮すると、大きい実装スペースが必要となる。
このように、チップ１０単体を基板１００の実装面１０１に実装する場合には、基板１００の実装面１０１における半田Ｈの濡れ広がり量を考慮すると、大きい実装スペースが必要となる。
図９及び図１０は、本実施形態に係る積層セラミックコンデンサ１を基板１００の実装面１０１に実装した状態を示している。図９は図１のＡ−Ａ'線に沿った断面を示し、図１０は図１のＣ−Ｃ'線に沿った断面を示している。
積層セラミックコンデンサ１も、外部電極１４，１５において半田Ｈによって基板１００の実装面１０１に接続されている。
積層セラミックコンデンサ１も、外部電極１４，１５において半田Ｈによって基板１００の実装面１０１に接続されている。
しかしながら、積層セラミックコンデンサ１では、外部電極１４，１５における被覆部２０に覆われた領域には半田Ｈが濡れ上がることができない。したがって、外部電極１４，１５を覆う被覆部２０によって半田Ｈの濡れ上がりがブロックされ、半田Ｈのフィレットの高さが外部電極１４，１５の露出部１４ａ，１５ａに留まる。つまり、外部電極１４，１５における半田Ｈの濡れ上がり量が小さく抑えられる。
このように、積層セラミックコンデンサ１では、外部電極１４，１５における半田Ｈの濡れ上がり量が小さいため、基板１００の実装面１０１における半田Ｈの濡れ広がり量も小さくなる。このため、積層セラミックコンデンサ１では、チップ１０単体と比較して、実装スペースを縮小することができる。
これにより、積層セラミックコンデンサ１が実装される基板１００の小型化や、基板１００における積層セラミックコンデンサ１を含む電子部品の高集積化が可能となる。
これにより、積層セラミックコンデンサ１が実装される基板１００の小型化や、基板１００における積層セラミックコンデンサ１を含む電子部品の高集積化が可能となる。
一例として、チップ１０単体と積層セラミックコンデンサ１とで、１２．４ｍｍ×１１．５ｍｍの実装スペースに実装可能な個数を比較した。半田Ｈのフィレット同士の間隔は２００μｍとした。
その結果、チップ１０単体は６３個（７×９個）実装することができ、積層セラミックコンデンサ１は１１７個（９×１３個）実装することができることがわかった。つまり、積層セラミックコンデンサ１では、チップ１０単体よりも実装可能な個数が８５．７％増加することが確認された。
その結果、チップ１０単体は６３個（７×９個）実装することができ、積層セラミックコンデンサ１は１１７個（９×１３個）実装することができることがわかった。つまり、積層セラミックコンデンサ１では、チップ１０単体よりも実装可能な個数が８５．７％増加することが確認された。
また、上述のとおり、積層セラミックコンデンサ１では、隅部Ｃにおいて外部電極１４，１５が比較的高い位置まで露出している。このため、外部電極１４，１５における半田Ｈの濡れ上がり量は、隅部Ｃにおいて相対的に大きくなる。これに伴い、基板１００の実装面１０１における半田Ｈの濡れ広がり量も、隅部Ｃにおいて相対的に大きくなる。
これにより、積層セラミックコンデンサ１の隅部Ｃでは、外部電極１４，１５における半田Ｈの接合面積、及び基板１００の実装面１０１における半田Ｈの接合面積のいずれも大きくなる。このため、積層セラミックコンデンサ１では、隅部Ｃにおいて外部電極１４，１５の基板１００の実装面１０１に対する特に高い接合強度が得られる。
ここで、基板１００の実装面１０１に実装された積層セラミックコンデンサ１では、製造プロセスや使用時の外部衝撃や熱変形などに伴う応力が隅部Ｃに集中しやすい。この点、積層セラミックコンデンサ１では、隅部Ｃにおいて外部電極１４，１５の基板１００の実装面１０１に対する特に高い接合強度が得られるため、高い耐久性が得られる。したがって、積層セラミックコンデンサ１を用いた回路基板では、高い信頼性が得られる。
なお、被覆部２０の構成は適宜変更可能である。
例えば、積層セラミックコンデンサ１の外部電極１４，１５における被覆部２０のＺ軸方向の寸法ｔ０，ｔ１は適宜決定可能である。
被覆部２０のＺ軸方向の寸法ｔ０，ｔ１を大きくすることにより、外部電極１４，１５の露出部１４ａ，１５ａが低くなるため、積層セラミックコンデンサ１の実装面積を小さく抑えることができる。この観点から、寸法ｔ０，ｔ１は、外部電極１４，１５の露出部１４ａ，１５ａのＺ軸方向の高さが１５０μｍ以内となるように設定することが好ましい。
反対に、積層セラミックコンデンサ１の基板１００の実装面１０１に対する接合強度を更に増大させる必要がある場合には、被覆部２０のＺ軸方向の寸法ｔ０，ｔ１を小さくすることが有効である。
例えば、積層セラミックコンデンサ１の外部電極１４，１５における被覆部２０のＺ軸方向の寸法ｔ０，ｔ１は適宜決定可能である。
被覆部２０のＺ軸方向の寸法ｔ０，ｔ１を大きくすることにより、外部電極１４，１５の露出部１４ａ，１５ａが低くなるため、積層セラミックコンデンサ１の実装面積を小さく抑えることができる。この観点から、寸法ｔ０，ｔ１は、外部電極１４，１５の露出部１４ａ，１５ａのＺ軸方向の高さが１５０μｍ以内となるように設定することが好ましい。
反対に、積層セラミックコンデンサ１の基板１００の実装面１０１に対する接合強度を更に増大させる必要がある場合には、被覆部２０のＺ軸方向の寸法ｔ０，ｔ１を小さくすることが有効である。
また、積層セラミックコンデンサ１では、被覆部２０によって外部電極１４，１５における半田Ｈの濡れ上がりをブロック可能であればよいため、Ｚ軸方向下部以外の部分において被覆部２０が途切れてチップ１０が露出していてもよい。具体的に、積層セラミックコンデンサ１の製造プロセスにおいて被覆部２０が薄くなりやすいＺ軸方向上側（特に隅部）においてチップ１０が露出していても、積層セラミックコンデンサ１の実装スペースの縮小効果は損なわれない。
更に、積層セラミックコンデンサ１では、被覆部２０が部分的に第２主面Ｍ２に回り込んでいてもよい。この場合、第２主面Ｍ２上の被覆部２０の厚さは、第２主面Ｍ２上における外部電極１４，１５の厚さと半田Ｈの厚さとの合計よりも小さいことが好ましい。
［積層セラミックコンデンサ１の製造方法］
図１１は、積層セラミックコンデンサ１の製造方法の一例を示すフローチャートである。図１２〜１７は、積層セラミックコンデンサ１の製造プロセスを示す図である。以下、積層セラミックコンデンサ１の製造方法について、図１１に沿って、図１２〜１７を適宜参照しながら説明する。
図１１は、積層セラミックコンデンサ１の製造方法の一例を示すフローチャートである。図１２〜１７は、積層セラミックコンデンサ１の製造プロセスを示す図である。以下、積層セラミックコンデンサ１の製造方法について、図１１に沿って、図１２〜１７を適宜参照しながら説明する。
（ステップＳＴ１：チップ準備工程）
ステップＳＴ１では、図２に示すチップ１０を準備する。
チップ１０の製造方法は、公知の方法から選択可能であり、特定の方法に限定されない。
ステップＳＴ１では、図２に示すチップ１０を準備する。
チップ１０の製造方法は、公知の方法から選択可能であり、特定の方法に限定されない。
（ステップＳＴ２：テープ貼付工程）
ステップＳＴ２では、ステップＳＴ１で準備したチップ１０の第２主面Ｍ２をテープＴに貼り付ける。
図１２は、ステップＳＴ２でチップ１０をテープＴに貼り付けた状態を示している。ステップＳＴ２において１枚のテープＴに複数のチップ１０を貼り付けることにより、複数のチップ１０に対して同時に後続のステップを行うことが可能となる。
ステップＳＴ２では、ステップＳＴ１で準備したチップ１０の第２主面Ｍ２をテープＴに貼り付ける。
図１２は、ステップＳＴ２でチップ１０をテープＴに貼り付けた状態を示している。ステップＳＴ２において１枚のテープＴに複数のチップ１０を貼り付けることにより、複数のチップ１０に対して同時に後続のステップを行うことが可能となる。
ステップＳＴ２において、１枚のテープＴに複数のチップ１０を貼り付ける場合、図１２に示すようにチップ１０の向きを揃えておくことが好ましい。これにより、テープＴに貼り付けられたチップ１０の向きの検査が容易となる。ステップＳＴ２では、例えば、磁石を利用することによって、チップ１０の外部電極１４，１５の向きを一方向に揃えることが可能である。
テープＴとしては、チップ１０を良好に保持可能であるとともに、チップ１０を良好に剥離可能であるものを用いることができる。
特に、テープＴは、チップ１０の保持するために充分な粘着力を有し、チップ１０を剥離させる際に粘着力を弱めることが可能であることが更に好ましい。このようなテープＴとしては、例えば、発泡テープやＵＶ（ＵｌｔｒａＶｉｏｌｅｔ）テープなどを利用可能である。
特に、テープＴは、チップ１０の保持するために充分な粘着力を有し、チップ１０を剥離させる際に粘着力を弱めることが可能であることが更に好ましい。このようなテープＴとしては、例えば、発泡テープやＵＶ（ＵｌｔｒａＶｉｏｌｅｔ）テープなどを利用可能である。
（ステップＳＴ３：樹脂被覆工程）
ステップＳＴ３では、ステップＳＴ２でテープＴに貼り付けたチップ１０を未硬化樹脂２０ａで被覆する。未硬化樹脂２０ａの種類は、被覆部２０の構成に対応して選択可能である。
ステップＳＴ３では、チップ１０の未硬化樹脂２０ａによる被覆を容易に行うことが可能なディップコーティング法を利用する。
図１３は、ステップＳＴ３のディップコーティング法の一例を示す模式図である。
ステップＳＴ３では、ステップＳＴ２でテープＴに貼り付けたチップ１０を未硬化樹脂２０ａで被覆する。未硬化樹脂２０ａの種類は、被覆部２０の構成に対応して選択可能である。
ステップＳＴ３では、チップ１０の未硬化樹脂２０ａによる被覆を容易に行うことが可能なディップコーティング法を利用する。
図１３は、ステップＳＴ３のディップコーティング法の一例を示す模式図である。
ディップコーティング法では、まず、図１３（Ａ）に示すように、テープＴのチップ１０が貼り付けられた面とは反対側の面を保持板Ｇに固定する。そして、チップ１０がＺ軸方向下側を向くように保持板Ｇを配置させ、未硬化樹脂２０ａを収容する浴槽にチップ１０を対向させる。
次に、図１３（Ｂ）に示すように、保持板ＧをＺ軸方向下方に移動させて、チップ１０を未硬化樹脂２０ａ内に浸漬させる。
このとき、保持板Ｇの高さをテープＴが未硬化樹脂２０ａに接触しないように留め、テープＴが未硬化樹脂２０ａの液面に接触しないようにする。
このとき、保持板Ｇの高さをテープＴが未硬化樹脂２０ａに接触しないように留め、テープＴが未硬化樹脂２０ａの液面に接触しないようにする。
そして、図１３（Ｃ）に示すように、チップ１０を未硬化樹脂２０ａからＺ軸方向上方に引き上げる。このとき、チップ１０の表面には未硬化樹脂２０ａが付着し、チップ１０が未硬化樹脂２０ａによって覆われる。
また、テープＴと未硬化樹脂２０ａとの間に間隔が形成されるため、チップ１０の第２主面Ｍ２側の部分は未硬化樹脂２０ａに覆われず、外部電極１４，１５の露出部１４ａ，１５ａが形成される。
また、テープＴと未硬化樹脂２０ａとの間に間隔が形成されるため、チップ１０の第２主面Ｍ２側の部分は未硬化樹脂２０ａに覆われず、外部電極１４，１５の露出部１４ａ，１５ａが形成される。
図１４は、図１３（Ｂ）においてチップ１０を未硬化樹脂２０ａに浸漬させているときの未硬化樹脂２０ａの挙動を示す図である。
未硬化樹脂２０ａは、その表面張力の作用によって、チップ１０に沿ってＺ軸方向上方に引き上げられる。つまり、チップ１０と未硬化樹脂２０ａとの間の界面張力が、チップ１０と空気との間の界面張力よりも小さいため、この界面張力の差を打ち消すように未硬化樹脂２０ａが引き上げられる。
未硬化樹脂２０ａは、その表面張力の作用によって、チップ１０に沿ってＺ軸方向上方に引き上げられる。つまり、チップ１０と未硬化樹脂２０ａとの間の界面張力が、チップ１０と空気との間の界面張力よりも小さいため、この界面張力の差を打ち消すように未硬化樹脂２０ａが引き上げられる。
未硬化樹脂２０ａがチップ１０に沿ってＺ軸方向上方に引き上げられる作用は、隅部Ｃにおいて隅部Ｃ以外の部分よりも小さくなる。このため、未硬化樹脂２０ａのＺ軸方向の高さは、隅部Ｃにおいて隅部Ｃ以外の部分よりも低くなる。これにより、未硬化樹脂２０ａを硬化させた後の被覆部２０は、図３〜７に示すように、隅部ＣにおいてＺ軸方向上方に後退した形状となる。
チップ１０における未硬化樹脂２０ａの引き上がり量は、例えば、未硬化樹脂２０ａの粘性によって制御可能である。
つまり、粘性の低い未硬化樹脂２０ａを用いることにより、未硬化樹脂２０ａがチップ１０に沿って引き上げられる作用が促進される。この場合、隅部Ｃと隅部Ｃ以外の部分とでの、未硬化樹脂２０ａのＺ軸方向の高さの差を大きくすることができる。
反対に、粘性の高い未硬化樹脂２０ａを用いることにより、未硬化樹脂２０ａがチップ１０に沿って引き上げられる作用が抑制される。この場合、隅部Ｃと隅部Ｃ以外の部分とでの、未硬化樹脂２０ａのＺ軸方向の高さの差を小さくすることができる。
つまり、粘性の低い未硬化樹脂２０ａを用いることにより、未硬化樹脂２０ａがチップ１０に沿って引き上げられる作用が促進される。この場合、隅部Ｃと隅部Ｃ以外の部分とでの、未硬化樹脂２０ａのＺ軸方向の高さの差を大きくすることができる。
反対に、粘性の高い未硬化樹脂２０ａを用いることにより、未硬化樹脂２０ａがチップ１０に沿って引き上げられる作用が抑制される。この場合、隅部Ｃと隅部Ｃ以外の部分とでの、未硬化樹脂２０ａのＺ軸方向の高さの差を小さくすることができる。
図１５は、ステップＳＴ３の後の未硬化樹脂２０ａに被覆されたチップ１０を示している。図１５に示すチップ１０では、第１主面Ｍ１上において未硬化樹脂２０ａが凸状に盛り上がっている。このまま未硬化樹脂２０ａを硬化させると、被覆部２０が第１主面Ｍ１上で盛り上がった曲面形状となってしまう。この場合、積層セラミックコンデンサ１では、第１主面Ｍ１上において吸着保持されることが困難になるため、実装を行いにくくなる。
また、図１５に示す状態では、第１主面Ｍ１上の未硬化樹脂２０ａが厚いため、未硬化樹脂２０ａを硬化させた後の被覆部２０も厚くなる。これにより、積層セラミックコンデンサ１では、Ｚ軸方向に高くなるため、例えば薄型の電子機器への応用が困難となる。
これらの不具合を解消させるために以下のステップＳＴ４を行う。
また、図１５に示す状態では、第１主面Ｍ１上の未硬化樹脂２０ａが厚いため、未硬化樹脂２０ａを硬化させた後の被覆部２０も厚くなる。これにより、積層セラミックコンデンサ１では、Ｚ軸方向に高くなるため、例えば薄型の電子機器への応用が困難となる。
これらの不具合を解消させるために以下のステップＳＴ４を行う。
（ステップＳＴ４：平坦化工程）
ステップＳＴ４では、ステップＳＴ３でチップ１０に形成された未硬化樹脂２０ａに平坦面Ｆを形成する。
ステップＳＴ４では、ステップＳＴ３でチップ１０に形成された未硬化樹脂２０ａに平坦面Ｆを形成する。
図１６は、ステップＳＴ４のフローの一例を示す模式図である。
まず、図１６（Ａ）に示すように、チップ１０がＺ軸方向下側を向くように保持板Ｇを配置させ、チップ１０を平板Ｐに対向させる。
次に、図１６（Ｂ）に示すように、保持板ＧをＺ軸方向下方に移動させて、平板Ｐの表面にチップ１０の第１主面Ｍ１上の未硬化樹脂２０ａを押し当てる。これにより、平板Ｐの表面に余分な未硬化樹脂２０ａを付着させる。
そして、図１６（Ｃ）に示すように、保持板ＧをＺ軸方向上方に引き上げる。これにより、未硬化樹脂２０ａが第１主面Ｍ１上において薄くなるとともに、未硬化樹脂２０ａに平坦面Ｆが形成され、未硬化樹脂２０ａが図３〜７に示す被覆部２０の形状となる。
まず、図１６（Ａ）に示すように、チップ１０がＺ軸方向下側を向くように保持板Ｇを配置させ、チップ１０を平板Ｐに対向させる。
次に、図１６（Ｂ）に示すように、保持板ＧをＺ軸方向下方に移動させて、平板Ｐの表面にチップ１０の第１主面Ｍ１上の未硬化樹脂２０ａを押し当てる。これにより、平板Ｐの表面に余分な未硬化樹脂２０ａを付着させる。
そして、図１６（Ｃ）に示すように、保持板ＧをＺ軸方向上方に引き上げる。これにより、未硬化樹脂２０ａが第１主面Ｍ１上において薄くなるとともに、未硬化樹脂２０ａに平坦面Ｆが形成され、未硬化樹脂２０ａが図３〜７に示す被覆部２０の形状となる。
（ステップＳＴ５：仮硬化工程）
ステップＳＴ５では、ステップＳＴ４で平坦面Ｆを形成した未硬化樹脂２０ａを仮硬化することにより仮硬化樹脂２０ｂとする。
ステップＳＴ５では、テープＴに貼り付けられた状態のチップ１０を、テープＴの耐熱性に応じた未硬化樹脂２０ａの硬化温度よりも低い温度に加熱する。これにより、未硬化樹脂２０ａは、完全には硬化しないものの、容易に変形しない状態となるとともに、表面の粘着性が低下する。
ステップＳＴ５では、ステップＳＴ４で平坦面Ｆを形成した未硬化樹脂２０ａを仮硬化することにより仮硬化樹脂２０ｂとする。
ステップＳＴ５では、テープＴに貼り付けられた状態のチップ１０を、テープＴの耐熱性に応じた未硬化樹脂２０ａの硬化温度よりも低い温度に加熱する。これにより、未硬化樹脂２０ａは、完全には硬化しないものの、容易に変形しない状態となるとともに、表面の粘着性が低下する。
（ステップＳＴ６：テープ剥離工程）
ステップＳＴ６では、ステップＳＴ５で仮硬化された仮硬化樹脂２０ｂで覆われたチップ１０をテープＴから剥離させて回収する。
図１７は、ステップＳＴ６を説明するための図である。ステップＳＴ６では、テープＴの粘着性を弱めることにより、チップ１０を回収する。テープＴとして発泡テープを用いる場合には、テープＴをヒータＨＴによって加熱することにより、チップ１０を回収する。テープＴとしてＵＶテープを用いる場合には、テープＴに紫外線を照射することにより、チップ１０を回収する。
ステップＳＴ６では、ステップＳＴ５で仮硬化された仮硬化樹脂２０ｂで覆われたチップ１０をテープＴから剥離させて回収する。
図１７は、ステップＳＴ６を説明するための図である。ステップＳＴ６では、テープＴの粘着性を弱めることにより、チップ１０を回収する。テープＴとして発泡テープを用いる場合には、テープＴをヒータＨＴによって加熱することにより、チップ１０を回収する。テープＴとしてＵＶテープを用いる場合には、テープＴに紫外線を照射することにより、チップ１０を回収する。
ここで、ステップＳＴ５を行わずに未硬化樹脂２０ａで覆われたチップ１０を回収する場合、衝撃などによって未硬化樹脂２０ａが変形したり、未硬化樹脂２０ａの粘着性によってチップ１０同士が粘着したりすることがある。この点、ステップＳＴ５で仮硬化された仮硬化樹脂２０ｂで覆われたチップ１０ではこのようなことが起こらない。
また、上述のステップＳＴ３において、テープＴを未硬化樹脂２０ａの液面に接触させないため、ステップＳＴ６ではテープＴと仮硬化樹脂２０ｂとが粘着していない。このため、テープＴと仮硬化樹脂２０ｂとの粘着に起因して、チップ１０がテープＴから回収にくくなることや、チップ１０をテープＴから剥離させるときに仮硬化樹脂２０ｂのバリが発生することを防止することができる。
（ステップＳＴ７：本硬化工程）
ステップＳＴ７では、ステップＳＴ６でテープＴから剥離されたチップ１０を覆う仮硬化樹脂２０ｂを本硬化させる。
ステップＳＴ７では、チップ１０がテープＴから剥離されているため、テープＴの耐熱性に関わらず、未硬化樹脂２０ａの硬化温度で所定時間保持することによって十分に硬化させることができる。
以上により、積層セラミックコンデンサ１が完成する。
ステップＳＴ７では、ステップＳＴ６でテープＴから剥離されたチップ１０を覆う仮硬化樹脂２０ｂを本硬化させる。
ステップＳＴ７では、チップ１０がテープＴから剥離されているため、テープＴの耐熱性に関わらず、未硬化樹脂２０ａの硬化温度で所定時間保持することによって十分に硬化させることができる。
以上により、積層セラミックコンデンサ１が完成する。
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、上記実施形態に係る被覆部で覆うことにより実装スペースを縮小する構成は、積層セラミックコンデンサに限らず、相互に対向する一対の外部電極を有する電子部品に広く利用することができる。このような電子部品としては、例えば、インダクタ、抵抗素子、圧電素子などが挙げられる。
また、図１１のステップＳＴ３において未硬化樹脂でチップを被覆する方法は、ディップコーティング法に限定されず、適宜選択可能である。一例として、ステップＳＴ３では、例えば印刷法などにより、未硬化樹脂をチップに塗布してもよい。
１…積層セラミックコンデンサ
１０…チップ
１１…素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…露出部
２０…被覆部
Ｍ１，Ｍ２…主面
Ｅ１，Ｅ２…端面
Ｓ１，Ｓ２…側面
１０…チップ
１１…素体
１２，１３…内部電極
１４，１５…外部電極
１４ａ，１５ａ…露出部
２０…被覆部
Ｍ１，Ｍ２…主面
Ｅ１，Ｅ２…端面
Ｓ１，Ｓ２…側面
Claims (9)
- 第１軸方向を向いた第１及び第２端面と、前記第１軸と直交する第２軸方向を向いた第１及び第２主面と、前記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、前記第１及び第２端面をそれぞれ覆い、前記第１及び第２主面並びに前記第１及び第２側面にそれぞれ延出する第１及び第２外部電極と、を有するチップと、
前記チップを前記第１主面側から前記第２主面側に向けて覆う被覆部と、
前記チップの前記第２主面側に設けられ、前記第１及び第２外部電極が前記被覆部に覆われずに露出する領域であって、前記第１及び第２端面と前記第１及び第２側面とを接続する稜部に沿って前記第１主面側に突出する露出部と、
を具備する電子部品。 - 請求項１に記載の電子部品であって、
前記被覆部は、前記第１主面の全領域を覆い、前記第２主面の全領域を露出させる
電子部品。 - 請求項１又は２に記載の電子部品であって、
前記被覆部は、前記第１主面上に、前記第２軸に垂直な平坦面を有する
電子部品。 - 請求項１から３のいずれか１項に記載の電子部品であって、
前記チップは、前記第１外部電極に接続された第１内部電極と、前記第２外部電極に接続された第２内部電極と、を更に有し、前記第１及び第２内部電極が前記第２軸に沿って交互に配置されている
電子部品。 - 第１軸方向を向いた第１及び第２端面と、前記第１軸と直交する第２軸方向を向いた第１及び第２主面と、前記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、前記第１及び第２端面をそれぞれ覆い、前記第１及び第２主面並びに前記第１及び第２側面にそれぞれ延出する第１及び第２外部電極と、を有するチップを準備し、
前記チップを前記第１主面側から前記第２主面側に向けて未硬化樹脂に浸漬させることにより、前記第２主面側において前記第１及び第２外部電極が露出するように前記チップを前記未硬化樹脂で覆い、
前記チップを覆う前記未硬化樹脂を硬化させる
電子部品の製造方法。 - 請求項５に記載の電子部品の製造方法であって、
前記未硬化樹脂の前記第１主面上の部分に、前記第２軸に垂直な平坦面を形成する
電子部品の製造方法。 - 請求項５又は６に記載の電子部品の製造方法であって、
前記未硬化樹脂を硬化させることは、前記未硬化樹脂を仮硬化させて仮硬化樹脂とすることと、前記仮硬化樹脂を本硬化させることと、を含む
電子部品の製造方法。 - 請求項７に記載の電子部品の製造方法であって、
テープに貼り付けられた前記チップを準備し、
前記仮硬化樹脂で覆われた前記チップを前記テープから剥離させる
電子部品の製造方法。 - 実装面を有する基板と、前記実装面に実装された電子部品と、を具備し、
前記電子部品は、
第１軸方向を向いた第１及び第２端面と、前記第１軸と直交する第２軸方向を向いた第１及び第２主面と、前記第１及び第２軸と直交する第３軸方向を向いた第１及び第２側面と、前記第１及び第２端面をそれぞれ覆い、前記第１及び第２主面並びに前記第１及び第２側面にそれぞれ延出する第１及び第２外部電極と、を有するチップと、
前記チップを前記第１主面側から前記第２主面側に向けて覆う被覆部と、
前記チップの前記第２主面側に設けられ、前記第１及び第２外部電極が前記被覆部に覆われずに露出する領域であって、前記第１及び第２端面と前記第１及び第２側面とを接続する稜部に沿って前記第１主面側に突出する露出部と、を有し、
前記第２主面が前記実装面に対向して配置され、前記第１及び第２外部電極が前記露出部において前記実装面に半田付けされている
回路基板。
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