KR20190116115A - 전자 부품 - Google Patents
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Abstract
본 발명은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4 면을 통해 노출되는 커패시터 바디; 상기 바디의 제3 및 제4 면에서 제1 면이 일부까지 연장되게 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제2 면에 배치되는 캡부 및 상기 커패시터 바디의 제3, 제4, 제5 및 제6 면에 배치되는 측벽부를 포함하는 차폐층; 및 상기 커패시터 바디와 상기 차폐층 사이에 배치되는 절연층; 을 포함하고, 상기 커패시터 바디의 하부 중 일부가 상기 절연층 및 차폐층에 의해 커버되지 않고 노출되는 전자 부품을 제공한다.
Description
본 발명은 전자 부품에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등이 있다.
이러한 전자 부품이 사용되는 전자 기기는 점차 고성능화되고 작아지고 있으며, 이에 따라 전자 기기에 이용되는 전자 부품 또한 소형화 및 고성능화가 되어가고 있다.
특히, 스마트 폰의 고성능화 및 박막화에 따라 기판 실장의 고밀도화 및 다층 적층화가 지속적으로 진행되고 있고, 이에 전자 부품의 EMI(Electro Magnetic Interference) 노이즈로 인해 셋(Set) 내 RF 성능이 저하될 수 있으며, 방사된 자기장은 GPS 또는 WiFi 등의 저전력 신호에 치명적인 영향을 줄 수 있다.
따라서, 상기의 EMI와 같은 노이즈 발생원을 제거하거나 차폐하기 위한 기술에 대한 요구가 점점 증가하고 있다.
종래의 일반적인 EMI 차폐 기술은, 전자 부품을 기판에 실장한 후 실드 캔(Shield Can)으로 전자 부품과 기판을 동시에 둘러싸는 것으로서, 이는 Z방향은 물론 X, Y 방향에서도 부피의 증가를 초래하기 때문에 현재의 기판 실장의 고밀도화 및 다층 적측화 흐름에 역행하는 것이다.
이러한 관점에서, 전자 부품 자체의 EMI 노이즈를 차폐하는 효과적인 기술의 개발이 요구되고 있다.
본 발명의 목적은, 누설 자속을 저감하면서 부품 특성을 실질적으로 유지할 수 있는 전자 부품을 제공하기 위함이다.
또한, 본 발명의 목적은, 전자 부품을 실장할 때 솔더와 EMI 차폐층 간의 쇼트를 방지할 수 있는 전자 부품을 제공하는데 있다.
본 발명의 일 측면에 따르면, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4 면을 통해 노출되는 커패시터 바디; 상기 바디의 제3 및 제4 면에서 제1 면이 일부까지 연장되게 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제2 면에 배치되는 캡부 및 상기 커패시터 바디의 제3, 제4, 제5 및 제6 면에 배치되는 측벽부를 포함하는 차폐층; 및 상기 커패시터 바디와 상기 차폐층 사이에 배치되는 절연층; 을 포함하고, 상기 커패시터 바디의 하부 중 일부가 상기 절연층 및 차폐층에 의해 커버되지 않고 노출되는 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 절연층 및 차폐층의 제1 및 제2 면을 연결하는 방향의 높이가 상기 커패시터 바디의 제1 및 제2 면을 연결하는 방향의 두께 보다 작아, 상기 커패시터 바디의 하부에 절연층과 차폐층이 형성되지 않는 부분이 마련될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 하부에 절연층과 차폐층이 형성되지 않는 부분의 높이(t)가, 50㎛<t<150㎛를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 두께 대비 상기 커패시터 바디의 하부에 절연층과 차폐층이 형성되지 않는 부분의 높이의 비율이 00 내지 00 일 수 있다.
본 발명의 일 실시 예에서, 상기 차폐층 상에 배치되고, 절연체로 이루어지는 커버층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 제1 및 제2 외부 전극의 제1 및 제2 밴드부가 커패시터 바디의 제2 면에 형성되지 않고, 절연층과 차폐층이 평평한 상면을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 밴드부가 상기 커패시터 바디의 제2, 제5 및 제6 면의 일부까지 각각 더 연장될 수 있다.
본 발명의 일 실시 예에서, 상기 절연층은 접착층으로 이루어질 수 있다.
본 발명에 따르면 전자 부품의 누설 자속을 저감하면서도 부품 특성을 실질적으로 유지하는 효과가 있다.
또한, 커패시터 바디를 둘러싸고 있는 차폐층을 커패시터 바디의 실장 면으로부터 이격되도록 구성함으로써, 전자 부품을 실장할 때 솔더와 EMI 차폐층 간의 쇼트를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 전자 부품에 적용되는 커패시터 바디 및 외부 전극을 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 도 1의 전자 부품에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품을 하측에서 개략적으로 나타낸 사시도이다.
도 4는 도 3의 평면도이다.
도 5는 도 3의 I-I'선 단면도이다.
도 6은 외부 전극의 다른 예를 나타낸 단면도이다.
도 7은 커버층이 추가로 형성된 것을 나타낸 단면도이다.
도 2(a) 및 도 2(b)는 도 1의 전자 부품에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품을 하측에서 개략적으로 나타낸 사시도이다.
도 4는 도 3의 평면도이다.
도 5는 도 3의 I-I'선 단면도이다.
도 6은 외부 전극의 다른 예를 나타낸 단면도이다.
도 7은 커버층이 추가로 형성된 것을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 전자 부품에서 커패시터 바디의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 여기서 Z방향은 본 실시 예에서, 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 전자 부품에 적용되는 커패시터 바디 및 외부 전극을 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 도 1의 전자 부품에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 사시도이고, 도 3은 본 발명의 일 실시 예에 따른 전자 부품을 하측에서 개략적으로 나타낸 사시도이고, 도 4는 도 3의 평면도이고, 도 5는 도 3의 I-I'선 단면도이다.
이하, 도 1 내지 도 5를 참조하여, 본 실시 예의 전자 부품에 대해 설명한다.
도 1 내지 도 5를 참조하면, 본 실시 예의 전자 부품(100)은, 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132), 차폐층(142) 및 절연층(141)을 포함한다.
이때, 절연층(141) 및 차폐층(142)의 제1 및 제2 면을 연결하는 Z방향의 높이가 커패시터 바디(110)의 제1 및 제2 면을 연결하는 Z방향의 두께 보다 작아, 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분이 마련될 수 있다.
이에 커패시터 바디(110)의 하부 중 일부는 절연층(141) 및 차폐층(142)에 의해 커버되지 않고 노출된다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 Z방향으로 번갈아 배치되는 액티브 영역과, 마진부로서 Z방향으로 상기 액티브 영역의 상하 면에 각각 마련되는 상부 및 하부 커버 영역을 포함할 수 있다.
이러한 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다. 이때, 제1 면(1)이 실장 면일 될 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
또한, 상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 Z방향으로 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내부 전극(121)은 유전체층(111)의 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 유전체층(111)의 제4 면(4)을 통해 노출된다.
이때, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 중첩 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 귀금속 재료 또는 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6) 쪽으로 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6) 쪽으로 더 연장될 수 있다.
절연층(141)은 커패시터 바디(110)의 표면과 차폐층(142) 사이에 배치되고, 커패시터 바디(110)의 제2 면(2) 전체와 제3, 제4, 제5 및 제6 면(3, 4, 5, 6)을 덮도록 배치된다.
이때, 절연층(141)의 Z방향의 높이는 커패시터 바디(110)의 높이 보다 낮게 형성하여, 커패시터 바디(110)의 제3, 제4, 제5, 제6 면(3, 4, 5, 6)의 하측 일부가 노출되도록 한다.
또한, 절연층(600)은, 폴리스티렌계, 아세트산 비닐계, 폴리에스테르계, 폴리에틸렌계, 폴리프로필렌계, 폴리아미드계, 고무계, 아크릴계 등의 열가소성 수지, 페놀계, 에폭시계, 우레탄계, 멜라민계, 알키드계 등의 열경화성 수지, 감광성 수지, 패럴린, SiOx 또는 SiNx를 포함할 수 있다.
또한, 절연층(141)은 접착층으로 이루어질 수 있다.
예로서, 절연 필름과 차폐 필름을 포함하는 차폐 시트로 절연층(141)과 차폐층(142)을 형성할 경우, 차폐 시트의 절연 필름은 접착 성분을 포함할 수 있어 차폐 필름을 커패시터 바디(110)의 표면에 접착할 수 있다.
이러한 경우, 절연층(141)의 일면에는 커패시터 바디(110)와의 사이에 접착층이 별도로 형성되어 있을 수 있다.
다만, 반경화 상태(B-stage)의 절연필름을 이용해 절연층(141)을 형성하는 경우 등과 같이, 절연층(141)의 일면에 별도의 접착층이 형성되어 있지 않을 수도 있다.
이러한 절연층(141)은, 액상의 절연 수지를 바디(100)의 표면에 도포하거나, 드라이필름(DF)과 같은 절연 필름을 커패시터 바디(110)의 표면에 적층하거나, 기상 증착으로 절연 수지를 커패시터 바디(110)의 표면에 형성함으로써 형성될 수 있다.
절연 필름의 경우, 감광성 절연 수지를 포함하지 않는 ABF(Ajinomoto Build-up Film) 또는 폴리이미드 필름 등을 이용하더라도 무관하다.
차폐층(142)은 전자 부품(100)으로부터 외부로 누설되는 누설 자속을 감소시키는 역할을 하는 것으로서, 커패시터 바디(110)의 제2 면(2)에 배치되는 캡부 및 커패시터 바디(110)의 제3, 제4, 제5 및 제6 면(3, 4, 5, 6)에 배치되는 측벽부를 포함할 수 있다.
즉, 차폐층(142)은 커패시터 바디(110)의 제1 면(1)을 제외한 모든 면에 배치된다.
이러한 차폐층(142)은 절연층(141) 위에 스퍼터링과 같은 기상 증착 공정을 이용하여 캡부와 측벽부를 일체로 형성하거나, 또는 절연 필름이나 차폐 필름으로 이루어진 차폐 시트를 커패시터 바디(110)의 제3, 제4, 제5 및 제6 면(3, 4, 5, 6)에 부착하거나 제2 면(2)에 적층하여 형성할 수 있다.
이러한 차폐층(142)은 도전체 및 자성체 중 적어도 하나를 포함할 수 있다.
예로서, 도전체는, 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 금속 또는 합금일 수 있고, Fe-Si 또는 Fe-Ni 일 수 있다.
또한, 차폐층(412)은, 페라이트, 퍼몰로이, 비정질 리본으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
차폐층(142)은, 예로서, 구리도금층일 수 있으나 이에 제한되는 것은 아니다.
또한, 차폐층(142)은 복층 구조일 수 있고, 예로서, 도전체층 및 도전체층에 형성된 자성체층의 이중층 구조, 제1 도전체층 및 제1 도전체층에 형성된 제2 도전체층의 이중층 구조, 또는 복수의 도전체층의 구조로 형성될 수 있다.
여기서, 제1 및 제2 도전체층은 서로 다른 도전체를 포함할 수 있으나, 동일한 도전체를 포함할 수도 있다.
본 실시 예에 따르면, 차폐층(142)이 전자 부품(100) 자체에 배치되는 것이므로, 전자 부품을 인쇄회로기판에 실장한 후 EMI 등의 차폐를 위해 인쇄회로기판에 결합되는 실드 캔과 구별된다.
예로서, 본 발명의 차폐층(142)은 실드 캔과 달리 인쇄회로기판의 그라운드층과의 연결을 고려하지 않을 수 있다.
전자 기기의 박형화 및 고성능화에 따라 전자 기기에 포함되는 전자 부품(100)의 총 수 및 인접한 전자 부품(100) 간의 거리가 줄어들고 있는데, 각 전자 부품(100) 자체를 차폐함으로써 각 전자 부품(100)에서 발생하는 누설 자속을 보다 효율적으로 차단하여, 전자 기기의 박형화 및 고성능화에 보다 유리할 수 있다.
더불어, 실드 캔을 이용하는 경우와 비교할 때, 차폐 영역 내의 실효 자성체의 양이 증가하므로, 전자 부품(100)의 특성이 향상될 수 있다.
또한, 본 실시 예에 따른 전자 부품(100)은, 전자 부품(100) 자체에 절연층(141)과 차폐층(142)을 형성하되, 절연층(141) 및 차폐층(142)의 제1 및 제2 면을 연결하는 Z방향의 높이가 커패시터 바디(110)의 제1 및 제2 면을 연결하는 Z방향의 두께 보다 작아, 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분이 마련되도록 한다.
즉, 커패시터 바디(110)의 하부 중 일부가 절연층(141) 및 차폐층(142)에 의해 커버되지 않고 노출됨으로써, 전자 부품(100)에서 발생하는 누설 자속을 차단하면서 기판 실장시 솔더와의 물리적인 접촉을 방지하여 차폐층(142)과 제1 및 제2 외부 전극(131, 132) 간의 전기적 단락(short)를 방지할 수 있다.
커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)는, 50㎛<t<150㎛일 수 있다.
아래 표 1에서, 누설 자속량은 자기장 프로브(magnetic field probe)로 칩을 스캔(scan)하여 자장 강도(magnetic field strength)을 측정한 후 나타냈다.
표 1에서, #1의 t가 Air인 것은 절연층과 차폐층이 없는 구조로 이루어진 적층형 커패시터를 의미하며, 이 경우 누설 자속량이 225.14 A/m으로 매우 크게 나타났다. #1은 #2-#5의 비교 군이 된다.
커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)가 150㎛ 이상이 되는 #5의 경우, 완전밀폐 대비 차폐 정도가 #1에 비해 90.16%로 크게 감소하게 된다.
이에 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)는 상한 값을 150㎛ 미만으로 하는 것이 바람직하다.
또한, 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)가 50㎛ 이하가 되는 #3의 경우, 기판 실장시 차폐층(142)과 솔더의 물리적 접촉 가능성이 높아져 쇼트가 발생하면서 전자 부품(100)의 기능이 상실되는 문제가 발생하는 것을 알 수 있다.
이에 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)는 하한 값을 50㎛ 보다 높게 하는 것이 바람직하다.
따라서, 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)는 바람직하게 50㎛<t<150㎛일 수 있다. 이 범위를 만족하는 #4의 경우 완전 밀폐 대비 차폐 정도가 94.16으로 양호하면서 쇼트도 발생하지 않는 것을 알 수 있다.
| # | t(㎛) | 누설 자속량 (A/m) | 완전밀폐 대비 차폐 정도(%) |
쇼트발생(EA) |
| 1 | Air | 225.14 | 0 | - |
| 2 | 0 | 7.65 | 96.60 | 100/100 |
| 3 | 50 | 10.23 | 95.46 | 5/100 |
| 4 | 100 | 13.13 | 94.16 | 0/100 |
| 5 | 150 | 22.16 | 90.16 | 0/100 |
그리고, 커패시터 바디(110)의 두께(T) 대비 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)의 비율 t/T는, 0.0625 내지 0.1875일 수 있다.
이때, 커패시터 바디(110)의 두께 대비 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)의 비율이 0.0625 미만인 경우, 커패시터 바디(110)의 차폐 효과가 크게 감소하는 문제가 발생할 수 있다.
또한, 커패시터 바디(110)의 두께 대비 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)의 비율이 0.1875를 초과하면, 기판 실장시 차폐층(142)과 솔더의 물리적 접촉 가능성이 높아져 쇼트가 발생하면서 전자 부품(100)의 기능이 상실되는 문제가 발생할 수 있다.
따라서, 커패시터 바디(110)의 두께(T) 대비 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)의 비율 t/T는, 0.0625 내지 0.1875일 수 있다.
예를 들어, 커패시터 바디(100)의 두께가 0.8mm인 경우, 커패시터 바디(110)의 하부에 절연층(141)과 차폐층(142)이 형성되지 않는 부분의 높이(t)는 0.05mm 내지 0.15nn일 수 있다.
한편, 도 5에서와 같이, 본 실시 예에서, 제1 및 제2 외부 전극(131, 132)의 밴드부(131b, 132b)가 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되는 경우, 절연층(141)과 차폐층(142)은 이러한 외부 전극의 밴드부에 의해 가운데 부분이 오목하게 들어간 형상을 가질 수 있다.
반면에, 도 6에서와 같이, 제1 및 제2 외부 전극(131', 132')의 제1 및 제2 밴드부(131b', 132b')는 커패시터 바디(110)의 제2 면(2)에 형성되지 않을 수 있다.
이 경우 절연층(141')이 커패시터 바디(110)의 제2 면(2) 전체와 밀착되면서 상면이 평평해지도록 덮게 되고, 절연층(141') 위에 형성되는 제1 및 제2 자폐층(142a', 142b')를 포함하는 차폐층(142')도 평평한 상면을 가지게 될 수 있다.
도 7을 참조하면, 본 실시 예의 전자 부품은 차폐층(142) 상에 차폐층(142)을 커버하도록 배치되는 커버층(143)을 더 포함할 수 있다.
커버층(143)은 차폐층(142)을 커버하도록 차폐층(142)에 배치되되, 차폐층(142)의 단부를 노출한다.
이러한 커버층(143)은, 폴리스티렌계, 아세트산 비닐계, 폴리에스테르계, 폴리에틸렌계, 폴리프로필렌계, 폴리아미드계, 고무계, 아크릴계 등의 열가소성 수지, 페놀계, 에폭시계, 우레탄계, 멜라민계, 알키드계 등의 열경화성 수지, 감광성 절연수지, 패럴린, SiOx 또는 SiNx 중 적어도 하나를 포함할 수 있다.
또한, 커버층(143)은, 예로서, 절연 필름, 차폐 필름 및 커버 필름으로 구성된 차폐 시트의 절연 필름이 커패시터 바디(110)를 향하도록 배치한 후 차폐 시트를 커패시터 바디(110)에 적층함으로써, 절연층(141) 및 차폐층(142)과 동시에 형성될 수 있다.
다른 예로서, 커버층(143)은, 커패시터 바디(110)에 형성된 차폐층(142)에 커버 필름을 적층함으로써 형성될 수 있다. 다른 예로서, 커버층(143)은 화학기상증착(Chemical Vapor Deposition, CVD) 등의 기상증착으로 절연물질을 형성함으로써, 커패시터 바디(110)의 제2 내지 제6 면에 형성될 수 있다.
커버층(143)은 접착 기능을 가질 수 있다. 예로서, 절연필름, 차폐필름 및 커버필름으로 구성된 차폐시트에서 커버필름은 차폐필름과 접착되도록 접착 성분을 포함할 수 있다
이상, 본 발명의 일 실시 예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경 또는 삭제 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100: 전자 부품
110: 커패시터 바디
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 141', 141": 절연층
142, 142', 142": 차폐층
143: 커버층
210: 인덕터 바디
220: 지지체
231, 232: 코일 패턴
241, 242: 절연막
110: 커패시터 바디
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 141', 141": 절연층
142, 142', 142": 차폐층
143: 커버층
210: 인덕터 바디
220: 지지체
231, 232: 코일 패턴
241, 242: 절연막
Claims (9)
- 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4 면을 통해 노출되는 커패시터 바디;
상기 바디의 제3 및 제4 면에서 제1 면이 일부까지 연장되게 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극;
상기 커패시터 바디의 제2 면에 배치되는 캡부 및 상기 커패시터 바디의 제3, 제4, 제5 및 제6 면에 배치되는 측벽부를 포함하는 차폐층; 및
상기 커패시터 바디와 상기 차폐층 사이에 배치되는 절연층; 을 포함하고,
상기 커패시터 바디의 하부 중 일부가 상기 절연층 및 차폐층에 의해 커버되지 않고 노출되는 전자 부품.
- 제1항에 있어서,
상기 절연층 및 차폐층의 제1 및 제2 면을 연결하는 방향의 높이가 상기 커패시터 바디의 제1 및 제2 면을 연결하는 방향의 두께 보다 작아, 상기 커패시터 바디의 하부에 절연층과 차폐층이 형성되지 않는 부분이 마련되는 전자 부품.
- 제2항에 있어서,
상기 커패시터 바디의 하부에 절연층과 차폐층이 형성되지 않는 부분의 높이(t)가, 50㎛<t<150㎛를 만족하는 전자 부품.
- 제2항에 있어서,
상기 커패시터 바디의 두께 대비 상기 커패시터 바디의 하부에 절연층과 차폐층이 형성되지 않는 부분의 높이의 비율이 0.0625 내지 0.1875인 전자 부품.
- 제1항에 있어서,
상기 차폐층 상에 배치되고, 절연체로 이루어지는 커버층을 더 포함하는 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은,
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및
상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 전자 부품.
- 제6항에 있어서,
제1 및 제2 외부 전극의 제1 및 제2 밴드부가 커패시터 바디의 제2 면에 형성되지 않고, 절연층과 차폐층이 평평한 상면을 가지는 전자 부품.
- 제6항에 있어서,
상기 제1 및 제2 밴드부가 상기 커패시터 바디의 제2, 제5 및 제6 면의 일부까지 각각 더 연장되는 전자 부품.
- 제1항에 있어서,
상기 절연층이 접착층으로 이루어지는 전자 부품.
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