JP5382091B2 - 複合電子部品 - Google Patents

Description

本発明は、複合電子部品に関し、特に、インダクタ素子と静電気対策素子とを組み合わせて構成された複合電子部品の構造に関するものである。

近年、高速な信号伝送インターフェースとしてＵＳＢ２．０やＨＤＭＩなどの規格が広く普及し、パーソナルコンピュータやデジタルハイビジョンテレビなど数多くのデジタル機器に用いられている。これらのインターフェースは、古くから一般的であったシングルエンド伝送方式とは異なり、一対の信号ラインを用いて差動信号（ディファレンシャルモード信号）を伝送する差動信号方式が採用されている。

差動伝送方式は、シングルエンド伝送方式と比べて信号ラインから発生する放射電磁界が少ないだけでなく、外来ノイズの影響を受けにくいという優れた特徴を有している。このため、信号の小振幅化が容易であり、小振幅化による立ち上がり時間及び立ち下がり時間の短縮によって、シングルエンド伝送方式よりも高速な信号伝送を行うことが可能となる。

図１１は、一般的な差動伝送回路の回路図である。

図１１に示す差動伝送回路は、一対の信号ライン１，２と、信号ライン１，２にディファレンシャルモード信号を供給する出力バッファ３と、信号ライン１，２からのディファレンシャルモード信号を受ける入力バッファ４とを備えている。かかる構成により、出力バッファ３に与えられる入力信号ＩＮは、一対の信号ライン１，２を経由して入力バッファ４へ伝えられ、出力信号ＯＵＴとして再生される。このような差動伝送回路は、上述の通り、信号ライン１，２から発生する放射電磁界が少ないという特徴を有しているが、信号ライン１，２に共通のノイズ（コモンモードノイズ）が重畳した場合には比較的大きな放射電磁界を発生させてしまう。コモンモードノイズによって発生する放射電磁界を低減するためには、図１１に示すように、信号ライン１，２にコモンモードフィルタ（コモンモードチョークコイル）５を挿入することが有効である。

コモンモードフィルタ５は、信号ライン１，２を伝わる差動成分（ディファレンシャルモード信号）に対するインピーダンスが低く、同相成分（コモンモードノイズ）に対するインピーダンスが高いという特性を有している。このため、信号ライン１，２にコモンモードフィルタ５を挿入することにより、ディファレンシャルモード信号を実質的に減衰させることなく、一対の信号ライン１，２を伝わるコモンモードノイズを遮断することができる。

ＨＤＭＩのような最新の高速デジタルインターフェースでは、高転送レートの微小信号を取り扱うため、静電気に対して非常に敏感なＩＣが使用され、静電気が大きな問題となる。静電気によるＩＣの破壊を防止するため、信号ラインとグランドとの間に静電気対策部品としてのバリスタが使用されている。しかし、バリスタを使用すると信号波形が鈍り、信号品質が劣化することから、より低容量の静電気対策部品が求められている。例えば、特許文献１では、図１２に示すように、ＩＣ６に接続された信号ライン７，７上にコイル部品８を直列接続すると共に、各信号ライン７とグランドとの間に静電気対策部品９を接続し、静電気対策部品９の静電容量を０．３ｐＦ以下とした静電気対策回路が提案されている（特許文献１参照）。

また、特許文献２には、コモンモードノイズフィルタと静電気保護機能をワンパッケージに収めた複合電子部品において、静電気保護機能を有する電圧依存性抵抗材料を最上部に設けた構造が開示されている。この構造によれば、多数の絶縁層を含む積層体の焼成後に電圧依存性抵抗材料を設けることができ、これにより、焼成時に電圧依存性抵抗材料の酸化、分解などにより静電気保護機能が低下してしまうことを防止でき、その結果、静電気保護機能を向上させることができる。

特開２００８−２８２１４号公報 特開２００７−２１４１６６号公報

しかしながら、特許文献２に記載されたコモンモードフィルタにおいては、静電気対策素子を構成する電圧依存性抵抗材料に樹脂が含まれているため、製造工程上の制約から静電気対策素子を最上部に設けなければならならず、設計上の制約が大きいという問題があった。また、電圧依存性抵抗材料は１０μｍ程度の非常に微細なギャップ間に充填されるが、最上部においては、導体パターンが形成された絶縁層の多数積層する構造に起因して平面の凹凸が大きいため、非常に微細なギャップを安定的に形成することは極めて困難である。さらに、その最上層に静電気対策素子を形成する場合には、製造工程も複雑化し、製造コストも増加するという問題があった。

したがって、本発明の目的は、静電容量が小さく且つ放電特性、耐熱性及び耐候性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成された小型で高性能な複合電子部品を提供することにある。

上記課題を解決するため、本発明による複合電子部品は、２つの磁性基体の間にインダクタ素子と静電気対策素子とを有する複合電子部品であって、前記インダクタ素子は、樹脂からなる絶縁層と、前記絶縁層上に形成されたコイル導体パターンとを備え、前記静電気対策素子は、下地絶縁層と、前記下地絶縁層上においてギャップを介して相互に対向位置された電極と、少なくとも前記電極間に配置された静電気吸収層とを備え、前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであり、前記ギャップは、前記コイル導体パターンの外側であって、積層方向と垂直な平面方向に対して前記コイル導体パターンと重ならない位置に設けられていることを特徴としている。

本発明によれば、静電容量が非常に小さく、放電開始電圧が低く、且つ、放電耐性に優れた低電圧放電タイプの静電気対策素子を備えるので、静電気対策を行っていない場合の信号と同等の信号を伝送することができ、特性インピーダンスの低下を抑制することができる。しかも、静電気保護材料として絶縁性無機材料と導電性無機材料とのコンポジットを構成しているので、耐圧性が格段に高められるとともに、温度や湿度等の外部環境への耐候性が格段に高められる。また、インダクタ素子と静電気対策素子がワンチップ化されていることから、非常に小型で高機能な電子部品を提供することができる。

さらに、本発明によれば、ギャップがスパイラル導体と重ならないように設けられているので、静電気対策素子が静電気を吸収する際に部分的に破損、変形したとしても、スパイラル導体の破損、変形を回避することができる。特に、ギャップがスパイラル導体の外側に配置されているので、スパイラル導体の外側の余白領域を有効利用して十分な長さを有するギャップを形成することができる。これにより、ギャップ間の放電経路を増やすことができるので、静電気保護機能の低下を防止して製品の長寿命化を実現することができる。

なお、本明細書において、「コンポジット」とは、絶縁性無機材料のマトリックス中に導電性無機材料が分散した状態を意味し、絶縁性無機材料のマトリックス中に導電性無機材料が一様に或いはランダムに分散した状態のみならず、絶縁性無機材料のマトリックス中に導電性無機材料の集合体が分散した状態、すなわち一般に海島構造と呼ばれる状態を含む概念である。また、本明細書において「絶縁性」とは、０．１Ωｃｍ以上を、「導電性」とは、０．１Ωｃｍ未満を意味し、所謂「半導電性」は、その比抵抗が０．１Ωｃｍ以上である限り、前者の絶縁性に含まれる。

本発明において、前記コイル導体パターンは円形スパイラルであり、前記ギャップが前記コイル導体パターンの最外周に沿った円弧状であることが好ましい。円形スパイラル導体は高周波での減衰特性が少ないため、高周波用インダクタンスとして好ましく用いることができるが、この場合、コイル導体パターンの内側の余白が少ない反面、外側に多くの余白領域が存在することになる。しかし、円形スパイラルの外側にギャップを設けた場合には、外側の余白領域を有効利用することができ、ギャップの長さを十分に確保することができる。特に、ギャップをスパイラル導体に近接させてしかもスパイラル導体の外周に沿った円弧状としているので、基板のできるだけ内側に形成しつつしかもギャップの長さをなるべく長く確保することができる。これにより、多数回の静電気放電に耐え得る長寿命な静電気対策素子を形成することができる。

本発明による複合電子部品は、前記インダクタ素子の入出力端子数と同数のギャップ電極を有することが好ましい。本発明によれば、入力側と出力側の両方に一対の静電気対策素子が設けられた対称型の回路であることから、実装方向の制約がないチップ部品として提供することができる。

本発明においては、前記コイル導体パターンの内側に磁性コアが設けられていることが好ましい。これによれば、コイル導体の磁気特性を高めることができる。

本発明による複合電子部品は、各ギャップ電極の接地電極同士を電気的に接続する短絡配線パターンとを備えることが好ましい。この場合、前記短絡配線パターンが線状パターンであることが特に好ましい。短絡配線パターンを線上パターンとすることでギャップ電極の容量増加を防止することができ、静電気対策素子の静電容量を０．３５ｐＦ以下に抑えることができる。

本発明において、インダクタ素子は、積層方向と垂直な平面にそれぞれ形成された第１及び第２のスパイラル導体を含み、第１及び第２のスパイラル導体は、互いに磁気結合するコモンモードフィルタを構成していることが好ましい。これによれば、静電気を防止しながらコモンモードノイズを除去することができるので、静電気対策が必要な高速デジタル信号ラインのノイズ除去に好ましく使用することができる。

本発明においては、静電気対策素子のギャップ電極から端子電極までの距離Ｌ１とコモンモードフィルタのスパイラルパターンの端部から前記端子電極までの距離Ｌ２との差の絶対値｜Ｌ１−Ｌ２｜が５００μｍ以下であることが好ましい。この構成によれば、特性インピーダンスの変化を最小限に抑えることができ、１００±１５Ωの特性インピーダンスを実現することができる。

本発明においては、静電気対策素子の静電容量の値が１．０ｐＦ以下であることが好ましい。静電気対策素子の静電容量が１．０ｐＦを超えると信号入力波形の鈍りが大きくなり、ビットエラーレートが急激に低下するからである。ただし、本発明によれば、上記｜Ｌ１−Ｌ２｜が５００μｍ以下であることにより、静電気対策素子のキャパシタンスが０．３ｐＦ以上の比較的大きな値であったとしても、ＤＶＩやＨＤＭＩなどの高速差動伝送ラインの差動伝送インピーダンス規格（１００±１５Ω）を満足することができる。したがって、信号品質に実質的な影響を与えることなく、静電気によるＩＣの破壊を確実に防止することができる。

本発明において、樹脂の材料はポリイミド樹脂又はエポキシ樹脂であり、絶縁性無機材料は、Ａｌ₂Ｏ₃、ＴｉＯ₂、ＳｉＯ₂、ＺｎＯ、Ｉｎ₂Ｏ₃、ＮｉＯ、ＣｏＯ、ＳｎＯ₂、Ｖ₂Ｏ₅、ＣｕＯ、ＭｇＯ、ＺｒＯ₂、ＡｌＮ、ＢＮ及びＳｉＣよりなる群から選択される少なくとも１種であることが好ましい。これらの金属酸化物は、絶縁性、耐熱性及び耐候性に優れるので、コンポジットの絶縁性マトリックスを構成する素材として有効に機能し、その結果、放電特性、耐熱性及び耐候性に優れる高機能な静電気対策素子を実現することができる。その上さらに、これらの金属酸化物は、低コストで入手可能であり、しかも、スパッタリング法の適用が可能なので、生産性及び経済性も高められる。

本発明において、導電性無機材料は、Ｃ、Ｎｉ、Ｃｕ、Ａｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｐｄ及びＰｔよりなる群から選択される少なくとも１種の金属又はこれらの金属化合物であることが好ましい。絶縁性無機材料のマトリックス中にこれらの金属又は金属化合物を不連続に分散した状態で配合することにより、放電特性、耐熱性及び耐候性に優れる高性能な静電気対策素子を実現することができる。

本発明において、静電気吸収層は、絶縁性無機材料と導電性無機材料とを逐次スパッタリングして形成されたコンポジットであるか、これらを同時スパッタリングして形成されたコンポジットであることが好ましい。このようにすると、絶縁性無機材料のマトリックス中に導電性無機材料を不連続に分散した状態で含むコンポジットを、再現性よく簡便に得ることができ、生産性及び経済性が高められる。

また、本発明による複合電子部品は、２つの磁性基体の間に設けられたコモンモードフィルタ層及び静電気対策素子層とを備え、コモンモードフィルタ層は、樹脂からなる第１及び第２の絶縁層と、第１の絶縁層上に形成された第１のスパイラル導体と、第２の絶縁層上に形成された第２のスパイラル導体とを備え、静電気対策素子層は、第１のスパイラル導体の一端に接続された第１の静電気対策素子と、第２のスパイラル導体の一端に接続された第２の静電気対策素子とを備え、第１及び第２のスパイラル導体は、積層方向と垂直な平面方向に形成され、互いに磁気結合するように配置され、第１及び第２の静電気対策素子は、下地絶縁層と、下地絶縁層上においてギャップを介して相互に対向配置された電極と、少なくとも電極間に配置された静電気吸収層とを備え、静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであり、前記第１及び第２の静電気対策素子が有する前記ギャップは、前記第１及び第２のスパイラル導体の外側であって積層方向からみて前記第１及び第２のスパイラル導体と重ならない位置に設けられていることを特徴としている。

本発明による複合電子部品は、第１のスパイラル導体の他端に接続された第３の静電気対策素子と、第２のスパイラル導体の他端に接続された第４の静電気対策素子とをさらに備え、前記第３及び第４の静電気対策素子が有する前記ギャップは、前記第１及び第２のスパイラル導体の外側であって積層方向と垂直な平面方向に対して前記第１及び第２のスパイラル導体と重ならない位置に設けられていることが好ましい。これによれば、複合電子部品の一対の入力端と出力端の両方に静電気対策素子が接続されているので、一対の信号ラインに対する接続の向きを意識することなく複合電子部品を実装することができ、製造時の取り扱いを容易にすることができる。

このように、本発明によれば、静電容量が小さく且つ放電特性、耐熱性及び耐候性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成された小型で高性能な複合電子部品を提供することができる。特に、本発明による複合電子部品は、信号伝送量が大きく伝送速度も非常に高速なＨＤＭＩ等の高速信号インターフェースに対して顕著な効果を有するものである。さらに、本発明によれば、多数回の静電気放電を受けても静電気吸収性能が低下することがなく耐久性に優れた静電気対策素子を提供することができる。

本発明の第１の実施形態による複合電子部品１００の外観構成を示す略斜視図である。 複合電子部品１００の構成を示す回路図である。 複合電子部品１００の層構造の一例を示す略分解斜視図である。 ギャップ電極２８〜３１と他の導体パターン（スパイラル導体１７，１８等）との位置関係を示す略平面図であり、（ａ）はギャップ電極２８〜３１のみを示し、（ｂ）はギャップ電極２８〜３１と他の導体パターンの両方を示している。 静電気対策素子及びコモンモードフィルタの配線距離について説明するための略模式図であって、特に図５（ａ）は、図４（ａ）に対応する略平面図であり、また図５（ｂ）は、図２に対応する回路図である。 静電気対策素子層１２ｂにおける第１のギャップ電極２８付近の層構造の一例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。 静電気対策素子の原理を説明するための模式図である。 複合電子部品１００の製造工程を示すフローチャートである。 本発明の第２の実施形態による複合電子部品２００の構造を透過的に示す略平面図である。 本発明の第３の実施形態による複合電子部品３００の構造を透過的に示す略平面図である。 一般的な差動伝送回路の回路図である。 従来の静電気対策回路の構成を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による複合電子部品の外観構成を示す略斜視図である。

図１に示すように、本実施形態による複合電子部品１００は、静電気保護機能を備えた薄膜コモンモードフィルタであって、第１及び第２の磁性基体１１ａ、１１ｂと、第１の磁性基体１１ａと第２の磁性基体１１ｂに挟まれた機能層１２とを備えている。また、第１の磁性基体１１ａ、機能層１２及び第２の磁性基体１１ｂからなる積層体の外周面には、第１〜第６の端子電極１３ａ〜１３ｆが形成されている。このうち、第１及び第２の端子電極１３ａ，１３ｂは積層体の長手方向と直交する第１の側面１０ａに形成され、第３及び第４の端子電極１３ｃ、１３ｄは第１の側面１０ａと対向する第２の側面１０ｂに形成され、第５の端子電極１３ｅは第１及び第２の側面１０ａ，１０ｂと直交する第３の側面１０ｃに形成され、第６の端子電極１３ｆは第３の側面と対向する第４の側面１０ｄに形成されている。

第１及び第２の磁性基体１１ａ，１１ｂは、機能層１２を物理的に保護すると共に、コモンモードフィルタの閉磁路としての役割を果たすものである。第１及び第２の磁性基体１１ａ，１１ｂの材料としては、焼結フェライト、複合フェライト（フェライト粉含有樹脂）等を用いることができるが、機械的強度が高く磁気特性に優れた焼結フェライトを用いることが特に好ましい。

図２は、複合電子部品１００の構成を示す回路図である。

図２に示すように、複合電子部品１００は、コモンモードチョークコイルとして機能するインダクタ素子１４ａ、１４ｂと、静電気対策素子１５ａ〜１５ｄとを備えており、インダクタ素子１４ａ、１４ｂの一端は第１及び第２の端子電極１３ａ，１３ｂにそれぞれ接続され、他端は第３及び第４の端子電極１３ｃ、１３ｄにそれぞれ接続されている。また、静電気対策素子１５ａ，１５ｂの一端は第１及び第２の端子電極１３ａ，１３ｂにそれぞれ接続され、他端は第５及び第６の端子電極１３ｅ，１３ｆにそれぞれ接続されている。静電気対策素子１５ｃ，１５ｄの一端は第３及び第４の端子電極１３ｃ，１３ｄにそれぞれ接続され、他端は第５及び第６の端子電極１３ｅ，１３ｆにそれぞれ接続されている。つまり、第５の端子電極１３ｅは静電気対策素子１５ａ，１５ｃに共通の端子電極であり、第５の端子電極１３ｆは静電気対策素子１５ｂ，１５ｄに共通の端子電極である。

図１１に示したように、複合電子部品１００は一対の信号ライン上に実装されるが、このとき第１及び第２の端子電極１３ａ，１３ｂは信号ラインの入力側に接続され、第３及び第４の端子電極１３ｃ，１３ｄは信号ラインの出力側に接続される。また、第５及び第６の端子電極１３ｅ，１３ｆはグランドラインに接続される。本実施形態による複合電子部品１００は、一対の静電気対策素子が入力側と出力側の両方に設けられた対称型の回路であることから、第１及び第２の端子電極１３ａ，１３ｂを信号ラインの入力側に接続しても出力側に接続しても回路構成は同じになる。

図３は、複合電子部品１００の層構造の一例を示す略分解斜視図である。

図３に示すように、複合電子部品１００は、第１及び第２の磁性基体１１ａ、１１ｂと、第１及び第２の磁性基体１１ａ、１１ｂに挟まれた機能層１２とを備えており、機能層１２はコモンモードフィルタ層１２ａと静電気対策素子層１２ｂによって構成されている。

コモンモードフィルタ層１２ａは、静電気対策素子層１２ｂ側から第２の磁性基体１１ｂ側に向かって順に積層された絶縁層１６ａ〜１６ｄと、磁性層１６ｅと、接着層１６ｆと、絶縁層１６ｂ上に形成された第１のスパイラル導体１７と、絶縁層１６ｃ上に形成された第２のスパイラル導体１８と、絶縁層１６ａ上に形成された第１及び第２の引き出し導体１９、２０とを備えている。

絶縁層１６ａ〜１６ｄは、各導体パターン間、或いは導体パターンと磁性層１６ｅとを絶縁すると共に、導体パターンが形成される下地面の平坦性を確保する役割を果たす。絶縁層１６ａ〜１６ｄの材料としては、電気的及び磁気的な絶縁性に優れ、加工性のよい樹脂を用いることが好ましく、ポリイミド樹脂やエポキシ樹脂を用いることが好ましい。導体パターンとしては、導電性及び加工性に優れたＣｕ、Ａｌ等を用いることが好ましい。導体パターンの形成は、フォトリソグラフィーを用いたエッチング法やアディティブ法（めっき）により行うことができる。

絶縁層１６ａ〜１６ｄの中央領域であって第１及び第２のスパイラル導体１７，１８の内側には、絶縁層１６ａ〜１６ｄを貫通する開口２５が形成されており、開口２５の内部には、磁路を形成するための磁性コア２６が設けられている。磁性コア２６の材料としては磁性粉含有樹脂（複合フェライト）を用いることが好ましい。

絶縁層１６ｄの表面には磁性層１６ｅが形成されている。開口２５内の磁性コア２６は、複合フェライトのペーストを硬化させて形成しているが、硬化時に樹脂の収縮が発生し、開口部分に凹凸が生じる。この凹凸をできるだけ少なくするためには、開口２５の内部のみならず絶縁層１６ｄの表面全体にもペーストを塗布することが好ましく、磁性層１６ｅはそのような平坦性の確保を目的として形成される。

接着層１６ｆは磁性基体１１ｂを磁性層１６ｅ上に貼り付けるために必要な層である。また、磁性基体１１ｂ及び磁性層１６ｅの表面の凹凸を緩和し、密着性を高める役割を果たす。特に限定されるものではないが、接着層１６ｆの材料としては、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂等を用いることができる。

第１のスパイラル導体１７は、図２に示したインダクタ素子１４ａに対応するものである。第１のスパイラル導体１７の内周端は、絶縁層１６ｂを貫通する第１のコンタクトホール導体２１及び第１の引き出し導体１９を介して第１の端子電極１３ａに接続されている。また、第１のスパイラル導体１７の外周端は、第３の引き出し導体２３を介して第３の端子電極１３ｃに接続されている。

第２のスパイラル導体１８は、図２に示したインダクタ素子１４ｂに対応するものである。第２のスパイラル導体１８の内周端は、絶縁層１６ｂ，１６ｃを貫通する第２のコンタクトホール導体２２及び第２の引き出し導体２０を介して第２の端子電極１３ｂに接続されている。また、第２のスパイラル導体１８の外周端は、第４の引き出し導体２４を介して第４の端子電極１３ｄに接続されている。本実施形態においては第２の引き出し導体２０が第１の引き出し導体１９と共通の絶縁層１６ａ上に設けられているが、第１の引き出し導体１９と異なる絶縁層上に設けられていてもよい。

第１及び第２のスパイラル導体１７，１８は共に同一の平面形状を有しており、しかも平面視で同じ位置に設けられている。第１及び第２のスパイラル導体１７，１８は完全に重なり合っていることから、両者の間には強い磁気結合が生じている。以上の構成により、コモンモードフィルタ層１２ａ内の導体パターンはコモンモードフィルタを構成している。

第１及び第２のスパイラル導体１７，１８の外形は共に円形スパイラルである。円形スパイラル導体は高周波での減衰特性が少ないため、高周波用インダクタンスとして好ましく用いることができるが、矩形スパイラルに比べるとループサイズが小さく、矩形状の実装領域を効率良く利用することが難しいという欠点もある。

以上がコモンモードフィルタ層１２ａの説明である。次に静電気対策素子層１２ｂについて説明する。

静電気対策素子層１２ｂは、下地絶縁層２７と、下地絶縁層２７の表面に形成された第１乃至第４のギャップ電極２８〜３１と、第１乃至第４のギャップ電極２８〜３１を覆う静電気吸収層３３と、静電気吸収層３３を覆う保護層３６とを備えている。保護層３６は、静電気対策素子層１２ｂ（静電気吸収層３３）とコモンモードフィルタ層１２ａとの間に介在し、両者を絶縁分離する磁性粉含有樹脂層である。

図４（ａ）及び（ｂ）は、ギャップ電極２８〜３１と他の導体パターンとの位置関係を示す略平面図である。特に、図４（ａ）はギャップ電極２８〜３１のみを示し、図４（ｂ）はギャップ電極２８〜３１と他の導体パターン（スパイラル導体１７，１８等）の両方を示している。

図４（ａ）に示すように、第１のギャップ電極２８付近の層構造は、図２に示した第１の静電気対策素子１５ａとして機能する部分であり、第２のギャップ電極２９付近の層構造は、第２の静電気対策素子１５ｂとして機能する部分である。また、第３のギャップ電極３０付近の層構造は、図２に示した第３の静電気対策素子１５ｃとして機能する部分であり、第４のギャップ電極３１付近の層構造は、第４の静電気対策素子１５ｄとして機能する部分である。

そのため、第１のギャップ電極２８の一方の電極２８ａは第１の端子電極１３ａに接続されており、他方の電極２８ｂは短絡配線パターン３２ａ，３２ｃを介して第５の端子電極１３ｅに接続されている。また、第２のギャップ電極２９の一方の電極２９ａは第２の端子電極１３ｂに接続されており、他方の電極２９ｂは、短絡配線パターン３２ｂ，３２ｃを介して第６の端子電極１３ｆに接続されている。第３のギャップ電極３０の一方の電極３０ａは第３の端子電極１３ｃに接続されており、他方の電極３０ｂは短絡配線パターン３２ａ，３２ｃを介して第５の端子電極１３ｅに接続されている。また、第４のギャップ電極３１の一方の電極３１ａは第４の端子電極１３ｄに接続されており、他方の電極３１ｂは短絡配線パターン３２ｂ，３２ｃを介して第６の端子電極１３ｆに接続されている。

本実施形態においては、各ギャップ電極の他方の電極２８ｂ，２９ｂ，３０ｂ，３１ｂは、短絡配線パターン３２ａ〜３２ｃを介して相互に電気的に接続されている。特に限定されるものではないが、短絡配線パターン３２ａ〜３２ｃの幅は、第１及び第２の引き出し導体１９，２０と略等しいことが好ましい。短絡配線パターンは、矩形状の実装領域の長辺方向に延びる第１及び第２の短絡配線パターン３２ａ，３２ｂと、矩形状の実装領域の短辺方向に延びる第３の短絡配線パターン３２ｃからなり、第１の短絡配線パターン３２ａによって第１ギャップ電極２８と第３ギャップ電極３０とが接続され、第２の短絡配線パターン３２ｂによって第２ギャップ電極２９と第４ギャップ電極３１とが接続され、さらに円形スパイラルの中央部を通過する第３の短絡配線パターン３２ｃによって第１短絡配線パターン３２ａと第２短絡配線パターン３２ｂとの間のみならず、第５端子電極１３ｅと第６端子電極１３ｆとの間までもが短絡されている。このような配線構造により、ギャップ電極間の短絡状態を確保できるだけでなく、加工中の導体パターンの剥離を防止することができ、さらには複合電子部品１００の機械的強度を確保することもできる。

図４（ｂ）に示すように、ギャップ電極２８〜３１は、スパイラル導体１７，１８の中心から見て右斜め上方、右斜め下方、左斜め上方、左斜め下方にそれぞれ設けられている。ここにいう「斜め」とは、矩形状の実装領域の長辺又はこれと直交する短辺に対して斜めの方向である。このように、ギャップ電極２８〜３１が斜め４方向に設けられていることにより、スパイラル導体１７，１８や引き出し導体１９、２０と重なることなくギャップを効率的に配置することができる。

ギャップ電極２８〜３１が有するギャップ２８Ｇ〜３１Ｇは、スパイラル導体１７，１８の外側であって、第１及び第２のスパイラル導体１７，１８及び第１及び第２の引き出し導体１９，２０と平面的に重ならない位置に設けられている。詳細は後述するが、静電気対策素子は静電気の吸収によって部分的に破損、変形するため、静電気対策素子と重なる位置に導体パターンが配置されている場合には一緒に破損するおそれがある。しかし、静電気対策素子のギャップ２８Ｇ〜３１Ｇが導体パターンを避けた位置に設けられていることから、静電気によって破壊されたときの上下層の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。

ギャップ２８Ｇ〜３１Ｇがスパイラル導体１７，１８の外側に配置されている点は重要である。円形スパイラル導体の場合、内側の余白領域が小さい反面、外側の余白領域が大きくなるからである。このとき、ギャップ電極を構成する一対の電極のうち一方の電極（２８ａ〜３１ａ）は、スパイラル導体の最外周よりも外側であってスパイラル導体と重ならない位置に配置されるが、他方の電極（２８ｂ〜３１ｂ）はスパイラル導体１７，１８と重なる位置に配置され、これによりチップサイズの小型化が図られている。さらに、ギャップをスパイラル導体１７，１８の最外周に沿った円弧状とし、最外周に近接して配置することにより、矩形状の実装面のできるだけ内側にギャップを配置することができ、ギャップの長さをできるだけ長くすることができる。なお円弧状のギャップの曲率は円形スパイラル導体の曲率と必ずしも一致する必要はなく、スパイラル導体よりも大きな曲率であってもよく、さらには直線状であっても構わない。

ギャップ電極の数は４つであり、インダクタ素子の端子電極の数と一致している。すなわち、ギャップ電極は４端子回路であるコモンモードフィルタの各入出力端子に設けられている。４つのギャップ電極２８〜３１は斜め４方向にそれぞれ設けられているが、本実施形態においては、円弧状のギャップ２８Ｇ〜３１Ｇの長さ方向の中点は、円形スパイラル導体の中心から見て斜め４５度の方向に配置されていることが好ましい。換言すれば、ギャップ２８Ｇ〜３１Ｇの長さ方向の中点は、円形スパイラル導体の中心から見て（２ｎ−１）π／４の方向に配置されていることが好ましい。このように配置された円弧状のギャップは、その長さをできるだけ長くすることができるので、多数の電流経路を確保することができ、静電気吸収が可能となる。したがって、静電気対策素子の耐久性を高めることができる。

図５（ａ）及び（ｂ）は、静電気対策素子及びコモンモードフィルタの配線距離について説明するための略模式図であって、特に図５（ａ）は、図４（ａ）に対応する略平面図であり、また図５（ｂ）は、図２に対応する回路図である。

図５（ａ）及び（ｂ）に示すように、例えば、静電気対策素子のギャップ電極２８から端子電極１３ａまでの距離をＬ１とし、コモンモードフィルタのスパイラルパターンの端部から端子電極１３ａまでの距離をＬ２とするとき、距離Ｌ１と距離Ｌ２との差の絶対値｜Ｌ１−Ｌ２｜はできるだけ小さい方がよく、５００μｍ以下であることが好ましい。他の位置に設けられた静電気対策素子とコモンモードフィルタとの関係も同様である。この構成によれば、静電気対策素子のキャパシタンスとコモンモードフィルタのキャパシタンスが打ち消し合い、特性インピーダンスが安定するので、特性インピーダンスの変化を最小限に抑えることができる。

また本実施形態において、静電気対策素子のキャパシタンスは１．０ｐＦ以下であることが好ましい。静電気対策素子のキャパシタンスが１．０ｐＦを超えると信号入力波形の鈍りが大きくなり、信号品質が急激に低下するからである。ただし、本実施形態によれば、上記｜Ｌ１−Ｌ２｜が５００μｍ以下であることにより、静電気対策素子のキャパシタンスが０．３ｐＦを超える比較的大きな値であったとしても良好な特性を得ることができる。従来の静電気対策回路として、静電気対策素子のキャパシタンスを０．３ｐＦ以下とするものが提案されているが（特許文献１参照）、本実施形態では０．３ｐＦ以上のキャパシタンスが許容されることから、使用可能な静電気対策素子の幅を広げることができる。

図６（ａ）及び（ｂ）は、静電気対策素子層１２ｂにおける第１のギャップ電極２８付近の層構造の一例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。なお、第２〜第４のギャップ電極２９〜３１の構成は第１のギャップ電極２８と同一であるため、重複する説明を省略する。

静電気対策素子層１２ｂは、磁性基体１１ａの表面に形成された下地絶縁層２７と、第１のギャップ電極２８を構成する一対の電極２８ａ，２８ｂと、これらの電極２８ａ，２８ｂの間に配設された静電気吸収層３３と、静電気吸収層３３の上面に形成された保護層３６とを備えている。この静電気対策素子層１２ｂにおいて、静電気吸収層３３は低電圧放電タイプの静電気保護材料として機能し、静電気などの過電圧が印加された際に、この静電気吸収層３３を介して電極２８ａ，２８ｂ間で初期放電が確保されるように設計されている。

下地絶縁層２７は絶縁性材料からなり、本実施形態においては製造上の容易さから磁性基体１１ａの全面を覆っているが、少なくとも電極２８ａ，２８ｂ及び静電気吸収層３３の下地となっていればよく、必ずしも全面を覆う必要はない。

下地絶縁層２７の具体例としては、例えば、第１の磁性基体１１ａの表面に、ＮｉＺｎフェライトやアルミナ、シリカ、マグネシア、窒化アルミ等の誘電率が５０以下、好ましくは２０以下の低誘電率材料からなる絶縁膜を形成したものも、好適に用いることができる。なお、下地絶縁層２７の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層２７の膜厚は、適宜設定可能である。

下地絶縁層２７の表面には、一対の電極２８ａ，２８ｂが相互に離間して配設されている。本実施形態では、一対の電極２８ａ，２８ｂは、下地絶縁層２７上の所定の位置にギャップ距離△Ｇを置いて、対向配置されている。

電極２８ａ，２８ｂを構成する素材としては、例えば、Ｎｉ、Ｃｒ、Ａｌ、Ｐｄ、Ｔｉ、Ｃｕ、Ａｇ、Ａｕ及びＰｔなどから選ばれた少なくとも一種類の金属、或いはこれらの合金等が挙げられるが、これらに特に限定されない。なお、本実施形態では、電極２８ａ，２８ｂは、平面視で矩形状に形成されているが、その形状は特に制限されず、例えば、櫛歯状、或いは、鋸状に形成されていてもよい。

電極２８ａ，２８ｂ間のギャップ距離△Ｇは、所望の放電特性を考慮して適宜設定すればよく、特に限定されないが、通常、０．１〜５０μｍ程度であり、低電圧初期放電を確保するという観点から、より好ましくは０．1〜２０μｍ程度、さらに好ましくは０．１〜１０μｍ程度である。なお、電極２８ａ，２８ｂの厚みは、適宜設定することができ、特に限定されないが、通常、０．０５〜１０μｍ程度である。

上記の電極２８ａ，２８ｂ間には、静電気吸収層３３が配設されている。本実施形態では、上述した下地絶縁層２７の表面及び電極２８ａ，２８ｂ上に、静電気吸収層３３が積層された構成となっている。この静電気吸収層３３の寸法形状及びその配設位置は、過電圧が印加された際に自身を介して電極２８ａ，２８ｂ間で初期放電が確保されるように設計されている限り、特に限定されない。

静電気吸収層３３は、絶縁性無機材料３４のマトリックス中に島状の導電性無機材料３５の集合体が不連続に点在した海島構造のコンポジットである。本実施形態では、静電気吸収層３３は、逐次スパッタリングを行うことにより形成されている。より具体的には、下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、導電性無機材料３５をスパッタリングして部分的に（不完全に）成膜した後、引き続き絶縁性無機材料３４をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料３５の層とこれを覆う絶縁性無機材料３４の層との積層構造のコンポジットが形成されている。

マトリックスを構成する絶縁性無機材料３４の具体例としては、例えば、金属酸化物、金属窒化物等が挙げられるが、これらに特に限定されない。絶縁性やコスト面を考慮すると、Ａｌ_２Ｏ_３、ＴｉＯ_２、ＳｉＯ_２、ＺｎＯ、Ｉｎ_２Ｏ_３、ＮｉＯ、ＣｏＯ、ＳｎＯ_２、Ｖ_２Ｏ_５、ＣｕＯ、ＭｇＯ、ＺｒＯ_２、ＡｌＮ、ＢＮ及びＳｉＣが好ましい。これらは、１種を単独で用いても、２種以上を併用してもよい。これらの中でも、絶縁性マトリックスに高度の絶縁性を付与する観点からは、Ａｌ_２Ｏ_３やＳｉＯ_２等を用いることがより好ましい。一方、絶縁性マトリックスに半導体性を付与する観点からは、ＴｉＯ_２やＺｎＯを用いることがより好ましい。絶縁性マトリックスに半導体性を付与することで、放電開始電圧及びクランプ電圧に優れる静電気対策素子を得ることができる。絶縁性マトリックスに半導体性を付与する方法は、特に限定されないが、例えば、これらＴｉＯ_２やＺｎＯを単独で用いたり、これらを他の絶縁性無機材料３４と併用すればよい。特に、ＴｉＯ_２は、アルゴン雰囲気中でスパッタリングする際に酸素が欠損し易く、電気伝導度が高くなる傾向にあるので、絶縁性マトリックスに半導体性を付与するにはＴｉＯ₂を用いることが特に好ましい。絶縁性無機材料３４は、上層に位置する任意の層（例えば絶縁層１６ａ）から一対の電極２８ａ，２８ｂや導電性無機材料３５を保護する保護層としても機能するものである。

導電性無機材料３５の具体例としては、例えば、金属、合金、金属酸化物、金属窒化物、金属炭化物、金属ホウ化物等が挙げられるが、これらに特に限定されない。導電性を考慮すると、Ｃ、Ｎｉ、Ｃｕ、Ａｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｐｄ及びＰｔ、或いは、これらの合金が好ましい。

電極２８、絶縁性無機材料３４及び導電性無機材料３５の組み合わせとしては、Ｃｕ、ＳｉＯ_２及びＡｕの組み合わせが特に好ましい。これらの材料で構成された静電気対策素子は電気的特性に優れるだけでなく、加工性やコスト面でも極めて有利である。特に、島状の導電性無機材料３５の集合体が不連続に点在した海島構造のコンポジットを高精度且つ容易に形成することができる。

静電気吸収層３３の総厚みは、特に限定されるものではなく、適宜設定することができるが、より一層の薄膜化を達成する観点から、１０ｎｍ〜１０μｍであることが好ましく、１５ｎｍ〜１μｍであることがより好ましく、１５〜５００ｎｍであることがより好ましい。本実施形態の如く、謂わば、不連続に点在した島状の導電性無機材料３５の層と絶縁性無機材料３４のマトリックスの層とを形成する場合、導電性無機材料３５の層の厚みは、１〜１０ｎｍであることが好ましく、絶縁性無機材料３４の層の厚みは、１０ｎｍ〜１０μｍであることが好ましく、より好ましくは１０ｎｍ〜１μｍであり、より好ましくは１０〜５００ｎｍである。

静電気吸収層３３の形成方法は、上述したスパッタリング法に限定されるものではない。下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、公知の薄膜形成方法を適用して、上述した絶縁性無機材料３４及び導電性無機材料３５を付与することにより、静電気吸収層３３を形成することができる。

本実施形態の静電気対策素子層１２ｂにおいては、絶縁性無機材料３４のマトリックス中に不連続に点在した島状の導電性無機材料３５を含む静電気吸収層３３が、低電圧放電タイプの静電気保護材料として機能する。そして、かかる構成を採用することにより、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れる、高性能な静電気対策素子が実現される。しかも、低電圧放電タイプの静電気保護材料として機能する静電気吸収層３３として、少なくとも絶縁性無機材料３４と導電性無機材料３５とから構成されるコンポジットが採用されている。そのため、上記従来の有機−無機複合膜のものに比して、耐熱性が高められ、また、温度や湿度等の外部環境により特性が変動し難いものとなり、その結果、信頼性が高められる。その上さらに、スパッタリング法により静電気吸収層３３が形成可能であり、これにより、生産性及び経済性がより一層高められる。なお、本実施形態の静電気対策素子は、電極２８ａ，２８ｂ間に電圧を印加することにより静電気吸収層３３中へ電極２８ａ，２８ｂの一部が飛散した結果、静電気吸収層３３が電極２８ａ，２８ｂを構成する素材を含む構成であってもよい。

図７は、静電気対策素子の原理を説明するための模式図である。

図７に示すように、一対の電極２８ａ，２８ｂ間に静電気による放電電圧が印加されたとき、放電電流は、矢印で示すように、絶縁性無機材料３４のマトリックス中に不連続に点在した島状の導電性無機材料３５によって構成される任意の経路を通って電極２８ａから電極２８ｂ（グランド）に向かって流れる。このとき、電流経路中のエネルギー集中が大きかった地点の導電性無機材料３５は絶縁性無機材料３４と共に破壊され、静電気の放電エネルギーは吸収される。破壊された経路は非導通となるが、図示のように、不連続に点在した島状に導電性無機材料３５によって多数の電流経路が形成されているため、多数回の静電気吸収が可能である。

以上説明したように、本実施形態による複合電子部品１００は、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性、耐熱性及び耐候性に優れた低電圧タイプの静電気対策素子を内蔵しているので、高性能な静電気保護機能を備えたコモンモードフィルタとして機能する複合電子部品を実現することができる。

また、本実施形態によれば、静電気対策素子層１２ｂの材料として絶縁性無機材料３４及び導電性無機材料３５が使用され、静電気対策素子層１２ｂを構成する各種材料に樹脂が含まれていないことから、磁性基体１１ａ上に静電気対策素子層１２ｂを形成し、さらにその上にコモンモードフィルタ層１２ａを形成することができる。コモンモードフィルタ層１２ａをいわゆる薄膜工法で形成する場合には３５０℃以上、導体パターンが形成されたセラミックシートを順次積層するいわゆる積層工法で形成する場合には８００℃の熱処理工程が必要となるが、静電気対策素子層の材料として絶縁性無機材料３４及び導電性無機材料３５を使用した場合には、熱処理工程に耐えることができ、正常に機能する静電気対策素子を確実に形成することができる。さらに、磁性基板上の十分に平坦な面に静電気対策素子を形成することができ、ギャップ電極の微小なギャップを安定的に形成することができる。

また、本実施形態によれば、ギャップの形成位置がスパイラル導体１７，１８の最外周よりも外側であって、第１及び第２のスパイラル導体１７，１８、第１及び第２の引き出し導体１９，２０等の導体パターンと平面的に重ならず、それらの導体パターンを避けた位置に設けられていることから、静電気対策素子が静電気によって部分的に破壊されたときの上下方向の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。特に、ギャップをスパイラル導体の最外周に近接させると共にスパイラル導体の最外周に沿った形状とすることで、矩形状の実装面のできるだけ内側にギャップを形成することができ、十分な長さを有する円弧状のギャップを形成することができる。ギャップが十分な長さを有する場合、多数の電流経路を確保することができるので、多数回の静電気吸収が可能となる。したがって、静電気対策素子の耐久性を高めることができる。

さらに、本実施形態によれば、図２に示したように、複合電子部品１００は一対の信号ライン上に実装され、一対の静電気対策素子１５ａ，１５ｂ（又は静電気対策素子１５ｃ，１５ｄ）は、コモンモードフィルタ（１４ａ，１４ｂ）よりも信号ラインの入力側に設けられていることから、静電気対策素子による過電圧の吸収効率を高めることができる。通常、静電気による過電圧は、インピーダンス整合のとれていない異常な電圧であるため、コモンモードフィルタの入力端で一回反射する。この反射信号は元の信号波形に重畳され、電圧が上昇した信号は、静電気対策素子で一気に吸収される。すなわち、静電気対策素子の後段にあるコモンモードフィルタが元波形よりも大きい波形にしてくれるので、電圧レベルが低い状態から吸収する場合よりも静電気対策素子で吸収されやすい状態を作り出すことができる。こうして、一回吸収した信号をコモンモードフィルタに入力することにより、細かいノイズを除去することができる。

さらに、本実施形態による複合電子部品１００は、入力側と出力側の両方に一対の静電気対策素子が設けられた対称型の回路であることから、実装方向の制約がないチップ部品として提供することができる。

次に、本実施形態による複合電子部品１００の製造方法について詳細に説明する。

図８は、複合電子部品１００の製造工程を示すフローチャートである。

複合電子部品１００の製造では、まず第１の磁性基体１１ａを用意し（ステップＳ１０１）、第１の磁性基体１１ａの表面に静電気対策素子層１２ｂを形成し（ステップＳ１０２〜Ｓ１０５）、静電気対策素子層１２ｂの表面にコモンモードフィルタ層１２ａを形成した後（ステップＳ１０６〜Ｓ１１１）、第２の磁性基体１１ｂを積層する（ステップＳ１１２）。その後、外周面に端子電極１３ａ〜１３ｆを形成することにより（ステップＳ１１３）、第１及び第２の磁性基体１１ａ，１１ｂに挟まれたコモンモードフィルタ層１２ａ及び静電気対策素子層１２ｂを有する複合電子部品１００が完成する。

本実施形態による複合電子部品１００の製造方法は、コモンモードフィルタ層１２ａ及び静電気対策素子層１２ｂをいわゆる薄膜工法で一貫して形成することを特徴としている。ここで、薄膜工法とは、感光性樹脂を塗布し、これを露光及び現像して絶縁層を形成した後、絶縁層の表面に導体パターンを形成する工程を繰り返すことにより、絶縁層及び導体層が交互に形成された多層膜を形成する方法である。以下、静電気対策素子層１２ｂ及びコモンモードフィルタ層１２ａの形成工程について詳細に説明する。

静電気対策素子層１２ｂの形成では、まず磁性基体１１ａの表面に下地絶縁層２７（ステップＳ１０２）を形成する。下地絶縁層２７の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層２７の層厚は、適宜設定可能である。

次に、下地絶縁層２７の表面にギャップ電極２８〜３１及び短絡配線パターン３２ａ〜３２ｃを形成する（ステップＳ１０３）。ギャップ電極２８〜３１及び短絡配線パターン３２ａ〜３２ｃは、下地絶縁層２７の全面に電極材料を成膜した後、電極材料をパターニングすることにより形成することができる。一対の電極間のギャップ距離ΔＧは０．１〜５０μｍ程度と非常に微細であることから、高精度なパターニングが要求され、下地面の平坦性も要求される。ここで、下地絶縁層２７は平坦性の高い磁性基体１１ａ上に形成され、下地絶縁層２７の平坦性も高いことから、微細なギャップ幅を高精度に制御することができる。

次に、ギャップ電極２８〜３１及び短絡配線パターン３２ａ〜３２ｃが形成された下地絶縁層２７の表面に静電気吸収層３３を形成する（ステップＳ１０４）。詳細には、下地絶縁層２７の絶縁性表面上及び／又は電極２８上に、導電性無機材料３５をスパッタリングして部分的に（不完全に）成膜した後、引き続き絶縁性無機材料３４をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料３５の層とこれを覆う絶縁性無機材料３４の層との積層構造のコンポジットを形成する。さらに、静電気吸収層３３上に複合フェライトからなる保護層３６を形成する（ステップＳ１０５）。以上により、静電気対策素子層１２ｂが完成する。

コモンモードフィルタ層１２ａの形成では、絶縁層及び導体パターンを交互に形成することにより、絶縁層１６ａ〜１６ｄ、第１及び第２のスパイラル導体１７，１８、第１及び第２の引き出し導体１９，２０を形成する（ステップＳ１０６〜Ｓ１０９）。詳細には、静電気対策素子層１２ｂ上にまず絶縁層１６ａを形成した後、絶縁層１６ａ上に第１及び第２の引き出し導体１９，２０を形成する（ステップＳ１０６）。次に、絶縁層１６ａ上に絶縁層１６ｂを形成した後、絶縁層１６ｂ上に第１のスパイラル導体１７，２３を形成すると共に、絶縁層１６ｂを貫通するコンタクトホール２１を形成する（ステップＳ１０７）。次に、絶縁層１６ｂ上に絶縁層１６ｃを形成した後、絶縁層１６ｃ上に第２のスパイラル導体１８を形成する（ステップＳ１０８）。次に、絶縁層１６ｃ上に絶縁層１６ｄを形成する（ステップＳ１０９）。

ここで、各絶縁層１６ａ〜１６ｄは、下地面に感光性樹脂をスピンコートし、これを露光及び現像することにより形成することができる。特に、絶縁層１６ｂ〜１６ｄは開口２５を有する絶縁層として形成される。また、スパイラル導体等の導体パターンは、蒸着法又はスパッタリング法により導体層を形成した後、パターニングを行うことにより形成することができる。

次に、開口２５内に複合フェライトのペーストを充填し、さらに絶縁層１６ｄの表面にも複合フェライトのペーストを均一に塗布することにより、磁性コア２６及び磁性層１６ｅを形成する（ステップＳ１１０）。その後、接着層１６ｆを形成し（ステップＳ１１１）、接着層１６ｆを介して第２の磁性基体１１ｂを貼り合わせた後（ステップＳ１１２）、積層体の外周面に端子電極１３ａ〜１３ｆを形成することにより（ステップＳ１１３）、複合電子部品１００が完成する。

以上説明したように、本実施形態による複合電子部品の製造方法は、静電気対策素子層１２ｂ及びコモンモードフィルタ層１２ａを一貫して薄膜工法で形成するので、特別な製造工程を経由することなく複合電子部品を製造することができる。また、本実施形態による複合電子部品の製造方法は、磁性基体１１ａ上に静電気対策素子層１２ｂを形成し、静電気対策素子層１２ｂ上にコモンモードフィルタ層１２ａを形成するので、静電気対策素子を比較的平坦な磁性基体１１ａの表面に形成することができ、高品質な静電気対策素子とコモンモードフィルタとを組み合わせた複合電子部品を製造することができる。

図９は、本発明の第２の実施形態による複合電子部品２００の構造を透過的に示す略平面図である。

図９に示すように、本実施形態による複合電子部品２００は、ギャップ電極２８〜３１の全体がスパイラル導体１７，１８と重ならない位置に設けられていることを特徴としている。その他の構造は第１の実施形態による複合電子部品１００と実質的に同一であることから、同一の構成要素に同一の符号を付して詳細な説明を省略する。

スパイラル導体１７，１８がこのように配置されている場合にはより広い実装領域が必要となり、チップサイズを多少大きくしなければならないが、第１の実施形態と同様の作用効果を奏することができる。すなわち、ギャップの形成位置がスパイラル導体１７，１８の最外周よりも外側であって、第１及び第２のスパイラル導体１７，１８、第１及び第２の引き出し導体１９，２０等の導体パターンと平面的に重ならない位置に設けられていることから、静電気対策素子が静電気によって部分的に破壊されたときの上下方向の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。特に、十分な長さを有するギャップを形成することができ、多数の電流経路の確保によって静電気対策素子の耐久性を高めることができる。

図１０は、本発明の第３の実施形態による複合電子部品３００の構造を透過的に示す略平面図である。

図１０に示すように、本実施形態による複合電子部品３００は、略円形状のスパイラル導体（曲線によって形作られる丸パターン）ではなく、略矩形状のスパイラル導体（直線によって形作られる角パターン）を用いていることを特徴としている。また、ギャップ電極が有するギャップの形状も円弧状ではなく、直線状となっている。尚、その他の構造は第１の実施形態による複合電子部品１００と実質的に同一であることから、同一の構成要素に同一の符号を付して詳細な説明を省略する。

このように、複合電子部品３００のスパイラル形状及びギャップ形状は上記複合電子部品１００と異なるが、第１の実施形態と同様の作用効果を奏することができる。すなわち、ギャップの形成位置がスパイラル導体１７，１８の最外周よりも外側であって、第１及び第２のスパイラル導体１７，１８、第１及び第２の引き出し導体１９，２０等の導体パターンと平面的に重ならない位置に設けられていることから、静電気対策素子が静電気によって部分的に破壊されたときの上下方向の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。特に、十分な長さを有するギャップを形成することができ、多数の電流経路の確保によって静電気対策素子の耐久性を高めることができる。

以上、本発明の好ましい実施の形態について説明したが、本発明は上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。

例えば、上記実施形態においては、静電気対策素子層１２ｂを下層、コモンモードフィルタ層１２ａを上層としているが、静電気対策素子層１２ｂを上層、コモンモードフィルタ層１２ａを下層としてもよい。この場合、静電気対策素子層１２ｂがコモンモードフィルタ層１２ａの上面に形成されることから、コモンモードフィルタ層の上面が十分な平坦性を有することが必要となる。

また、上記実施形態においては、静電気対策素子層１２ｂが４つのギャップ電極２８〜３１を含む場合について説明したが、本発明はこのような構成に限定されるものではなく、例えば端子電極１３ａ，１３ｂにそれぞれ接続された２つのギャップ電極２８、２９のみを有する構成であってもよく、端子電極１３ｃ，１３ｄにそれぞれ接続された２つのギャップ電極３０、３１のみを有する構成であってもよい。

１，２ 信号ライン
３ 出力バッファ
４ 入力バッファ
５ コモンモードチョークコイル
６ ＩＣ
７ 信号ライン
８ コイル部品
９ 静電気対策部品
１０ａ 第１の側面
１０ｂ 第２の側面
１０ｃ 第３の側面
１０ｄ 第４の側面
１１ａ 第１の磁性基体
１１ｂ 第２の磁性基体
１２ 機能層
１２ａ コモンモードフィルタ層
１２ｂ 静電気対策素子層
１３ａ-１３ｆ 端子電極
１４ａ，１４ｂ インダクタ素子
１５ａ〜１５ｄ 静電気対策素子
１６ａ〜１６ｄ 絶縁層
１６ｅ 磁性層
１６ｆ 接着層
１７ 第１のスパイラル導体
１８ 第２のスパイラル導体
１９ 第１の引き出し導体
２０ 第２の引き出し導体
２１ 第１のコンタクトホール導体
２２ 第２のコンタクトホール導体
２３ 第３の引き出し導体
２４ 第４の引き出し導体
２５ 開口
２６ 磁性コア
２７ 下地絶縁層
２８〜３１ ギャップ電極
２８Ｇ，２９Ｇ，３０Ｇ，３１Ｇ ギャップ
２８ａ，２８ｂ 電極
２９ａ、２９ｂ 電極
３０ａ，３０ｂ 電極
３１ａ，３１ｂ 電極
３２ａ〜３２ｃ 短絡配線パターン
３３ 静電気吸収層
３４ 絶縁性無機材料
３５ 導電性無機材料
３６ 保護層
１００ 複合電子部品
２００ 複合電子部品
３００ 複合電子部品

Claims (14)

1. ２つの磁性基体の間にインダクタ素子を含む層と静電気対策素子を含む層とを積層してなる機能層を有する複合電子部品であって、
   前記インダクタ素子は、絶縁層と、前記絶縁層上に形成されたコイル導体パターンとを備え、
   前記静電気対策素子は、下地絶縁層と、前記下地絶縁層上においてギャップを介して相互に対向位置された一対の電極からなるギャップ電極と、少なくとも前記一対の電極間に配置された静電気吸収層とを備え、
   前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであり、
   前記ギャップは、前記コイル導体パターンの外側であって、積層方向からみて前記コイル導体パターンと重ならない位置に設けられていることを特徴とする複合電子部品。
2. 前記コイル導体パターンが円形スパイラルであり、前記ギャップが前記コイル導体パターンの最外周に沿った円弧状であることを特徴とする請求項１に記載の複合電子部品。
3. 前記ギャップ電極は、前記インダクタ素子の入出力端子数と同数設けられていることを特徴とする請求項１又は２に記載の複合電子部品。
4. 前記コイル導体パターンの内側に磁性コアが設けられていることを特徴とする請求項１乃至３のいずれか一項に記載の複合電子部品。
5. 各ギャップ電極の接地電極同士を電気的に接続する短絡配線パターンとを備えることを特徴とする請求項１乃至４のいずれか一項に記載の複合電子部品。
6. 前記コイル導体パターンは、積層方向と垂直な平面にそれぞれ形成された第１及び第２のスパイラル導体を含み、
   前記第１及び第２のスパイラル導体は、互いに磁気結合するコモンモードフィルタを構成していることを特徴とする請求項１乃至５のいずれか一項に記載の複合電子部品。
7. 前記コイル導体パターンの端部に接続されると共に、前記静電気対策素子の前記ギャップ電極に接続された端子電極をさらに備え、
   前記静電気対策素子の前記ギャップ電極から前記端子電極までの距離Ｌ１と前記コイル導体パターンの端部から前記端子電極までの距離Ｌ２との差Ｌ１−Ｌ２の絶対値が５００μｍ以下であることを特徴とする請求項１乃至６のいずれか一項に記載の複合電子部品。
8. 前記静電気対策素子の静電容量の値が１．０ｐＦ以下であることを特徴とする請求項７に記載の複合電子部品。
9. ２つの磁性基体の間に設けられたコモンモードフィルタ層及び静電気対策素子層とを備え、
   コモンモードフィルタ層は、第１及び第２の絶縁層と、前記第１の絶縁層上に形成された第１のスパイラル導体と、前記第２の絶縁層上に形成された第２のスパイラル導体とを備え、
   前記静電気対策素子層は、前記第１のスパイラル導体の一端に接続された第１の静電気対策素子と、前記第２のスパイラル導体の一端に接続された第２の静電気対策素子とを備え、
   前記第１及び第２のスパイラル導体は、積層方向と垂直な平面方向に形成され、互いに磁気結合するように配置され、
   前記第１及び第２の静電気対策素子は、下地絶縁層と、前記下地絶縁層上においてギャップを介して相互に対向配置された一対の電極からなるギャップ電極と、少なくとも前記一対の電極間に配置された静電気吸収層とを備え、
   前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであり、
   前記第１及び第２の静電気対策素子が有する前記ギャップは、前記第１及び第２のスパイラル導体の外側であって積層方向からみて前記第１及び第２のスパイラル導体と重ならない位置に設けられていることを特徴とする複合電子部品。
10. 前記第１のスパイラル導体の他端に接続された第３の静電気対策素子と、前記第２のスパイラル導体の他端に接続された第４の静電気対策素子とをさらに備え、
    前記第３及び第４の静電気対策素子は、前記下地絶縁層と、前記下地絶縁層上においてギャップを介して相互に対向配置された一対の電極からなるギャップ電極と、少なくとも前記一対の電極間に配置された前記静電気吸収層とを備え、
    前記第３及び第４の静電気対策素子が有する前記ギャップは、前記第１及び第２のスパイラル導体の外側であって積層方向と垂直な平面方向に対して前記第１及び第２のスパイラル導体と重ならない位置に設けられていることを特徴とする請求項９に記載の複合電子部品。
11. 前記第１乃至第４のスパイラル導体が円形スパイラルであり、前記ギャップが前記第１及び第２のスパイラル導体の最外周に沿った円弧状であることを特徴とする請求項１０に記載の複合電子部品。
12. 各ギャップ電極の接地電極同士を電気的に接続する短絡配線パターンをさらに備えることを特徴とする請求項９乃至１１のいずれか一項に記載の複合電子部品。
13. 前記スパイラル導体の端部に接続されると共に、前記静電気対策素子の前記ギャップ電極に接続された端子電極をさらに備え、
    前記静電気対策素子の前記ギャップ電極から前記端子電極までの距離Ｌ１と前記スパイラル導体の端部から前記端子電極までの距離Ｌ２との差Ｌ１−Ｌ２の絶対値が５００μｍ以下であることを特徴とする請求項９乃至１２のいずれか一項に記載の複合電子部品。
14. 前記静電気対策素子の静電容量の値が１．０ｐＦ以下であることを特徴とする請求項１３に記載の複合電子部品。

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